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JPH08115265A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

Info

Publication number
JPH08115265A
JPH08115265A JP27597194A JP27597194A JPH08115265A JP H08115265 A JPH08115265 A JP H08115265A JP 27597194 A JP27597194 A JP 27597194A JP 27597194 A JP27597194 A JP 27597194A JP H08115265 A JPH08115265 A JP H08115265A
Authority
JP
Japan
Prior art keywords
data
output
address
circuit
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP27597194A
Other languages
English (en)
Inventor
Yoshio Mochizuki
義夫 望月
Hideo Kato
秀雄 加藤
Nobutake Sugiura
伸竹 杉浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP27597194A priority Critical patent/JPH08115265A/ja
Priority to US08/534,108 priority patent/US5579279A/en
Priority to DE69524529T priority patent/DE69524529T2/de
Priority to EP95116060A priority patent/EP0707317B1/en
Priority to CN95118497A priority patent/CN1054457C/zh
Priority to KR1019950035501A priority patent/KR100192632B1/ko
Priority to TW084112272A priority patent/TW288118B/zh
Publication of JPH08115265A publication Critical patent/JPH08115265A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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Abstract

(57)【要約】 （修正有） 【目的】 ＲＯＭメモリなどに収納されているデータが
コピーされてもそのデータを実質的に利用することがで
きないようにする。 【構成】 有効アドレスデータ決定部１は、チップ固有
の内部アドレスに応じた不揮発な回路特性もしくは配線
を有し、動作電源供給状態で有効アドレスデータＥＡi
を出力する。誤データ発生回路２は、内部アドレスが誤
データ領域ならば誤データを発生しその出力は、出力選
択回路４に入力する。有効データ領域検出回路３は、有
効アドレスデータ決定部１から出力された有効アドレス
データＥＡi と、アドレスカウンタ５０から入力された
アドレス信号による内部アドレスとを比較し、有効アド
レス領域であれば、自己のセルデータを外部に出力する
かどうかを決定する信号ＲＥＡＬを生成する。出力選択
回路４は、信号ＲＥＡＬにより誤データ発生回路２から
発生する誤データが自己のセルデータの何れを出力させ
るかを決定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に簡単にコピーされない新規な構造を有するＲＯ
Ｍメモリに関するものである。
【０００２】
【従来の技術】半導体記憶装置、例えば、読み出し専用
のＲＯＭ（Read Only Memory）のメモリセルアレイは、
ＭＯＳＦＥＴからなるメモリセルをマトリックス状に配
置し、各メモリセルのゲートを行方向に延びる複数のワ
ード線に接続するとともにソース、ドレインを列方向に
延びる複数のビット線に接続して構成されている。この
様な構造のＲＯＭのメモリセルの中から所定のメモリセ
ルを読み出すには、この所定のメモリセルが接続された
ビット線を選択し、その後、メモリセルのゲートに接続
されたワード線を高レベルにして前記所定のメモリセル
のデータを読み出す。
【０００３】本発明の半導体記憶装置が記載された図１
を参照しながら従来のＲＯＭメモリの読み出しを方法を
説明する。メモリセルアレイ１０は、複数のマトリック
ス状に配置されたＭＯＳトランジスタからなるメモリセ
ルから構成されている。各メモリセルのゲートは、ワー
ド線に接続されており、これらワード線は、ローデコー
ダに接続されている。各メモリセルのドレインは、ビッ
ト線に接続され、ビット線は、選択トランジスタを介し
てカラムデコーダに接続されているビット選択線に接続
されている。ビット線は、センスアンプ２０の入力端に
接続され、このセンスアンプ２０の出力は、出力回路３
０の入力端に接続されている。アドレスの入力によりカ
ラムデコーダによってビット選択線の１本が選択され
る。そしてビット線の１本が選択されて、センスアンプ
２０の入力端に入力される。同様にローデコーダもアド
レスによりワード線の１本が選択され、メモリセルのゲ
ートに通常の電源電圧が印加される。ここで、アドレス
信号によって、所定のビット選択線及びワード線が選択
されると、メモリセルアレイ１０から所定のメモリセル
が読み出される。
【０００４】
【発明が解決しようとする課題】従来この様な半導体記
憶装置において、メモリセルアレイの中に記憶されてい
る情報は、簡単にコピーされてしまうという問題があっ
た。本発明は、この様な事情によりなされたものであ
り、例え、ＲＯＭメモリなどに収納されているデータが
コピーされてもそのデータを実質的に利用することがで
きない構造を有する半導体記憶装置及びその製造方法を
提供することを目的にしている。
【０００５】
【課題を解決するための手段】本発明は、チップに誤デ
ータを記憶させることに特徴がある。即ち、チップに記
憶させるデータは、誤データと真データとを含んでいる
ので、記憶されているデータが有効データ（真データ）
か誤データか判別されて読み出されることに特徴を有す
る。本発明の半導体記憶装置は、マトリックス状に配置
された複数のメモリセルと、前記メモリセルのゲートが
接続されている複数のワード線と、前記メモリセルのド
レインが接続されている複数のビット線と、前記ワード
線に電位を供給する手段と、読み出し動作時において、
前記複数のメモリセルの中から読み出される所定のメモ
リセルを内部的に読み出す手段を有するビット線選択手
段と、前記ビット線選択手段により選択された所定のビ
ット線の電位を検出して前記複数のメモリセルの中から
読み出されるメモリセルの流す電流をセンスするセンス
アンプと、前記センスアンプの出力を入力する出力回路
と、チップ固有の内部アドレスに応じた不揮発な回路特
性又は配線を有し、動作電源供給状態で有効アドレスデ
ータを出力する有効アドレスデータ決定部と、この有効
アドレスデータと前記内部アドレスとを比較し、有効ア
ドレス領域であれば、自己のセルデータを外部に出力す
るかどうかを決定する信号を生成する有効データ領域検
出回路と、前記内部アドレスが誤データ領域ならば誤デ
ータを発生する誤データ発生回路と、前記誤データと前
記セルデータとを切り換える出力選択回路を具備してい
ることを特徴とする。
【０００６】前記有効データ検出回路は、回路の配線に
より行うようにしても良い。前記誤データは前記内部ア
ドレスを入力するロジックの出力であるようにしても良
い。前記誤データ出力は、オシレータにより任意のノー
ドを発振させ、この出力をデータ出力クロックでラッチ
ングしてなるようにしても良い。前記誤データ出力は前
記内部アドレスとランダムＲＯＭデータを入力するロジ
ックの出力であるようにしても良い。前記メモリセルが
形成されている半導体基板にランダムＲＯＭデータ領域
を形成し、前記誤データ出力は、このランダムなＲＯＭ
データを読み出すことによって形成されるようにしても
良い。前記誤データは、ランダムデータ発生回路の出力
を用いるようにしても良い。また、本発明の半導体記憶
装置の製造方法は、前記本発明の半導体記憶装置におい
て、前記有効アドレスデータは、前記メモリセルが形成
された半導体基板のＭＯＳトランジスタに形成され、こ
のＭＯＳトランジスタに対するチャネルイオン注入は、
前記セルデータを形成するチャネルイオン注入と同一の
工程で行うことを特徴とする。
【０００７】
【作用】チップに記憶されたデータは、誤データと真デ
ータとを含んでいるので、データをコピーすることがで
きたとしても従来の半導体記憶装置ではそのデータを有
効に利用することができない。ＭＯＳトランジスタに対
するチャネルイオン注入をセルデータを形成するチャネ
ルイオン注入と同一の工程で行うことにより、工程が簡
略化される。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図１０を参照して第１の実施例を
説明する。図１は、半導体記憶装置の回路ダイアグラム
を示すブロック図である。半導体記憶装置は、１つの半
導体基板（チップ）に形成され、 /ＣＥ、アドレス信号
が加えられる。メモリセルアレイ１０は、複数のマトリ
ックス状に配置された、例えば、ＮチャネルのＭＯＳト
ランジスタのメモリセルから構成されている。各メモリ
セルのゲートはワード線に接続されており、これらワー
ド線はローデコーダに接続されている。各メモリセルの
ドレインは、ビット線に接続され、ビット線は、選択ト
ランジスタを介してカラムデコーダに接続されているビ
ット選択線に接続されている。ビット線は、センスアン
プ２０の入力端に接続され、このセンスアンプ２０の出
力は、出力回路３０の入力端に接続されている。アドレ
スの入力によりカラムデコーダによってビット選択線の
１本が選択される。そして、ビット線の１本が選択され
て、センスアンプ２０の入力端に入力される。同様に、
ローデコーダもアドレスによりワード線の１本が選択さ
れ、メモリセルのゲートに通常の電源電圧が印加され
る。ここで、アドレス信号によって、所定のビット選択
線及びワード線が選択されるとメモリセルアレイ１０か
ら所定のメモリセルが読み出される。
【０００９】本発明の半導体記憶装置のメモリシステム
には、入力バッファ４０、アドレスカウンタ５０及びア
ドレスデコーダ６０が設けられており、アドレス信号を
メモリセルアレイに供給するようになっている。また、
本発明の特徴である有効アドレスデータ決定部１、誤デ
ータ発生回路２、有効データ領域検出回路３、出力選択
回路４を備えている。有効アドレスデータ決定部１は、
チップ固有の内部アドレスに応じた不揮発な回路特性も
しくは配線を有し、動作電源供給状態で有効アドレスデ
ータＥＡi を出力する。誤データ発生回路２は、前記内
部アドレスが誤データ領域ならば誤データを発生しその
出力ＥＤは出力選択回路４に入力する。有効データ領域
検出回路３は、有効アドレスデータ決定部１から出力さ
れた有効アドレスデータＥＡi と、前記アドレスカウン
タ５０から入力されたアドレス信号による前記内部アド
レスとを比較し、有効アドレス領域であれば、自己のセ
ルデータを外部に出力するかどうかを決定する信号ＲＥ
ＡＬを生成する。出力選択回路４は、信号ＲＥＡＬが
“Ｈ”レベルか“Ｌ”レベルかにより誤データ発生回路
２から発生する誤データを選択して出力選択回路４から
出力させるか、センスアンプから入力された自己のセル
データを出力させるかを決定する。有効データ領域検出
回路３の出力は誤データ発生回路２に供給され、使用し
ないときは、この発生回路２を止める様にすることもで
きる。
【００１０】図２は、図１に示す有効アドレスデータ決
定部１の１例を示す回路図である。この有効アドレスデ
ータ決定部１は、有効アドレスデータのビット数と同数
形成され、チップ固有の内部アドレスに応じた不揮発な
回路特性もしくは配線を有するように設定された複数の
フリップフロップ回路と、その各出力をそれぞれ反転さ
せて有効アドレスデータＥＡi を出力させるインバータ
ＩＮＶi とを備えている。このフリップフロップ回路を
構成する負荷用ＰＭＯＳトランジスタＰ１、Ｐ２のいづ
れか一方は必要に応じてチャネルイオン注入（ＲＯＭイ
ンプラ）が行われ、そのしきい値を決めている。図のＲ
ＯＭ領域にＲＯＭインプラが行われる。当然セルアレイ
のメモリセルにもそのデータを決定するＲＯＭインプラ
を行う。このフリップフロップ回路のトランジスタにＲ
ＯＭインプラを行う場合、メモリセルのＲＯＭインプラ
と同一の工程で行う。これにより工程の簡略化が可能に
なる。この回路のトランジスタに対するＲＯＭインプラ
によりそのしきい値が決定され、このトランジスタＰ
１、Ｐ２のどちらかにイオン注入されたかに応じて、有
効アドレスデータ決定部１は、動作電源供給状態でデー
タ“０”又は“１”を出力する。ＲＯＭインプラに代え
て、トランジスタＰ１、Ｐ２のいづれか一方をＡｌ配線
などで短絡することもできる。
【００１１】図３を参照してメモリセル及び図２のフリ
ップフロップ回路のトランジスタに対して行われるＲＯ
Ｍインプラを説明する。図は、ｐ型シリコン半導体基板
のメモリセル領域とフリップフロップ回路が形成された
周辺回路領域とを含む部分の断面図である。半導体基板
１０の表面領域のメモリセル領域にはｎ＋ソース／ドレ
イン領域１１が形成されている。そして、この表面領域
のｎウエル領域１２にはｐ＋ソース／ドレイン領域１３
が形成されている。この半導体基板１０表面にゲート酸
化膜（図示せず）を形成してからＲＯＭデータマスク１
４を用いて所定のトランジスタ及びセルに所定の強さの
イオン注入（ＲＯＭインプラ）を行ってチャネル領域を
形成する。続く後工程でポリシリコンなどのゲートを形
成してセル及びトランジスタを完成させる。図４は、デ
ータが書き込まれたチップ内のアドレスマップであり、
斜線で示した部分が有効アドレス領域である。この領域
は、図５乃至図７に示す有効データ領域検出回路におい
て検出される。
【００１２】この有効データ領域検出回路において、内
部アドレスＡ０〜Ａ７と有効アドレスデータ決定部６１
からの有効アドレスデータＥＡi とを入力とする排他的
論理和（ＥＸ−ＯＲ）Ｒ０〜Ｒ７を備え、この論理回路
Ｒ０〜Ｒ７の出力を入力して第１の出力（ＯＵＴ１）に
パルス“ＳＴＡＲＴ”を発生させるＮＯＲ論理回路Ｒ８
を備えている（図６）。また、この検出回路は、内部ア
ドレスＡ０〜Ａ７と、有効アドレスデータ決定部６２か
らの有効アドレスデータＥＡi とを入力とする排他的論
理和Ｒ１０〜Ｒ１７を備え、この論理回路Ｒ１０〜Ｒ１
７の出力を入力して第２の出力（ＯＵＴ２）にパルス
“ＳＴＯＰ”を発生させるＮＯＲ論理回路Ｒ１８を備え
ている（図７）。さらに、この第１の出力ＯＵＴ１及び
第２の出力ＯＵＴ２を入力するＮＯＲ論理回路Ｒ９、Ｒ
１９を備えている（図５）。そしてこの論理回路Ｒ９、
Ｒ１９の出力が自己のデータを外部に出力するかどうか
を決定する信号ＲＥＡＬであり、入力ＯＵＴ１及びＯＵ
Ｔ２の内内部アドレスとＲＯＭインプラに基づく有効ア
ドレスデータ決定部によるアドレスとが一致した入力信
号を選択する。つまり、この有効データ領域検出回路
は、２つの入力が等しいときに０を出力し、等しくない
ときには１を出力する排他的論理和回路により各ビット
の一致不一致を検出し、これらの出力のＮＯＲをとるこ
とによって一致した場合にパルスＳＴＡＲＴ、ＳＴＯＰ
を出力する。
【００１３】そして、ＮＯＲ回路９、１９で構成された
フリップフロップ回路により、パルスＳＴＡＲＴによっ
て信号ＲＥＡＬが“Ｈ”レベルになり、パルスＳＴＯＰ
によって“Ｌ”レベルになる。図８は、この実施例に用
いる誤データ発生回路２の回路図である。この誤データ
発生回路は任意の２つのアドレス信号を入力とする論理
回路（ＥＸ−ＮＯＲ）Ｒ２０〜Ｒ２７からなり、この論
理回路は、アドレスデータのビット数と同数形成されて
いる。この論理回路は、アドレス信号Ａ０〜Ａ７の任意
の信号を２つの入力に供給され、その出力は出力選択回
路４に供給される。この論理回路は、２つの入力が等し
いときに１を出力し、等しくないときに１を出力する。
図９は、この実施例に用いる出力選択回路４である。こ
の出力選択回路は、誤データ発生回路の出力ＥＤを入力
する第１の入力ＩＮ１とセンスアンプがセンスした内部
アドレスデータを入力する第２の入力ＩＮ２を備え、例
えば、２チャネルマルチプレクサなどを構成する選択素
子Ｓ１、Ｓ２と有効データ領域検出回路の出力信号ＲＥ
ＡＬの信号を反転するインバータＩＮＶとから構成され
ている。そして、誤データ発生回路からの誤データもし
くはセンスアンプからの真データのいづれかが出力され
るようになっている。有効データ領域検出回路３の出力
信号ＲＥＡＬの“Ｈ”レベルもしくは“Ｌ”レベルの出
力によって誤データ発生回路２から出力した誤データを
選択するか、センスアンプ２０から出力したデータを真
データとして選択する。信号ＲＥＡＬが“Ｌ”レベルの
ときは偽データＥＤ側の入力端ＩＮ１のスイッチが開
き、“Ｈ”レベルになるとセンスアンプ側の入力端ＩＮ
２のスイッチが開いて真データをバッファ回路から出力
するようになる。
【００１４】この半導体記憶装置におけるメモリシステ
ムは、システムクロックであるチップイネーブル信号 /
ＣＥによって動作される。次に、図１０を参照してメモ
リシステムの動作を説明する。図１０に示すようにチッ
プイネーブル信号 /ＣＥを動作させる。チップイネーブ
ル信号 /ＣＥが動き始めると、アドレスカウンタ５０か
らアドレス信号がアドレスデコーダ６０に供給され、読
み出し動作が開始される。一方、アドレス信号（Ａ0 〜
Ａ8 ）は、有効データ領域検出回路３にも供給される
（図１参照）。電源（Ｖcc）を有効アドレスデータ決定
部１に供給すると、この決定部１からそのＲＯＭインプ
ラに基づくデータに応じたデータＥＡi が出力する。 /
ＣＥ信号が動きはじめの図４に示すアドレスマップの有
効アドレス領域以外では、有効データ領域検出回路３の
出力であるフラグ“ＲＥＡＬ”が“Ｌ”レベルであるの
で、出力選択回路４ではフラグ“ＲＥＡＬ”に基づいて
誤データ発生回路２からのデータを選択する。
【００１５】したがって、出力バッファ回路３０を介し
て出力端ＯＵＴに取り出されるデータは、誤データが取
り出される。 /ＣＥ信号をさらに進めてアドレスマップ
の有効アドレス領域に入ると、内部アドレスと有効アド
レスデータ決定部６１によるアドレス（ＥＡi ）とが一
致して論理回路からパルスＳＴＡＲＴが発生する。これ
により、このパルスＳＴＡＲＴがフリップフロップ回路
に入力されてその出力ＲＥＡＬが“Ｈ”レベルになる。
出力選択回路４は、それまで“Ｌ”レベルの制御信号Ｒ
ＥＡＬによって誤データ発生回路２からの誤データを選
択していたが、制御信号ＲＥＡＬが“Ｈ”レベルに変化
することにより出力選択回路４は、センスアンプ２０か
らのデータを選択する。したがって、この場合、出力選
択回路４からは真データが出力されることになる。
【００１６】さらに、 /ＣＥ信号を動かすと、アドレス
マップの有効アドレス領域の終端部において、内部アド
レスと有効アドレスデータ決定部６２によるアドレス
（ＥＡi ）とが一致して論理回路からパルスＳＴＯＰが
発生する。これにより、このパルスＳＴＯＰがフリップ
フロップ回路に入力されてその出力ＲＥＡＬが“Ｌ”レ
ベルになる。出力選択回路４は、それまでは真データを
選択していたが、制御信号ＲＥＡＬが“Ｌ”レベルに変
化することにより、誤データ発生回路２からの誤データ
を選択するようになる。この様にこのメモリシステムで
は図４に示すアドレスマップの有効アドレス領域から真
データを取り出し、それ以外の領域から偽データを取り
出す。このように、アドレスマップの有効アドレス領域
からは真データが読み出されるが、有効データ領域以外
では偽データが読み出されるので、メモリチップをコピ
ーされても誤データが真データの中に混在しているので
そのデータを有効に利用することはできない。また、Ｍ
ＯＳトランジスタに対するチャネルイオン注入をセルデ
ータを形成するチャネルイオン注入と同一の工程で行う
ことにより工程が簡略化される。
【００１７】次に、図１１乃至図１４を参照して第２の
実施例を説明する。図１１は、データが書き込まれたチ
ップ内のアドレスマップであり、斜線で示した部分が有
効アドレス領域である。この領域は、図１に示す有効デ
ータ領域検出回路３において出力ＲＥＡＬにより検出さ
れる。このチップのアドレスマップの特徴は、有効アド
レス領域が１か所に固まっておらず、アドレスマップの
複数の領域に形成されていることに特徴がある。この様
なチップに対して有効データ領域検出回路を簡単な構成
の論理回路で構成し、これをデコードすると不連続の友
好アドレス領域を構成させることができる。図１２に示
すようにチップイネーブル信号 /ＣＥを動作させる。 /
ＣＥ信号が動きはじめると、アドレスカウンタ５０から
アドレス信号がアドレスデコーダ６０に供給され、読み
出し動作が開始される。一方、アドレス信号（Ａ0 〜Ａ
8 ）は、有効データ領域検出回路３にも供給される。
【００１８】図１４は、この実施例で用いられる有効デ
ータ領域検出回路である。この検出回路は、例えば、２
つのＮＡＮＤ回路Ｒ２８、Ｒ２９と１つのＥＸ−ＮＯＲ
回路Ｒ４０からなる。２つのＮＡＮＤ回路の第１の入力
にはアドレスデータの所定の信号が入力し、第２の入力
には前記アドレスデータの互いに異なる他の信号が入力
する。そしてこれら２つのＮＡＮＤ回路の出力は、ＥＸ
−ＮＯＲ回路に入力され、この回路から自己のセルデー
タを外部に出力するかどうかを出力選択回路で決定する
信号ＲＥＡＬを生成する。 /ＣＥ信号が動きはじめの図
に示すアドレスマップの有効アドレス領域以外では、有
効データ領域検出回路３の出力であるフラグ“ＲＥＡ
Ｌ”が“Ｌ”レベルであるので、出力選択回路４ではフ
ラグ“ＲＥＡＬ”に基づいて誤データ発生回路２からの
データを選択する。したがって、出力バッファ回路３０
を介して出力端Ｉ／Ｏに取り出されるデータは、誤デー
タが取り出される（図１参照）。
【００１９】/ＣＥ信号をさらに進めてアドレスマップ
の有効アドレス領域に入ると、有効データ領域検出回路
の出力ＲＥＡＬが“Ｈ”レベルになる。出力選択回路４
は、それまで“Ｌ”レベルの制御信号ＲＥＡＬによって
誤データ発生回路２からの誤データを選択していたが、
制御信号ＲＥＡＬが“Ｈ”レベルに変化することにより
出力選択回路４は、センスアンプ２０からのデータを選
択する。したがって、この場合、出力選択回路４からは
真データが出力されることになる。その出力ＲＥＡＬが
“Ｌ”レベルになると、出力選択回路４は、それまでは
真データを選択していたが、制御信号ＲＥＡＬが“Ｌ”
レベルに変化することにより、誤データ発生回路２から
の誤データを選択するようになる。このメモリシステム
では図１１に示すアドレスマップの有効アドレス領域か
ら真データを取り出し、それ以外の領域から偽データを
取り出す。このように、アドレスマップの有効アドレス
領域からは真データが読み出されるが、有効データ領域
以外では偽データが読み出されるので、メモリチップを
コピーされても誤データが真データの中に混在している
のでそのデータを有効に利用することはできない。この
実施例では、アドレス信号の上位３ビット（Ａ５、Ａ
６、Ａ７）を利用して図１１に示すアドレスマップの有
効データ領域を指定することができる（図１３）。その
ためこのメモリシステムでは、有効アドレスデータ決定
部を必要としないのでシステム構成が簡単になる。
【００２０】次に、図１５を参照して第３の実施例を説
明する。この実施例は、誤データ発生回路に特徴があ
る。この誤データ発生回路２は、１個のＮＡＮＤ回路Ｒ
４１とこの回路に接続した複数の直列接続された４個の
ＮＯＴ回路ＩＮＶ１〜ＩＮＶ４とからなるオシレータ回
路とこのオシレータ回路の出力をラッチするラッチ回路
とから構成されている。この誤データ発生回路２の誤デ
ータ出力は、オシレータ回路により、任意のノードを発
振させ、それをデータ出力クロックでラッチをかけ、そ
れをこの誤データ出力とする。誤データ出力は、出力バ
ッファ回路４を介して出力（Ｉ／Ｏ）される。
【００２１】次に、図１６を参照して第４の実施例を説
明する。この実施例は、誤データ発生回路に特徴があ
る。この誤データ発生回路２は、図８と同じように排他
的論理和回路（ＥＸ−ＯＲ）を用いる。この論理和回路
Ｒ３０〜Ｒ３７は、その第１の入力には内部アドレスの
アドレス信号が入力され、第２の入力には、外部から供
給されるランダムＲＯＭデータが入力される。この論理
回路は、アドレスデータのビット数と同数形成されてい
る。この誤データは現在の内部アドレスとＲＯＭデータ
とを論理回路を介することにより出力することを特徴と
している。誤データ出力は、出力バッファ回路４を介し
て出力（Ｉ／Ｏ）される。図８の誤データ発生回路より
ランダム性が増す。次に、図１７を参照して第５の実施
例を説明する。図は、この半導体記憶装置に用いる半導
体基板の平面図である。この実施例では、半導体基板
（チップ）にランダムデータ領域を形成する。そしてこ
の領域に形成されているデータを読み出し、このデータ
を誤データとしてメモリシステムの出力選択回路に入力
させる。ランダム性を向上させることができるが、チッ
プの面積が大きくなる。
【００２２】次に、図１８を参照して第６の実施例を説
明する。この実施例では、誤データ発生回路に特徴があ
る。誤データ発生回路には、図１８に示すランダムデー
タ発生回路を用いる。この回路は、８個のシフトレジス
タＳＲ１〜ＳＲ８と排他的論理和回路（ＥＸ−ＯＲ）Ｒ
４２〜Ｒ４４から構成され、ＥＸ−ＯＲで帰還をかける
ようになっている。この回路に /ＣＥ信号から形成され
たクロック信号ＣＬＫを動作させると、ランダムなデー
タが出力される。この出力Ｑ１〜Ｑ８が誤データとして
出力選択回路に入力され、出力バッファ回路を介して出
力される。
【００２３】次に、図１９及び図２０を参照して、有効
データ領域検出回路をさらに説明する。図４に示すチッ
プ内のアドレスマップの斜線で示した部分の有効アドレ
ス領域を図１９に示す有効データ領域検出回路で検出す
る。図１９の検出回路において、有効アドレスデータ決
定部の所定のトランジスタにＲＯＭインプラを施す。こ
のメモリシステムに /ＣＥ信号を動作させると、有効デ
ータ領域検出回路に入力された内部アドレスデータ（Ａ
０〜Ａ７）がＲＯＭインプラを打ったトランジスタと一
致する場合（この場合、｛Ａ０、Ａ１、・・・Ａ７｝＝
｛１０１１０１００｝の時である。）、ノード“Ａ”の
電位は“Ｌ”レベルに落ちないで“Ｈ”レベルを保つ。
これはすべてのトランジスタがオフになるためである。
通常はトランジスタのどれかがオンするのでノード
“Ａ”は“Ｌ”レベルになる。そのためＯＵＴ１のパル
スがでて信号ＲＥＡＬが“Ｈ”レベルになる。さらに、
アドレスが進んで、再びＲＯＭインプラを打ったトラン
ジスタと一致する場合（この場合は、｛Ａ０、Ａ１、・
・・Ａ７｝＝｛１０１１０００１｝の時である。）、ノ
ード“Ａ′”の電位は“Ｌ”レベルに落ちないで“Ｈ”
レベルを保つ。そのためＯＵＴ２のパルスがでて信号Ｒ
ＥＡＬが“Ｌ”レベルになる。
【００２４】
【発明の効果】本発明の半導体記憶装置には、チップに
誤データと真データとが記憶されているので、データを
コピーすることができたとしてもそのデータを有効に利
用することができない。また、ＭＯＳトランジスタに対
するチャネルイオン注入をセルデータを形成するチャネ
ルイオン注入と同一の工程で行うので工程が簡略化され
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体記憶装置のブロ
ック図。
【図２】第１の実施例の半導体記憶装置の出力選択回路
図の回路図。
【図３】第１の実施例の半導体記憶装置の製造工程断面
図。
【図４】第１の実施例の半導体記憶装置のアドレスマッ
プの平面図。
【図５】第１の実施例の半導体記憶装置の有効データ領
域検出回路図。
【図６】第１の実施例の半導体記憶装置の有効データ領
域検出回路図。
【図７】第１の実施例の半導体記憶装置の有効データ領
域検出回路図。
【図８】第１の実施例の半導体記憶装置の偽データ発生
回路図。
【図９】第１の実施例の半導体記憶装置の出力選択回路
図。
【図１０】第１の実施例の半導体記憶装置の動作波形
図。
【図１１】第２の実施例の半導体記憶装置のアドレスマ
ップの平面図。
【図１２】第２の実施例の半導体記憶装置の動作波形
図。
【図１３】第２の実施例の半導体記憶装置のアドレスマ
ップの平面図。
【図１４】第２の実施例の半導体記憶装置の有効データ
領域検出回路図。
【図１５】第３の実施例の半導体記憶装置の偽データ発
生回路図。
【図１６】第４の実施例の半導体記憶装置の偽データ発
生回路図。
【図１７】第５の実施例の半導体記憶装置の偽データ発
生回路図。
【図１８】第６の実施例の半導体記憶装置の偽データ発
生回路図。
【図１９】第１の実施例の半導体記憶装置の有効データ
領域検出回路図。
【図２０】第１の実施例の半導体記憶装置の動作波形
図。
【符号の説明】
１、６１、６２ 有効アドレスデータ決定部 ２ 誤データ発生回路 ３ 有効データ領域検出回路 ４ 出力選択回路 １０ メモリセル領域 １１ ｎ＋ソース／ドレイン領域 １２ ｎウエル １３ ｐ＋ソース／ドレイン領域 １４ ＲＯＭデータマスク １５ チャネル領域 ２０ センスアンプ ３０ 出力バッファ回路 ４０ 入力バッファ回路 ５０ アドレスカウンタ ６０ アドレスデコーダ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 マトリックス状に配置された複数のメモ
    リセルと、 前記メモリセルのゲートが接続されている複数のワード
    線と、 前記メモリセルのドレインが接続されている複数のビッ
    ト線と、 前記ワード線に電位を供給する手段と、 読み出し動作時において前記複数のメモリセルの中から
    読み出される所定のメモリセルを内部的に読み出す手段
    を有するビット線選択手段と、 前記ビット線選択手段により選択された所定のビット線
    の電位を検出して前記複数のメモリセルの中から読み出
    されるメモリセルの流す電流をセンスするセンスアンプ
    と、 前記センスアンプの出力を入力する出力回路と、 チップ固有の内部アドレスに応じた不揮発な回路特性又
    は配線を有し、動作電源供給状態で有効アドレスデータ
    を出力する有効アドレスデータ決定部と、 この有効アドレスデータと前記内部アドレスとを比較
    し、有効アドレス領域であれば、自己のセルデータを外
    部に出力するかどうかを決定する信号を生成する有効デ
    ータ領域検出回路と、 前記内部アドレスが誤データ領域ならば誤データを発生
    する誤データ発生回路と、 前記誤データと前記セルデータとを切り換える出力選択
    回路を具備していることを特徴とする半導体記憶装置。
  2. 【請求項２】 前記有効データ検出回路は、回路の配線
    により行うことを特徴とする請求項１に記載の半導体記
    憶装置。
  3. 【請求項３】 前記誤データは、前記内部アドレスを入
    力するロジックの出力であることを特徴とする請求項１
    又は請求項２に記載の半導体記憶装置。
  4. 【請求項４】 前記誤データ出力は、オシレータにより
    任意のノードを発振させ、この出力をデータ出力クロッ
    クでラッチングしてなることを特徴とする請求項１又は
    請求項２に記載の半導体記憶装置。
  5. 【請求項５】 前記誤データ出力は、前記内部アドレス
    とランダムＲＯＭデータを入力するロジックの出力であ
    ることを特徴とする請求項１又は請求項２に記載の半導
    体記憶装置
  6. 【請求項６】 前記メモリセルが形成されている半導体
    基板にランダムＲＯＭデータ領域を形成し、前記誤デー
    タ出力は、このランダムなＲＯＭデータを読み出すこと
    によって形成されることを特徴とする請求項１または請
    求項２に記載の半導体記憶装置。
  7. 【請求項７】 前記誤データは、ランダムデータ発生回
    路の出力を用いることを特徴とする請求項１又は請求項
    ２に記載の半導体記憶装置。
  8. 【請求項８】 請求項１乃至請求項７のいづれかに記載
    の半導体記憶装置において、前記有効アドレスデータ
    は、前記メモリセルが形成された半導体基板のＭＯＳト
    ランジスタに形成され、このＭＯＳトランジスタに対す
    るチャネルイオン注入は、前記セルデータを形成するチ
    ャネルイオン注入と同一の工程で行うことを特徴とする
    半導体記憶装置の製造方法。
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