JP3740312B2 - Ｃａｍセル回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、比較データと予め記憶されているデータとの一致、不一致を検出するＣＡＭ（Contact Addressable Memory）セル回路に関する。
【０００２】
【従来の技術】
従来のＣＡＭセル回路技術で最も近いと思われるものはISSCC95,TP10.3 Motorola/IBM の発表に見られるもので、図９に示すような回路構成を有している。
【０００３】
この従来のＣＡＭセル回路は、６個のトランジスタで構成されるラッチ回路１と、２個のトランジスタで構成されるインバータ２、６、１個又は２個のトランジスタで構成されるトランスファーゲート３、４及び１個のプルダウントランジスタ５より構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´及び比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´に接続されている。
【０００４】
リードライト線Ｒ／Ｗ ＷＬがアクティブになり、その時、ビット線ＢＬ、ビット線ＢＬ´から例えば“０”、“１”がラッチ回路１に入力されると、ラッチ回路１は“０”を保持し、トランスファーゲート３の制御端子側が“０”、トランスファーゲート４の制御端子側が“１”となる。
【０００５】
その後、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´から“０”、“１”が入力されると、比較データ線ＣｏｍｐＤ´の“１”はインバータ６により反転されて、“０”となる。この時、トランスファーゲート４の制御端子側には“１”が印加されているため、このトランスファーゲート４が導通しており、プルダウントランジスタ５のゲートに“０”が印加される。
【０００６】
これにより、プルダウントランジスタ５はオフとなり、マッチ線Ｍａｔｃｈは“１”となって、比較データと同一のデータがラッチ回路１に記憶されていることが検出される。
【０００７】
【発明が解決しようとする課題】
上記のような従来のＣＡＭセル回路において、ラッチ回路１が６個のトランジスタで、インバータ２が２個のトランジスタで、トランスファーゲート３、４が１個又は２個のトランジスタで構成され、更に１個のプルダウン用のトランジスタが必要であり、合計１３又は１５のトランジスタで構成されている。
【０００８】
このため、部品点数が多く、回路面積が大きくなるという問題があった。この回路面積が大きくなると、回路の動作速度が遅くなり、最近のプロセッサ等の高速化に対応できなくなるという問題があった。
【０００９】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、部品点数を削減して回路面積を減らすことにより、動作速度の高速化を図ることができるＣＡＭセル回路を提供することである。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明の特徴は、データを記憶する記憶セル回路と、前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、前記判定回路の検出結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、前記判定回路として、第１、第２のトランジスタの直列接続回路と第３、第４のトランジスタの直列接続回路を並列接続して構成した排他的論理和回路を設け、前記第１乃至第４のトランジスタとは極性の異なる第５、第６のトランジスタの直列接続回路で構成したプリチャージ回路を設け、前記第２、第４のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第５、第６のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第５、第６のトランジスタが同時にオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、その後、前記第１、第３のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することことにある。
【００１１】
請求項２の発明の特徴は、データを記憶する記憶セル回路と、前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、前記判定回路の判定結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、前記判定回路として、第１、第２のトランジスタの直列接続回路と第３、第４のトランジスタの直列接続回路を並列接続して構成した排他的論理和回路を設け、前記第１乃至第４のトランジスタとは極性の異なる第５、第６のトランジスタの直列接続回路と前記第１乃至第４のトランジスタとは極性の異なる第７、第８のトランジスタの直列接続回路を並列接続して構成したプリチャージ回路を設け、前記第５、第７のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第２、第４のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第５、第６のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第５、第６のトランジスタの直列接続回路がオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、その後、前記第１、第３のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することにある。
【００１２】
請求項３の発明の特徴は、データを記憶する記憶セル回路と、前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、前記判定回路の判定結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、前記判定回路として、ドレインを共通に接続した第１、第２のトランジスタで構成した排他的論理和回路を設け、前記第１、２のトランジスタとは極性の異なる第４、第５のトランジスタを直列接続して構成したプリチャージ回路を設け、前記第１、第２のトランジスタの各ソースに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第４、第５のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第４、第５のトランジスタが同時にオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、その後、前記第１、第２のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することにある。
【００１３】
請求項４の発明の特徴は、データを記憶する記憶セル回路と、前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、前記判定回路の判定結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、前記判定回路として、ドレインを共通に接続した第１、第２のトランジスタで構成した排他的論理和回路を設け、前記第１、第２のトランジスタとは極性の異なる第３、第４のトランジスタの直列接続回路と前記第１、第２のトランジスタとは極性の異なる第５、第６のトランジスタの直列接続回路を並列接続して構成したプリチャージ回路を設け、前記第３、第５のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第１、第２のトランジスタの各ソースに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第３、第４のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第３、第４のトランジスタの直列接続回路がオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、その後、前記第１、第２のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データを印加することにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することにある。
【００１５】
又、この発明の好ましい一態様において、前記記憶セル回路にデータを入力する１対のビット線を、前記排他的論理和回路に比較データを入力する１対の比較データ線と兼用にする。
【００１６】
この発明の好ましい他の一態様において、前記記憶セル回路はラッチ回路であり、前記出力回路は前記一致線を基準電位にプルダウンするプルダウントランジスタで構成される。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明のＣＡＭセル回路の第１の実施の形態を示した回路図（請求項１に対応）である。ＣＡＭセル回路は、ラッチ回路１、プリチャージ回路８、排他的論理和回路９及びプルダウントランジスタ５から構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されている。
【００１８】
ここで、ラッチ回路１は図９に示した従来例と同様で６個のＮＭＯＳトランジスタ（以降単にＭＯＳトランジスタと称する）から構成されている。プリチャージ回路８は２個のＰＭＯＳトランジスタ１５、１６の直列接続回路から構成され、排他的論理和回路９は直列接続されたＭＯＳトランジスタ１１、１２の直列接続回路とＭＯＳトランジスタ１３、１４の直列接続回路を並列接続して構成されている。
【００１９】
次に本実施の形態の動作について説明する。ラッチ回路１には例えば“０”が保存されているものとする。プリチャージ期間、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´を“０”、“０”とし、プリチャージ回路８のＰＭＯＳトランジスタ１５、１６をオンとして、排他的論理和回路９のＭＯＳトランジスタ１１、１３のドレインに“１”を印加して、この回路９をプリチャージする。
【００２０】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ１１のゲートには“１”が、ＭＯＳトランジスタ１３のゲートには“０”が印加される。
【００２１】
この時、ラッチ回路１には“０”が保存されているため、ＭＯＳトランジスタ１２のゲートには“１”が印加され、ＭＯＳトランジスタ１４のゲートには“０”が印加されている。
【００２２】
これにより、ＭＯＳトランジスタ１１、１２がオンとなり、ＭＯＳトランジスタ１３、１４がオフとなって、プルダウントランジスタ５のゲートに“０”が印加されるため、プルダウントランジスタ５はオンとなり、一致線Ｍａｔｃｈが“１”と成って、比較データと同一のデータがラッチ回路１に記憶されていることが検出される。
【００２３】
次にラッチ回路１に例えば“１”が保存されているものとする。プリチャージ期間、上記と同様に排他的論理和回路９がプリチャージされる。評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ１１のゲートには“１”が、ＭＯＳトランジスタ１３のゲートには“０”が印加される。
【００２４】
この時、ラッチ回路１には“１”が保存されているため、ＭＯＳトランジスタ１２のゲートには“０”が印加され、ＭＯＳトランジスタ１４のゲートには“１”が印加されている。
【００２５】
これにより、ＭＯＳトランジスタ１１、１４がオンとなり、ＭＯＳトランジスタ１２、１３がオフとなって、プルダウントランジスタ５のゲートに“１”が印加されるため、プルダウントランジスタ５はオンとなり、一致線Ｍａｔｃｈが“０”と成って、比較データと異なるデータがラッチ回路１に記憶されていること（不一致）が検出される。
【００２６】
尚、この評価期間、トランジスタ１６がオフになるため、ＭＯＳトランジスタ１１、１３のドレインはフローティング状態になる。
【００２７】
本実施の形態によれば、使用トランジスタの数は従来と同様であるが、排他的論理和回路９を構成するＭＯＳトランジスタ１１、１２及びＭＯＳトランジスタ１３、１４を直列接続したため、他のトランジスタとコンタクトをとらなくて済み、その分、回路面積を小さくすることができ、動作の高速化を図ることができる。
【００２８】
図２は、本発明のＣＡＭセル回路の第２の実施の形態を示した回路図（請求項２に対応）である。ＣＡＭセル回路はラッチ回路１、プリチャージ回路８、排他的論理和回路９及びプルダウントランジスタ５から構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されている。
【００２９】
本例のプリチャージ回路８は、ＰＭＯＳトランジスタ１７、１８の直列接続回路と直列接続されたＰＭＯＳトランジスタ１９、２０の直列接続回路を並列接続して構成され、プリチャージ期間を過ぎても、排他的論理和回路９へのプリチャージ電圧を保持することができる点が、図１に示した第１の実施の形態と異なるところであり、他の構成は第１の実施の形態と同様である。
【００３０】
次に本実施の形態の動作について説明する。ラッチ回路１は“０”を保存しているものとする。これにより、ＰＭＯＳトランジスタ１７のゲートに“０”が印加されて、このトランジスタをオンとしている。プリチャージ期間、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´が“０”、“０”となって、プリチャージ回路８のＰＭＯＳトランジスタ１７、１８をオンとするため、排他的論理和回路９のＭＯＳトランジスタ１１、１３に“１”が印加され、この回路９をプリチャージする。
【００３１】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ１１のゲートには“１”が、ＭＯＳトランジスタ１３のゲートには“０”が印加される。
【００３２】
この時、ラッチ回路１には“０”が保存されているため、ＭＯＳトランジスタ１２のゲートには“１”が印加され、ＭＯＳトランジスタ１４のゲートには“０”が印加されている。
【００３３】
これにより、ＭＯＳトランジスタ１１、１２がオンとなり、ＭＯＳトランジスタ１１、１３のドレインは“０”となって、プルダウントランジスタ５のゲートに“０”が印加されるため、プルダウントランジスタ５はオフとなり、一致線Ｍａｔｃｈが“１”と成って、比較データと同一のデータがラッチ回路１に記憶されていることが検出される。
【００３４】
この評価期間、ＰＭＯＳトランジスタ、１８、１９に“１”、ＰＭＯＳトランジスタ１７、２０に“０”が印加され、ＰＭＯＳトランジスタ１８がオフ、ＰＭＯＳトランジスタ１９がオフになって、プリチャージ回路８から排他的論理和回路９には“１”が印加されず、排他的論理和回路９のＭＯＳトランジスタ１１，１３のドレインは“０”を維持し、排他的論理和回路９はフローティング状態になることはない。
【００３５】
次にラッチ回路１に例えば“１”が保存されているものとする。プリチャージ期間、ＣｏｍｐＤ、ＣｏｍｐＤ´に“０”が入力されるため、トランジスタ１９、２０がオンになって、排他的論理和回路９がプリチャージされる。
【００３６】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ１１のゲートには“１”が、ＭＯＳトランジスタ１３のゲートには“０”が印加される。
【００３７】
この時、ラッチ回路１には“１”が保存されているため、ＭＯＳトランジスタ１２のゲートには“０”が印加され、ＭＯＳトランジスタ１４のゲートには“１”が印加されている。
【００３８】
これにより、ＭＯＳトランジスタ１１、１４がオンとなり、ＭＯＳトランジスタ１２、１３がオフとなって、プルダウントランジスタ５のゲートに“１”が印加されるため、プルダウントランジスタ５はオンとなり、一致線Ｍａｔｃｈが“０”と成って、比較データと異なるデータがラッチ回路１に記憶されていること（不一致）が検出される。
【００３９】
尚、この評価期間、ＰＭＯＳトランジスタ１９、２０がオンになるため、ＭＯＳトランジスタ１１、１３のドレインは引き続き“１”となり、フローティング状態にならない。
【００４０】
本実施の形態によれば、前記評価期間中も、比較データ線ＣｏｍｐＤが“０”となっているため、プリチャージ回路８がオンになり、フローティング状態にはならず、排他的論理和回路９にプリチャージが継続されて電荷が放電されないため、評価動作を安定化させることができる。
【００４１】
図３は、本発明のＣＡＭセル回路の第３の実施の形態を示した回路図（請求項３に対応）である。ＣＡＭセル回路はラッチ回路１、プリチャージ回路８、排他的論理和回路９及びプルダウントランジスタ５から構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されている。
【００４２】
本例の排他的論理和回路９はＭＯＳトランジスタ２１、２２の並列回路から成っている点が、図１に示した第１の実施の形態と異なるところであり、他の構成は同様である。
【００４３】
次に本実施の形態の動作について説明する。ラッチ回路１は“０”を保存しているものとする。プリチャージ期間、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´が“０”、“０”となって、プリチャージ回路８のＰＭＯＳトランジスタ１７、１８がオンして、排他的論理和回路９のＭＯＳトランジスタ２１、２２に“１”を印加して、この回路９をプリチャージする。
【００４４】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ２１のゲートには“０”が、ＭＯＳトランジスタ２２のゲートには“１”が印加される。
【００４５】
これにより、ＭＯＳトランジスタ２１がオフして、ＭＯＳトランジスタ２２がオンし、ＭＯＳトランジスタ２２のソースに“０”が入力されて、ＭＯＳトランジスタ２１、２２のドレインが“０”となる。それ故、プルダウントランジスタ５のゲートに“０”が印加されて、プルダウントランジスタ５がオフになり、一致線Ｍａｔｃｈが“１”と成って、比較データと同一のデータが保存されていることが示される。
【００４６】
本実施の形態によれば、排他的論理和回路９が２個のトランジスタで構成されているため、回路の構成部品を従来よりも削減でき、回路面積を小さくすることができ、動作の高速化を図ることができる。
【００４７】
図４は、本発明のＣＡＭセル回路の第４の実施の形態を示した回路図（請求項４に対応）である。ＣＡＭセル回路は、ラッチ回路１、プリチャージ回路８、排他的論理和回路９及びプルダウントランジスタ５から構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されている。
【００４８】
本例のプリチャージ回路８は、直列接続されたＰＭＯＳトランジスタ１７、１８と直列接続されたＰＭＯＳトランジスタ１９、２０が並列接続されて構成され、プリチャージ期間を過ぎても、排他的論理和回路９へのプリチャージ電圧を保持することができる点が、図１に示した第１の実施の形態と異なるところである。並びに、排他的論理和回路９は、ＭＯＳトランジスタ２１、２２の並列回路から成っている点が、図１に示した第１の実施の形態と異なるところである。
【００４９】
次に本実施の形態の動作について説明する。ラッチ回路１は“０”を保存しているものとする。従って、ＰＭＯＳトランジスタ１９のゲートには“０”が印加されて、このトランジスタ１９がオンとなっている。プリチャージ期間、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´が“０”、“０”となるため、プリチャージ回路８のＰＭＯＳトランジスタ２０をオンとし、ＰＭＯＳトランジスタ１９、２０の直列接続回路をオンとして、排他的論理和回路９のＭＯＳトランジスタ２１、２２に“１”を印加して、この回路９をプリチャージする。
【００５０】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ２１のゲートには“０”が、ＭＯＳトランジスタ２２のゲートには“１”が印加され、ＭＯＳトランジスタ２１がオフして、ＭＯＳトランジスタ２２がオンする。
【００５１】
それ故、ＭＯＳトランジスタ２２のソースに“０”が入力され、ＭＯＳトランジスタ２１、２２のドレインが“０”となり、プルダウントランジスタ５のゲートに“０”が印加されて、プルダウントランジスタ５はオフになり、一致線Ｍａｔｃｈが“１”と成って、比較データと同一のデータが保存されていることが示される。
【００５２】
この評価期間、ＰＭＯＳトランジスタ、１７、２０に“１”、ＰＭＯＳトランジスタ１８、１９に“０”が印加され、ＰＭＯＳトランジスタ１７がオフ、ＰＭＯＳトランジスタ２０がオフになって、プリチャージ回路８から排他的論理和回路９には“１”が印加されず、排他的論理和回路９のＭＯＳトランジスタ２１，２２のドレインは“０”を維持し、排他的論理和回路９はフローティング状態になることはない。
【００５３】
次にラッチ回路１に例えば“１”が保存されているものとする。プリチャージ期間、ＣｏｍｐＤ、ＣｏｍｐＤ´に“０”が入力されるため、トランジスタ１７、１８がオンになって、排他的論理和回路９がプリチャージされる。
【００５４】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ２１のゲートには“０”が、ＭＯＳトランジスタ２２のゲートには“１”が印加され、ＭＯＳトランジスタ２１はオフ、ＭＯＳトランジスタ２２はオンになる。
【００５５】
この時、ラッチ回路１には“１”が保存されているため、ＭＯＳトランジスタ２２のソースには“１”が印加され、ＭＯＳトランジスタ２１、２２のドレインが“１”になる。
【００５６】
これにより、プルダウントランジスタ５のゲートに“１”が印加されるため、プルダウントランジスタ５はオンとなり、一致線Ｍａｔｃｈが“０”と成って、比較データと異なるデータがラッチ回路１に記憶されていること（不一致）が検出される。
【００５７】
尚、この評価期間、トランジスタ１７、１８がオンになるため、ＭＯＳトランジスタ２１、２２のドレインは引き続き“１”となり、フローティング状態にならない。
【００５８】
本実施の形態によれば、排他的論理和回路９が２個のトランジスタで構成されているため、回路の構成部品を従来よりも削減でき、回路面積を小さくすることができ、動作の高速化を図ることができる。また、評価期間中も、プリチャージ回路８がオンとなって、フローティング状態にはならず、安定した動作を行うことができる。
【００５９】
図５は、図４に示した第４の実施の形態を一致検出回路に用いた構成例を示した回路図である。図５（Ａ）に示すように複数のＣＡＭセル回路５１〜ＣＡＭセル回路５ｎが共通のリード、ライト線Ｒ／Ｗ ＷＬと共通の一致線Ｍａｔｃｈ線に接続されている。
【００６０】
一致線Ｍａｔｃｈは検出出力回路６０の通常オン状態のＰＭＯＳトランジスタ２３によりプルアップされている。ＰＭＯＳトランジスタ２４、ＭＯＳトランジスタ２５はインバータを構成している。
【００６１】
ここで、図５（Ｂ）に示すようにＣＡＭセル回路５１〜ＣＡＭセル回路５ｎに記憶されているデータの全てが一致した場合は、一致線Ｍａｔｃｈが“１”で、インバータからは“０”が出力され、比較データと同一のデータがＣＡＭセル回路５１〜ＣＡＭセル回路５ｎに記憶されていると検出される。
【００６２】
しかし、ＣＡＭセル回路５１〜ＣＡＭセル回路５ｎのいずれか１個以上のデータが比較データと異なっている場合は、一致線Ｍａｔｃｈが“０”と成り、インバータからは“１”が出力され、比較データとＣＡＭセル回路５１〜ＣＡＭセル回路５ｎに記憶されているデータが一致しないと、検出される。
【００６３】
図６は、本発明のＣＡＭセル回路の第５の実施の形態を示した回路図（請求項５に対応）である。ＣＡＭセル回路は、ラッチ回路１、排他的論理和回路９及びプルダウントランジスタ５から構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されている。本例では排他的論理和回路９がスタティク型のため、プリチャージ回路が不要となっている。
【００６４】
次に本実施の形態の動作について説明する。ラッチ回路１は“０”を保存しているものとする。これにより、ＭＯＳトランジスタ２７とＰＭＯＳトランジスタ２８のゲートには“１”が、ＭＯＳトランジスタ２９とＰＭＯＳトランジスタ２６のゲートには“０”が印加される。比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。
【００６５】
従って、ＭＯＳトランジスタ２９、ＰＭＯＳトランジスタ２８がオフして、ＰＭＯＳトランジスタ２６とＭＯＳトランジスタ２７がオンする。ＭＯＳトランジスタ２７のソースに“０”が入力され、プルダウントランジスタ５のゲートに“０”が印加される。
【００６６】
これにより、プルダウントランジスタ５がオフになり、一致線Ｍａｔｃｈが“１”と成って、比較データと同一のデータが保存されていることが示される。 本実施の形態によれば、プリチャージ回路が無い分、トランジスタの数（３〜５）を大幅に削減でき、回路面積を小さくして、動作の高速化を図ることできる。しかも、排他的論理和回路９がスタティク型のため、安定な動作を行うことができる。
【００６７】
図７は、本発明のＣＡＭセル回路の第６の実施の形態を示した回路図（請求項６に対応）である。本例のＣＡＭセル回路は、第５の実施の形態のそれと同一であるが、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´が省略され、ビット線ＢＬ、ビット線ＢＬ´が比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´を兼用している。
【００６８】
従って、本実施の形態では、当初、ビット線ＢＬ、ビット線ＢＬ´を用いて、ラッチ回路１にデータを記憶させ、その後、ビット線ＢＬ、ビット線ＢＬ´を用いて、比較データを入力することにより、第５の実施の形態と同一の動作を行うことができ、同様の効果を得ることができる。特に、本例ではデータ線ＣｏｍｐＤ、ＣｏｍｐＤ´を省略することができるため、配線面積を小さくすることができ、高密度の集積化に有利となる。
【００６９】
図８は、図６に示した第５の実施の形態を一致検出回路に用いた構成例を示した回路図である。図８（Ａ）に示すように複数のＣＡＭセル回路８１〜ＣＡＭセル回路８ｎが共通のリード、ライト線Ｒ／Ｗ ＷＬと共通の一致線Ｍａｔｃｈ線に接続される。
【００７０】
一致線Ｍａｔｃｈは検出出力回路６０の通常オン状態のＰＭＯＳトランジスタ２３によりプルアップされている。ＰＭＯＳトランジスタ２４、ＭＯＳトランジスタ２５はインバータを構成している。
【００７１】
ここで、図８（Ｂ）に示すように、ＣＡＭセル回路８１〜ＣＡＭセル回路８ｎに記憶されているデータの全てが一致した場合は、一致線Ｍａｔｃｈが“１”で、インバータからは“０”が出力され、比較データと同一のデータがＣＡＭセル回路８１〜ＣＡＭセル回路８ｎに記憶されていると検出される。
【００７２】
しかし、ＣＡＭセル回路８１〜ＣＡＭセル回路８ｎのいずれか１個以上のデータが比較データと異なっている場合は、一致線Ｍａｔｃｈが“０”と成り、インバータからは“１”が出力され、比較データとＣＡＭセル回路８１〜ＣＡＭセル回路８ｎに記憶されているデータが一致しないと、検出される。
【００７３】
【発明の効果】
以上詳細に説明したように、本発明のＣＡＭセル回路によれば、部品点数を削減して回路面積を減らすことにより、動作速度の高速化を図ることができる。
【００７４】
請求項２、４、６の発明によれば、上記効果の他に安定な動作を得ることができる。
【図面の簡単な説明】
【図１】本発明のＣＡＭセル回路の第１の実施の形態を示した回路図である。
【図２】本発明のＣＡＭセル回路の第２の実施の形態を示した回路図である。
【図３】本発明のＣＡＭセル回路の第３の実施の形態を示した回路図である。
【図４】本発明のＣＡＭセル回路の第４の実施の形態を示した回路図である。
【図５】図４に示した第４の実施の形態を一致検出回路に用いた構成例を示した回路図である。
【図６】本発明のＣＡＭセル回路の第５の実施の形態を示した回路図である。
【図７】本発明のＣＡＭセル回路の第６の実施の形態を示した回路図である。
【図８】図６に示した第５の実施の形態を一致検出回路に用いた構成例を示した回路図である。
【図９】従来のＣＡＭセル回路の構成例を示した回路図である。
【符号の説明】
１ ラッチ回路
５ プルダウントランジスタ
８ プリチャージ回路
９ 排他的論理和回路
１１〜１４、２１、２２、２５、２７、２９ ＭＯＳトランジスタ
１５〜２０、２３、２４、２６、２８ ＰＭＯＳトランジスタ
５１〜５ｎ、８１〜８ｎ ＣＡＭセル
６０ 検出出力回路
【発明の属する技術分野】
本発明は、比較データと予め記憶されているデータとの一致、不一致を検出するＣＡＭ（Contact Addressable Memory）セル回路に関する。
【０００２】
【従来の技術】
従来のＣＡＭセル回路技術で最も近いと思われるものはISSCC95,TP10.3 Motorola/IBM の発表に見られるもので、図９に示すような回路構成を有している。
【０００３】
この従来のＣＡＭセル回路は、６個のトランジスタで構成されるラッチ回路１と、２個のトランジスタで構成されるインバータ２、６、１個又は２個のトランジスタで構成されるトランスファーゲート３、４及び１個のプルダウントランジスタ５より構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´及び比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´に接続されている。
【０００４】
リードライト線Ｒ／Ｗ ＷＬがアクティブになり、その時、ビット線ＢＬ、ビット線ＢＬ´から例えば“０”、“１”がラッチ回路１に入力されると、ラッチ回路１は“０”を保持し、トランスファーゲート３の制御端子側が“０”、トランスファーゲート４の制御端子側が“１”となる。
【０００５】
その後、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´から“０”、“１”が入力されると、比較データ線ＣｏｍｐＤ´の“１”はインバータ６により反転されて、“０”となる。この時、トランスファーゲート４の制御端子側には“１”が印加されているため、このトランスファーゲート４が導通しており、プルダウントランジスタ５のゲートに“０”が印加される。
【０００６】
これにより、プルダウントランジスタ５はオフとなり、マッチ線Ｍａｔｃｈは“１”となって、比較データと同一のデータがラッチ回路１に記憶されていることが検出される。
【０００７】
【発明が解決しようとする課題】
上記のような従来のＣＡＭセル回路において、ラッチ回路１が６個のトランジスタで、インバータ２が２個のトランジスタで、トランスファーゲート３、４が１個又は２個のトランジスタで構成され、更に１個のプルダウン用のトランジスタが必要であり、合計１３又は１５のトランジスタで構成されている。
【０００８】
このため、部品点数が多く、回路面積が大きくなるという問題があった。この回路面積が大きくなると、回路の動作速度が遅くなり、最近のプロセッサ等の高速化に対応できなくなるという問題があった。
【０００９】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、部品点数を削減して回路面積を減らすことにより、動作速度の高速化を図ることができるＣＡＭセル回路を提供することである。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明の特徴は、データを記憶する記憶セル回路と、前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、前記判定回路の検出結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、前記判定回路として、第１、第２のトランジスタの直列接続回路と第３、第４のトランジスタの直列接続回路を並列接続して構成した排他的論理和回路を設け、前記第１乃至第４のトランジスタとは極性の異なる第５、第６のトランジスタの直列接続回路で構成したプリチャージ回路を設け、前記第２、第４のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第５、第６のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第５、第６のトランジスタが同時にオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、その後、前記第１、第３のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することことにある。
【００１１】
請求項２の発明の特徴は、データを記憶する記憶セル回路と、前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、前記判定回路の判定結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、前記判定回路として、第１、第２のトランジスタの直列接続回路と第３、第４のトランジスタの直列接続回路を並列接続して構成した排他的論理和回路を設け、前記第１乃至第４のトランジスタとは極性の異なる第５、第６のトランジスタの直列接続回路と前記第１乃至第４のトランジスタとは極性の異なる第７、第８のトランジスタの直列接続回路を並列接続して構成したプリチャージ回路を設け、前記第５、第７のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第２、第４のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第５、第６のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第５、第６のトランジスタの直列接続回路がオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、その後、前記第１、第３のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することにある。
【００１２】
請求項３の発明の特徴は、データを記憶する記憶セル回路と、前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、前記判定回路の判定結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、前記判定回路として、ドレインを共通に接続した第１、第２のトランジスタで構成した排他的論理和回路を設け、前記第１、２のトランジスタとは極性の異なる第４、第５のトランジスタを直列接続して構成したプリチャージ回路を設け、前記第１、第２のトランジスタの各ソースに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第４、第５のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第４、第５のトランジスタが同時にオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、その後、前記第１、第２のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することにある。
【００１３】
請求項４の発明の特徴は、データを記憶する記憶セル回路と、前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、前記判定回路の判定結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、前記判定回路として、ドレインを共通に接続した第１、第２のトランジスタで構成した排他的論理和回路を設け、前記第１、第２のトランジスタとは極性の異なる第３、第４のトランジスタの直列接続回路と前記第１、第２のトランジスタとは極性の異なる第５、第６のトランジスタの直列接続回路を並列接続して構成したプリチャージ回路を設け、前記第３、第５のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第１、第２のトランジスタの各ソースに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、前記第３、第４のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第３、第４のトランジスタの直列接続回路がオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、その後、前記第１、第２のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データを印加することにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することにある。
【００１５】
又、この発明の好ましい一態様において、前記記憶セル回路にデータを入力する１対のビット線を、前記排他的論理和回路に比較データを入力する１対の比較データ線と兼用にする。
【００１６】
この発明の好ましい他の一態様において、前記記憶セル回路はラッチ回路であり、前記出力回路は前記一致線を基準電位にプルダウンするプルダウントランジスタで構成される。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明のＣＡＭセル回路の第１の実施の形態を示した回路図（請求項１に対応）である。ＣＡＭセル回路は、ラッチ回路１、プリチャージ回路８、排他的論理和回路９及びプルダウントランジスタ５から構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されている。
【００１８】
ここで、ラッチ回路１は図９に示した従来例と同様で６個のＮＭＯＳトランジスタ（以降単にＭＯＳトランジスタと称する）から構成されている。プリチャージ回路８は２個のＰＭＯＳトランジスタ１５、１６の直列接続回路から構成され、排他的論理和回路９は直列接続されたＭＯＳトランジスタ１１、１２の直列接続回路とＭＯＳトランジスタ１３、１４の直列接続回路を並列接続して構成されている。
【００１９】
次に本実施の形態の動作について説明する。ラッチ回路１には例えば“０”が保存されているものとする。プリチャージ期間、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´を“０”、“０”とし、プリチャージ回路８のＰＭＯＳトランジスタ１５、１６をオンとして、排他的論理和回路９のＭＯＳトランジスタ１１、１３のドレインに“１”を印加して、この回路９をプリチャージする。
【００２０】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ１１のゲートには“１”が、ＭＯＳトランジスタ１３のゲートには“０”が印加される。
【００２１】
この時、ラッチ回路１には“０”が保存されているため、ＭＯＳトランジスタ１２のゲートには“１”が印加され、ＭＯＳトランジスタ１４のゲートには“０”が印加されている。
【００２２】
これにより、ＭＯＳトランジスタ１１、１２がオンとなり、ＭＯＳトランジスタ１３、１４がオフとなって、プルダウントランジスタ５のゲートに“０”が印加されるため、プルダウントランジスタ５はオンとなり、一致線Ｍａｔｃｈが“１”と成って、比較データと同一のデータがラッチ回路１に記憶されていることが検出される。
【００２３】
次にラッチ回路１に例えば“１”が保存されているものとする。プリチャージ期間、上記と同様に排他的論理和回路９がプリチャージされる。評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ１１のゲートには“１”が、ＭＯＳトランジスタ１３のゲートには“０”が印加される。
【００２４】
この時、ラッチ回路１には“１”が保存されているため、ＭＯＳトランジスタ１２のゲートには“０”が印加され、ＭＯＳトランジスタ１４のゲートには“１”が印加されている。
【００２５】
これにより、ＭＯＳトランジスタ１１、１４がオンとなり、ＭＯＳトランジスタ１２、１３がオフとなって、プルダウントランジスタ５のゲートに“１”が印加されるため、プルダウントランジスタ５はオンとなり、一致線Ｍａｔｃｈが“０”と成って、比較データと異なるデータがラッチ回路１に記憶されていること（不一致）が検出される。
【００２６】
尚、この評価期間、トランジスタ１６がオフになるため、ＭＯＳトランジスタ１１、１３のドレインはフローティング状態になる。
【００２７】
本実施の形態によれば、使用トランジスタの数は従来と同様であるが、排他的論理和回路９を構成するＭＯＳトランジスタ１１、１２及びＭＯＳトランジスタ１３、１４を直列接続したため、他のトランジスタとコンタクトをとらなくて済み、その分、回路面積を小さくすることができ、動作の高速化を図ることができる。
【００２８】
図２は、本発明のＣＡＭセル回路の第２の実施の形態を示した回路図（請求項２に対応）である。ＣＡＭセル回路はラッチ回路１、プリチャージ回路８、排他的論理和回路９及びプルダウントランジスタ５から構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されている。
【００２９】
本例のプリチャージ回路８は、ＰＭＯＳトランジスタ１７、１８の直列接続回路と直列接続されたＰＭＯＳトランジスタ１９、２０の直列接続回路を並列接続して構成され、プリチャージ期間を過ぎても、排他的論理和回路９へのプリチャージ電圧を保持することができる点が、図１に示した第１の実施の形態と異なるところであり、他の構成は第１の実施の形態と同様である。
【００３０】
次に本実施の形態の動作について説明する。ラッチ回路１は“０”を保存しているものとする。これにより、ＰＭＯＳトランジスタ１７のゲートに“０”が印加されて、このトランジスタをオンとしている。プリチャージ期間、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´が“０”、“０”となって、プリチャージ回路８のＰＭＯＳトランジスタ１７、１８をオンとするため、排他的論理和回路９のＭＯＳトランジスタ１１、１３に“１”が印加され、この回路９をプリチャージする。
【００３１】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ１１のゲートには“１”が、ＭＯＳトランジスタ１３のゲートには“０”が印加される。
【００３２】
この時、ラッチ回路１には“０”が保存されているため、ＭＯＳトランジスタ１２のゲートには“１”が印加され、ＭＯＳトランジスタ１４のゲートには“０”が印加されている。
【００３３】
これにより、ＭＯＳトランジスタ１１、１２がオンとなり、ＭＯＳトランジスタ１１、１３のドレインは“０”となって、プルダウントランジスタ５のゲートに“０”が印加されるため、プルダウントランジスタ５はオフとなり、一致線Ｍａｔｃｈが“１”と成って、比較データと同一のデータがラッチ回路１に記憶されていることが検出される。
【００３４】
この評価期間、ＰＭＯＳトランジスタ、１８、１９に“１”、ＰＭＯＳトランジスタ１７、２０に“０”が印加され、ＰＭＯＳトランジスタ１８がオフ、ＰＭＯＳトランジスタ１９がオフになって、プリチャージ回路８から排他的論理和回路９には“１”が印加されず、排他的論理和回路９のＭＯＳトランジスタ１１，１３のドレインは“０”を維持し、排他的論理和回路９はフローティング状態になることはない。
【００３５】
次にラッチ回路１に例えば“１”が保存されているものとする。プリチャージ期間、ＣｏｍｐＤ、ＣｏｍｐＤ´に“０”が入力されるため、トランジスタ１９、２０がオンになって、排他的論理和回路９がプリチャージされる。
【００３６】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ１１のゲートには“１”が、ＭＯＳトランジスタ１３のゲートには“０”が印加される。
【００３７】
この時、ラッチ回路１には“１”が保存されているため、ＭＯＳトランジスタ１２のゲートには“０”が印加され、ＭＯＳトランジスタ１４のゲートには“１”が印加されている。
【００３８】
これにより、ＭＯＳトランジスタ１１、１４がオンとなり、ＭＯＳトランジスタ１２、１３がオフとなって、プルダウントランジスタ５のゲートに“１”が印加されるため、プルダウントランジスタ５はオンとなり、一致線Ｍａｔｃｈが“０”と成って、比較データと異なるデータがラッチ回路１に記憶されていること（不一致）が検出される。
【００３９】
尚、この評価期間、ＰＭＯＳトランジスタ１９、２０がオンになるため、ＭＯＳトランジスタ１１、１３のドレインは引き続き“１”となり、フローティング状態にならない。
【００４０】
本実施の形態によれば、前記評価期間中も、比較データ線ＣｏｍｐＤが“０”となっているため、プリチャージ回路８がオンになり、フローティング状態にはならず、排他的論理和回路９にプリチャージが継続されて電荷が放電されないため、評価動作を安定化させることができる。
【００４１】
図３は、本発明のＣＡＭセル回路の第３の実施の形態を示した回路図（請求項３に対応）である。ＣＡＭセル回路はラッチ回路１、プリチャージ回路８、排他的論理和回路９及びプルダウントランジスタ５から構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されている。
【００４２】
本例の排他的論理和回路９はＭＯＳトランジスタ２１、２２の並列回路から成っている点が、図１に示した第１の実施の形態と異なるところであり、他の構成は同様である。
【００４３】
次に本実施の形態の動作について説明する。ラッチ回路１は“０”を保存しているものとする。プリチャージ期間、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´が“０”、“０”となって、プリチャージ回路８のＰＭＯＳトランジスタ１７、１８がオンして、排他的論理和回路９のＭＯＳトランジスタ２１、２２に“１”を印加して、この回路９をプリチャージする。
【００４４】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ２１のゲートには“０”が、ＭＯＳトランジスタ２２のゲートには“１”が印加される。
【００４５】
これにより、ＭＯＳトランジスタ２１がオフして、ＭＯＳトランジスタ２２がオンし、ＭＯＳトランジスタ２２のソースに“０”が入力されて、ＭＯＳトランジスタ２１、２２のドレインが“０”となる。それ故、プルダウントランジスタ５のゲートに“０”が印加されて、プルダウントランジスタ５がオフになり、一致線Ｍａｔｃｈが“１”と成って、比較データと同一のデータが保存されていることが示される。
【００４６】
本実施の形態によれば、排他的論理和回路９が２個のトランジスタで構成されているため、回路の構成部品を従来よりも削減でき、回路面積を小さくすることができ、動作の高速化を図ることができる。
【００４７】
図４は、本発明のＣＡＭセル回路の第４の実施の形態を示した回路図（請求項４に対応）である。ＣＡＭセル回路は、ラッチ回路１、プリチャージ回路８、排他的論理和回路９及びプルダウントランジスタ５から構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されている。
【００４８】
本例のプリチャージ回路８は、直列接続されたＰＭＯＳトランジスタ１７、１８と直列接続されたＰＭＯＳトランジスタ１９、２０が並列接続されて構成され、プリチャージ期間を過ぎても、排他的論理和回路９へのプリチャージ電圧を保持することができる点が、図１に示した第１の実施の形態と異なるところである。並びに、排他的論理和回路９は、ＭＯＳトランジスタ２１、２２の並列回路から成っている点が、図１に示した第１の実施の形態と異なるところである。
【００４９】
次に本実施の形態の動作について説明する。ラッチ回路１は“０”を保存しているものとする。従って、ＰＭＯＳトランジスタ１９のゲートには“０”が印加されて、このトランジスタ１９がオンとなっている。プリチャージ期間、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´が“０”、“０”となるため、プリチャージ回路８のＰＭＯＳトランジスタ２０をオンとし、ＰＭＯＳトランジスタ１９、２０の直列接続回路をオンとして、排他的論理和回路９のＭＯＳトランジスタ２１、２２に“１”を印加して、この回路９をプリチャージする。
【００５０】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ２１のゲートには“０”が、ＭＯＳトランジスタ２２のゲートには“１”が印加され、ＭＯＳトランジスタ２１がオフして、ＭＯＳトランジスタ２２がオンする。
【００５１】
それ故、ＭＯＳトランジスタ２２のソースに“０”が入力され、ＭＯＳトランジスタ２１、２２のドレインが“０”となり、プルダウントランジスタ５のゲートに“０”が印加されて、プルダウントランジスタ５はオフになり、一致線Ｍａｔｃｈが“１”と成って、比較データと同一のデータが保存されていることが示される。
【００５２】
この評価期間、ＰＭＯＳトランジスタ、１７、２０に“１”、ＰＭＯＳトランジスタ１８、１９に“０”が印加され、ＰＭＯＳトランジスタ１７がオフ、ＰＭＯＳトランジスタ２０がオフになって、プリチャージ回路８から排他的論理和回路９には“１”が印加されず、排他的論理和回路９のＭＯＳトランジスタ２１，２２のドレインは“０”を維持し、排他的論理和回路９はフローティング状態になることはない。
【００５３】
次にラッチ回路１に例えば“１”が保存されているものとする。プリチャージ期間、ＣｏｍｐＤ、ＣｏｍｐＤ´に“０”が入力されるため、トランジスタ１７、１８がオンになって、排他的論理和回路９がプリチャージされる。
【００５４】
評価期間、比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。これにより、ＭＯＳトランジスタ２１のゲートには“０”が、ＭＯＳトランジスタ２２のゲートには“１”が印加され、ＭＯＳトランジスタ２１はオフ、ＭＯＳトランジスタ２２はオンになる。
【００５５】
この時、ラッチ回路１には“１”が保存されているため、ＭＯＳトランジスタ２２のソースには“１”が印加され、ＭＯＳトランジスタ２１、２２のドレインが“１”になる。
【００５６】
これにより、プルダウントランジスタ５のゲートに“１”が印加されるため、プルダウントランジスタ５はオンとなり、一致線Ｍａｔｃｈが“０”と成って、比較データと異なるデータがラッチ回路１に記憶されていること（不一致）が検出される。
【００５７】
尚、この評価期間、トランジスタ１７、１８がオンになるため、ＭＯＳトランジスタ２１、２２のドレインは引き続き“１”となり、フローティング状態にならない。
【００５８】
本実施の形態によれば、排他的論理和回路９が２個のトランジスタで構成されているため、回路の構成部品を従来よりも削減でき、回路面積を小さくすることができ、動作の高速化を図ることができる。また、評価期間中も、プリチャージ回路８がオンとなって、フローティング状態にはならず、安定した動作を行うことができる。
【００５９】
図５は、図４に示した第４の実施の形態を一致検出回路に用いた構成例を示した回路図である。図５（Ａ）に示すように複数のＣＡＭセル回路５１〜ＣＡＭセル回路５ｎが共通のリード、ライト線Ｒ／Ｗ ＷＬと共通の一致線Ｍａｔｃｈ線に接続されている。
【００６０】
一致線Ｍａｔｃｈは検出出力回路６０の通常オン状態のＰＭＯＳトランジスタ２３によりプルアップされている。ＰＭＯＳトランジスタ２４、ＭＯＳトランジスタ２５はインバータを構成している。
【００６１】
ここで、図５（Ｂ）に示すようにＣＡＭセル回路５１〜ＣＡＭセル回路５ｎに記憶されているデータの全てが一致した場合は、一致線Ｍａｔｃｈが“１”で、インバータからは“０”が出力され、比較データと同一のデータがＣＡＭセル回路５１〜ＣＡＭセル回路５ｎに記憶されていると検出される。
【００６２】
しかし、ＣＡＭセル回路５１〜ＣＡＭセル回路５ｎのいずれか１個以上のデータが比較データと異なっている場合は、一致線Ｍａｔｃｈが“０”と成り、インバータからは“１”が出力され、比較データとＣＡＭセル回路５１〜ＣＡＭセル回路５ｎに記憶されているデータが一致しないと、検出される。
【００６３】
図６は、本発明のＣＡＭセル回路の第５の実施の形態を示した回路図（請求項５に対応）である。ＣＡＭセル回路は、ラッチ回路１、排他的論理和回路９及びプルダウントランジスタ５から構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されている。本例では排他的論理和回路９がスタティク型のため、プリチャージ回路が不要となっている。
【００６４】
次に本実施の形態の動作について説明する。ラッチ回路１は“０”を保存しているものとする。これにより、ＭＯＳトランジスタ２７とＰＭＯＳトランジスタ２８のゲートには“１”が、ＭＯＳトランジスタ２９とＰＭＯＳトランジスタ２６のゲートには“０”が印加される。比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に“１”が入力される。
【００６５】
従って、ＭＯＳトランジスタ２９、ＰＭＯＳトランジスタ２８がオフして、ＰＭＯＳトランジスタ２６とＭＯＳトランジスタ２７がオンする。ＭＯＳトランジスタ２７のソースに“０”が入力され、プルダウントランジスタ５のゲートに“０”が印加される。
【００６６】
これにより、プルダウントランジスタ５がオフになり、一致線Ｍａｔｃｈが“１”と成って、比較データと同一のデータが保存されていることが示される。 本実施の形態によれば、プリチャージ回路が無い分、トランジスタの数（３〜５）を大幅に削減でき、回路面積を小さくして、動作の高速化を図ることできる。しかも、排他的論理和回路９がスタティク型のため、安定な動作を行うことができる。
【００６７】
図７は、本発明のＣＡＭセル回路の第６の実施の形態を示した回路図（請求項６に対応）である。本例のＣＡＭセル回路は、第５の実施の形態のそれと同一であるが、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´が省略され、ビット線ＢＬ、ビット線ＢＬ´が比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´を兼用している。
【００６８】
従って、本実施の形態では、当初、ビット線ＢＬ、ビット線ＢＬ´を用いて、ラッチ回路１にデータを記憶させ、その後、ビット線ＢＬ、ビット線ＢＬ´を用いて、比較データを入力することにより、第５の実施の形態と同一の動作を行うことができ、同様の効果を得ることができる。特に、本例ではデータ線ＣｏｍｐＤ、ＣｏｍｐＤ´を省略することができるため、配線面積を小さくすることができ、高密度の集積化に有利となる。
【００６９】
図８は、図６に示した第５の実施の形態を一致検出回路に用いた構成例を示した回路図である。図８（Ａ）に示すように複数のＣＡＭセル回路８１〜ＣＡＭセル回路８ｎが共通のリード、ライト線Ｒ／Ｗ ＷＬと共通の一致線Ｍａｔｃｈ線に接続される。
【００７０】
一致線Ｍａｔｃｈは検出出力回路６０の通常オン状態のＰＭＯＳトランジスタ２３によりプルアップされている。ＰＭＯＳトランジスタ２４、ＭＯＳトランジスタ２５はインバータを構成している。
【００７１】
ここで、図８（Ｂ）に示すように、ＣＡＭセル回路８１〜ＣＡＭセル回路８ｎに記憶されているデータの全てが一致した場合は、一致線Ｍａｔｃｈが“１”で、インバータからは“０”が出力され、比較データと同一のデータがＣＡＭセル回路８１〜ＣＡＭセル回路８ｎに記憶されていると検出される。
【００７２】
しかし、ＣＡＭセル回路８１〜ＣＡＭセル回路８ｎのいずれか１個以上のデータが比較データと異なっている場合は、一致線Ｍａｔｃｈが“０”と成り、インバータからは“１”が出力され、比較データとＣＡＭセル回路８１〜ＣＡＭセル回路８ｎに記憶されているデータが一致しないと、検出される。
【００７３】
【発明の効果】
以上詳細に説明したように、本発明のＣＡＭセル回路によれば、部品点数を削減して回路面積を減らすことにより、動作速度の高速化を図ることができる。
【００７４】
請求項２、４、６の発明によれば、上記効果の他に安定な動作を得ることができる。
【図面の簡単な説明】
【図１】本発明のＣＡＭセル回路の第１の実施の形態を示した回路図である。
【図２】本発明のＣＡＭセル回路の第２の実施の形態を示した回路図である。
【図３】本発明のＣＡＭセル回路の第３の実施の形態を示した回路図である。
【図４】本発明のＣＡＭセル回路の第４の実施の形態を示した回路図である。
【図５】図４に示した第４の実施の形態を一致検出回路に用いた構成例を示した回路図である。
【図６】本発明のＣＡＭセル回路の第５の実施の形態を示した回路図である。
【図７】本発明のＣＡＭセル回路の第６の実施の形態を示した回路図である。
【図８】図６に示した第５の実施の形態を一致検出回路に用いた構成例を示した回路図である。
【図９】従来のＣＡＭセル回路の構成例を示した回路図である。
【符号の説明】
１ ラッチ回路
５ プルダウントランジスタ
８ プリチャージ回路
９ 排他的論理和回路
１１〜１４、２１、２２、２５、２７、２９ ＭＯＳトランジスタ
１５〜２０、２３、２４、２６、２８ ＰＭＯＳトランジスタ
５１〜５ｎ、８１〜８ｎ ＣＡＭセル
６０ 検出出力回路
Claims (4)
- データを記憶する記憶セル回路と、
前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、
前記判定回路の検出結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、
前記判定回路として、第１、第２のトランジスタの直列接続回路と第３、第４のトランジスタの直列接続回路を並列接続して構成した排他的論理和回路を設け、
前記第１乃至第４のトランジスタとは極性の異なる第５、第６のトランジスタの直列接続回路で構成したプリチャージ回路を設け、
前記第２、第４のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、
前記第５、第６のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第５、第６のトランジスタが同時にオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、
その後、前記第１、第３のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することを特徴とするＣＡＭセル回路。 - データを記憶する記憶セル回路と、
前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、
前記判定回路の判定結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、
前記判定回路として、第１、第２のトランジスタの直列接続回路と第３、第４のトランジスタの直列接続回路を並列接続して構成した排他的論理和回路を設け、
前記第１乃至第４のトランジスタとは極性の異なる第５、第６のトランジスタの直列接続回路と前記第１乃至第４のトランジスタとは極性の異なる第７、第８のトランジスタの直列接続回路を並列接続して構成したプリチャージ回路を設け、
前記第５、第７のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、
前記第２、第４のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、
前記第５、第６のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第５、第６のトランジスタの直列接続回路がオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、
その後、前記第１、第３のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することを特徴とするＣＡＭセル回路。 - データを記憶する記憶セル回路と、
前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、
前記判定回路の判定結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、
前記判定回路として、ドレインを共通に接続した第１、第２のトランジスタで構成した排他的論理和回路を設け、
前記第１、２のトランジスタとは極性の異なる第４、第５のトランジスタを直列接続して構成したプリチャージ回路を設け、
前記第１、第２のトランジスタの各ソースに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、
前記第４、第５のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第４、第５のトランジスタが同時にオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、
その後、前記第１、第２のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することを特徴とするＣＡＭセル回路。 - データを記憶する記憶セル回路と、
前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定する判定回路と、
前記判定回路の判定結果を一致線に出力する出力回路とを有するＣＡＭセル回路において、
前記判定回路として、ドレインを共通に接続した第１、第２のトランジスタで構成した排他的論理和回路を設け、
前記第１、第２のトランジスタとは極性の異なる第３、第４のトランジスタの直列接続回路と前記第１、第２のトランジスタとは極性の異なる第５、第６のトランジスタの直列接続回路を並列接続して構成したプリチャージ回路を設け、
前記第３、第５のトランジスタの各ゲートに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、
前記第１、第２のトランジスタの各ソースに前記記憶セル回路の記憶データとそれと極性が反対の記憶データを印加し、
前記第３、第４のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データにより前記第３、第４のトランジスタの直列接続回路がオンすることにより、前記排他的論理和回路をその判定動作前にプリチャージし、
その後、前記第１、第２のトランジスタの各ゲートが接続された比較データ線よりの比較データとそれと極性が反対の比較データを印加することにより、前記排他的論理和回路は前記記憶セル回路に記憶されているデータと比較データとが一致するか否かを判定し、その判定結果により前記出力回路を制御して一致又は不一致の信号を前記一致線に出力することを特徴とするＣＡＭセル回路。
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