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KR100642629B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR100642629B1
KR100642629B1 KR1020000040819A KR20000040819A KR100642629B1 KR 100642629 B1 KR100642629 B1 KR 100642629B1 KR 1020000040819 A KR1020000040819 A KR 1020000040819A KR 20000040819 A KR20000040819 A KR 20000040819A KR 100642629 B1 KR100642629 B1 KR 100642629B1
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 로우 어드레스를 디코딩하여 복수개의 워드 라인 인에이블 신호들을 발생하기 위한 로우 디코더, 클록신호에 응답하여 복수개의 워드 라인 인에이블 신호들을 출력하고 복수개의 워드 라인들중 하나의 워드 라인을 인에이블하기 위한 워드라인 제어회로, 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 클록신호 및 스캔 클록신호에 응답하여 복수개의 비트 라인쌍들을 프리차지하기 위한 프리차지 회로, 및 스캔 클록신호에 응답하여 인에이블되어 복수개의 비트 라인쌍들로부터 전송되는 데이터를 래치하여 출력하기 위한 스캔 데이터 출력회로로 구성되어 있다. 따라서, 스캔 동작을 위하여 메모리 셀들 각각에 추가되는 스캔 회로들과 스캔 라인을 프라차지하기 위한 프리차지 회로가 제거됨으로써 레이아웃 면적이 감소된다.

Description

반도체 메모리 장치{semiconductor memory device}
도1은 종래의 스캔 기능을 구비한 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도2는 본 발명의 스캔 기능을 구비한 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도3은 도2에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스캔 동작을 위하여 사용되는 메모리 셀 어레이내의 트랜지스터들을 제거함으로써 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치는 스캔 동작을 수행하기 위하여 메모리 셀 어레이내의 메모리 셀들 각각이 두 개의 트랜지스터들을 더 구비하여 구성된다. 즉, 메모리 셀을 구성하는 6개의 트랜지스터들이외에 스캔 동작을 위한 2개의 트랜지스터들을 더 구비하여 구성된다.
따라서, 메모리 셀 어레이의 레이아웃 면적이 증가되게 된다는 문제점이 있었다.
도1은 종래의 스캔 기능을 구비한 반도체 메모리 장치의 구성을 나타내는 블록도로서, 메모리 셀 어레이(10), 로우 디코더(12), 스캔 디코더(14), 데이터 입출력 게이트(16), 프리차지 회로들(18, 26), 스캔 데이터 출력회로(20), 워드 라인 제어회로(24), 스캔 제어회로(22), 및 인버터들(I1, I2, I3, I4)로 구성되어 있다.
워드 라인 제어회로(24)는 로우 디코더(12)의 출력신호들과 클록신호(CK)를 반전한 신호를 각각 비논리합하기 위한 NOR게이트(NOR1)로 구성된다. 스캔 제어회로(22)는 스캔 디코더(14)의 출력신호들과 스캔 클록신호(SCK)를 반전한 신호를 각각 비논리합하기 위한 NOR게이트(NOR2)로 구성된다. 프리차지 회로(18)는 "로우"레벨의 클록신호(CK)에 응답하여 비트 라인쌍들(BL, BLB) 각각을 프리차지한다. 프리차지 회로(26)는 "로우"레벨의 스캔 클록신호(SCK)에 응답하여 스캔 라인(SL)을 프리차지한다. 스캔 데이터 출력회로(20)는 스캔 클록신호(SCK)에 응답하여 스캔 라인(SL)의 데이터를 각각 래치하여 출력하기 위한 인버터들(I7, I8)로 구성된 래치(L2)로 구성되어 있다. 메모리 셀 어레이(10)내의 메모리 셀(MC)들 각각은 NMOS트랜지스터들(N1, N2)와 인버터들(I5, I6)로 구성된 래치(L1)로 구성된 셀과 NMOS트랜지스터들(N3, N4)로 구성된 스캔 회로로 구성되어 있다.
상술한 바와 같이 구성된 종래의 반도체 메모리 장치의 스캔 동작을 설명하면 다음과 같다.
프리차지 회로(26)는 "로우"레벨의 스캔 클록신호(SCK)에 응답하여 PMOS트랜 지스터(P2)가 온되어 스캔 라인(SL)을 "하이"레벨로 프리차지한다. 프리차지 회로(18)는 "로우"레벨의 클록신호(CK)에 응답하여 PMOS트랜지스터(P1)가 온되어 비트 라인쌍(BL, BLB)을 "하이"레벨로 프리차지한다. 스캔 제어회로(22)는 "하이"레벨의 스캔 클록신호(SCK)에 응답하여 스캔 디코더(14)의 출력신호를 출력한다. 스캔 데이터 출력회로(20)는 "하이"레벨의 스캔 클록신호(SCK)에 응답하여 스캔 라인(SL)의 데이터를 래치하여 출력한다.
메모리 셀(MC)내의 스캔 회로는 "로우"레벨의 스캔 클록신호(SCK)에 응답하여 스캔 라인(SL)이 프리차지되고, "하이"레벨의 스캔 제어회로(22)의 출력신호에 응답하여 래치(L1)에 래치된 데이터를 스캔 라인(SL)으로 출력한다. 래치(L1)의 출력신호가 "하이"레벨이면 스캔 라인(SL)에 프리차지된 레벨이 NMOS트랜지스터들(N3, N4)를 통하여 방전되어 스캔 라인(SL)이 "로우"레벨로 되고, 출력신호가 "로우"레벨이면 스캔 라인(SL)에 프리차지된 레벨이 유지된다. 스캔 데이터 출력회로(20)는 "하이"레벨의 스캔 클록신호(SCK)에 응답하여 스캔 라인(SL)의 데이터를 래치하고 반전하여 스캔 데이터(S1, S2, ...)를 발생한다.
즉, 도1에 나타낸 종래의 반도체 메모리 장치의 스캔 동작은 스캔 제어회로(22)에 의해서 로우 방향으로 위치한 메모리 셀(MC)에 포함된 NMOS트랜지스터(N4)가 제어된다. 그러면, 메모리 셀(MC)에 포함된 NMOS트랜지스터(N4)가 래치(L1)에 래치된 데이터에 응답하여 스캔 라인(SL)으로 데이터를 발생한다.
반면에, 정상 동작 수행시에는 클록신호(CK)에 응답하여 리드 및 라이트 동작을 수행한다.
그런데, 종래의 스캔 기능을 구비한 반도체 메모리 장치는 메모리 셀 어레이(10)내의 메모리 셀(MC)들 각각이 데이터를 저장하기 위한 6개의 트랜지스터들이외에 스캔 동작을 위한 2개의 트랜지스터들을 더 구비하여 구성됨으로써 레이아웃 면적이 증가되게 된다는 문제점이 있었다.
본 발명의 목적은 메모리 셀 어레이내의 메모리 셀들 각각에 스캔 기능을 수행하기 위하여 구비되는 2개의 트랜지스터들을 제거함으로써 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 로우 어드레스를 디코딩하여 복수개의 워드 라인 인에이블 신호들을 발생하기 위한 로우 디코더, 클록신호에 응답하여 상기 복수개의 워드 라인 인에이블 신호들을 출력하고 복수개의 워드 라인들중 하나의 워드 라인을 인에이블하기 위한 워드라인 제어수단, 상기 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 상기 클록신호 및 스캔 클록신호에 응답하여 상기 복수개의 비트 라인쌍들을 프리차지하기 위한 프리차지 수단, 및 상기 스캔 클록신호에 응답하여 인에이블되어 상기 복수개의 비트 라인쌍들로부터 전송되는 데이터를 래치하여 출력하기 위한 스캔 데이터 출력수단을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도2는 본 발명의 스캔 기능을 구비한 반도체 메모리 장치의 구성을 나타내는 블록도로서, 메모리 셀 어레이(30), 로우 디코더(12), 스캔 디코더(14), 데이터 입출력 게이트(16), 프리차지 회로(18), 스캔 데이터 출력회로(20), 워드 라인 제어회로(24), 인버터들(I1, I2, I4), 및 NOR게이트(NOR3)로 구성되어 있다.
도2에서, 도1에 나타낸 반도체 메모리 장치의 구성과 동일한 블록, 및 회로들은 동일한 번호, 부호로 표시하였다.
도2에 나타낸 본 발명의 스캔 기능을 구비한 반도체 메모리 장치는 도1에 나타낸 종래의 반도체 메모리 장치의 구성에서 메모리 셀 어레이내의 메모리 셀들 각각에 포함된 2개의 트랜지스터들(N3, N4)을 제거하고, 스캔 라인을 프리차지하기 위한 프리차지 회로(26)를 제거하여 구성되어 있다. 따라서, 레이아웃 면적이 감소된다. 그리고, 스캔 데이터 출력회로(20)는 인버터(I2)의 출력신호에 응답하여 래치들(L2)의 인버터들(I7, I8)의 동작이 인에이블되어 비트 라인(BLB)으로부터 출력되는 데이터를 래치하여 스캔 데이터(S1, S2, ...)로 발생한다.
도3은 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 클록신호(CK), 스캔 클록신호(SCK), 및 비트 라인쌍(BL, BLB)의 동작을 나타내는 것이다.
도3을 이용하여 도2에 나타낸 반도체 메모리 장치의 정상 동작 및 스캔 동작을 설명하면 다음과 같다.
본 발명의 반도체 메모리 장치의 동작은 정상 동작과 스캔 동작이 동시에 이루어질 수는 없다. 즉, 정상 동작은 클록신호(CK)에 응답하여 이루어지며, 스캔 동작은 스캔 클록신호(SCK)에 응답하여 이루어진다.
따라서, 도3에 나타낸 바와 같이 클록신호(CK)와 스캔 클록신호(SCK)가 교대로 인가된다.
첫 번째 구간(Ⅰ)에서, "로우"레벨의 클록신호(CK)와 스캔 클록신호(SCK)에 응답하여 프리차지 회로(18)를 구성하는 PMOS트랜지스터(P1)가 온되어 비트 라인쌍들(BL, BLB)이 프리차지된다. 도3에서, PRE로 나타내었다.
두 번째 구간(Ⅱ)에서, "하이"레벨의 클록신호(CK)에 응답하여 NOR게이트(NOR3)는 "로우"레벨로의 출력신호를 발생한다. 워드 라인 제어회로(24)는 "로우"레벨의 NOR게이트(NOR3)의 출력신호에 응답하여 워드 라인 인에이블 신호들(WL1, WL2, ...)을 발생한다. 그러면, 워드 라인 인에이블 신호들(WL1, WL2, ...)중의 하나의 워드 라인이 인에이블되어 해당 워드 라인에 연결된 메모리 셀(MC)에 저장된 데이터가 비트 라인쌍(BL, BLB)으로 출력된다. 도3에서, EVA로 나타내었다.
세 번째 구간(Ⅲ)에서, 첫 번째 구간(Ⅰ)에서와 마찬가지로 비트 라인쌍들(BL, BLB)이 프리차지된다.
네 번째 구간(Ⅳ)에서, "하이"레벨의 스캔 클록신호(SCK)에 응답하여 NOR게이트(NOR3)는 "로우"레벨의 출력신호를 발생한다. 워드 라인 제어회로(24)는 "로우"레벨의 출력신호에 응답하여 워드 라인 인에이블 신호들(WL1, WL2, ...)을 발생한다. 그러면, 워드 라인 인에이블 신호들(WL1, WL2, ...)중의 하나의 워드 라인이 인에이블되어 해당 워드 라인에 연결된 메모리 셀(MC)에 저장된 데이터가 비트 라인쌍(BL, BLB)으로 출력된다. 이때, 인버터들(I5, I6)은 "하이"레벨의 스캔 클록신 호(SCK)를 입력하여 "하이"레벨의 출력신호를 발생한다. 스캔 데이터 출력회로(20)는 "하이"레벨의 스캔 클록신호(SCK)에 응답하여 래치들(L2)이 인에이블되고, 워드 라인 제어회로(24)에 의해서 인에이블된 워드 라인에 연결된 메모리 셀들(MC)로부터 출력되는 반전 데이터를 래치하고 반전하여 스캔 데이터(S1, S2, ...)로 출력한다.
다섯 번째, 여섯 번째 구간들(Ⅴ, Ⅵ)에서는 첫 번째, 두 번째 구간들(Ⅰ, Ⅱ)에서와 동일한 방법으로 동작이 수행된다.
상술한 바와 같이 본 발명의 반도체 메모리 장치는 정상 동작과 스캔 동작을 서로 교대로 수행한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 스캔 동작을 위하여 메모리 셀들 각각에 추가되는 스캔 회로들과 스캔 라인을 프라차지하기 위한 프리차지 회로가 제거됨으로써 레이아웃 면적이 감소된다.

Claims (3)

  1. 로우 어드레스를 디코딩하여 복수개의 워드 라인 인에이블 신호들을 발생하기 위한 로우 디코더;
    클록신호에 응답하여 상기 복수개의 워드 라인 인에이블 신호들을 출력하고 복수개의 워드 라인들중의 하나의 워드 라인을 인에이블하기 위한 워드라인 제어수단;
    상기 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    상기 클록신호 및 스캔 클록신호에 응답하여 상기 복수개의 비트 라인쌍들을 프리차지하기 위한 프리차지 수단; 및
    상기 스캔 클록신호에 응답하여 인에이블되어 상기 복수개의 비트 라인쌍들로부터 전송되는 데이터를 래치하여 출력하기 위한 스캔 데이터 출력수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 클록신호와 상기 스캔 클록신호의 인에이블 시점이 서로 상이하며, 상기 클록신호에 응답하여 정상 동작이 수행되고, 상기 스캔 클록신호에 응답하여 스캔 동작이 수행되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 프리차지 수단은
    상기 클록신호와 상기 스캔 클록신호의 디스에이블 구간의 겹치는 구간에서 상기 복수개의 비트 라인쌍들을 프리차지하는 것을 특징으로 하는 반도체 메모리 장치.
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