[go: up one dir, main page]

KR20010009561A - 늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로 - Google Patents

늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로 Download PDF

Info

Publication number
KR20010009561A
KR20010009561A KR1019990027974A KR19990027974A KR20010009561A KR 20010009561 A KR20010009561 A KR 20010009561A KR 1019990027974 A KR1019990027974 A KR 1019990027974A KR 19990027974 A KR19990027974 A KR 19990027974A KR 20010009561 A KR20010009561 A KR 20010009561A
Authority
KR
South Korea
Prior art keywords
signal
bypass
data
response
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1019990027974A
Other languages
English (en)
Other versions
KR100328594B1 (ko
Inventor
강태균
이영대
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990027974A priority Critical patent/KR100328594B1/ko
Priority to US09/614,823 priority patent/US6320794B1/en
Publication of KR20010009561A publication Critical patent/KR20010009561A/ko
Application granted granted Critical
Publication of KR100328594B1 publication Critical patent/KR100328594B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
    • H03K17/735—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로가 개시되어 있다. 데이터 출력버퍼로 바이패스되어질 데이터를 선택적으로 출력하기 위한 멀티플렉서 회로는, 바이패스 제어신호의 제1상태에 응답하여 상기 데이터를 전송하는 제1스위치와; 상기 제1스위치를 통해 출력되는 데이터를 래치하는 래치부와; 상기 바이패스 제어신호의 제2상태에 응답하여 상기 래치부로부터 출력되는 데이터를 전송하는 제2스위치를; 포함하는 단위 멀티플렉싱부를 적어도 하나이상 구비함에 의해 데이터 출력에러가 방지되어 고속 동작에 적합한 바이패스 동작이 수행된다.

Description

늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로 {method for preventing error of bypass operation and improving duration of cycle time in late-write type semiconductor memory device and multiplexer circuit therefor}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속의 스태이틱 램(이하 SRAM)등과 같은 늦은 라이트 타입 반도체 메모리 장치에 관한 것이다.
고속동작을 위한 동기타입 반도체 메모리 장치에 관한 다양한 선행기술들 중의 하나로서, 라이트 데이터에 대해 요구되는 전체 타임이 감소되어 라이트 동작의 마진이 증가된 효과를 가지는 늦은 라이트 타입(Late-Write Type)SRAM은 스즈키(Suzuki)에 의해 발명되어 998년 2월 10일자로 특허허여된 미국특허 번호 5,717,653 에 개시되어 있다.
상기한 특허에 개시된 바와 같은 반도체 메모리 장치는 늦은 라이트 동작 수행시에 외부로부터 입력되는 라이트 어드레스를 장치 내부에서 수 사이클 지연하여 어드레스 디코더로 입력하고 워드 라인 및 비트 라인을 선택한다. 라이트 어드레스 입력으로부터 수 사이클 지연되어 외부로부터 입력되는 데이터 입력신호는 라이트 드라이버(write driver)로 전송됨으로써 수 사이클 후 라이트 동작이 수행된다. 즉, 예컨대 2사이클 후 라이트 동작은 반도체 메모리 장치가 라이트 어드레스를 입력하고 나서, 이 라이트 어드레스의 입력으로부터 2사이클 지연 후에 외부로부터의 라이트 데이터를 입력하여 라이트 동작을 수행하는 것을 말한다.
또한, 고속동작을 위해 근래의 반도체 메모리 장치는 상기한 늦은 라이트 기능이외에도 바이패스 기능을 내부에 채용하고 있다. 즉, 상기 반도체 메모리 장치는, 리드 명령이 있기 이전의 수 사이클 전에 라이트 명령이 있었고, 라이트 어드레스와 리드 어드레스가 동일한 경우에는, 메모리 셀로부터의 정상적인 리드 동작을 함이 없이 이전의 라이트 데이터를 데이터 출력 버퍼를 통해 곧바로 출력하는 바이패스 동작기능을 가지고 있었다. 그러나, 그러한 바이패스 동작시 보다 고속동작에서 데이터 출력에러가 더 빈번히 발생되는 문제가 야기되어 왔다. 상기한 문제의 요인은 후술되는 본 발명의 설명부분에서 상세히 언급될 것이다. 따라서, 상기한 출력에러 문제에 기인하여 바이패스 동작의 사이클 타임 구간을 줄이는 작업은 어렵게 되어 메모리 장치의 고속 동작의 구현에 지장을 초래한다. 따라서, 이는 반도체 메모리 장치를 채용한 전체 시스템의 퍼포먼스의 향상에 제한요인이 되어왔다.
따라서, 본 발명의 목적은 상기 언급된 문제를 해결할 수 있는 늦은 라이트 타입 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 바이패스 동작시의 사이클 타임 구간을 줄여 보다 고속동작에 적합한 늦은 라이트 타입 스태이틱 랜덤억세스 메모리를 제공함에 있다.
본 발명의 또 다른 목적은 바이패스 동작시의 데이터 에러를 방지하고 바이패스 동작시의 사이클 타임구간을 줄이는 방법 및 그에 따른 늦은 라이트 타입 반도체 메모리 장치의 멀티플렉서 회로를 제공함에 있다.
본 발명의 여전히 다른 목적도 보다 고속에서 다양한 바이패스 기능을 가지고 2사이클 후 라이트 동작을 원활히 수행할 수 있는 스태이틱 랜덤억세스 메모리를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따라, 데이터 출력버퍼로 바이패스되어질 데이터를 선택적으로 출력하기 위한 멀티플렉서 회로는: 바이패스 제어신호의 제1상태에 응답하여 상기 데이터를 전송하는 제1스위치와; 상기 제1스위치를 통해 출력되는 데이터를 래치하는 래치부와; 상기 바이패스 제어신호의 제2상태에 응답하여 상기 래치부로부터 출력되는 데이터를 전송하는 제2스위치를; 포함하는 단위 멀티플렉싱부를 적어도 하나이상 구비함을 특징으로 한다.
또한, 본 발명에 따라, 복수개의 메모리 셀들; 상기 복수개의 메모리 셀들로 데이터를 전송하기 위한 라이트 드라이버; 센스 증폭기 제어 신호에 응답하여 상기 복수개의 메모리 셀들로부터 전송되는 데이터를 증폭하여 출력하기 위한 센스 증폭기; 외부로 부터의 데이터 입력신호를 버퍼하여 출력하는 데이터 입력버퍼; 외부로 부터의 어드레스 입력신호를 버퍼하여 출력하는 어드레스 입력 버퍼; 및 데이터 출력 버퍼 제어신호에 응답하여 상기 센스 증폭기로부터 출력되는 데이터를 버퍼하여 출력하기 위한 데이터 출력버퍼를 구비한 반도체 메모리 장치는: 2사이클 후 라이트 동작 수행시에 상기 어드레스 입력 버퍼로부터 출력되는 라이트 어드레스를 2사이클 지연시켜 출력하고, 리드 명령 입력시에 입력되는 리드 어드레스와 상기 1 또는 2사이클 전 라이트 어드레스를 비교하여 동일하면 바이패스0, 바이패스1, 바이패스2, 및 바이패스12 제어신호들을 발생하는 바이패스 제어신호 발생회로와; 상기 2사이클 후 라이트 동작 수행시에 상기 데이터 입력 버퍼로부터 입력되는 데이터 입력신호를 상기 제1제어신호에 응답하여 상기 제1, 2, 및 3신호로 발생하고, 상기 제2 또는 3제어신호에 응답하여 상기 제2 또는 3신호를 상기 라이트 드라이버로 출력하고, 상기 바이패스0 제어신호에 응답하여 상기 제1신호를 래치한 후 상기 데이터 출력 버퍼로 출력하고, 상기 바이패스1 및 바이패스12 제어신호에 응답하여 상기 제2신호를 래치한 후 상기 데이터 출력 버퍼로 출력하고, 상기 바이패스2 및 바이패스12 제어신호에 응답하여 상기 제3신호를 래치한 후 상기 데이터 출력 버퍼로 출력하기 위한 바이패스 제어회로를 구비함을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명에 따라, 반도체 메모리 장치의 데이터 출력버퍼로 바이패스되어질 데이터를 선택적으로 출력하기 위한 방법은: 바이패스 제어신호의 제1상태에 대응하여 상기 데이터를 전송하는 단계와; 데이터 트랜지션을 방지하기 위해 상기 전송된 데이터를 래치하는 단계와; 상기 바이패스 제어신호의 제2상태에 대응하여 상기 래치에 저장된 데이터를 전송하는 단계를; 포함하는 단위 처리과정을 적어도 하나 이상 가짐을 특징으로 한다.
상기한 구성에 따라, 바이패스 동작시의 데이터 에러가 방지되고 바이패스 동작시의 사이클 타임구간이 줄어든다.
도 1A,1B로 이루어진 도 1은 본 발명을 적용할 수 있는 반도체 메모리 장치의 개략적 블록도,
도 2는 도 1내의 데이터 입력 레지스터(44)의 상세 회로도,
도 3은 도 1내의 데이터 출력 버퍼(24)의 상세 회로도,
도 4는 도 1내의 데이터 출력 멀티플렉서(52)의 상세 회로도,
도 5는 도 1내의 센스 증폭기 및 데이터 출력 버퍼 인에이블 회로(54)의 상세 회로도,
도 6은 도 1에 나타낸 장치의 1사이클 후 라이트 바이패스 동작을 보인 동작 타이밍도,
도 7은 도1에 나타낸 장치의 2사이클 후 라이트 바이패스 동작 및 고속동작에서의 문제점을 설명하기 위한 동작 타이밍도, 및
도 8은 본 발명의 실시예에 따른 데이터 출력 멀티플렉서(52A)의 상세도.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
먼저, 본 발명의 보다 철저한 이해를 제공할 의도외에는 다른 의도없이, 통상적인 반도체 메모리 장치의 바이패스 동작시, 보다 고속동작에서 데이터 출력에러가 더 빈번히 발생되었던 문제에 대한 요인이 본 발명의 설명에 앞서 상세히 설명되어질 것이다. 그러나, 본 발명의 핵심사항에 대하여만 급하게 이해하길 원한다면 후술되는 설명의 일부를 스킵하고 도 8에 대한 설명부분을 먼저 찾아 도 4와 대비하여 보아도 무방할 것이다.
도 1A,1B로 이루어진 도 1은 본 발명을 적용할 수 있는 반도체 메모리 장치의 개략적 블록도이다. 도면에서, 메모리 셀 어레이를 구성하는 메모리 셀들(10-1, 10-2, ..., 10-n), 프리차지 및 등화 회로들(12-1, 12-2, ..., 12-n), 행 어드레스 디코더(14), 열 선택 스위치들(16-1, 16-2, ..., 16-n), 열 어드레스 디코더(18), 라이트 드라이버(20), 센스 증폭기(22), 데이터 출력 버퍼(24), 데이터 입력 버퍼(26), 어드레스 입력버퍼(28), 멀티플렉서(30), 레지스터(32), 비교회로(34), 바이패스 합산기들(36, 38), 바이패스 제어신호 발생회로(40), 데이터 입력 레지스터 제어회로(42), 데이터 입력 레지스터(44), 전송 게이트들(46, 48), 래치(50), 데이터 출력 멀티플렉서(52), 및 센스 증폭기 및 데이터 출력버퍼 인에이블 회로(54)는 바이패스 기능을 가지는 늦은 라이트 타입 반도체 메모리 장치를 구성한다.
상술한 반도체 메모리 장치의 각 부 기능 및 동작을 설명하면 다음과 같다. 메모리 셀 어레이를 구성하는 메모리 셀들(10-1, 10-2, ..., 10-n)은 워드 라인 선택신호들(WL1, WL2, ..., WLn)과 열 선택신호들(Y1, Y2, ..., Yn)에 응답하여 선택되어 비트 라인쌍들(BL1, BL1B, BL2, BL2B, ..., BLn, BLnB)에 제공된 데이터를 메모리 셀내에 라이트하거나, 리드시에 셀내에 저장된 데이터를 상기 비트 라인쌍들로 출력한다. 프리차지 및 등화 회로들(12-1, 12-2, ..., 12-n)은 리드 동작시에 비트 라인쌍을 프리차지하고 등화한다. 행 어드레스 디코더(14)는 행 어드레스(X)를 디코딩하여 워드 라인 선택신호들을 발생한다. 열 선택 스위치들(16-1, 16-2, ..., 16-n)은 열 선택신호들에 응답하여 비트 라인쌍들과 데이터 라인쌍(DL, DLB)사이의 데이터의 전송을 제어한다. 열 어드레스 디코더(18)는 열 어드레스(Y)를 디코딩하여 열 선택신호들(Y1,Y2, ...., Yn)을 발생한다. 라이트 드라이버(20)는 입력되는 라이트용 데이터를 데이터 라인쌍(DL,DLB)으로 전송한다. 센스 증폭기(22)는 데이터 출력라인쌍(DL,DLB)으로 전송되는 데이터를 메인 증폭하여 출력한다. 데이터 출력버퍼(24)는 센스 증폭된 데이터나 바이패스된 데이터를 버퍼링하여 출력 데이터(DOUT)로서 출력한다. 데이터 입력버퍼(26)는 외부로부터 입출력핀을 통해 입력되는 데이터(DIN)를 버퍼링한다. 클럭버퍼(56)는 외부의 클럭신호(XCK)에 동기하여 내부클럭 신호(KINA)를 생성한다. 어드레스 입력 버퍼(28)는 상기 신호(KINA)에 응답하여 외부로부터 입력되는 어드레스(XAi)를 버퍼하여 리드 어드레스(RA) 및 라이트 어드레스(WA)를 출력한다. 레지스터(32)는 신호들(KINA, Pwe)에 응답하여 어드레스 입력 버퍼(28)의 출력신호를 래치하고 1사이클 지연하여 신호(WA1)를 발생하고, 신호(Pwe)에 응답하여 신호(WA1)를 1사이클 지연하여 신호(WA2)를 발생한다. 즉, 신호(WA1)은 신호(KINA, Pwe)에 응답하여 1사이클 파이프라인된 신호이고, 신호(WA2)는 신호(Pwe)에 응답하여 2사이클 파이트라인된 신호이다. 그리고, 신호(Pwe)는 라이트시의 라이트 인에이블 신호와 클럭신호에 의해서 발생된다. 그래서, 1사이클 후 라이트시에는 신호(WA1)가 멀티플렉서(30)로 출력되고, 2사이클 후 라이트시에는 신호(WA2)가 멀티플렉서(30)로 출력된다. 멀티플렉서(30)는 신호(Prd) 및 신호(Pwe)에 응답하여 상기 리드 어드레스 (RA) 또는 라이트 어드레스 (WA)를 멀티플렉싱하여 행 어드레스(X)과 열 어드레스(Y)를 출력한다. 상기 신호(Prd)는 리드시의 리드 인에이블 신호와 클럭신호에 의해서 발생될 수 있다. 비교회로(34)는 신호(WA1)와 리드 어드레스(RA)를 비교하여 동일하면 신호(SCHR1)를 발생하고, 신호(WA2)와 리드 어드레스( RA)를 비교하여 동일하면 신호(SCHR2)를 발생한다. 바이패스 합산기(36)는 리드 신호(SRD)와 신호(SCHR1)를 합산하여 신호(SBP0)를 발생한다. 바이패스 합산기(38)는 리드 신호(SRD)와 신호(SCHR2)를 합산하여 신호(SBP1)를 발생한다. 바이패스 제어신호 발생회로(40)는 라이트 인에이블 신호(WE)에 응답하여 바이패스 제어신호들(BP0, BP1, BP2, BP12)을 발생하는데, 1사이클 후 라이트 동작 수행시에는 바이패스1 신호(BP1)를 발생하고, 2사이클 후 라이트 동작 수행시에는 해당 바이패스 제어신호들을 발생한다. 즉, 바이패스0 동작 수행시에는 BP0를 발생하고, 바이패스1 동작 수행시에는 BP1, BP12를 발생하고, 바이패스2 동작 수행시에는 BP2, BP12를 발생한다. 데이터 입력 레지스터 제어회로(42)는 라이트 인에이블 신호(WE)를 입력하여 제어신호들(PDIN, PDIN1, PDIN2)을 발생한다. 데이터 입력 레지스터 제어회로(42)는 1사이클 후 라이트 동작을 수행하기 위하여 라이트 1사이클 후에 클럭신호와 동기되어 신호(PDIN)를 발생하고, 라이트 1사이클 후에 리드 명령이 있으면 신호(PDIN1)를 발생한다. 그리고, 2사이클 후 라이트 동작을 수행하기 위하여 라이트 2사이클 후에 클럭신호와 동기되어 신호(PDIN)를 발생하고, 라이트 1사이클 후나 2사이클 전에 리드 명령이 있으면 신호(PDIN1)를 발생하고, 1사이클 전과 2사이클 전에 모두 라이트 명령이 있으면 신호(PDIN2)를 발생한다. 데이터 입력 레지스터(44)는 신호(PDIN)에 응답하여 데이터 입력 신호(DIN)를 전송하고 래치하여 신호들(DR0, DR1, DR2)을 데이터 출력 멀티플렉서(52)로 출력한다. 전송 게이트(46)는 신호(PDIN1)에 응답하여 신호(DR1)를 전송한다. 전송 게이트(48)는 신호(PDIN2)에 응답하여 신호(DR2)를 전송한다. 래치(50)는 전송 게이트들(46, 48)의 출력신호를 래치하여 라이트 드라이버(20)로 출력한다. 데이터 출력 멀티플렉서(52)는 바이패스 제어신호들(BP0, BP1, BP2, BP12)에 응답하여 신호들(DR0, DR1, DR2)중의 하나를 바이패스 데이터로서 선택하여 데이터 출력 버퍼(24)로 출력한다.
도 1A 및 도 1B로 이루어진 도 1의 구성에서, 레지스터(32), 비교회로(34), 바이패스 가산기들(36, 38), 및 바이패스 제어신호 발생회로(40)는 바이패스 제어신호를 발생하기 위한 회로구성이고, 데이터 입력 레지스터 제어회로(42), 데이터 입력 레지스터(44), 전송 게이트들(46, 48), 래치(50), 및 데이터 출력 멀티플렉서(52)는 직접적으로 바이패스 동작을 수행하는 회로 구성이다.
도 2는 도 1내의 데이터 입력 레지스터(44)의 상세 회로도로서, 인버터들(62, 66, 70, 80), 전송 게이트들(60, 64, 68, 78), 및 래치들(72, 74, 76, 82)로 구성되어 있다. 상기 전송 게이트들(60, 68)은 "로우"레벨의 신호(PDIN)에 응답하여 각기 데이터 입력신호(DIN) 및 신호(DR1)를 전송한다. 래치들(72, 76)은 전송 게이트들(60, 68)을 통하여 전송되는 신호들을 각각 래치한다. 전송 게이트들(64, 78)은 "하이"레벨의 신호(PDIN)에 응답하여 신호(DR0), 및 래치(76)에 래치된 신호들을 각각 전송한다. 래치들(74, 82)은 전송 게이트들(64, 78)을 통하여 전송되는 신호들을 각각 래치한다. 신호(DR1) 및 신호(DR2)는 상기 래치들(74, 82)을 통해 각기 출력되는 신호들이다. 따라서, 도 2에 나타낸 회로는 신호(PDIN)의 "로우"레벨 구간에서, 데이터 입력신호(DIN) 및 래치들(74)에 저장된 데이터가 전송 게이트들(60, 68)로 각각 전송되고, "하이"레벨 구간에서, 래치들(72, 76)에 저장된 데이터들이 신호들(DR1, DR2)로 각각 전송된다. 즉, 도 2에 나타낸 회로는 바이패스0, 바이패스1, 바이패스2 기능 수행시에 신호들(DR0, DR1, DR2)중의 하나를 데이터 출력 멀티플렉서(52)로 출력한다. 바이패스0 기능은 라이트 명령 후에 동일한 어드레스의 리드 명령이 있는 경우를, 바이패스1 기능은 라이트, 리드, 리드 명령이 순서대로 진행되고, 라이트 어드레스와 마지막 리드 어드레스가 동일한 경우를, 바이패스2 기능은 라이트, 라이트, 리드 명령이 순서대로 진행되고, 처음의 라이트 어드레스와 리드 어드레스가 동일한 경우를 각각 말한다. 한편, 도 1에서 전송 게이트(46)는 신호(PDIN1)에 응답하여 신호(DR1)를 전송하고, 전송 게이트(48)는 신호(PDIN2)에 응답하여 신호(DR2)를 전송한다. 그리고, 래치(50)는 전송 게이트들(46, 48)의 출력신호를 래치하여 라이트 드라이버(20)로 출력한다. 즉, 데이터 입력 레지스터(44)의 출력신호들(DR1, DR2)을 입력하는 전송 게이트들(46, 48)과 래치(50)는 1 또는 2사이클 후 라이트 동작을 수행하기 위한 회로이다.
도 3은 도 1내의 데이터 출력 버퍼(24)의 회로도로서, PMOS트랜지스터들(90, 92, 94, 108, 110, 114, 116), NMOS트랜지스터들(96, 98, 100, 102, 112, 118), 인버터들(104, 106, 120, 122, 124, 126, `134, 138), NOR게이트들(128, 130), NAND게이트들(132, 136), 및 출력드라이버로서의 NMOS트랜지스터들(140,142)로 구성되어 있다. PMOS트랜지스터(90) 및 NMOS트랜지스터들(92, 94, 96, 98, 100, 102)로 구성된 인에이블 회로는 라이트 동작 수행시에는 인에이블 신호(KDPRECB)가 "하이"레벨이므로 PMOS트랜지스터(90)가 오프되고, NMOS트랜지스터들(100, 102)이 온되어 데이터 라인쌍(DTA, DTAB)을 "로우"레벨로 하여 데이터 신호(DTA, DTAB)를 유지한다. 그리고, 리드 동작 수행시에는 인에이블 신호(KDPRECB)가 "로우"레벨이므로 PMOS트랜지스터(90)가 온되고, NMOS트랜지스터들(100, 102)이 오프되어 도 1의 센스 증폭기(22)의 출력신호들(SAS, SASB)이 각각 데이터 라인쌍(DTA, DTAB)으로 전송된다. 인버터들(104, 106), PMOS트랜지스터들(108, 110, 114, 116), NMOS트랜지스터(112, 118), 및 래치(120, 122)로 구성된 회로는 라이트 동작 수행시에는 데이터 라인쌍(DTA, DTAB)의 데이터가 모두 "로우"레벨이므로 PMOS트랜지스터들(110, 116) 및 NMOS트랜지스터들(112, 118)이 모두 오프됨으로, 데이터 라인쌍(DTBB, DTB)에는 래치(120, 122)에 래치된 데이터가 유지된다. 리드 동작 수행시에는 데이터 라인쌍(DTA, DTAB)에 전송된 데이터를 각각 반전하여 데이터 라인쌍(DTAA, DTB)으로 전송한다. 인버터들(124, 126) 및 NOR게이트들(128, 130)로 구성된 회로는 클럭(XCK)과 동기된 신호(KDATA)에 의해서 데이터 라인쌍(DTBB, DTB)에 전송된 데이터를 각각 반전하여 데이터 라인쌍(DTC, DTCB)으로 출력한다. 즉, 이 회로는 신호(KDATA)가 "로우"레벨에서 "하이"레벨로 천이할 때, 데이터 라인쌍(DTBB, DTB)으로 전송된 데이터를 각각 반전하여 데이터 라인쌍(DTC, DTCB)로 전송한다. NAND게이트들(132, 136), 및 인버터들(134, 138)로 구성된 회로는 출력 인에이블 신호(OE)에 응답하여 데이터 라인쌍(DTC, DTCB)으로 전송된 신호들을 데이터 출력신호들(DOU, DOD)로 각각 출력한다.
출력드라이버로서의 NMOS트랜지스터들(140,142)은 게이트단자로 인가되는 상기 데이터 출력신호들(DOU, DOD)에 각기 응답하여 최종적으로 "하이" 또는 "로우"레벨의 출력 데이터(DOUT)를 입출력 핀을 통해 외부로 출력한다. 상기 도 3에 나타낸 데이터 출력 버퍼는 정상적인 데이터 출력동작을 수행하는 이외에 1 또는 2사이클 후 라이트 바이패스 동작에 따른 데이터를 출력하기 위해 데이터 출력 멀티플렉서(52)의 출력을 받기 위한 노드들 (N1,N2)를 가지고 있다.
도 4는 도 1내의 데이터 출력 멀티플렉서(52)의 회로도로서, 인버터들(140, 144, 148, 150, 152, 156, 160, 162, 166), 전송 게이트들(142, 146, 154, 164), 및 NOR게이트(158)로 구성되어 있다. 전송 게이트들(142, 146)은 바이패스 제어신호들(BP1, BP2)에 각각 응답하여 신호들(DR1, DR2)을 각각 전송한다. 래치(148, 150)는 전송 게이트들(142, 146)의 출력신호들을 래치한다. 전송 게이트(154)는 바이패스 제어신호(BP12)에 응답하여 래치를 구성하는 인버터(150)의 출력신호를 전송한다. 인버터(156)는 바이패스 제어신호(BP0)를 반전한다. NOR게이트(158)는 인버터(156)의 출력신호 및 신호(KDATA)를 비논리합하여 신호(KBYP0)를 출력한다. 즉, 신호(KBYP0)는 바이패스 제어신호(BP0)가 인에이블되고, 신호(KDATA)가 "로우"레벨인 경우에 "하이"레벨로 인에이블된다. 인버터(160)는 신호(DR0)를 반전한다. 전송 게이트(164)는 신호(KBYP0)에 응답하여 인버터(160)의 출력신호를 데이터 라인(D)로 전송하고, 인버터(166)는 데이터 라인(D)으로 전송된 신호를 반전 데이터 라인(DT)으로 전송한다. 바이패스 동작시 상기 데이터 라인(D) 및 반전 데이터 라인(DT)으로 전송되는 신호는 각기 도 3의 노드들 (N2,N1)에 인가되어, 래치 및 게이팅된 후 결국, 출력 데이터(DOUT)로서 출력된다.
도 5는 도 1내의 센스 증폭기 및 데이터 출력 버퍼 인에이블 회로(54)의 상세 회로도로서, 센스 증폭기 인에이블 신호(SAEN) 및 데이터 출력 버퍼 인에이블 신호(KDPRECB)가 발생되는 것을 보여준다. 상기 회로(54)는 NOR게이트들(170, 184), NAND게이트들(182, 190), PMOS트랜지스터들(172, 174, 176), NMOS트랜지스터들(178, 180), 및 인버터들(186, 188, 192, 194)로 구성되어 있다. 리드 명령이 있으면, 센스 증폭기를 인에이블하기 위하여 인에이블 신호(SAENP)가 발생된다. NOR게이트(170)는 데이터 라인쌍(DTA, DTAB)으로 부터의 신호를 비논리곱한다. 즉, 데이터 라인쌍(DTA, DTAB)의 데이터가 모두 "로우"레벨이면 "하이"레벨의 신호를 발생한다. NMOS트랜지스터들(178, 180)은 "하이"레벨의 인에이블 신호(SAENP)와 NOR게이트(170)의 출력신호에 응답하여 온되어 PMOS트랜지스터(178)의 드레인을 "로우"레벨로 한다. 이 때에는 센스 증폭기 및 데이터 출력 버퍼를 인에이블하기 위한 신호를 발생하기 위한 동작을 수행한다. NAND게이트(182)는 "로우"레벨의 신호 및 "하이"레벨의 신호를 비논리곱하여 "하이"레벨의 신호를 발생한다. NOR게이트(184) 및 인버터들(186, 188)은 신호들(SBP0, SBP12)에 응답하여 이들 두 신호들이 모두 "로우"레벨이면 "하이"레벨의 신호를 발생하고, 하나라도 "하이"레벨이면 "로우"레벨의 신호를 발생한다. 즉, 이 구성은 바이패스 동작 수행시에 센스 증폭기 및 데이터 출력 버퍼의 동작을 디스에이블하기 위한 것이다. NAND게이트(190) 및 인버터(192)는 NAND게이트(182)의 출력신호와 인버터(188)의 출력신호를 논리곱하여 이들 두 신호들이 모두 "하이"레벨이면 "하이"레벨의 센스 증폭기 인에이블 신호(SAEN)를 발생하고, 하나라도 "로우"레벨이면 "로우"레벨의 신호를 발생한다. 즉, NAND게이트(182) 및 인버터(188)의 출력신호들이 모두 "하이"레벨이면 "하이"레벨의 센스 증폭기 인에이블 신호(SAEN)를 발생하고, "로우"레벨의 데이터 출력 버퍼 인에이블 신호(KDPRECB)를 발생하여 센스 증폭기(22) 및 데이터 출력 버퍼(24)의 동작을 인에이블한다. 그리고, 바이패스 기능을 위하여 인버터(188)의 출력신호가 "로우"레벨이 되면 NAND게이트(190)는 "로우"레벨의 센스 증폭기 인에이블 신호(SAEN)와 "하이"레벨의 데이터 출력 버퍼 인에이블 신호(KDPRECB)를 발생하여 센스 증폭기(22)의 동작을 디스에이블한다.
도 6은 도 1에 나타낸 장치의 1사이클 후 라이트 바이패스 동작을 보인 동작 타이밍도이다. 1사이클 후 라이트 바이패스 동작은 라이트 명령 후에 리드 명령이 발생되고, 이때 리드 어드레스가 1사이클 전의 라이트 어드레스 동일한 경우에 수행되는 동작을 말한다. 바이패스 동작 수행시에 센스 증폭기(22)의 동작은 디스에이블된다. 첫 번째 사이클에서, 라이트 명령이 입력되면 어드레스 입력 버퍼(28)는 라이트 어드레스(A1)를 버퍼하여 출력한다. 레지스터(32)는 라이트 어드레스(A1)를 래치한다. 두 번째 사이클에서 리드 명령이 입력되면, 어드레스 입력 버퍼(28)는 리드 어드레스(A1)를 버퍼하여 출력한다.
비교회로(34)는 레지스터(32)의 출력신호(WA1)인 라이트 어드레스와 리드 어드레스가 동일함으로 신호(SCHR1)를 발생한다. 바이패스 가산기(36)는 신호(SRD)에 응답하여 신호(SCHR1)를 가산하여 바이패스 신호(SBP0)를 발생한다. 바이패스 제어신호 발생회로(40)는 1사이클 후 라이트 동작 수행시에는 바이패스 신호(SBP0)를 입력하여 바이패스1 신호들(BP1, BP12)을 발생한다. 데이터 입력 버퍼(26)는 첫 번째 사이클의 "로우"레벨 구간으로부터 입력되는 데이터 입력신호(DIN)를 데이터 입력 레지스터(44)로 출력한다. 데이터 입력 레지스터(44)는 신호(PDIN)에 응답하여 신호(DR1)를 발생한다. 데이터 출력 멀티플렉서(52)는 바이패스1 신호들(BP1, BP12)에 응답하여 신호(DR1)를 데이터 출력 버퍼(24)의 래치로 출력한다. 데이터 출력 버퍼(24)는 래치에 래치된 신호를 노드 (N1,N2)를 통해 수신하고 제어신호인 신호(KDATA, OE)에 응답하여 출력 데이터(DOUT)로서 출력한다. 이와 같이 하여 바이패스 동작이 수행된다. 즉, 1사이클 후 라이트 바이패스 동작 수행시에는 바이패스 제어신호 발생회로(40)가 라이트 후 리드 명령시에 라이트 어드레스와 동일한 리드 어드레스가 입력되면 바이패스1 신호를 발생하고, 신호(PDIN)는 라이트 후 1사이클 후에 클럭 신호와 동기되어 인에이블되고, 신호(PDIN1)는 라이트 1사이클 후에 리드 명령이 있으면 인에이블된다. 그리고, 1사이클 후 라이트 기능을 수행할 때에는 레지스터(32)는 어드레스 입력 버퍼(28)의 출력신호를 1사이클 지연시켜 멀티플렉서(30)로 출력하고, 데이터 입력 레지스터(44)는 데이터 입력 버퍼(26)로부터 1사이클 지연되어 입력되는 데이터 입력신호(DIN)를 신호(PDIN)에 응답하여 신호(DR1)로 발생한다. 전송 게이트(46)는 신호(PDIN1)에 응답하여 신호(DR1)를 래치(50)에 래치한다. 래치(50)는 래치된 신호를 라이트 드라이버(20)로 출력한다. 이와같이 하여 1사이클 후 라이트 명령도 수행된다.
도 7은 도1에 나타낸 장치의 2사이클 후 라이트 바이패스 동작을 설명하고,고속동작에서의 문제점을 설명하기 위한 동작 타이밍도이다. 도 7과 같은 데이터 입력신호(DIN)의 타이밍에서, 2사이클 후 라이트 바이패스 동작은 리드 어드레스가 1사이클 전의 라이트 어드레스와 동일하거나, 리드 어드레스가 2사이클 전의 라이트 어드레스와 동일한 경우에 수행되는 동작을 말한다. 바이패스 동작 수행시에 센스 증폭기(22)의 동작이 디스에이블된다. 먼저, 바이패스0 동작을 수행하는 것을 설명하면 다음과 같다. 첫 번째 사이클에서 라이트 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 라이트 어드레스(A0)가 어드레스 입력 버퍼(28)로 입력된다. 어드레스 입력 버퍼(28)는 버퍼된 라이트 어드레스(A0)를 레지스터(32)로 출력한다. 레지스터(32)는 신호(Pwe)에 응답하여 어드레스 버퍼(28)의 출력신호를 래치하여 신호(WA1)를 발생한다. 두 번째 사이클에서 리드 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 라이트 어드레스와 동일한 리드 어드레스(A0)가 입력된다. 그러면, 비교회로(34)는 레지스터(32)의 출력신호(WA1)인 어드레스(A0)와 입력되는 리드 어드레스(A0)를 비교하여 신호(SCHR1)를 발생한다. 이 신호(SCHR1)는 바이패스를 진행하기 위하여 발생하는 신호이다. 바이패스 가산기(36)는 신호(SCHR1)를 리드 신호(SRD)와 가산하여 리드 명령이 있을 때에 "하이"레벨의 신호(SBP0)를 발생한다. 바이패스 제어신호 발생회로(40)는 신호(SBP0)를 입력하여 바이패스0 신호(BP0)를 발생한다. 이때에는 데이터 입력신호(DIN)를 라이트 드라이버(20)로 전송하지 않고, 데이터 출력 멀티플렉서(52)와 데이터 출력 버퍼(24)를 통하여 외부로 출력하여야 한다. 그래서, 이 동작을 수행하기 위하여 라이트 2사이클 후에 "로우"레벨의 제어신호(PDIN)에 응답하여 데이터 입력신호(DIN)가 신호(DR0)로 출력된다. 이 신호(DR0)는 데이터 출력 멀티플렉서(52)로 출력되고, 데이터 출력 멀티플렉서(52)는 바이패스0 신호(BP0) 및 신호(KDATA)에 응답하여 도4에 나타낸 전송 게이트(164)를 통하여 신호(DR0)를 도3에 나타낸 래치(120, 122)로 전달한다. 도7에 신호(DLAT-R0)로 나타내었다. 래치로 전송된 데이터는 신호(KDATA)와 출력 인에이블 신호(OE)에 응답하여 출력신호(R0)를 발생한다. 다음으로, 바이패스1 동작을 수행하는 것을 설명하면 다음과 같다. 네 번째 사이클에서 라이트 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 라이트 어드레스(A1)가 어드레스 입력 버퍼(28)로 입력된다. 어드레스 입력 버퍼(28)는 버퍼된 라이트 어드레스(A1)를 레지스터(32)로 출력한다. 레지스터(32)는 신호(Pwe)에 응답하여 어드레스 버퍼(28)의 출력신호를 래치하여 신호(WA1)를 발생한다. 그리고, 다섯 번째 사이클에서 리드 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 리드 어드레스(A2)가 입력된다. 그러면, 비교회로(34)는 레지스터(32)의 출력신호(WA1)인 어드레스(A0)와 입력되는 리드 어드레스(A2)를 비교하게 되는데 동일하지 않으므로 신호(SCHR1)는 발생되지 않는다. 그리고, 여섯 번째 사이클에서 리드 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 리드 어드레스(A1)가 입력되고, 이때, 라이트 어드레스(A1)의 데이터(D1)이 입력된다. 비교회로(34)는 레지스터(32)의 출력신호(WA1)인 어드레스(A1)와 리드 어드레스(A1)를 비교하여 동일함으로 신호(SCHR1)를 발생한다. 바이패스 가산기(36)는 신호(SRD)에 응답하여 신호(SBP0)를 발생한다. 바이패스 가산기(36)는 신호(SCHR1)의 모든 비트가 동일함을 나타내는 신호인 경우에 신호(SBP0)를 발생한다. 바이패스 제어신호 발생회로(40)는 제어신호(WC)가 바이패스1임을 나타내면 바이패스1 신호들(BP1, BP12)을 발생한다. 제어신호(WC)는 바이패스0와 바이패스1 동작을 구분하기 위하여 발생되는 것으로, 리드 명령 전에 라이트 명령이 있었으면 바이패스 제어신호 발생회로(40)가 바이패스0 신호(BP0)를 발생하도록 하고, 리드 명령 전에 리드 명령이 있었으면 바이패스 제어신호 발생회로(40)가 바이패스1 신호들(BP1, BP12)을 발생하도록 한다. 데이터 입력 버퍼(26)는 데이터(D1)를 버퍼하여 데이터 입력 레지스터(44)로 출력한다. 데이터 입력 레지스터(44)는 신호(PDIN)에 응답하여 신호들(DR0, DR1, DR2)을 발생한다. 데이터 출력 멀티플렉서(52)는 신호(DR1)를 전송하여 도3에 나타낸 데이터 출력 버퍼(24)의 래치(120, 122)로 래치한다. 데이터 출력 버퍼(24)는 신호들(KDATA, OE)에 응답하여 데이터 출력신호(R1)를 발생한다. 다음으로, 바이패스2 동작을 수행하는 것을 설명하면 다음과 같다. 세 번째 사이클에서 라이트 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 라이트 어드레스(A2)가 어드레스 입력 버퍼(28)로 입력된다. 어드레스 입력 버퍼(28)는 버퍼된 라이트 어드레스(A2)를 레지스터(32)로 출력한다. 레지스터(32)는 신호(Pwe)에 응답하여 어드레스 입력 버퍼(28)의 출력신호를 래치한다. 그리고, 네 번째 사이클에서 라이트 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 라이트 어드레스(A1)가 입력된다. 그러면, 레지스터(32)는 신호(Pwe)에 응답하여 어드레스 입력 버퍼(28)의 출력신호를 래치한다. 이 사이클의 "로우"레벨에서 라이트 어드레스(A2)의 데이터(D2)가 데이터 입력 버퍼(26)로 입력된다. 다섯 번째 사이클에서 리드 명령이 입력되면, "하이"레벨의 클럭신호(XCK)에 응답하여 리드 어드레스(A1)가 입력된다. 그러면, 레지스터(32)는 신호(Pwe)에 응답하여 출력신호들(WA1, WA2)로 라이트 어드레스들(A1, A2)을 발생한다. 비교회로(34)는 신호(WA1, WA2)와 리드 어드레스(A2)를 비교하여 신호(WA2)와 동일함으로 신호(SCHR2)를 발생한다. 바이패스 가산기(38)는 신호(SRD)에 응답하여 신호(SBP1)를 발생한다. 바이패스 제어신호 발생회로(40)는 신호(SBP1)를 입력하여 바이패스2 신호들(BP2, BP12)을 발생한다. 데이터 입력 레지스터(44)는 데이터 입력 버퍼(26)로부터 라이트 데이터(D2)를 입력하여 신호들(DR0, DR1, DR2)을 발생한다. 데이터 출력 멀티플렉서(52)는 바이패스2 제어신호들(BP2, BP12)에 응답하여 신호(DR2)를 데이터 출력 버퍼(24)로 래치한다. 데이터 출력 버퍼(24)는 신호들(KDATA, OE)에 응답하여 데이터 출력 신호(R2)를 발생한다. 즉, 2사이클 후 라이트 바이패스 동작을 수행할 때에 바이패스0 동작을 수행하기 위해서 바이패스 제어신호 발생회로(40)가 신호(BP0)를 발생하고, 바이패스1 동작을 수행하기 위하여 신호들(BP1, BP12)을 발생하고, 바이패스2 동작 수행하기 위하여 신호들(BP2, BP12)을 발생한다. 바이패스12 제어신호는 바이패스1 제어신호나 바이패스2 제어신호가 발생하면 함께 발생하는 신호이다. 그리고, 2사이클 후 라이트 기능을 수행할 때에는 레지스터(32)는 어드레스 입력 버퍼(28)의 출력신호를 2사이클 지연시켜 멀티플렉서(30)로 출력하고, 데이터 입력 레지스터(44)는 데이터 입력 버퍼(26)로부터 2사이클 지연되어 입력되는 데이터 입력신호(DIN)를 신호(PDIN)에 응답하여 신호들(DR0, DR1, DR2)을 발생한다. 전송 게이트(48)는 신호(PDIN2)에 응답하여 신호(DR2)를 래치(50)에 래치한다. 래치(50)는 래치된 신호를 라이트 드라이버(20)로 출력한다. 이와같이 하여 2사이클 후 라이트 동작이 수행된다.
그러나, 상기한 바와 같은 동작을 수행하는 반도체 메모리 장치의 동작 스피드가 약 150 메가헤르츠(MHz)이상으로 되면서, 바이패스 동작의 사이클 타임 구간을 줄어들어 데이터 홀드타임에 대한 마진이 작아진다. 이에 따라 바이패스 동작시 데이터 출력에러의 문제가 초래되어 메모리 장치의 고속 동작의 구현에 지장을 주어왔다. 이에 대한 것을 보다 구체적으로 규명하기 위하여, 도 7을 다시 참조한다. 장치의 고속동작을 위해 동작 사이클 타임 구간이 줄어들에 따라 도 7에서 파형 (PDIN)의 세 번째 하이펄스 구간과 파형(BP2)의 하이펄스 구간이 서로 겹치는 현상이 발생된다. 파형(BP2)의 하이펄스 구간에 표시된 구간 (Pr)이 증가적으로 발생되면, 바이패스 출력 데이터 (R2)가 출력되는 도중에 바이패스 출력 데이터 (R1)가 파형 (DOUTe)에서 에러 (Err)로서 표시된 바와 같이 출력되어 버린다. 다시 말하면, 바이패스 2의 동작이 완료되기전에 데이터 천이(transition)가 일어나서 바이패스 출력에러가 유발된다.
따라서, 본 발명의 실시예에서는 상기한 고속동작에 따른 바이패스 동작시의 출력에러문제를 해결하기 위해 도 4에 도시된 컨벤셔날(conventional)회로인 데이터 출력 멀티플렉서(52)의 회로 구조가 마침내 도 8의 구조와 같이 개선된다. 즉, 인버터들(140, 144, 148, 150, 152, 156, 160, 162, 166), 전송 게이트들(142, 146, 154, 164), 및 NOR게이트(158)로 구성되어 있는 도 4의 컨벤셔날 회로(현재로서 미공개된 회로임)구조를 개선하여 도 8과 같이 구성하면, 보다 고속동작에서 유리한 2사이클 후 라이트 바이패스 동작을 효율적으로 수행할 수 있는 것이다. 도 8의 구조가 비록 비교적 간단히 되어 있지만, 상기한 문제점을 철저히 어렵게 규명하고난 후에 비로서 얻어진 것임을 간과하여서는 아니된다.
도 8을 참조하면, 본 실시예에 따른 바이패스 데이터의 출력을 위한 멀티플렉서 회로(52A)의 전체구조는, 씨모오스 전송 게이트로 이루어진 제1스위치(200), 인버터 래치로 이루어진 래치부(L1), 및 클럭드 씨모오스 인버터로 이루어진 제2스위치(212)를 각기 포함하는 제1,2,3, 및 제4 단위 멀티플렉싱부(200a,200b,200c,200d)와, 상기 제1 또는 제2 단위 멀티플렉싱부의 출력을 래치하여 제3 단위 멀티플렉싱부의 입력으로서 제공하는 래치(L10)와, 상기 바이패스0 제어신호(BP0)를 반전한 신호와 상기 클럭 제어신호(KDATA)를 비논리합하여 비논리합 결과신호(KBYPO)를 출력하며 상기 제1신호(DR0)를 반전하여 출력하는 게이팅부(G1)와, 상기 제3 또는 제4 단위 멀티플렉싱부의 출력을 반전하여 상기 데이터 출력 버퍼의 제2출력 데이터 쌍으로 인가하는 출력용 인버터(166)를 포함하는 구조로 이루어져 있다.
상기 제1,2,3, 및 제4 단위 멀티플렉싱부(200a,200b,200c,200d)내에 각기 설치되는 상기 제1스위치(200)는, 대응되는 바이패스 제어신호의 제1상태(도면에서는 논리레벨 "로우"에 대응됨)에 응답하여 인가되는 상기 데이터를 래치부(L1)에 전송한다. 상기 제1,2,3, 및 제4 단위 멀티플렉싱부(200a,200b,200c,200d)내에 각기 설치되는 상기 래치부(L1)는 상기 제1스위치(200)를 통해 출력되는 데이터를 래치하는 기능을 한다. 상기 제1,2,3, 및 제4 단위 멀티플렉싱부(200a,200b,200c,200d)내에 각기 설치되는 상기 제2스위치(212)는 상기 대응되는 바이패스 제어신호의 제2상태 (도면에서는 논리레벨 "하이"에 대응됨)에 응답하여 상기 래치부(L1)로부터 출력되는 데이터를 뒷단으로 전송한다.
상기한 바와 같이 단위 멀티플렉싱부를 구성함에 의해, 고속의 동작에서도 바이패스 2의 동작이 완료되기전에 데이터 천이가 일어나는 현상은 원천적으로 방지된다. 즉, 도 7에서 파형 (PDIN)의 세 번째 하이펄스 구간과 파형(BP2)의 하이펄스 구간이 서로 겹치는 현상이 발생된다 하더라도, 이 경우에는 상기 제1스위치(200)가 턴 오프되어 데이터 전송동작을 수행하지 못하므로, 다음 데이터가 래치부(L1)로 결코 인가되지 못한다. 따라서, 파형 (DOUTe)처럼 바이패스 출력 데이터 (R2)가 출력되는 도중에 바이패스 출력 데이터 (R1)가 출력되어 버리는 현상이 발생되지 않는다.
도 8의 전체적인 동작은, 상기 단위 멀티플렉싱부의 세부동작 즉, 스위치들이 서로 교대로 동작하고 데이터 래치를 행하는 동작을 제외하고는, 도 4의 동작과 동일하며, 전술한 도 6,7에서의 동작이 보다 고속에서 효율적으로 수행되어질 수 있게 한다.
따라서, 스위치들이 서로 교대로 동작하고 데이터 래치를 행함으로써 바이패스 동작이 완료되기전에 한 사이클 내에서 데이터 천이가 일어나는 현상은 고속의 동작에서도 원천적으로 방지된다. 따라서 반도체 메모리 디바이스의 출력동작은 사이클 타임구간이 줄어드는 고속동작에서도 안정화된다.
상기한 바와 같이, 본 발명은 도면을 기준으로 예를들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 단위 멀티플렉싱부의 내부 구성중 제1,2스위치를 타의 반도체 스위칭 소자로 변경하고 래치부를 타의 플립플롭 또는 타의 저장수단으로 대치할 수 있음은 물론이다.
상기한 바와 같은 본 발명에 따르면, 바이패시동작시 한 사이클내에서 데이터 천이가 방지되므로 반도체 메모리 장치의 데이터 처리 속도가 향상되어지는 효과가 있다. 또한, 고속에서도 반도체 메모리 디바이스의 출력동작은 안정화되므로 메모리의 퍼포먼스가 개선되어지는 이점이 얻어진다.

Claims (14)

  1. 데이터 출력버퍼로 바이패스되어질 데이터를 선택적으로 출력하기 위한 멀티플렉서 회로에 있어서:
    바이패스 제어신호의 제1상태에 응답하여 상기 데이터를 전송하는 제1스위치와;
    상기 제1스위치를 통해 출력되는 데이터를 래치하는 래치부와;
    상기 바이패스 제어신호의 제2상태에 응답하여 상기 래치부로부터 출력되는 데이터를 전송하는 제2스위치를;
    포함하는 단위 멀티플렉싱부를 적어도 하나이상 구비함을 특징으로 하는 멀티플렉서 회로.
  2. 제1항에 있어서, 상기 제1스위치는 씨모오스 전송 게이트임을 특징으로 하는 멀티플렉서 회로.
  3. 제1항에 있어서, 상기 제2스위치는 클럭드 씨모오스 인버터로 이루어짐을 특징으로 하는 멀티플렉서 회로.
  4. 제1항에 있어서, 상기 래치부는 서로 크로스 커플된 인버터들로 이루어진 래치임을 특징으로 하는 멀티플렉서 회로.
  5. 제1항에 있어서, 상기 단위 멀티 플렉싱부는 상기 바이패스 제어신호의 위상을 반전하기 위한 인버터를 더 포함함을 특징으로 하는 멀티플렉서 회로.
  6. 데이터 출력버퍼로 바이패스되어질 제1,2, 및 3신호를 선택적으로 출력하기 위한 멀티플렉서 회로에 있어서:
    차례로 연결된 제1스위치, 래치부, 및 제2스위치를 포함하며 바이패스1 제어신호에 응답하여 상기 제2신호를 래치한 후 전송하기 위한 제1 단위 멀티플렉싱부와;
    차례로 연결된 제1스위치, 래치부, 및 제2스위치를 포함하며 바이패스2 제어신호에 응답하여 상기 제3신호를 래치한 후 전송하기 위한 제2 단위 멀티플렉싱부와;
    상기 제1 또는 제2 단위 멀티플렉싱부의 출력신호를 래치하기 위한 래치와;
    차례로 연결된 제1스위치, 래치부, 및 제2스위치를 포함하며 바이패스12 제어신호에 응답하여 상기 래치로부터 출력되는 신호를 래치한 후 데이터 출력버퍼로 전송하기 위한 제3 단위 멀티플렉싱부와;
    바이패스0 제어신호를 반전한 신호와 클럭 제어신호를 비논리합하여 비논리합 결과신호를 출력하며 상기 제1신호를 반전하여 출력하는 게이팅부와;
    차례로 연결된 제1스위치, 래치부, 및 제2스위치를 포함하며 상기 게이팅부의 비논리합한 결과신호에 응답하여 상기 반전된 제1신호를 래치한 후 상기 데이터 출력버퍼로 전송하기 위한 제4 단위 멀티플렉싱부와;
    상기 제3 또는 제4 단위 멀티플렉싱부의 출력을 반전하여 상기 데이터 출력 버퍼로 인가하는 출력용 인버터를 포함함을 특징으로 하는 멀티플렉서 회로.
  7. 제6항에 있어서, 상기 제1스위치와 제2스위치는 서로 번갈아 동작함을 특징으로 하는 멀티플렉서 회로.
  8. 제6항에 있어서, 상기 제1,2,3신호는 데이터 입력을 수신하는 데이터 입력 레지스터로부터 인가됨을 특징으로 하는 멀티플렉서 회로.
  9. 복수개의 메모리 셀들;
    상기 복수개의 메모리 셀들로 데이터를 전송하기 위한 라이트 드라이버;
    센스 증폭기 제어 신호에 응답하여 상기 복수개의 메모리 셀들로부터 전송되는 데이터를 증폭하여 출력하기 위한 센스 증폭기;
    외부로 부터의 데이터 입력신호를 버퍼하여 출력하는 데이터 입력버퍼;
    외부로 부터의 어드레스 입력신호를 버퍼하여 출력하는 어드레스 입력 버퍼; 및
    데이터 출력 버퍼 제어신호에 응답하여 상기 센스 증폭기로부터 출력되는 데이터를 버퍼하여 출력하기 위한 데이터 출력버퍼를 구비한 반도체 메모리 장치에 있어서:
    2사이클 후 라이트 동작 수행시에 상기 어드레스 입력 버퍼로부터 출력되는 라이트 어드레스를 2사이클 지연시켜 출력하고, 리드 명령 입력시에 입력되는 리드 어드레스와 상기 1 또는 2사이클 전 라이트 어드레스를 비교하여 동일하면 바이패스0, 바이패스1, 바이패스2, 및 바이패스12 제어신호들을 발생하는 바이패스 제어신호 발생회로; 및
    상기 2사이클 후 라이트 동작 수행시에 상기 데이터 입력 버퍼로부터 입력되는 데이터 입력신호를 상기 제1제어신호에 응답하여 상기 제1, 2, 및 3신호로 발생하고, 상기 제2 또는 3제어신호에 응답하여 상기 제2 또는 3신호를 상기 라이트 드라이버로 출력하고, 상기 바이패스0 제어신호에 응답하여 상기 제1신호를 래치한 후 상기 데이터 출력 버퍼로 출력하고, 상기 바이패스1 및 바이패스12 제어신호에 응답하여 상기 제2신호를 래치한 후 상기 데이터 출력 버퍼로 출력하고, 상기 바이패스2 및 바이패스12 제어신호에 응답하여 상기 제3신호를 래치한 후 상기 데이터 출력 버퍼로 출력하기 위한 바이패스 제어회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 데이터 출력 버퍼는:
    상기 데이터 출력 버퍼 제어 신호에 응답하여 상기 센스 증폭기 출력신호를 제1출력 데이터 쌍으로 출력하기 위한 데이터 출력 버퍼 인에이블 회로;
    상기 데이터 출력 버퍼 인에이블 수단으로부터 출력되는 제1출력 데이터 쌍을 반전하고 래치하여 제2출력 데이터 쌍으로 출력하기 위한 반전 및 래치회로; 및
    상기 반전 및 래치수단의 출력신호를 반전하여 최종 데이터 출력신호 쌍을 발생하기 위한 데이터 출력회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 바이패스 제어신호 발생회로는:
    2사이클 후 라이트시에 상기 어드레스 입력버퍼로 부터의 라이트 어드레스를 2사이클 지연시켜 출력하기 위한 라이트 어드레스 저장회로;
    상기 어드레스 입력 버퍼로 부터의 리드 어드레스와 상기 라이트 어드레스 저장수단으로 부터의 2사이클 지연된 라이트 어드레스를 선택적으로 출력하기 위한 선택회로;
    상기 어드레스 입력 버퍼로 부터의 리드 어드레스와 상기 라이트 어드레스 저장회로로부터의 2사이클 지연된 라이트 어드레스를 비교하여 동일하면 제1 및 제2비교신호를 발생하기 위한 비교회로; 및
    상기 2사이클 후 라이트 동작 수행시에는 상기 제1 및 제2비교신호를 입력하여 바이패스0, 바이패스1, 바이패스2, 및 바이패스12 제어신호들을 발생하기 위한 발생회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 바이패스 제어회로는:
    상기 2사이클 후 라이트 동작 수행시에는 상기 제1, 2, 및 3제어신호들을 발생하기 위한 제어신호 발생회로;
    상기 제1제어신호에 응답하여 상기 2사이클 지연되어 입력되는 데이터 입력신호를 전송하여 제1, 2, 3신호들을 발생하고, 상기 제2제어신호에 응답하여 상기 제2신호를 래치하고, 상기 제3제어신호에 응답하여 상기 제3신호를 래치하여 상기 라이트 드라이버로 전송하기 위한 데이터 입력 저장회로; 및
    상기 바이패스0 제어신호에 응답하여 상기 제1신호를 래치출력하고, 상기 바이패스1 및 12 제어신호에 응답하여 상기 제2신호를 래치출력하고, 상기 바이패스2 및 12 제어신호에 응답하여 상기 제3신호를 래치출력하기 위한 데이터 출력 선택회로; 및
    상기 센스 증폭기 및 상기 데이터 출력 버퍼를 제어하기 위한 제어신호들을 발생하는 센스 증폭기 및 데이터 출력 버퍼 제어신호 발생회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 센스 증폭기 및 데이터 출력 버퍼 제어신호 발생회로는:
    상기 데이터 출력 버퍼의 제1출력 데이터 쌍으로 부터의 신호들을 비논리합하기 위한 제1비논리합부;
    센스 증폭기 제어 신호 및 상기 제1비논리합부의 출력신호에 응답하여 "로우"레벨의 신호를 전송하고, 상기 제1비논리합부의 출력신호 또는 상기 센스 증폭기 제어신호에 응답하여 "하이"레벨의 신호를 전송하기 위한 센스 증폭기 인에이블 부;
    상기 센스 증폭기 인에이블 수단의 출력신호를 반전하기 위한 반전부;
    상기 바이패스0 및 바이패스12 제어신호들을 비논리합하기 위한 제2비논리합 부;
    상기 반전부 및 제2비논리합부의 출력신호들을 논리곱하여 상기 센스 증폭기 제어 신호를 발생하기 위한 센스 증폭기 제어신호 발생부; 및
    상기 센스 증폭기 제어신호를 반전하여 상기 데이터 출력 버퍼 제어신호를 발생하기 위한 데이터 출력 버퍼 제어신호 발생부를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  14. 반도체 메모리 장치의 데이터 출력버퍼로 바이패스되어질 데이터를 선택적으로 출력하기 위한 방법에 있어서:
    바이패스 제어신호의 제1상태에 대응하여 상기 데이터를 전송하는 단계와;
    데이터 트랜지션을 방지하기 위해 상기 전송된 데이터를 래치하는 단계와;
    상기 바이패스 제어신호의 제2상태에 대응하여 상기 래치에 저장된 데이터를 전송하는 단계를;
    포함하는 단위 처리과정을 적어도 하나 이상 가짐을 특징으로 하는 방법.
KR1019990027974A 1999-07-12 1999-07-12 늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로 Expired - Fee Related KR100328594B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990027974A KR100328594B1 (ko) 1999-07-12 1999-07-12 늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로
US09/614,823 US6320794B1 (en) 1999-07-12 2000-07-12 Late-write type semiconductor memory device with multi-channel data output multiplexer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990027974A KR100328594B1 (ko) 1999-07-12 1999-07-12 늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로

Publications (2)

Publication Number Publication Date
KR20010009561A true KR20010009561A (ko) 2001-02-05
KR100328594B1 KR100328594B1 (ko) 2002-03-14

Family

ID=19600994

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990027974A Expired - Fee Related KR100328594B1 (ko) 1999-07-12 1999-07-12 늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로

Country Status (2)

Country Link
US (1) US6320794B1 (ko)
KR (1) KR100328594B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100368117B1 (ko) * 2000-12-28 2003-01-15 삼성전자 주식회사 레이트 선택 동기 파이프라인 타입 반도체 메모리장치에서의 데이터 코히런시 유지방법 및 그에 따른데이터 코히런시 유지회로
KR100408420B1 (ko) * 2002-01-09 2003-12-03 삼성전자주식회사 감지증폭기의 센싱속도를 향상시킬 수 있는 반도체메모리장치의 감지증폭기 구동회로
US6549060B1 (en) * 2002-06-19 2003-04-15 Hewlett Packard Development Company, L.P. Dynamic logic MUX
US6775191B1 (en) * 2002-10-22 2004-08-10 Silicon Magnetic Systems Memory circuit with selective address path
KR100546134B1 (ko) * 2004-03-31 2006-01-24 주식회사 하이닉스반도체 입출력을 멀티플렉스 하는 메모리 장치
US7417907B1 (en) * 2004-12-23 2008-08-26 Sun Microsystems, Inc. Systems and methods for resolving memory address collisions
US7752410B1 (en) 2005-01-14 2010-07-06 Oracle America, Inc. System and method for accessing data in a multicycle operations cache
US7403446B1 (en) * 2005-09-27 2008-07-22 Cypress Semiconductor Corporation Single late-write for standard synchronous SRAMs
KR100733447B1 (ko) * 2005-09-28 2007-06-29 주식회사 하이닉스반도체 누설전류 방지를 위한 메모리장치의 데이터 출력 멀티플렉서
KR101033490B1 (ko) * 2009-11-30 2011-05-09 주식회사 하이닉스반도체 패드를 선택적으로 이용하는 반도체 메모리 장치
TWI528362B (zh) * 2013-05-30 2016-04-01 鈺創科技股份有限公司 靜態隨機存取記憶體系統及其操作方法
US12205664B2 (en) * 2022-06-15 2025-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH042212A (ja) * 1990-04-19 1992-01-07 Sony Corp クリア付フリップフロップ回路およびこれを用いたシリアルポインタ回路
US5402389A (en) * 1994-03-08 1995-03-28 Motorola, Inc. Synchronous memory having parallel output data paths
JP3184096B2 (ja) 1995-08-31 2001-07-09 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
KR100328594B1 (ko) 2002-03-14
US6320794B1 (en) 2001-11-20

Similar Documents

Publication Publication Date Title
US6359813B1 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
JP4499069B2 (ja) 同期式半導体メモリ装置のカラム選択ライン制御回路及びその制御方法
US7518947B2 (en) Self-timed memory having common timing control circuit and method therefor
JPH02177196A (ja) スタティック型半導体メモリ
US6185151B1 (en) Synchronous memory device with programmable write cycle and data write method using the same
US6876595B2 (en) Decode path gated low active power SRAM
JPH08279282A (ja) 集積回路メモリ
KR100328594B1 (ko) 늦은 라이트 타입 반도체 메모리 장치에서의 바이패스 동작 에러방지 및 사이클 타임구간 개선방법과 그에 따른 멀티플렉서 회로
US6160742A (en) Semiconductor memory device and data read method of device
KR100276652B1 (ko) 반도체 메모리 장치 및 그 장치의 데이터 처리 방법
CN103680601A (zh) 列选择多路复用器、方法和采用其的计算机存储器子系统
US6549994B1 (en) Semiconductor memory device capable of performing a write operation 1 or 2 cycles after receiving a write command without a dead cycle
US7483289B2 (en) Synchronous SRAM capable of faster read-modify-write operation
US7006403B2 (en) Self timed bit and read/write pulse stretchers
US20020001249A1 (en) Semiconductor memory device improving data read-out access
US6483770B2 (en) Synchronous semiconductor memory device and method for operating same
JP3339496B2 (ja) 半導体記憶装置
KR100543226B1 (ko) 테스트 모드를 갖는 반도체 기억장치
US6735674B2 (en) Method of maintaining data coherency in late-select synchronous pipeline type semiconductor memory device and data coherency maintaining circuit therefor
KR100642629B1 (ko) 반도체 메모리 장치
KR100675270B1 (ko) 반도체 메모리 장치
KR0146543B1 (ko) 멀티포트 메모리의 데이타 전송 및 워드라인 제어회로
JPH04109491A (ja) 半導体記憶装置
JP2004288298A (ja) 同期型ｄｒａｍのデータ書込方法
JPH05159565A (ja) マルチポートｒａｍ

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 14

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 15

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 16

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 16

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 17

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 17

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20190305

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20190305