JP2921505B2

JP2921505B2 - 半導体記憶装置

Info

Publication number: JP2921505B2
Application number: JP8227775A
Authority: JP
Inventors: 裕司中岡
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-08-09
Filing date: 1996-08-09
Publication date: 1999-07-19
Anticipated expiration: 2016-08-09
Also published as: JPH1055696A; US5864510A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にＭＯＳ型電界効果トランジスタによって構成
された半導体記憶装置に関する。

【０００２】

【従来の技術】ＭＯＳ型電界効果トランジスタによって
構成されたＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）は、世代が進むごとに記憶容量が４倍に増えてい
っている。このため入出力Ｉ／Ｏが同じであるとする
と、全メモリセルをアクセスする時間は世代が進むごと
に４倍ずつ増大していく。

【０００３】これを防ぐために、一度に読み書きできる
Ｉ／Ｏを、例えば従来の４個から１６個に増やした×１
６品が開発製品化されるに至っている。一度にメモリセ
ルを読み書きする時間は変わらない。このため、×１６
品の選別テスト時間は、同じ記憶容量の×４品に比較し
て、大幅に短くできる。

【０００４】しかし、試験装置であるメモリテスタの読
み出し用のコンパレータの数が、×４品用テスターと、
×１６品用テスターとで同じで、一度にテストできる製
品の数がコンパレータの数に依存しているとものとする
と、テスタで同時にテストできるメモリ製品の数が、×
１６品の場合、×４品に比べ、１／４に減ってしまう。
したがって、製品の選別効率が悪くなるという問題があ
る。

【０００５】これを防ぐために、例えば１６Ｉ／Ｏのう
ち４つのＩ／Ｏ分の読み書きを、１つのＩ／Ｏで代表と
するという、ビット圧縮テストモードが提案されてい
る。図９に、従来のビット圧縮テストモードの回路構成
を示す。

【０００６】図９において、ＮＡ９０１〜ＮＡ９０３は
ＮＡＮＤ回路、Ｎ９０１〜Ｎ９０２は節点（ノード）を
示している。Ｉ／Ｏ端子ＩＯ１〜ＩＯ４の入出力を行う
データインバッファとデータアウトバッファはＩＯ２の
構成（データインバッファ２、データアウトバッファ
２）が他のもの（データインバッファ１とデータアウト
バッファ１）と相違している。

【０００７】データアウトバッファ１の回路構成は図
２、データアウトバッファ２の回路構成は図１０、デー
タインバッファ１の回路構成は図４、データインバッフ
ァ２の回路構成は図５にそれぞれ示されている。図２、
図１０、図４、図５において、ＩＮＶ２０１〜ＩＮＶ２
０３、ＩＮＶ１００１〜ＩＮＶ１００２、ＩＮＶ４０１
〜ＩＮＶ４０９、ＩＮＶ５０１〜ＩＮＶ５０８は反転回
路、ＮＡ２０１〜ＮＡ２０２、ＮＡ１００１、ＮＡ１０
０２、ＮＡ４０１〜ＮＡ４０３、ＮＡ５０１〜ＮＡ５０
３はＮＡＮＤ回路、ＱＮ２０１〜ＱＮ２０２、ＱＮ１０
０１〜ＱＮ１００２、ＱＮ４０１〜ＱＮ４０２、ＱＮ５
０１〜ＱＮ５０２はＮチャネルトランジスタ、ＱＰ４０
１〜ＱＰ４０２、ＱＰ５０１〜ＱＰ５０２はＰチャネル
トランジスタ、ＴＧ４０１〜ＴＧ４０２、ＴＧ５０１は
トランスファゲート、ＮＯ４０１はＮＯＲ回路、Ｎ２０
１〜Ｎ２０５、Ｎ１００１〜Ｎ１００４、Ｎ４０１〜Ｎ
４１２、Ｎ５０１〜Ｎ５１０は節点をあらわす。

【０００８】次に、図１１のタイミングチャートを使用
して、動作説明を行う。

【０００９】テストモードでない通常の書込（Ｗｒｉｔ
ｅ）／読出（Ｒｅａｄ）が行なえるモードから、ビット
圧縮テストモードに入るためには、４ＭｂｉｔＤＲＡＭ
から標準化されたＷＣＢＲ（ＷＥＢＣＡＳＢＢｅｆ
ｏｒｅＲＡＳＢ）サイクルを行い、同時にアドレスキ
ー入力（この場合、Ａ3、Ａ4、Ａ5ピン）にあらかじめ
定められた特定のアドレスを入力することで、入ること
ができる。

【００１０】この時ＳＶＴ（スーパーボルテージピン：
Ａ0ピン）にはスーパーボルテージをかけない。

【００１１】図１１は、ビット圧縮テストモードにはい
ったあとの、書込（Ｗｒｉｔｅ）と読出（Ｒｅａｄ）サ
イクルをあらわしている。

【００１２】まず、ＲＡＳＢ（ロウアドレスストロー
ブ）が“Ｌｏｗ”（アクティブ）とされ、ロウ（Ｒｏ
ｗ）アドレスが取り込まれ、ＣＡＳＢ（カラムアドレス
ストローブ）が“Ｌｏｗ”とされ、カラム（ｃｏｌｕｍ
ｎ）アドレスが取り込まれる。

【００１３】ＷＥＢ（書込イネーブル）も“Ｌｏｗ”と
することで、Ｗ０信号が“Ｌｏｗ”から“Ｈｉｇｈ”の
１ショットとなることで、ＩＯｉ（ｉ＝１〜４）の初段
がイネーブルとなり、書き込みデータを取り込める状態
となる。

【００１４】このビット圧縮テストモードにおいては、
４Ｉ／Ｏ分を１つのＩ／Ｏに代表させることで、ビット
圧縮を達成しており、ここでは、その代表とするＩ／Ｏ
はＩＯ２とされている。

【００１５】したがって、ＩＯ２のみ書き込みデータを
取り込めばよいので、ＩＯｉ（ｉ＝１、３、４）への入
力は、ハイインピーダンス（Ｈｉ−Ｚ）でかまわない。

【００１６】データインバッファ１の回路構成を示す図
４において、Ｗ０が“Ｈｉｇｈ”になって、初段がイネ
ーブルになっても、ＴＥＳＴ＝“Ｈｉｇｈ”なので（Ｎ
ＯＲゲートＮＯ４０１の出力が“Ｌｏｗ”となるた
め）、トランスファゲートＴＧ４０２がＯＦＦ状態のま
まであるため、ＩＯｉ（ｉ＝１、３、４）からの書き込
みデータは、取り込まれない。

【００１７】かわりにデータインバッファ２（図５参
照）において、ＩＯ２用のデータインバッファによって
取り込まれた書き込みデータＤＩＮ２Ｎが、図４を参照
して、データインバッファ１のＯＮ状態のトランスファ
ゲートＴＧ４０１を通って送られてくる。

【００１８】その後、Ｗ１信号が“Ｌｏｗ”から“Ｈｉ
ｇｈ”になることで、図５を参照して、データインバッ
ファ２における、トランスファゲートＴＧ５０１がＯＦ
Ｆ状態となり、インバータＩＮＶ５０４とＩＮＶ５０５
によって構成されたフリップフロップにラッチされる。

【００１９】その後、Ｗ２信号が“Ｌｏｗ”から“Ｈｉ
ｇｈ”になることで、図４のデータインバッファ１にお
ける、リードライトバス対ＲＷＢＳＮ／Ｔｉ（ｉ＝１、
３、４）と、図５のデータインバッファ２におけるリー
ドライトバス対ＲＷＢＳＮ／Ｔ２が、ＩＯ２から入力さ
れた同一の書き込みデータに従って駆動される。

【００２０】このため、図９のライトアンプ１０５によ
って、ＩＯＴ／Ｎｉ（ｉ＝１、２、３、４）が駆動さ
れ、メモリセルに書き込まれる。

【００２１】次に、ビット圧縮テストモードのリードサ
イクルについて説明する。書込時と同様に、ＲＡＳＢ＝
“Ｌｏｗ”、ＣＡＳＢ＝“Ｌｏｗ”となることで、読み
出しアドレスが取り込まれ、そのアドレスの４Ｉ／Ｏ分
のメモリセルのデータがＩＯＮ／Ｔｉ（ｉ＝１、２、
３、４）に読み出され、データアンプ１０４によってそ
れぞれのＲＷＢＳＮ／Ｔｉ（ｉ＝１、２、３、４）を駆
動する。

【００２２】この場合のビット圧縮テストモードの時
は、４Ｉ／Ｏ分が同一のデータを読み書きするので、Ｒ
ＷＢＳＴ／Ｎｉ（ｉ＝１〜４）は全て同一データであ
る。

【００２３】図９を参照して、全て同一データが読み出
された場合は、データが“０”であろうと“１”であろ
うと、ＮＡＮＤ回路ＮＡ９０１とＮＡ９０２のいずれか
の出力が“Ｌｏｗ”となるので、ＮＡＮＤ回路ＮＡ９０
３の出力ＴＦＡＩＬＢは“Ｈｉｇｈ”のままである。

【００２４】したがって、４Ｉ／Ｏとも同一データであ
ることがわかり、ＩＯ２用のデータアウトバッファ２の
回路構成を示す図１０を参照して、ＲＷＢＳＴ／Ｎ２の
データが代表となり、出力イネーブル信号ＯＥＢが“Ｌ
ｏｗ”で、ＯＥＢの相補信号であるＯＥ信号が“Ｈｉｇ
ｈ”となっていれば、ＩＯ２ピンに、読み出しデータが
出力される。すなわち、図１０を参照して、ＴＦＡＩＬ
Ｂが“Ｈｉｇｈ”、ＯＥが“Ｈｉｇｈ”の時、ＮＡＮＤ
回路ＮＡ１００１／ＮＡ１００２は、相補信号ＲＷＢＳ
Ｔ２／Ｎ２の反転信号を出力し、インバータＩＮＶ１０
０１／ＩＮＶ１００２で正転した値がＮｃｈトランジス
タＱＮ１００１／ＱＮ１００２へ供給され、ＩＯ２から
は、ＲＷＢＳＴ２の論理値に相当する電圧が出力され
る。

【００２５】その他のＩ／Ｏ用（ＩＯ１、ＩＯ３、ＩＯ
４）のデータアウトバッファ１は、図２に示すような回
路構成とされており、ＴＥＳＴ信号が“Ｈｉｇｈ”であ
るため、ＯＥ信号が“Ｈｉｇｈ”となっても、信号ＴＥ
ＳＴ、ＯＥ及びＲＷＢＳＴｉ／Ｎｉを入力とするＮＡＮ
Ｄ回路ＮＡ２０１／ＮＡ２０２の出力は、“Ｈｉｇｈ”
レベルとされ、インバータＩＮＶ２０２／ＩＮＶ２０３
の出力は“Ｌｏｗ”レベルとされＮｃｈトランジスタＱ
Ｎ２０１、ＱＮ２０２は共にオフ状態となり、Ｉ／Ｏピ
ンの出力（ＩＯ１、ＩＯ３、ＩＯ４）は、ハイインピー
ダンス（Ｈｉ−Ｚ）状態のままである。

【００２６】一方、ＲＷＢＳＴ／Ｎｉ（ｉ＝１〜４）の
読み出しデータが１つでも違っているとＴＦＡＩＬＢ信
号が“Ｌｏｗ”となるので、図１０を参照して、信号Ｔ
ＥＳＴ、ＯＥ及びＲＷＢＳＴ２／Ｎ２を入力とするＮＡ
ＮＤ回路ＮＡ１００１／ＮＡ１００２の出力は“Ｈｉｇ
ｈ”レベルとされ、ＮｃｈトランジスタＱＮ１００１、
ＱＮ１００２は共にオフ状態となり、ＩＯ２への出力も
Ｈｉ−Ｚとなるので、フェイル（Ｆａｉｌ）したことが
わかる。

【００２７】また、全てのＩ／Ｏ（ＩＯ１〜ＩＯ４）の
出力が同一データであり、このデータ値がまちがってい
る場合には、ＩＯ２から出力されるデータが期待値と異
なっているため、フェイルしたことがわかる。

【００２８】これにより、４Ｉ／Ｏ分のデータを１Ｉ／
Ｏに圧縮したデータの読み書きが行なえる。

【００２９】

【発明が解決しようとする課題】この従来の半導体記憶
装置では、ビット圧縮テストモードの時に、ＩＯ２端子
のみを注目していればよいが、ＩＯ２端子のみを注目し
て選別テストを行なった場合、選別される製品が何らか
の問題でビット圧縮テストモードに入っていなくても、
ＩＯ２の領域がパス（Ｐａｓｓ）ならば良品と判断され
てしまうことになる。このため、ＩＯ１、ＩＯ３とＩＯ
４の領域が正しくテストされない可能性があるという問
題点を有している。

【００３０】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、複数のテストモー
ドを有する半導体集積回路装置において、複数のテスト
モードに同時に入れ、あるテストモードに入っているか
否かを判断できるようにした半導体集積回路装置を提供
することにある。

【００３１】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、ビット圧縮テストモー
ドを有する半導体記憶装置において、ビット圧縮テスト
モードから抜け出すことなく、ビット圧縮テストモード
に入っているか否かを判定する手段を備え、前記手段に
よる判定結果を、ビット圧縮テストモードの代表となる
入出力ピンに出力するように構成されてなる、ことを特
徴とする。

【００３２】また、本発明においては、前記ビット圧縮
テストモードの代表となる入出力ピンのデータアウトバ
ッファが、ビット圧縮テストモードに入っているか否か
を判定するテストモードであることを示す信号と、ビッ
ト圧縮テストモードに入っているか否かを示すテスト信
号の論理値とに基づいて、前記判定結果を出力する、こ
とを特徴とする。

【００３３】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、好ましい実施の形態において、スーパ
ーボルテージ判定回路（図１の１０２）とアドレスキー
入力選択回路（図１の１０３）を組合せ、２種類以上の
テストモードにはいることができる回路構成にすること
で、ビット圧縮テストモードに入っているか否かを判定
するテストモード信号であるＣＨＥＣＫ信号を生成し、
ビット圧縮テストモードに入っているかどうかを示す信
号、ＴＥＳＴ信号が、“Ｈｉｇｈ”か“Ｌｏｗ”になっ
ているかを読み書きを代表しているＩ／Ｏのデータアウ
トバッファ（図２のデータアウトバファ２）に送り、結
果を読み書きを代表しているＩ／Ｏ（図１のＩＯ２）か
ら外部に出力することで、テストモードに入っているか
否かを判断できるような構成としたものである。

【００３４】

【実施例】上記した本発明の実施の形態について、以下
に実施例を以ってさらに具体的に説明する。

【００３５】［実施例１］図１は、本発明の一実施例の
回路構成を示す図である。図１において、ＮＡ１０１〜
ＮＡ１０３はＮＡＮＤ回路、Ｎ１０１〜Ｎ１０２は節点
を示している。図１を参照して、本実施例と、図９に示
した従来技術との相違する点は、本実施例においては、
アドレスキー入力選択回路１０３′からＴＥＳＴ信号の
他にＣＨＥＣＫ信号がデータアウトバッファ２に入力さ
れ、及び以下に説明する、読み出しを代表するＩＯ２用
のデータアウトバッファ２の構成である。

【００３６】図１におけるデータアウトバッファ１の回
路構成は図２、データアウトバッファ２の回路構成は図
３、データインバッファ１の回路構成は図４、データイ
ンバッファ２の回路構成は図５にそれぞれ示されてい
る。図２、図３、図４、図５において、ＩＮＶ２０１〜
ＩＮＶ２０３、ＩＮＶ３０１〜ＩＮＶ３０６、ＩＮＶ４
０１〜ＩＮＶ４０９、ＩＮＶ５０１〜ＩＮＶ５０８は反
転回路、ＮＡ２０１〜ＮＡ２０２、ＮＡ３０１〜ＮＡ３
０４、ＮＡ４０１〜ＮＡ４０３、ＮＡ５０１〜ＮＡ５０
３はＮＡＮＤ回路、ＱＮ２０１〜ＱＮ２０２、ＱＮ３０
１〜ＱＮ３０４、ＱＮ４０１〜ＱＮ４０２、ＱＮ５０１
〜ＱＮ５０２はＮチャネルトランジスタ、ＱＰ３０１〜
ＱＰ３０３、ＱＰ４０１〜ＱＰ４０２、ＱＰ５０１〜Ｑ
Ｐ５０２はＰチャネルトランジスタ、ＴＧ３０１〜ＴＧ
３０３、ＴＧ４０１〜ＴＧ４０２、ＴＧ５０１はトラン
スファゲート、ＮＯ４０１はＮＯＲ回路、Ｎ２０１〜Ｎ
２０５、Ｎ３０１〜Ｎ３１３、Ｎ４０１〜Ｎ４１２、Ｎ
５０１〜Ｎ５１０は節点を示している。

【００３７】図３を参照して、本実施例において、デー
タアウトバッファ２は、ＴＥＳＴ信号、出力イネーブル
信号ＯＥ、リードライトバスＲＷＢＳＴ２／Ｎ２を入力
とするＮＡＮＤ回路ＮＡ３０３、ＮＡ３０４、ＮＡＮＤ
回路ＮＡ３０３、ＮＡ３０４の出力を入力とするインバ
ータＩＮＶ３０５、ＩＮＶ３０６、インバータＩＮＶ３
０５、ＩＮＶ３０６の出力をゲート入力とする出力段の
ＮｃｈトランジスタＱＮ３０３、ＱＮ３０４の構成に加
えて、ＣＨＥＣＫ信号で導通／非導通が制御されるトラ
ンスファゲートＴＧ３０１、ＴＧ３０２、ＴＧ３０３が
ＴＦＡＩＬＢ、ＲＷＢＳＴ２、ＲＷＢＳＮ２のパスに挿
入されている。

【００３８】すなわち、ＴＦＡＩＬＢ信号を入力とする
トランスファゲートＴＧ３０１の出力ノード（節点）Ｎ
３０１と電源端子間には、信号ＣＨＥＣＫの反転信号を
ゲート入力とするＰｃｈトランジスタＱＰ３０１が接続
され、ＲＷＢＳＴ２を入力とするトランスファゲートＴ
Ｇ３０２の出力ノードＮ３０３と電源端子間には、信号
ＣＨＥＣＫとＴＥＳＴ信号を入力とするＮＡＮＤ回路Ｎ
Ａ３０１の出力をゲート入力とするＰｃｈトランジスタ
ＱＰ３０２が接続され、出力ノードＮ３０３と接地間に
は、信号ＣＨＥＣＫとＴＥＳＴ信号の反転信号を入力と
するＮＡＮＤ回路ＮＡ３０２の反転出力をゲート入力と
するＮｃｈトランジスタＱＮ３０１が接続されている。
また、ＲＷＢＳＮ２を入力とするトランスファゲートＴ
Ｇ３０３の出力ノードＮ３０９と電源端子間には、信号
ＣＨＥＣＫとＴＥＳＴ信号の反転信号を入力とするＮＡ
ＮＤ回路ＮＡ３０２の出力をゲート入力とするＰｃｈト
ランジスタＱＰ３０３が接続され、出力ノードＮ３０９
と接地間には、信号ＣＨＥＣＫとＴＥＳＴ信号を入力と
するＮＡＮＤ回路ＮＡ３０１の反転出力をゲート入力と
するＮｃｈトランジスタＱＮ３０２が接続されている。
３入力ＮＡＮＤ回路ＮＡ３０３には、節点Ｎ３０１、節
点Ｎ３０３、ＯＥが入力され、３入力ＮＡＮＤ回路ＮＡ
３０４には、節点Ｎ３０１、節点Ｎ３０９、ＯＥが入力
されている。

【００３９】次に、図８のタイミングチャートを参照し
て、本実施例の動作を説明する。まずビット圧縮テスト
モードにはいる方法は、上記従来技術と同様、ＷＣＢＲ
（ＷＥＢＣＡＳＢＢｅｆｏｒｅＲＡＳＢ）サイク
ルを行い、同様に、ＳＶＴピン（この場合Ａ0ピン）に
スーパーボルテージは印加せずに、アドレスキー入力
（この場合Ａ3、Ａ4、Ａ5ピン）に予め定められた特定
のアドレスを入力する。

【００４０】図８は、ビット圧縮テストモードにはいっ
たあとの、ライトとリードサイクルを示している。

【００４１】上記従来技術と同様、ＲＡＳＢ（ロウアド
レスストローブ）が“Ｌｏｗ”とされロウ（Ｒｏｗ）ア
ドレスが取り込まれ、ＣＡＳＢ（カラムアドレスストロ
ーブ）が“Ｌｏｗ”とされてカラム（ｃｏｌｕｍｎ）ア
ドレスが取り込まれる。この時チェック（ＣＨＥＣＫ）
信号は“Ｌｏｗ”のままである。圧縮されたＩ／Ｏを代
表するのは従来例と同様にＩＯ２であり、ライト動作も
従来例とまったく同じである。

【００４２】次に、ビット圧縮テストモードのリードサ
イクルについて説明する。

【００４３】本実施例が、上記従来例と違うのは、図３
に示した、読み出しを代表するＩＯ２用のデータアウト
バッファ回路であるが、ＣＨＥＣＫ信号が“Ｌｏｗ”で
あるので、ＴＧ３０１〜ＴＧ３０３がＯＮ状態、ＱＰ３
０１〜ＱＰ３０２、ＱＮ３０１〜ＱＮ３０２がＯＦＦ状
態となっているとすると、基本的には、従来例の図１０
と全く同じ回路構成となる。

【００４４】したがって、読み出したＲＷＢＳＴ／Ｎｉ
（ｉ＝１〜４）全てが同一データであれば、ＴＦＡＩＬ
Ｂは“Ｈｉｇｈ”のままで、ＩＯ２にその時のデータが
出力され、読み出したＲＷＢＳＴ／Ｎｉ（ｉ＝１〜４）
の１つでも違っていると、ＴＦＡＩＬＢが“Ｌｏｗ”と
なり、ＩＯ２の出力はＨｉ−Ｚとなることでそのテスト
が、パスかフェイルかが判定できる。このように、従来
技術と同様に、４Ｉ／Ｏ分をＩＯ２の１つ代表させて、
読み書きを行うことができる。

【００４５】次に、本実施例において、ビット圧縮テス
トモードにはいっているか否かをＩＯ２への入出力だけ
で判断するためには、スーパーボルテージをかけたまま
ＷＣＢＲサイクルを行うとビット圧縮テストモードから
抜けないで、あらたなテストモードに入ることができる
回路構成とされており、アドレスキー入力で、ＣＨＥＣ
Ｋテストモードに続けて入れるようにする。

【００４６】すなわち、ＴＥＳＴ信号が“Ｈｉｇｈ”の
まま、ＣＨＥＣＫ信号を“Ｈｉｇｈ”にすることができ
る。ＣＨＥＣＫ信号が“Ｈｉｇｈ”になると、図３にお
いてＴＧ３０１〜ＴＧ３０３がＯＦＦ状態となり、ＱＰ
３０１もＯＮ状態となり、節点３０１も“Ｈｉｇｈ”に
なる。

【００４７】この時、ＴＥＳＴ信号が“Ｈｉｇｈ”であ
ると、節点Ｎ３０４と節点Ｎ３０７が“Ｌｏｗ”、節点
Ｎ３０６とＮ３０８が“Ｈｉｇｈ”となり、トランジス
タＱＰ３０２、ＱＮ３０２がＯＮ、ＱＰ３０３、ＱＮ３
０１がＯＦＦ状態となり、節点Ｎ３０３が“Ｈｉｇ
ｈ”、節点Ｎ３０９が“Ｌｏｗ”となる。

【００４８】節点Ｎ３０１は“Ｈｉｇｈ”のままなの
で、ＣＡＳＢ“Ｌｏｗ”、ＯＥＢ“Ｌｏｗ”となると、
ＯＥ信号が“Ｌｏｗ”から“Ｈｉｇｈ”となるので、Ｉ
Ｏ２に“Ｈｉｇｈ”データが出力される。

【００４９】逆にＴＥＳＴ信号が“Ｌｏｗ”であると節
点Ｎ３０３が“Ｌｏｗ”、節点Ｎ３０９が“Ｈｉｇｈ”
となるのでＩＯ２に“Ｌｏｗ”データが出力される。し
たがって、ＣＨＥＣＫテストモードを使用することで、
ＩＯ２のみを注目しただけで、その製品がビット圧縮テ
ストモードに入っているかどうか判定することができ
る。

【００５０】［実施例２］図６は、本発明の第２の実施
例の回路構成を示す図である。図６において、ＮＡ６０
１〜ＮＡ６０４はＮＡＮＤ回路、ＩＮＶ６０１〜ＩＮＶ
６０２は反転回路、Ｎ６０１〜Ｎ６０４は節点を表わ
す。図６を参照して、データアンプイネーブル信号ＤＥ
と、アドレスキー入力選択回路１０３からのチェック信
号の反転信号を入力とするＮＡＮＤ回路ＮＡ６０１、イ
ンバータＩＮＶ６０１がＩＯＴ１／ＩＯＮ１〜ＩＯＴ４
／ＩＯＮ４を入力とするデータアンプに入力されてい
る。データアウトバッファ１の回路構成は図２、データ
インバッファ１の回構成路は図４、データインバッファ
２の回路構成は図５に示されている。

【００５１】データアウトバッファ２の回路構成は図７
に示されている。図７において、ＮＡ７０１〜ＮＡ７０
４はＮＡＮＤ回路、ＩＮＶ７０１〜ＩＮＶ７０６は反転
回路、ＴＧ７０１はトランスファゲート、ＱＰ７０１〜
ＱＰ７０３はＰチャネルトランジスタ、又、ＱＮ７０１
〜ＱＮ７０４はＮチャネルトランジスタ、Ｎ７０１〜Ｎ
７１１は節点を示している。

【００５２】図７を参照して、本実施例において、デー
タアウトバッファ２は、ＴＥＳＴ信号、出力イネーブル
信号ＯＥ、リードライトバスＲＷＢＳＴ２／Ｎ２を入力
とするＮＡＮＤ回路ＮＡ７０３、ＮＡ７０４、ＮＡＮＤ
回路ＮＡ７０３、ＮＡ７０４の出力を入力とするインバ
ータＩＮＶ７０５、ＩＮＶ７０６、インバータＩＮＶ７
０５、ＩＮＶ７０６の出力をゲート入力とする出力段の
ＮｃｈトランジスタＱＮ７０３、ＱＮ７０４の構成に加
えて、ＣＨＥＣＫ信号で導通／非導通が制御されるトラ
ンスファゲートＴＧ７０１がＴＦＡＩＬＢのパスに挿入
されている。

【００５３】ＴＦＡＩＬＢ信号を入力とするトランスフ
ァゲートＴＧ７０１の出力ノード（節点）Ｎ７０１と電
源端子間には、信号ＣＨＥＣＫの反転信号をゲート入力
とするＰｃｈトランジスタＱＰ７０１が接続されてい
る。

【００５４】ＲＷＢＳＴ２と電源端子間には、信号ＣＨ
ＥＣＫとＴＥＳＴ信号を入力とするＮＡＮＤ回路ＮＡ７
０１の出力をゲート入力とするＰｃｈトランジスタＱＰ
７０２が接続され、ＲＷＢＳＴ２と接地間には、信号Ｃ
ＨＥＣＫとＴＥＳＴ信号の反転信号を入力とするＮＡＮ
Ｄ回路ＮＡ７０２の反転出力をゲート入力とするＮｃｈ
トランジスタＱＮ７０１が接続されている。また、ＲＷ
ＢＳＮ２と電源端子間には、信号ＣＨＥＣＫとＴＥＳＴ
信号の反転信号を入力とするＮＡＮＤ回路ＮＡ７０２の
出力をゲート入力とするＰｃｈトランジスタＱＰ７０３
が接続され、ＲＷＢＳＮ２と接地間には、信号ＣＨＥＣ
ＫとＴＥＳＴ信号を入力とするＮＡＮＤ回路ＮＡ７０１
の反転出力をゲート入力とするＮｃｈトランジスタＱＮ
７０２が接続されている。

【００５５】本実施例の動作を前記第１の実施例と同じ
く、図８のタイミングチャートを使って行う。ビット圧
縮テストモードでのライトとリードサイクルは、前記第
１の実施例と同様である。

【００５６】この時ＣＨＥＣＫ信号は“Ｌｏｗ”なの
で、リードサイクル時は図６におけるＤＥ（データアン
プイネーブル）信号はＤＥ０信号に従って“Ｌｏｗ”か
ら“Ｈｉｇｈ”となり、データアンプは、前記第１の実
施例の時と同様に活性化され、ＲＷＢＳＴ／Ｎｉ（ｉ＝
１〜４）を駆動する。

【００５７】次に、ビット圧縮テストモードチェックサ
イクル時は入る方法は、前記第１の実施例と同様である
が、ＣＨＥＣＫ信号が“Ｈｉｇｈ”になると、図６にお
いてＤＥ信号は“Ｌｏｗ”固定となり、データアンプは
非活性となる。

【００５８】かわりに、図７において、ＴＥＳＴ信号が
“Ｈｉｇｈ”であれば、ＲＷＢＳＴ２が“Ｈｉｇｈ”、
ＲＷＢＳＮ２が“Ｌｏｗ”となるので、ＩＯ２に“Ｈｉ
ｇｈ”データが出力される。

【００５９】逆にＴＥＳＴ信号が“Ｌｏｗ”であれば、
ＩＯ２に“Ｌｏｗ”データが出力され、機能的には前記
第１の実施例と同様になる。

【００６０】しかし、この構成にすると、図３に示した
前記第１の実施例のデータアウトバッファ２に較べ、図
７では、ＲＷＢＳＴ／Ｎ２とＮＡ７０３とＮＡ７０４の
間にトランスファゲートが他のＩＯｉ（ｉ＝１、３、
４）と同様にないので、ＩＯ２のみトランスファゲート
一段分の遅れが生ずるなどの問題は起こらない。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
複数のＩ／Ｏを代表して読み書きしているＩ／Ｏからビ
ット圧縮テストモードに入っているか否かを判断できる
ので、選別テストを正確に行うことができるという効果
を奏する。

【００６２】これは、本発明においては、ビット圧縮テ
ストモードに入ったまま、このテストモードに入ってい
るか否かを判断できるチェック（ＣＨＥＣＫ）テストモ
ードに入り、その結果を複数のＩ／Ｏを代表して読み書
きしているＩ／Ｏに出力することができるようにしたこ
とにより、ビット圧縮テストモード専用のテストモード
を作り、同時にテストできる製品数を増やしたとして
も、正しくビット圧縮テストモードに入っているか否か
を判断でき、正確な選別テストが行えるようにしたこと
による。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路構成を示す図であ
る。

【図２】データアウトバッファ１の回路図である。

【図３】本発明の第１の実施例におけるデータアウトバ
ッファ２の回路構成を示す図である。

【図４】データインバッファ１の回路図である。

【図５】データインバッファ２の回路図である。

【図６】本発明の第２の実施例の回路構成を示す図であ
る。

【図７】本発明の第２の実施例におけるデータアウトバ
ッファ２の回路構成を示す図である。

【図８】本発明の実施例の動作を説明するためのタイミ
ングチャートである。

【図９】従来技術の回路構成を示す図である。

【図１０】従来技術のデータアウトバッファ２の回路構
成を示す図である。

【図１１】従来技術のタイミングチャートである。

【符号の説明】

ＩＮＶ２０１〜ＩＮＶ２０３、ＩＮＶ３０１〜ＩＮＶ３
０６、ＩＮＶ４０１〜ＩＮＶ４０９、ＩＮＶ５０１〜Ｉ
ＮＶ５０８、ＩＮＶ６０１〜ＩＮＶ６０２、ＩＮＶ７０
１〜ＩＮＶ７０６、ＩＮＶ１００１〜ＩＮＶ１００２
反転回路ＮＯ４０１ＮＯＲ回路ＮＡ１０１〜ＮＡ１０３、ＮＡ２０１〜ＮＡ２０２、Ｎ
Ａ３０１〜ＮＡ３０４、ＮＡ４０１〜ＮＡ４０３、ＮＡ
５０１〜ＮＡ５０３、ＮＡ６０１〜ＮＡ６０４、ＮＡ７
０１〜ＮＡ７０４、ＮＡ９０１〜ＮＡ９０３、ＮＡ１０
０１〜ＮＡ１００２ＮＡＮＤ回路Ｎ１０１〜Ｎ１０２、Ｎ２０１〜Ｎ２０５、Ｎ３０１〜
Ｎ３１３、Ｎ４０１〜Ｎ４１１、Ｎ５０１〜Ｎ５１０、
Ｎ６０１〜Ｎ６０４、Ｎ７０１〜Ｎ７１１、Ｎ９０１〜
Ｎ９０２、Ｎ１００１〜Ｎ１００４節点ＱＰ３０１〜ＱＰ３０３、ＱＰ４０１〜ＱＰ４０２、Ｑ
Ｐ５０１〜ＱＰ５０２、ＱＰ７０１〜ＱＰ７０３Ｐチ
ャネルトランジスタＱＮ２０１〜ＱＮ２０２、ＱＮ３０１〜ＱＮ３０４、Ｑ
Ｎ４０１〜ＱＮ４０２、ＱＮ５０１〜ＱＮ５０２、ＱＮ
７０１〜ＱＮ７０４、ＱＮ１００１〜ＱＮ１００２Ｎ
チャネルトランジスタＴＧ３０１〜ＴＧ３０３、ＴＧ４０１〜ＴＧ４０２、Ｔ
Ｇ５０１、ＴＧ７０１トランスファゲート

Claims

(57)【特許請求の範囲】

【請求項１】ビット圧縮テストモードを有する半導体記
憶装置において、ビット圧縮テストモードから抜け出すことなく、ビット
圧縮テストモードに入っているか否かを判定する手段を
備え、前記手段による判定結果を、ビット圧縮テストモードの
代表となる入出力ピンに出力するように構成されてな
る、ことを特徴とする半導体記憶装置。
【請求項２】前記ビット圧縮テストモードの代表となる
入出力ピンのデータアウトバッファが、ビット圧縮テス
トモードに入っているか否かを判定するテストモードで
あることを示す信号と、ビット圧縮テストモードに入っ
ているか否かを示すテスト信号の論理値とに基づいて、
前記判定結果を出力する、ことを特徴とする請求項１記
載の半導体記憶装置。
【請求項３】２種類以上のテストモードに入ることがで
きる構成とされ、ビット圧縮テストモードに入っている
か否かを判定するテストモード信号である信号を生成
し、ビット圧縮テストモードに入っているか否かを示すテス
ト信号の論理値を、読み書きを代表しているＩ／Ｏ端子
のデータアウトバッファに送り、前記読み書きを代表し
ているＩ／Ｏ端子から外部に出力するように構成したこ
とを特徴とする半導体記憶装置。