KR100373854B1

KR100373854B1 - 강유전체 커패시터의 분극 상태 변화에 따라 가변되는기준 전압을 발생하는 기준 회로를 갖는 강유전체 랜덤액세스 메모리 장치

Info

Publication number: KR100373854B1
Application number: KR10-2000-0046678A
Authority: KR
Inventors: 최문규; 전병길
Original assignee: 삼성전자주식회사
Priority date: 1999-10-01
Filing date: 2000-08-11
Publication date: 2003-02-26
Anticipated expiration: 2020-08-11
Also published as: KR20010039812A

Abstract

여기에 개시되는 기준 회로는 강유전체 랜덤 액세스 메모리 장치에 적용되며, 강유전체 커패시터들을 포함한 더미 셀들을 갖는 분극 상태 판별 회로를 포함한다. 상기 분극 상태 판별 회로는 서로 다른 레벨의 덤핑 전압들을 이용하여 상기 더미 셀들의 강유전체 커패시터들의 분극 상태들을 판별하며, 판별 결과로서 패스/페일 신호들을 발생한다. 상기 분극 상태 판별 회로로부터 생성되는 패스/페일 신호들은 디코딩되어 기준 전압 발생 회로에서 생성되는 서로 다른 레벨의 기준 전압들 중 하나를 선택하기 위한 선택 정보로서 사용된다. 이에 따라, 시간이 경과함에 따라 생기는 강유전체 커패시터의 분극 상태에 감응하는 최적의 기준 전압을 발생할 수 있다.

Description

강유전체 커패시터의 분극 상태 변화에 따라 가변되는 기준 전압을 발생하는 기준 회로를 갖는 강유전체 랜덤 액세스 메모리 장치{FERROELECTRIC RANDOM ACCESS MEMORY DEVICE HAVING A REFERENCE CIRCUIT WHICH GENERATES A REFERENCE VOLTAGE CHANGED ACCORDING TO A VARIATION OF A POLARIZATION STATE OF A FERROELECTRIC CAPACITOR}

본 발명은 집적 회로 메모리들에 관한 것으로서, 구체적으로는 강유전체 랜덤 액세스 메모리 장치에 관한 것이다.

강유전체 랜덤 액세스 메모리 (ferroelectric random access memory, 이하"FRAM"이하 칭함)는 각 메모리 셀의 저장 소자로서 강유전체 커패시터를 사용하고 있다. 각 메모리 셀은 강유전체 커패시터의 전기적인 분극 (polarization)에 기초하여 로직 상태 (logic state)를 저장한다. 강유전체 커패시터는 양 전극들 또는 플레이트들 사이에 PZT (lead zirconate titanate)와 같은 강유전체를 포함하는 유전체를 갖는다. 강유전체 커패시터의 플레이트들에 전압이 인가될 때, 강유전체는 전계 방향으로 분극된다. 강유전체 커패시터의 분극 상태를 변화시키기 위한 스위칭 드레솔드 (switching threshold)를 강제 전압 (coercive voltage)이라 한다. 강유전체 커패시터는 히스테리시스 (hysterisis)를 나타내며, 분극 상태에 따른 전류가 커패시터로 흐른다. 커패시터에 인가되는 전압이 강제 전압보다 크면, 강유전체 커패시터는 인가된 전압의 극성에 따라 분극 상태들을 변화시킬 것이다. 분극 상태는 전원이 제거된 후 유지되며, 그 결과 불 휘발성을 제공한다. 강유전체 커패시터는 약 1 ns (nanosecond) 내에서 분극 상태들 사이에서 변화될 수 있고, 상기 약 1 ns는 EPROM들(erasable programmable read only memories), EEPROM들(electrically erasable programmable read only memories), 또는 플래시 EEPROM들과 같은 대부분의 다른 불 휘발성 메모리들의 프로그램 시간보다 빠르다.

메모리 셀에 저장된 데이터는 다음과 같이 읽혀진다. 먼저, 메모리 셀의 강유전체 커패시터의 전극들 양단에 전압이 인가된다. 그 다음에, 상기 메모리 셀에 연결된 비트 라인 상에 유기되는 전하들의 변화량이 감지된다. 비트 라인 상에 유기된 전하들의 변화량, 즉, 비트 라인 상의 전압 변화를 감지하기 위해서는, 데이터 '1'에 대응하는 전압과 데이터 '0'에 대응하는 전압 사이의 중간값을 가지는 기준 전압을 발생하는 회로를 필요로 한다. 일반적으로, 메모리 셀과 동일한 특성을 가지는 강유전체 커패시터를 포함하는 기준 셀 (reference cell)을 이용하여 기준 전압을 생성한다.

메모리 셀 내의 강유전체 커패시터의 분극 상태를 감지하는 데 있어서 주된 문제점은 시간의 경과에 따라 강유전체 커패시터의 전계/분극 특성 루프 (히스테리시스 루프)가 변화한다는 사실이며, 이는 사용하기 때문에 생기는 노화 또는 오랜 시간 동안 임의의 분극 상태로 놓여져 있기 때문에 생기는 노화로 인한 것이다. 일반적으로, 시간이 경과함에 따라 생기는 분극 특성의 변화로 인해서 결국 히스테리시스 곡선이 쇠약해진다. 이는 전계/분극 순환 하에서 강유전체의 적어도 일부분에서 생기는 비반전성 (non-reversibility)으로 인한 근본적인 물질적 현상이다. 이러한 강유전체의 변화는 강유전체 메모리 셀의 분극 상태를 결정하기 위해 강유전체 커패시터를 포함한 기준 셀을 사용하는 것이 매우 어렵게 한다.

앞서 언급된 문제점을 극복하기 위한 다양한 방법들이 제안되어 왔다. 그 중 한가지 방법이 USP No. 5,432,731에 "FERROELECTRIC MEMORY CELL AND METHOD OF SENSING AND WRITING THE POLARIZATION STATE THEREOF"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다. 상기 '731 특허에 개시된 기준 셀을 가지는 일 커패시터 강유전체 메모리 셀 (one capacitor ferroelectric memory cell)이 도 1에 도시되어 있다.

상기 '731 특허의 기준 셀 (12)은 전압 덤핑 구조 (voltage dumping structure)에 따라 기준 전압이 비트 라인 (BITC) 상에 공급되도록 구성되어 있다.좀 더 구체적으로 설명하면, 도 1에 도시된 바와 같이, '731 특허는 기준 셀 (12)을 개시하고 있으며, 상기 기준 셀 (12)은 제 1 스위칭 트랜지스터 (35), 제 2 스위칭 트랜지스터 (37) 그리고 레퍼런스 커패시터 (39)를 포함한다. 제 1 스위칭 트랜지스터 (35)의 게이트는 REF WORD 라인 (40)에 연결되고 소오스는 BITC 라인 (25)에 연결된다. 레퍼런스 커패시터 (39)의 일 플레이트는 접지에 연결되고 다른 플레이트는 상기 제 1 스위칭 트랜지스터 (35)의 드레인에 그리고 상기 제 2 스위칭 트랜지스터 (37)의 소오스에 연결된다. 상기 제 2 스위칭 트랜지스터 (37)의 드레인은 레퍼런스 전위 (REF INIT)에 연결되고, 게이트는 레퍼런스 초기 신호 (reference initial signal)를 받아들이도록 연결된다.

앞서 설명된 '731 특허의 전압 덤핑 구조를 이용하여 DC 레벨의 기준 전압을 발생함으로써, 상술한 문제점 (강유전체 커패시터를 포함하는 기준 셀을 사용할 때 생기는 문제점)은 해결될 수 있을 것이다. 하지만, 메모리 셀 역시 시간의 경과에 따라 강유전체 커패시터의 히스테리시스 루프가 변화되는 현상을 겪는다. 즉, 도 2a에 도시된 바와 같이, 메모리 셀의 강유전체 커패시터의 분극 상태는 초기에 이상적인 히스테리시스 곡선 (실선으로 표시됨)을 따라 변화되고, 상기 메모리 셀의 강유전 커패시터는 소정의 시간이 경과한 후 열화된 또는 쇠약해진 히스테리시스 곡선 (점선으로 표시됨)을 따라 변화될 것이다. 도 2a에서 알 수 있듯이, 데이터 '1'이 저장된 강유전체 커패시터의 분극 레벨은 점 "C"에서 점 "C'"으로 감소되는 반면에, 데이터 '0'가 저장된 강유전체 커패시터의 분극 레벨은 점 "A"에서 점 "A'"으로 증가된다.

데이터 상태에 따라 비트 라인 상에 유기되는 전압 및 시간의 변화를 보여주는 도 2b를 참조하면, 데이터 '1' (D1)에 대응하는 비트 라인 전압이 감소하는 비율과 데이터 '0' (D0)에 대응하는 비트 라인 전압이 증가하는 비율이 서로 다름을 알 수 있다. 이로 인해서, 소정의 시간 (t1)이 경과 후 최적의 감지 마진 (데이터 '1'에 대응하는 비트 라인 전압과 기준 전압 (VREF) 간의 감지 마진 (MD1)과 데이터 '0'에 대응하는 비트 라인 전압과 기준 전압 (VREF) 간의 감지 마진 (MD2)이 요구되는 마진보다 크거나 그와 동일하게 설정되는 것을 의미한다)을 확보하는 것이 불가능하다. 예를 들면, 도 2b의 시간 (t1)에서 감지 마진 (MD1)이 요구되는 마진보다 적고 감지 마진 (MD0)이 요구되는 마진보다 클 경우, 데이터 (MD1)의 감지 동작이 불가능하다. 그러므로, 히스테리시스 곡선이 도 2a와 같이 쇠약해질 때, 도 1의 기준 회로를 이용하여 데이터 '1'의 비트 라인 전압과 데이터 '0'의 비트 라인 전압의 중간값을 갖는 기준 전압 (VREF)을 생성하는 것이 불가능하다. 이는 FRAM 장치의 수명이 짧아짐을 또는 신뢰성이 저하됨을 의미한다.

본 발명의 목적은 시간의 경과로 인한 메모리 셀의 강유전 커패시터의 분극 상태 변화에 따라 가변되는 기준 전압을 발생하는 기준 회로를 포함하는 강유전체 랜덤 액세스 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 시간의 경과로 인해 메모리 셀의 강유전체 커패시터의 분극 상태가 변화되더라도 데이터 상태들에 각각 대응하는 비트 라인 전압들의 중간값을 갖는 최적의 기준 전압을 발생하는 기준 회로를 포함하는 강유전체 랜덤액세스 메모리 장치를 제공하는 것이다.

도 1은 종래 기술에 따른 강유전체 랜덤 액세스 메모리 장치를 보여주는 회로도;

도 2a는 이상적인 히스테리시스 특성 및 열화된 히스테리시스 특성을 보여주는 그래프;

도 2b는 강유전체 메모리 셀에 저장된 데이터 상태에 대응하는 전압과 시간의 변화를 보여주는 그래프;

도 3은 본 발명에 따른 강유전체 랜덤 액세스 메모리 장치를 보여주는 블록도;

도 4는 도 3의 분극 상태 판별 회로의 바람직한 실시예;

도 5는 도 3의 덤핑 전압 발생기의 바람직한 실시예;

도 6은 도 3의 드라이버 회로의 바람직한 실시예;

도 7은 도 3의 데이터 입력 회로의 바람직한 실시예;

도 8은 도 3의 디코더 회로를 보여주는 블록도;

도 9a 내지 도 9c는 도 8에 도시된 디코더 회로의 각 디코더의 바람직한 실시예들;

도 10은 도 3의 기준 전압 발생 회로의 바람직한 실시예;

도 11은 도 3의 디폴트 값 제어 회로의 바람직한 실시예;

도 12는 분극 상태 판별 회로의 동작을 설명하기 위한 타이밍도; 그리고

도 13은 데이터 '1' 및 데이터 '0'에 대응하는 비트 라인 유기 전압들 및 덤핑 전압들의 관계를 보여주는 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 분극 상태 판별 회로 200 : 덤핑 전압 공급 회로

300 : 데이터 입력 회로 400 : 디코더 회로

500 : 래치 회로 600 : 기준 전압 발생 회로

700 : 디폴트 값 제어 회로 800 : 메모리 셀 어레이

900 : 기준 회로 1000 : FRAM

상술한 바와 같은 목적을 달성하기 위한 본 발명의 기준 회로는 불휘발성 반도체 메모리 장치 즉, 강유전체 랜덤 액세스 메모리 장치에서 기준 전압을 발생하는 회로로서 사용될 것이다. 상기 기준 회로는 분극 상태 판별 회로, 디코더 회로 및 기준 전압 발생 회로를 포함한다. 상기 분극 상태 판별 회로는 강유전체 커패시터들을 갖는 더미 셀들을 이용하여 시간의 경과에 따라 생기는 강유전체 커패시터의 분극 상태의 변화 정도를 알리는 패스/페일 신호들을 발생한다. 그렇게 생성된 패스/페일 신호들은 상기 디코더 회로에 의해서 디코딩되며, 상기 기준 전압 발생 회로는 전원 전압을 이용하여 서로 다른 레벨의 기준 전압들을 내부적으로 생성하고, 상기 패스/페일 신호들을 선택 정보로서 이용하여 상기 기준 전압들 중 하나를 출력한다.

이러한 기준 회로에 의하면, 시간이 경과함에 따라 생기는 강유전체 커패시터의 분극 상태 변화에 감응하는 최적의 기준 전압을 발생할 수 있다.

이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

본 발명에 따른 신규한 기준 회로는 강유전체 랜덤 액세스 메모리 장치 (FRAM 장치)에 사용되며, 강유전체 커패시터들을 갖는 더미 셀들을 이용하여 시간의 경과에 따라 생기는 강유전체 커패시터의 분극 상태 변화를 자동적으로 추적하고(tracking), 그렇게 추적된 분극 상태 변화를 기준 전압에 반영하도록 구성되어있다. 즉, 기준 전압은 메모리 셀의 강유전체 커패시터의 분극 상태 변화에 자동적으로 감응하여 변화된다. 그러므로, 본 발명의 기준 회로는 분극 상태 변화에 따라 변화되고, 데이터 '1'에 대응하는 전압과 데이터 '0'에 대응하는 전압의 중간값을 갖는 최적의 기준 전압을 생성한다. 결과적으로, FRAM 장치의 수명이 연장될 뿐만 아니라, 신뢰성이 향상될 수 있다.

상술한 바와 같은 기준 전압을 생성하는 기준 회로를 구비한 FRAM 장치가 블록도 형태로 도 3에 도시되어 있다. 본 발명의 FRAM 장치 (1000)는 메모리 셀 어레이 (memory cell array) (800)와 기준 회로 (reference circuit) (900)를 포함한다. 메모리 셀 어레이 (800)는 데이터 정보를 저장하기 위한 것으로서, 각각이 강유전 커패시터를 갖는 메모리 셀들 (미도시됨)과 각 메모리 셀의 데이터를 감지하기 위한 감지 증폭기들 (미도시됨)을 포함한다. 기준 회로 (900)는 시간의 경과에 따른 강유전 커패시터의 분극 상태 변화를 자동적으로 추적하고, 그렇게 추적된 분극 상태 변화에 따라 가변되는 기준 전압 (VREF)을 상기 메모리 셀 어레이 (800)에 공급한다. 기준 회로 (900)는 분극 상태 판별 회로 (polarization state discriminating circuit) (100), 덤핑 전압 공급 회로 (dumping voltage supplying circuit) (200), 데이터 입력 회로 (data input circuit) (300), 디코더 회로 (decoder circuit) (400), 래치 회로 (latch circuit) (500), 기준 전압 발생 회로 (reference voltage generating circuit) (600), 그리고 디폴트 값 제어 회로 (default value control circuit) (700)를 포함한다. 앞서 설명된 기준 회로 (900)의 각 블록 (100∼700)에 대한 회로 구성 및 동작 설명이 도 4 내지 도 11에 의거하여 이하 상세히 설명될 것이다.

도 4를 참조하면, 본 발명에 따른 분극 상태 판별 회로의 바람직한 실시예가 도시되어 있다. 분극 상태 판별 회로 (100)는 복수 개의 더미 셀들 (110), 상기 더미 셀들 (110)에 각각 대응하는 더미 감지 증폭기들 (118), 제 1 더미 비트 라인들 (DBLj, j=1∼8), 그리고 제 2 더미 비트 라인들 (DBLjB)을 포함한다. 상기 각 더미 셀 (110)은 액세스 트랜지스터 (112)와 강유전체 커패시터 (114)로 구성된다. 상기 각 커패시터는 메모리 셀 어레이 (800)에 제공되는 강유전체 커패시터들과 실질적으로 동일하게 제조된다. 상기 강유전 커패시터들 (114)의 일 플레이트 전극들은 대응하는 액세스 트랜지스터들 (112)의 전류 통로들을 통해 대응하는 제 1 더미 비트 라인들 (DBL1∼DBL8)에 각각 연결되며, 다른 플레이트 전극들은 더미 플레이트 라인 (DPL)에 공통으로 연결된다. 상기 액세스 트랜지스터들 (112)의 게이트들은 더미 워드 라인 (DWL)에 공통으로 연결된다.

여기서, 상기 더미 셀들 (110) 중 절반, 예를 들면, 상기 제 1 더미 비트 라인들 (DBL1∼DBL4)에 연결된 더미 셀들 (110)은 제 1 로직 상태의 데이터 (예를 들면, 데이터 '1')을 각각 저장하고, 나머지 더미 셀들 (110), 예를 들면, 상기 제 1 더미 비트 라인들 (DBL5∼DBL8)에 연결된 더미 셀들 (110)은 제 2 로직 상태의 데이터 (예를 들면, 데이터 '0')를 각각 저장한다.

계속해서 도 4를 참조하면, 상기 제 2 더미 비트 라인들 (DBL1B∼DBL8B)에 각각 대응하는 커패시터들 (C1∼C8)이 상기 분극 상태 판별 회로 (100)에 더 제공된다. 상기 커패시터들 (C1∼C8)의 일 플레이트 전극들은 상기 덤핑 전압 공급 회로 (200)로부터 제공되는 덤핑 전압들 (VDMP1_1∼VDMP1_4, VDMP0_1∼VDMP0_4)을 각각 공급받도록 연결되고, 다른 플레이트 전극들은 대응하는 NMOS 트랜지스터들 (116)을 통해 대응하는 제 2 더미 비트 라인들 (DBL1B∼DBL8B)에 각각 연결된다. 상기 NMOS 트랜지스터들 (116)은 스위치 제어 신호 (DMPRS)의 로직 상태에 따라 동시에 턴 온/오프된다.

상기 더미 감지 증폭기들 (118)은 상기 제 1 더미 비트 라인들 (DBL1∼DBL8)과 제 2 더미 비트 라인들 (DBL1B∼DBL8B) 사이에 각각 연결되어 있다. 상기 각 더미 감지 증폭기 (118)는 대응하는 제 1 및 제 2 더미 비트 라인들 사이의 전압차를 감지하며, 감지 결과에 따라 대응하는 제 1 더미 비트 라인의 전압을 제 1 로직 상태 (예를 들면, 전원 전압) 또는 제 2 로직 상태 (예를 들면, 접지 전압)로 그리고 제 2 더미 비트 라인의 전압을 제 2 로직 상태 또는 제 1 로직 상태로 각각 증폭한다. 즉, 대응하는 제 1 및 제 2 더미 비트 라인들은 대응하는 감지 증폭기에 의해서 서로 상반된 로직 상태로 설정된다. 상기 더미 감지 증폭기들 (118)에 의해서 감지 증폭된 제 1 더미 비트 라인들의 로직 상태들은 상기 더미 셀들 (110)에 각각 대응하는 패스/페일 신호들 (PF1∼PF8)로서 사용된다.

상기 제 1 더미 비트 라인들 (DBL1∼DBL8)은 NMOS 트랜지스터들 (120)을 통해 도 3의 디코더 회로 (400)에 연결되며, 상기 NMOS 트랜지스터들 (120)은 스위치 제어 신호 (DYSW)의 로직 상태에 따라 동시에 턴 온/오프된다. 그리고, 상기 제 1 및 제 2 더미 비트 라인들 (DBL1∼DBL8, DBL1B∼DBL8B)은 대응하는 NMOS 트랜지스터들 (또는 비트 라인 프리챠지 트랜지스터들) (122)을 통해 접지 전압으로 프리챠지된다. 상기 NMOS 트랜지스터들 (122)은 프리챠지 신호 (DBLP)가 로직 하이 레벨일 때 동시에 턴 온되며, 프리챠지 회로를 구성한다.

이러한 회로 구성에 의하면, 분극 상태 판별 회로 (100)는 덤핑 전압 공급 회로 (200)로부터 제공되는 복수 개의 덤핑 전압들 (VDMP1_1∼VDMP1_4, VDMP0_1∼VDMP0_4)에 응답하여 상기 강유전체 커패시터들 (114) 각각의 분극 상태를 판별한다. 분극 상태 판별 회로 (100)는 판별 결과로서 더미 셀들 (110) 각각에 대응하는 패스/페일 신호들 (PFj, j=1∼8)을 발생한다. 여기서, 상기 덤핑 전압들 (VDMP1_1∼VDMP1_4, VDMP0_1∼VDMP0_4)은 서로 다른 전압 레벨들을 가지며, 상기 더미 셀들 (110)에 각각 대응한다. 결과적으로, 상기 패스/페일 신호들 (PF1∼PF8)은 대응하는 강유전체 커패시터들의 분극 상태들에 대응하는 전압들 (대응하는 비트 라인들에 각각 유기되는 전압들)이 대응하는 덤핑 전압들보다 높은 지 또는 낮은 지의 여부를 나타낸다.

예를 들면, 더미 비트 라인 (DBL1)에 대응하는 강유전체 커패시터의 분극 상태에 대응하는 비트 라인 유기 전압이 대응하는 덤핑 전압보다 높을 때, 대응하는 패스/페일 신호 (PF1)는 하이 레벨 즉, "1"을 갖는다. 그리고, 더미 비트 라인 (DBL1)에 대응하는 강유전체 커패시터의 분극 상태에 대응하는 비트 라인 유기 전압이 대응하는 덤핑 전압보다 낮을 때, 대응하는 패스/페일 신호 (PF1)는 로우 레벨 즉, "0"을 갖는다. 이와 반대로, 더미 비트 라인 (DBL5)에 대응하는 강유전체 커패시터의 분극 상태에 대응하는 비트 라인 유기 전압이 대응하는 덤핑 전압보다 높을 때, 대응하는 패스/페일 신호 (PF5)는 하이 레벨 즉, "1"을 갖는다. 그리고,더미 비트 라인 (DBL5)에 대응하는 강유전체 커패시터의 분극 상태에 대응하는 비트 라인 유기 전압이 대응하는 덤핑 전압보다 낮을 때, 대응하는 패스/페일 신호 (PF5)는 로우 레벨 즉, "0"을 갖는다. 그러므로, 더미 비트 라인들 (DBL1∼DBL4)에 유기되는 전압들이 대응하는 덤핑 전압들보다 높을 때, 신호들 (PF1∼PF4)은 모두 패스 상태를 나타내는 "1"을 갖는다. 마찬가지로, 더미 비트 라인들 (DBL5∼DBL8)에 유기되는 전압들이 대응하는 덤핑 전압들보다 낮을 때, 신호들 (PF5∼PF8)은 모두 패스 상태를 나타내는 "0"을 갖는다.

다시 도 3을 참조하면, 덤핑 전압 공급 회로 (200)는 덤핑 전압 발생기 (220)와 구동 회로 (240)로 구성된다. 덤핑 전압 발생기 (220)의 바람직한 실시예가 도 5에 도시되어 있고, 구동 회로 (240)의 바람직한 실시예가 도 6에 도시되어 있다. 도 5에서, 덤핑 전압 발생기 (200)는 도시된 바와 같이 연결된 복수 개의 저항들 (251∼260) 및 NMOS 트랜지스터들 (261∼264)을 이용한 전압 분배기로서, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있다. "VDMP_DEN"로 표기된 신호는 기준 회로 (900)가 적정한 기준 전압 (VREF)을 생성한 후 덤핑 전압 발생기 (200)에서 생길 수 있는 전력 손실을 방지하기 위해 사용된다.

도 6에서, 구동 회로 (240)는 전단에 위치한 덤핑 전압 발생기 (220)에서 생성된 덤핑 전압들 (VDMP1_A∼VDMP1_D, VDMP0_A∼VDMP0_D)을 분극 상태 판별 회로 (100)로 전달하기 위한 것으로서, 상기 덤핑 전압들 (VDMP1_A∼VDMP1_D, VDMP0_A∼VDMP0_D)에 각각 대응하는 복수 개의 드라이버들 (240_1∼240_8)로 구성된다. 드라이버들 (240_1∼240_8)은 "RDVEN"로 표기된 신호에 의해서 공통으로 활성화되거나 비활성화된다. 도면에는 단지 하나의 덤핑 전압 (VDMP1_A)에 대한 드라이버 (240_1)의 상세 회로가 도시되어 있지만, 나머지 덤핑 전압들에 각각 대응하는 드라이버들 (240_2∼240_8) 역시 동일하게 구성될 것이다. 이러한 구동 회로 (240)는 분극 상태 판별 회로 (100)에 연결된 덤핑 전압 발생기 (220)의 부담 (예를 들면, 덤핑 전압을 전달하기 위한 신호 라인 로딩)을 줄이기 위해 사용된다. 드라이버들 (240_1∼240_8)은 덤핑 전압 발생기 (220)로부터 제공되는 전압들과 실질적으로 동일한 레벨의 안정된 덤핑 전압들 (VDMP1_1∼VDMP1_4, VDMP0_1∼VDMP0_4)을 각각 출력한다.

도 7을 참조하면, 본 발명에 따른 데이터 입력 회로의 바람직한 실시예가 도시되어 있다. 도 7의 데이터 입력 회로 (300)는 파워 업시 상기 분극 상태 판별 회로 (100)에 제공되는 더미 셀들 (110)에 쓰여질 데이터 '1'과 데이터 '0'를 공급하기 위한 것으로서, 도시된 바와 같이 연결된 PMOS 트랜지스터들 (302, 304, 306, 308) 및 NMOS 트랜지스터들 (310, 312, 314, 316)로 구성된다. 상기 NMOS 트랜지스터들 (310, 312, 314, 316)은 "DINEN"로 표기된 신호의 로직 상태에 따라 동시에 턴 온/오프되며, 상기 PMOS 트랜지스터들 (302, 304, 306, 308)은 "DINENB"로 표기된 신호의 로직 상태에 따라 동시에 턴 온/오프된다. 상기 신호 (DINEN)는 파워 업시 수행될 상기 더미 셀들 (110)의 쓰기 동작 (이하 상세히 설명됨) 동안 활성화되는 신호이다. 본 발명의 기준 회로 (900)가 구현되는 FRAM 장치에 전원이 공급될 때, 상기 분극 상태 판별 회로 (100)에 제공되는 더미 셀들 (110)의 절반에는 데이터 입력 회로 (300)를 통해 데이터 '1'이 쓰여지고, 나머지 더미 셀들에는 데이터입력 회로 (300)를 통해 데이터 '0'가 쓰여진다. 이에 대한 설명은 이후 상세히 설명된다.

도 8을 참조하면, 본 발명에 따른 디코더 회로를 보여주는 블록도가 도시되어 있다. 도 8의 디코더 회로 (400)는 분극 상태 판별 회로 (100)로부터 출력되는 패스/페일 신호들 (PF1∼PF8)을 디코딩하여 강유전체 커패시터의 분극 상태 변화에 따른 최적의 기준 전압을 선택하기 위한 선택 신호들 (SEL1∼SEL6)을 발생한다. 디코더 회로 (400)는 3-단 디코딩 구조를 갖도록 7개의 디코더들 (402∼414)로 구성된다. 각 디코더의 상세 회로가 도 9A 내지 도 9C에 도시되어 있다. 이러한 회로 구성에 있어서, "DEC_EN"로 표기된 신호가 로우 레벨로 유지될 때, 디코더 회로 (400)의 출력 신호들 (SEL1∼SEL6)은 로우 레벨의 비활성 상태로 유지된다.

상기 분극 상태 판별 회로 (100)로부터 출력되는 신호들 (PF1∼PF8) 모두가 패스 상태 ('11110000')를 또는 페일 상태 ('00001111')를 나타낼 때, 디코더 회로 (400)의 모든 출력 신호들 (SEL1∼SEL6)은 로우 레벨의 비활성 상태로 유지된다. 상기 선택 신호들 (SEL1∼SEL6)은 래치 회로 (500)에 래치된다. 게다가, 제조 공정 중의 파티클로 인해 분극 상태 판별 회로 (100)의 출력 신호들 (PF1∼PF8)이 비정상적인 값들을 가질 때, 상기 디코더 회로 (400)의 출력 신호들 (SEL1∼SEL6)은 모두 로우 레벨의 비활성 상태로 유지된다. 예컨대, 분극 상태 판별 회로 (100)의 출력 신호들 (PF1∼PF4)이 "1011", "1101", "1110"와 같은 값들을 가질 때, 디코더 회로 (400)의 출력 신호들 (SEL1∼SEL6)은 모두 로우 레벨의 비활성 상태로 유지된다. 마찬가지로, 분극 상태 판별 회로 (100)의 출력 신호들 (PF5∼PF8)이 "1000","0100", "0010'과 같은 값들을 가질 때, 디코더 회로 (400)의 출력 신호들 (SEL1∼SEL6)은 모두 로우 레벨의 비활성 상태로 유지된다.

앞서 언급된 경우들에서는 디폴트 값의 기준 전압 (VREF)이 기준 전압 발생 회로 (600)로부터 출력된다. 그리고, 앞서 언급된 경우들을 제외하면, 상기 디폴트 값보다 낮거나 또는 높은 레벨의 기준 전압 (VREF)이 기준 전압 발생 회로 (600)로부터 출력되도록, 상기 디코더 회로 (400)의 출력 신호들 (SEL1∼SEL6) 중 어느 하나가 하이 레벨로 활성화된다. 이는 이후 상세히 설명된다.

도 10을 참조하면, 본 발명에 따른 기준 전압 발생 회로의 바람직한 실시예가 도시되어 있다. 도 10의 기준 전압 발생 회로 (600)는 "REFEN"로 표기된 신호에 의해서 활성화되며, 래치 회로 (500)의 출력 신호들 (LAT1∼LAT6)과 디폴트 값 제어 회로 (700)의 출력 신호 (VREF_DEN)에 응답하여 기준 전압 (VREF)을 출력한다. 상기 신호 (VREF_DEN)는, 디폴트 값 제어 회로 (700)를 보여주는 도 11를 참조하면, 전원이 공급되고 래치 회로 (500)의 출력 신호들 (LAT1∼LAT6)이 모두 로우 레벨로 유지되는 동안 하이 레벨을 갖는다. 이에 반해서, 상기 출력 신호들 (LAT1∼LAT6) 중 어느 하나가 하이 레벨이 될 때, 상기 신호 (VREF_DEN)는 로우 레벨이 된다. 도 11에서, "VCCH"로 표기된 신호는 전원이 공급되고 상기 전원이 일정 레벨 이상 높아질 때 하이 레벨로 유지되는 신호이다.

전원이 공급된 후, 기준 전압 발생 회로 (600)의 출력단 (VREF)은 신호 (VREF_DEN)에 의해 턴 온된 NMOS 트랜지스터 (664)를 통해 소정의 전압 (이하 "디폴트 전압"이라 칭함)으로 충전된다. 이후, 앞서 설명된 바와 같이, 분극 상태 판별 회로 (100)로부터 출력된 패스/페일 신호들 (PF1∼PF8)이 모두 패스 상태들 또는 페일 상태들을 가질 때 그리고 제조 공정 중의 파티클로 인해 패스/페일 신호들 (PF1∼PF8)이 비정상적인 로직 값들을 가질 때, 디코더 회로 (400)의 출력 신호들 (SEL1∼SEL6)은 모두 로우 레벨로 유지된다. 이는 도 10의 NMOS 트랜지스터들 (658, 660, 662, 666, 668, 670)이 래치 회로 (500)의 출력 신호들 (LAT1∼LAT6)에 의해서 턴 오프되게 한다. 그러므로, 기준 전압 발생 회로 (600)는 기준 전압 (VREF)으로서 상기 디폴트 전압을 출력한다. 반면에, 디코더 회로 (400)의 출력 신호들 (SEL1∼SEL6) 중 어느 하나가 하이 레벨이 되면, 디폴트 값 제어 회로 (700)의 출력 신호 (VREF_DEN)가 로우 레벨이 되며, 이는 기준 전압 발생 회로 (600)가 디폴트 전압보다 낮거나 높은 레벨의 기준 전압 (VREF)을 생성하게 한다.

앞서 설명된 바와 같이, 본 발명의 기준 회로 (1000)가 구현되는 FRAM 장치에 전원이 공급될 때, 상기 분극 상태 판별 회로 (100)에 제공되는 더미 셀들 (110)의 절반에는 데이터 입력 회로 (300)를 통해 데이터 '1'이 쓰여지고, 나머지 더미 셀들에는 데이터 입력 회로 (300)를 통해 데이터 '0'가 쓰여진다. 분극 상태 판별 회로 (100)에 데이터가 쓰여진 후, 상기 분극 상태 판별 회로 (100)에 제공되는 더미 셀들의 분극 상태들을 판별하기 위한 읽기 동작이 수행된다. 이에 대한 설명은 이하 도 12를 참조하여 상세히 설명된다. 도 12에는 분극 상태 판별 회로의 쓰기 동작 및 읽기 동작을 설명하기 위한 동작 타이밍도가 도시되어 있다.

먼저 분극 상태 판별 회로 (100)의 더미 셀들에 데이터를 쓰기 위한 동작이 설명될 것이다. 도 12를 참조하면, 파워 업시 제어 신호들 (DINEN, VREF_DEN,VDMP_DEN, RDVEN)는 모두 하이 레벨로 활성화된다. 데이터 입력 회로 (300)의 PMOS 및 NMOS 트랜지스터들 (302∼316)은 제어 신호 (DINEN)의 로우-하이 천이와 제어 신호 (DINENB)의 하이-로우 천이에 의해서 모두 턴 온되며, 그 결과 분극 상태 판별 회로 (100)의 출력 신호 라인들 (PF1∼PF4)은 하이 레벨로 각각 충전되고, 다른 출력 신호 라인들 (PF5∼PF8)은 로우 레벨로 각각 충전된다. 이와 동시에, 덤핑 전압 공급 회로 (200)는 제어 신호들 (VDMP_DEN, RDVEN)의 로우-하이 천이에 따라 서로 다른 레벨의 덤핑 전압들 (VDMP1_1∼VDMP1_4, VDMP0_1∼VDMP0_4)을 발생한다. 이때, 디코더 회로 (400)는 로우 레벨로 유지되는 제어 신호 (DEC_EN)에 의해서 비활성화된다.

이러한 조건 하에서, 제 1 및 제 2 더미 비트 라인들 (DBL1∼DBL8, DBL1B∼DBL8B)은 하이 레벨의 프리챠지 신호 (DBLP)에 의해서 턴 온된 대응하는 NMOS 트랜지스터들 (122)을 통해 접지 전압 (Vss)으로 각각 프리챠지된다. 프리챠지 신호 (DBLP)가 로직 하이 레벨에서 로직 로우 레벨로 천이된 후, 더미 워드 라인 신호 (DWL)가 로직 로우 레벨에서 로직 하이 레벨로 천이하며, 그 결과 각 더미 셀 (110)의 액세스 트랜지스터 (112)는 턴 온된다.

그 다음에, 도 12에 도시된 바와 같이, 스위치 제어 신호 (DMPRS)가 하이로 활성화됨에 따라 상기 덤핑 전압 공급 회로 (200)로부터 제공되는 서로 다른 레벨들을 갖는 덤핑 전압들 (VDMP1_1∼VDMP1_4, VDMP0_1∼VDMP_4)이 대응하는 제 2 더미 비트 라인들 (DBL1B∼DBL8B)로 각각 전달된다. 그리고, 더미 플레이트 라인 신호 (DPL)가 펄스 형태로 활성화됨에 따라 각 더미 셀의 강유전체 커패시터 양단에는, 더미 플레이트 라인 (DPL)에서 제 1 더미 비트 라인으로 전압이 인가된다. 즉, 음의 전압이 강유전체 커패시터 양단에 인가된다. 소정 시간이 경과한 후, 더미 플레이트 라인 (DPL) 신호가 비활성화됨에 따라 커패시터 양단에 인가되는 전압이 제거된다. 이러한 동작의 결과로서, 각 더미 셀의 강유전체 커패시터는 도 2a의 점 "A"의 분극 상태를 갖는다.

이러한 상태 하에서, 도 12에 도시된 바와 같이, 스위치 제어 신호 (DYSW)가 하이 레벨로 활성화됨에 따라 제 1 더미 비트 라인들 (DBL1∼DBL4) 각각은 데이터 입력 회로 (300)의 PMOS 트랜지스터들 (302∼308)을 통해 공급되는 전원 전압 (Vcc)으로 구동되고 (또는 충전되고), 나머지 제 1 더미 비트 라인들 (DBL5∼DBL8)은 데이터 입력 회로 (300)의 NMOS 트랜지스터들 (310∼316)을 통해 접지된다. 이때, 전원 전압 (Vcc)을 갖는 제 1 더미 비트 라인들 (DBL1∼DBL4)에 연결된 더미 셀들 (110)의 강유전체 커패시터들 (114) 양단에는 양의 전압이 인가되기 때문에, 상기 제 1 더미 비트 라인들 (DBL1∼DBL4)에 연결된 더미 셀들 (110)의 강유전체 커패시터들 (114)의 분극 상태들은 점 "A"에서 점 "C"로 변화된다. 즉, 더미 비트 라인들 (DBL1∼DBL4)에 연결된 더미 셀들 (110)에는 데이터 '1'이 쓰여진다.

이에 반해, 접지된 제 1 더미 비트 라인들 (DBL5∼DBL8)에 연결된 더미 셀들 (110)의 강유전체 커패시터들 (114) 양단에는, 이상적으로, 전압차가 생기지 않기 때문에, 제 1 더미 비트 라인들 (DBL5∼DBL8)에 연결된 더미 셀들 (110)의 강유전체 커패시터들 (114)의 분극 상태들은 계속해서 점 "A" 상태로 유지된다. 즉, 제 1 더미 비트 라인들 (DBL5∼DBL8)에 연결된 더미 셀들 (110)에는 데이터 '0'이 쓰여진다. 그 다음에, 더미 플레이트 라인 신호 (DPL)가 다시 펄스 형태로 활성화된 후, 스위치 제어 신호 (DYSW) 및 더미 워드 라인 신호 (DWL)가 순차적으로 비활성화된다. 이러한 일련의 과정을 통해 분극 상태 판별 회로의 쓰기 동작이 종료된다. 쓰기 동작이 종료됨에 따라 제어 신호들 (DINEN, DINENB)은 로우 레벨과 하이 레벨로 각각 비활성화되며, 그 결과 데이터 입력 회로 (300)는 분극 상태 판별 회로 (100)와 전기적으로 분리된다.

파워 업시 수행되는 쓰기 동작이 완료된 후, 더미 셀들 (110) 각각에 제공되는 강유전체 커패시터 (114)의 분극 상태에 따른 기준 전압 (VREF)을 생성하기 위해 더미 셀들 (110) 각각의 강유전체 커패시터 (114)의 분극 상태가 판별된다. 이는 도 12를 참조하여 이하 상세히 설명된다.

먼저, 제 1 및 제 2 더미 비트 라인들 (DBL1∼DBL8, DBL1B∼DBL8B)은 하이 레벨의 프리챠지 신호 (DBLP)에 의해서 턴 온된 대응하는 NMOS 트랜지스터들 (122)을 통해 접지 전압 (Vss)으로 각각 프리챠지된다. 상기 프리챠지 신호 (DBLP)가 하이 레벨에서 로우 레벨로 천이된 후, 더미 워드 라인 신호 (DWL)가 로우 레벨에서 하이 레벨로 천이하며, 그 결과 더미 셀들 (110)의 액세스 트랜지스터들 (112)은 동시에 턴 온된다.

그 다음에, 도 12에 도시된 바와 같이, 스위치 제어 신호 (DMPRS)가 하이로 활성화됨에 따라 상기 덤핑 전압 공급 회로 (200)로부터의 덤핑 전압들 (VDMP1_1∼VDMP1_4, VDMP0_1∼VDMP_4)이 NMOS 트랜지스터들 (116)을 통해 대응하는 제 2 더미 비트 라인들 (DBL1B∼DBL8B)로 전달된다. 더미 플레이트 라인 신호(DPL)가 펄스 형태로 활성화됨에 따라 각 더미 셀 (110)의 강유전체 커패시터 양단에는, 더미 플레이트 라인 (DPL)에서 대응하는 제 1 더미 비트 라인으로 전압이 인가된다. 즉, 음의 전압이 강유전체 커패시터 양단에 인가된다. 소정 시간이 경과한 후, 상기 더미 플레이트 라인 신호가 비활성화됨에 따라 커패시터 양단에 인가되는 전압이 제거된다. 그 결과, 데이터 '1'이 저장된 더미 비트 라인들 (DBL1∼DBL4)에 연결된 더미 셀들의 강유전체 커패시터들의 분극 상태들은 도 2a에서 점 "C"에서 점 "A"로 스위칭되는 반면에, 데이터 '0'이 저장된 더미 비트 라인들 (DBL5∼DBL8)에 연결된 더미 셀들의 강유전체 커패시터들의 분극 상태들은 점 "A"에서 점 "D"를 경유하여 다시 점 "A"로 회귀한다. 그렇게 스위칭된 분극 상태들을 갖는 강유전체 커패시터들에 의해서 유기되는 제 1 더미 비트 라인들 (DBL1∼DBL8)의 전압들은 대응하는 감지 증폭기들 (118)에 의한 덤핑 전압들과의 레벨 비교 결과로서 하이 레벨의 전원 전압 또는 로우 레벨의 접지 전압으로 증폭될 것이다. 그렇게 설정된 제 1 더미 비트 라인들 (DBL1∼DBL8)의 로직 상태들은 스위치 제어 신호 (DYSW)가 활성화될 때 패스/페일 신호들 (PF1∼PF8)로서 상기 디코더 회로 (400)로 출력된다. 패스/페일 신호들 (PF1∼PF8)의 로직 상태들이 결정되는 것을 좀 더 구체적으로 설명하면 다음과 같다.

상기 분극 상태 판별 회로 (100)로 공급되는 덤핑 전압들 (VDMP1_1∼VDMP1_4, VDMP0_1∼VDMP0_4)은, 도 13를 참조하면, 데이터 '1'에 대응하는 비트 라인 유기 전압 (VD1)과 데이터 '0'에 대응하는 비트 라인 유기 전압 (VD0) 사이에 존재한다. 구체적으로는, 상기 덤핑 전압들 (VDMP1_1∼VDMP1_4)은 전압들 (VD1, VD0)의 중간값 (Vm) 및 상기 전압 (VD1) 사이에 존재하고, 상기 덤핑 전압들 (VDMP0_1∼VDMP0_4)은 상기 전압들 (Vm, VD0) 사이에 존재한다. 이러한 전압 분포를 갖는 덤핑 전압들과 데이터 '0' 및 데이터 '1'이 반반씩 저장된 더미 셀들 (110)을 이용함으로써, 시간의 경과에 따라 변화되는 강유전체 커패시터의 분극 상태를 판별할 수 있다.

예컨대, 데이터 '1'이 저장된 더미 셀에 의해서 유기되는 제 1 더미 비트 라인의 전압 (VD1)이 대응하는 덤핑 전압보다 높을 때, 상기 제 1 더미 비트 라인의 전압은 대응하는 감지 증폭기에 의해서 데이터 '1'을 나타내는 전원 전압 (Vcc)으로 증폭된다. 이에 반해, 데이터 '1'이 저장된 더미 셀에 의해서 유기되는 제 1 더미 비트 라인의 전압 (VD1)이 대응하는 덤핑 전압보다 낮을 때, 상기 제 1 더미 비트 라인의 전압은 대응하는 감지 증폭기에 의해서 데이터 '0'을 나타내는 접지 전압 (Vss)이 된다. 마찬가지로, 데이터 '0'이 저장된 더미 셀에 의해서 유기되는 제 1 더미 비트 라인의 전압 (VD0)이 대응하는 덤핑 전압보다 낮을 때, 상기 제 1 더미 비트 라인의 전압은 대응하는 감지 증폭기에 의해서 데이터 '0'을 나타내는 접지 전압 (Vss)이 된다. 이에 반해, 데이터 '0'이 저장된 더미 셀에 의해서 유기되는 제 2 더미 비트 라인의 전압 (VD0)이 대응하는 덤핑 전압보다 높을 때, 상기 제 1 더미 비트 라인의 전압은 대응하는 감지 증폭기에 의해서 데이터 '1'을 나타내는 전원 전압 (Vcc)으로 증폭된다.

앞서 설명으로부터 알 수 있듯이, 히스테리시스 곡선이 변화되기 이전에는, 데이터 '1'이 저장된 더미 셀들에 연결된 제 1 더미 비트 라인들 (DBL1∼DBL4) 상의 로직 상태들은 대응하는 감지 증폭기들 (118)에 의해서 로직 '1'의 하이 레벨 즉, 전원 전압 레벨을 갖고, 데이터 '0'이 저장된 더미 셀들에 연결된 제 1 더미 비트 라인들 (DBL5∼DBL8) 상의 로직 상태들은 대응하는 감지 증폭기들 (118)에 의해서 로직 '0'의 로우 레벨 즉, 접지 전압 레벨을 갖는다. 이는 데이터 '1'이 본래 쓰여진 상태로 읽혀질 때 패스/페일 신호가 하이 레벨 (로직 '1')이 되고, 데이터 '0'이 본래 쓰여진 상태로 읽혀질 때 패스/페일 신호가 로우 레벨 (로직 '0')이 됨을 의미한다.

시간이 경과함에 따라 강유전체 커패시터의 히스테리시스 곡선이 도 2a의 점선으로 표기된 바와 같이 쇠약해지는 경우, 데이터 '1'이 저장된 더미 셀에 의해서 유기되는 비트 라인의 전압 (VD1)은 낮아지고, 데이터 '0'이 저장된 더미 셀에 의해서 유기되는 비트 라인의 전압 (VD0)은 높아진다. 이로 인해서, 그렇게 낮아진 전압 (VD1) (예를 들면, 도 13의 점 X)보다 높은 레벨의 덤핑 전압들 (예를 들면, 도 13의 VDMP1_4, VDMP1_3)에 관련된 제 1 더미 비트 라인들 (예를 들면, DBL4, DBL3) 각각은 대응하는 감지 증폭기들에 의해서 데이터 '0'를 나타내는 접지 전압을 갖는다. 나머지 제 1 더미 비트 라인들 (예를 들면, DBL1, DBL2) 각각은 본래 쓰여진 데이터 '1'를 나타내는 전원 전압을 갖는다.

결과적으로, 제 1 더미 비트 라인들 (DBL1, DBL2)에 연결된 더미 셀들에 대한 읽기 동작이 정상적으로 수행되는 반면에, 제 1 더미 비트 라인들 (DBL3, DBL4)에 연결된 더미 셀들에 대한 읽기 동작은 정상적으로 수행되지 못한다 (읽기 패일이 생긴다). 그러므로, 상기 제 1 더미 비트 라인들 (DBL1, DBL2)에 대응하는패스/페일 신호들 (PF1, PF2)은 로직 하이 레벨이 되고, 제 1 더미 비트 라인들 (DBL3, DBL4)에 대응하는 패스/페일 신호들 (PF3, PF4)은 로직 로우 레벨이 된다.

마찬가지로, 그렇게 높아진 전압 (VD0) (예를 들면, 도 13의 점 Y)보다 낮은 레벨의 덤핑 전압 (예를 들면, 도 13의 VDMP0_4, VDMP1_3)에 관련된 제 1 더미 비트 라인 (예를 들면, DBL8)이 대응하는 감지 증폭기에 의해서 데이터 '1'를 나타내는 전원 전압을 갖는다. 나머지 제 1 더미 비트 라인들 (예를 들면, DBL5, DBL6, DBL7) 각각은 본래 쓰여진 데이터 '0'를 나타내는 접지 전압을 갖는다. 결과적으로, 제 1 더미 비트 라인들 (DBL5, DBL6, DBL7)에 대응하는 패스/페일 신호들 (PF5, PF6, PF7)은 로우 레벨이 되고, 제 1 더미 비트 라인 (DBL8)에 대응하는 패스/페일 신호 (PF8)는 하이 레벨이 된다.

앞서 설명된 바와 같은 방법에 따라 생성되는 패스/페일 신호들 (PF1∼PF8)은 디코더 회로 (400)에 의해서 디코딩되며, 디코딩 결과에 따른 선택 신호들 (SEL1∼SEL6)은 래치 회로 (500)에 저장된다. 그 다음에, 상기 기준 전압 발생 회로 (600)는 내부적으로 서로 다른 레벨의 분배 전압들을 생성하며, 상기 래치 회로 (500)로부터 출력되는 선택 신호들 (SEL1∼SEL6) 중 활성화되는 선택 신호에 따라 그렇게 생성된 분배 전압들 중 어느 하나의 분배 전압이 강유전체 커패시터의 분극 상태 변화에 따른 최적의 기준 전압 (VREF)으로서 출력된다. 만약 앞서 설명된 경우들이 생기면 즉, 분극 상태 판별 회로 (100)로부터 출력된 패스/페일 신호들 (PF1∼PF8)이 모두 패스 상태들 또는 페일 상태들을 갖거나 제조 공정 중의 파티클로 인해 패스/페일 신호들 (PF1∼PF8)이 비정상적인 로직 값들을 가지면, 기준 전압 (VREF)으로서 디폴트 값이 출력될 것이다.

본 발명에 따르면, 상기 선택 신호들 (SEL1∼SEL6)을 생성하기 위한 읽기 동작 뿐만 아니라 데이터 '1' 및 데이터 '0'를 쓰기 위한 동작은 단지 파워 업시에만 수행된다. 이후, 파워 업시 생성된 선택 신호들 (SEL1∼SEL6)이 래치 회로 (500)에 저장되어 있기 때문에, 기준 전압 (VREF)은 분극 상태 판별 회로 (100)의 읽기 동작 없이 래치 회로 (500)에 저장된 선택 신호들 (SEL1∼SEL6)에 따라 자동적으로 생성될 것이다. 그리고, 본 발명에 따른 기준 회로 (900)는 이 분야에 잘 알려진 "오프 비트 라인 구조 (open bit line structure)" 뿐만 아니라 "폴디드 비트 라인 구조 (folded bit line structure)"에 모두 적용될 수 있음은 자명하다.

상술한 바와 같이, 시간의 경과에 따라 변화되는 강유전체 커패시터의 분극 상태가 패스/페일 신호들의 로직 상태들에 의해서 판별될 수 있다. 그러므로, 본 발명에 따른 FRAM 장치의 기준 회로는 시간의 경과로 인해 메모리 셀의 강유전체 커패시터의 분극 상태가 변화되더라도 데이터 상태들에 각각 대응하는 비트 라인 전압들의 중간값을 갖는 기준 전압을 발생할 수 있다.

Claims

행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함하며, 상기 각 메모리 셀이 강유전체 커패시터와 액세스 트랜지스터를 갖는 메모리 셀 어레이와;

기준 전압을 이용하여 상기 각 메모리 셀의 데이터 상태를 감지하는 감지 증폭기 회로와;

상기 감지 증폭기 회로에 상기 기준 전압을 제공하는 기준 회로를 포함하되,

상기 기준 회로는 전원이 공급될 때 각각이 서로 다른 레벨을 갖는 덤핑 전압들을 발생하는 덤핑 전압 공급 회로와;

각각이 강유전체 커패시터와 액세스 트랜지스터를 포함하는 복수 개의 더미 셀들을 가지며, 상기 더미 셀들 각각에 대응하는 상기 덤핑 전압들에 응답해서 상기 강유전체 커패시터들 각각의 분극 상태를 판별하는 분극 상태 판별 회로와;

상기 분극 상태 판별 회로는 판별 결과로서 상기 더미 셀들 각각에 대응하는 패스/페일 신호들을 출력하되, 상기 패스/페일 신호들 각각이 상기 강유전체 커패시터의 분극 상태에 대응하는 전압이 대응하는 덤핑 전압보다 높은 지 낮은 지의 여부를 나타내며;

상기 분극 상태 판별 회로로부터 출력되는 상기 페스/페일 신호들을 디코딩하여 선택 신호들을 발생하는 디코더 회로 및;

상기 전원이 공급될 때 상기 선택 신호들에 각각 대응하는 서로 다른 레벨의분배 전압들을 내부적으로 생성하며, 상기 선택 신호들에 응답해서 상기 분배 전압들 중 어느 하나를 상기 기준 전압으로서 출력하는 기준 전압 발생 회로를 포함하는 강유전체 랜덤 액세스 메모리 장치.
제 1 항에 있어서,

상기 디코더 회로 및 상기 기준 전압 발생 회로 사이에 연결되며, 상기 선택 신호들을 래치하는 래치 회로를 부가적으로 포함하는 강유전체 랜덤 액세스 메모리 장치.
제 2 항에 있어서,

상기 복수 개의 더미 셀들은 제 1 그룹과 제 2 그룹의 더미 셀들로 분리되며, 상기 제 1 그룹의 더미 셀들은 제 1 로직 상태의 데이터를 저장하고 상기 제 2 그룹의 더미 셀들은 제 2 로직 상태의 데이터를 저장하는 강유전체 랜덤 액세스 메모리 장치.
제 3 항에 있어서,

상기 분극 상태 판별 회로는,

상기 더미 셀들에 각각 연결된 복수 개의 제 1 더미 비트 라인들과;

상기 제 1 더미 비트 라인들에 각각 대응하는 제 2 더미 비트 라인들과;

상기 제 1 더미 비트 라인들 상의 로직 상태들이 상기 패스/페일 신호들로서출력되도록 제 1 스위치 제어 신호에 응답해서 상기 제 1 더미 비트 라인들을 상기 디코더 회로에 연결하는 복수 개의 제 1 스위치 트랜지스터들과;

상기 덤핑 전압들에 각각 대응하며, 각각이 대응하는 덤핑 전압에 연결된 제 1 플레이트 전극과 제 2 스위치 트랜지스터를 통해 대응하는 제 2 더미 비트 라인에 연결된 제 2 플레이트 전극을 갖는 복수 개의 커패시터들 및;

상기 커패시터들에 각각 대응하는 제 2 스위치 트랜지스터들은 제 2 스위치제어 신호에 응답하여 동작하며;

상기 제 1 및 제 2 더미 비트 라인들 사이에 각각 연결되며, 각각이 대응하는 제 1 및 제 2 더미 비트 라인들 사이의 전압차를 감지하고 감지 결과로서 대응하는 제 1 더미 비트 라인을 제 1 로직 상태와 제 2 로직 상태 중 하나로 증폭하는 복수 개의 감지 증폭기들을 포함하며,

상기 패스/페일 신호들의 로직 상태들은 대응하는 감지 증폭기들에 의해서 감지 증폭된 제 1 더미 비트 라인들의 로직 상태들에 의해서 결정되는 강유전체 랜덤 액세스 메모리 장치.
제 4 항에 있어서,

상기 덤핑 전압들은 상기 제 1 로직 상태의 데이터와 상기 제 2 로직 상태의 데이터에 대응하는 전압들 사이에 존재하는 강유전체 랜덤 액세스 메모리 장치.
제 5 항에 있어서,

상기 분극 상태 판별 회로는 상기 제 1 및 제 2 더미 비트 라인들을 접지 전압으로 충전하는 비트 라인 프리챠지 회로를 부가적으로 포함하는 강유전체 랜덤 액세스 메모리 장치.
제 5 항에 있어서,

상기 기준 회로는 상기 제 1 더미 비트 라인들에 연결되는 데이터 입력 회로를 부가적으로 포함하며, 상기 데이터 입력 회로는 상기 전원이 인가될 때 활성화되는 데이터 입력 신호에 응답하여 상기 제 1 그룹의 더미 셀들에 대응하는 제 1 더미 비트 라인들로 전원 전압을 각각 전달하고 상기 제 2 그룹의 더미 셀들에 대응하는 제 1 더미 비트 라인들로 접지 전압을 각각 전달하는 강유전체 랜덤 액세스 메모리 장치.
행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함하며, 상기 각 메모리 셀이 강유전체 커패시터와 액세스 트랜지스터를 갖는 메모리 셀 어레이와;

기준 전압을 이용하여 상기 각 메모리 셀의 데이터 상태를 감지하는 감지 증폭기 회로와;

상기 감지 증폭기 회로에 상기 기준 전압을 제공하는 기준 회로를 포함하되,

상기 기준 회로는 전원이 공급될 때 각각이 서로 다른 레벨을 갖는 덤핑 전압들을 발생하는 덤핑 전압 공급 회로와;

각각이 강유전체 커패시터와 액세스 트랜지스터를 포함하는 복수 개의 더미 셀들을 가지며, 상기 더미 셀들 각각에 대응하는 상기 덤핑 전압들에 응답해서 상기 강유전체 커패시터들 각각의 분극 상태를 판별하는 분극 상태 판별 회로와;

상기 분극 상태 판별 회로는 판별 결과로서 상기 더미 셀들 각각에 대응하는 패스/페일 신호들을 출력하되, 상기 패스/페일 신호들 각각이 상기 강유전체 커패시터의 분극 상태에 대응하는 전압이 대응하는 덤핑 전압보다 높은 지 낮은 지의 여부를 나타내며;

상기 분극 상태 판별 회로로부터 출력되는 상기 페스/페일 신호들을 디코딩하여 선택 신호들을 발생하는 디코더 회로와;

상기 전원이 공급될 때 상기 선택 신호들에 각각 대응하는 서로 다른 레벨의 분배 전압들을 내부적으로 생성하며, 상기 선택 신호들 중 어느 하나가 활성화될 때 상기 분배 전압들 중 어느 하나를 상기 기준 전압으로서 출력하는 기준 전압 발생 회로 및;

상기 전원이 인가될 때 제어 신호를 발생하되, 상기 선택 신호들 중 어느 하나가 활성화될 때 상기 제어 신호를 비활성시키고 상기 선택 신호들이 모두 비활성 상태로 유지될 때 상기 제어 신호를 활성화 상태로 유지시키는 제어 회로로 구성되며,

상기 기준 전압 발생 회로는 상기 선택 신호들이 모두 비활성화 상태로 유지될 때 생성된 상기 제어 신호에 응답하여 상기 기준 전압으로서 디폴트 값을 출력하는 강유전체 랜덤 액세스 메모리 장치.
제 8 항에 있어서,

상기 디폴트 값은 상기 분배 전압들 중 어느 하나이며, 상기 선택 신호들 중 어느 하나가 활성화될 때 상기 기준 전압으로서 출력되는 분배 전압은 상기 디폴트 값보다 높거나 낮은 강유전체 랜덤 액세스 메모리 장치.
제 9 항에 있어서,

상기 기준 전압 발생 회로의 출력단은 상기 제어 신호에 의해서 상기 디폴트 값으로 프리챠지되는 강유전체 랜덤 액세스 메모리 장치.
제 8 항에 있어서,

상기 패스/페일 신호들 모두가 패스 상태의 로직 상태를 가질 때, 상기 패스/페일 신호들 모두가 페일 상태의 로직 상태를 가질 때, 또는 상기 패스/페일 신호들이 비정상적인 로직 상태들을 가질 때, 상기 디코더 회로는 상기 선택 신호들 모두를 비활성화시키는 강유전체 랜덤 액세스 메모리 장치.
제 8 항에 있어서,

상기 디코더 회로 및 상기 기준 전압 발생 회로 사이에 연결되며, 상기 선택 신호들을 래치하는 래치 회로를 부가적으로 포함하는 강유전체 랜덤 액세스 메모리 장치.
제 12 항에 있어서,

상기 복수 개의 더미 셀들은 제 1 그룹과 제 2 그룹의 더미 셀들로 분리되며, 상기 제 1 그룹의 더미 셀들은 제 1 로직 상태의 데이터를 저장하고 상기 제 2 그룹의 더미 셀들은 제 2 로직 상태의 데이터를 저장하는 강유전체 랜덤 액세스 메모리 장치.
제 13 항에 있어서,

상기 분극 상태 판별 회로는,

상기 더미 셀들에 각각 연결된 복수 개의 제 1 더미 비트 라인들과;

상기 제 1 더미 비트 라인들에 각각 대응하는 제 2 더미 비트 라인들과;

상기 제 1 더미 비트 라인들 상의 로직 상태들이 상기 패스/페일 신호들로서 출력되도록 제 1 스위치 제어 신호에 응답해서 상기 제 1 더미 비트 라인들을 상기 디코더 회로에 연결하는 복수 개의 제 1 스위치 트랜지스터들과;

상기 덤핑 전압들에 각각 대응하며, 각각이 대응하는 덤핑 전압에 연결된 제 1 플레이트 전극과 제 2 스위치 트랜지스터를 통해 대응하는 제 2 더미 비트 라인에 연결된 제 2 플레이트 전극을 갖는 복수 개의 커패시터들 및;

상기 커패시터들에 각각 대응하는 제 2 스위치 트랜지스터들은 제 2 스위치제어 신호에 응답하여 동작하며;

상기 제 1 및 제 2 더미 비트 라인들 사이에 각각 연결되며, 각각이 대응하는 제 1 및 제 2 더미 비트 라인들 사이의 전압차를 감지하고 감지 결과로서 대응하는 제 1 더미 비트 라인을 제 1 로직 상태와 제 2 로직 상태 중 하나로 증폭하는 복수 개의 감지 증폭기들을 포함하며,

상기 패스/페일 신호들의 로직 상태들은 대응하는 감지 증폭기들에 의해서 감지 증폭된 제 1 더미 비트 라인들의 로직 상태들에 의해서 결정되는 강유전체 랜덤 액세스 메모리 장치.
제 14 항에 있어서,

상기 덤핑 전압들은 상기 제 1 로직 상태의 데이터와 상기 제 2 로직 상태의 데이터에 대응하는 전압들 사이에 존재하는 강유전체 랜덤 액세스 메모리 장치.
제 15 항에 있어서,

상기 분극 상태 판별 회로는 상기 제 1 및 제 2 더미 비트 라인들을 접지 전압으로 충전하는 비트 라인 프리챠지 회로를 부가적으로 포함하는 강유전체 랜덤 액세스 메모리 장치.
제 15 항에 있어서,

상기 기준 회로는 상기 제 1 더미 비트 라인들에 연결되는 데이터 입력 회로를 부가적으로 포함하며, 상기 데이터 입력 회로는 상기 전원이 인가될 때 활성화되는 데이터 입력 신호에 응답하여 상기 제 1 그룹의 더미 셀들에 대응하는 제 1더미 비트 라인들로 전원 전압을 각각 전달하고 상기 제 2 그룹의 더미 셀들에 대응하는 제 1 더미 비트 라인들로 접지 전압을 각각 전달하는 강유전체 랜덤 액세스 메모리 장치.