JP2012123856A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】データの信頼性を維持しつつ、書き込み時間の短縮化を図る。
【解決手段】制御回路は、選択ワード線に書き込みパルス電圧を印加することにより選択ワード線に沿った１ページのメモリセルに対する書き込み動作を実行した後、１ページのメモリセルに対するデータ書き込みが完了したか否かを確認するベリファイ読み出し動作を実行する。ベリファイ読み出し動作の結果に従って、書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作が実行される。制御回路は、メモリセルに対する書き込み動作の過程において生じる第１の閾値電圧分布の分布幅に従って、ステップアップ電圧の大きさを変更する。
【選択図】図５

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置に関する。

従来から、半導体メモリとして浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いたフラッシュメモリが多く利用されている。これは、不揮発性である他、１ビット当たりのコストが低く、集積度が高いためである。この中でも、ＮＡＮＤ型のフラッシュメモリは、複数のメモリセルを選択トランジスタの間に直列に接続することにより、メモリセル間のコンタクトを少なくすることができるため特に集積度を高くすることができる。また、メモリセル１個当たりに２ビット以上のデータを記憶する多値記憶方式の製品も現れてきている。この場合、さらに、大容量化、低コスト化、省スペース化を図ることができる。

また、ＮＡＮＤ型フラッシュメモリのデータ書き込み動作（プログラム動作）においては、目標とする閾値電圧が得られたか否かを確認するためのベリファイ読み出し動作が必要になる。ベリファイ読み出し動作の結果、所望の閾値電圧（ベリファイ電圧）に達しないセルの数が所定の数よりも多い場合には、書き込み電圧を上昇させて（ステップアップ動作という）、以後同様の書き込み動作、ベリファイ読み出し動作が所望の閾値電圧が得られるまで繰り返される。

セルの微細化が進んだ高集積化フラッシュメモリでは、注入電子数の揺らぎや隣接セル間の干渉により、メモリセルの閾値電圧分布が影響を受け、その分布幅が拡がったり、全体的に移動したりする。特に、多値記憶方式を採用した場合には、２値記憶方式と比べてデータ閾値の幅と間隔を狭く設定する必要があるため、隣接セル間の干渉がデータの信頼性に大きく影響する。そのため、隣接セルの干渉の影響を最小限とするための様々なデータ書き込み方法が提案されている。

分布幅と間隔の小さい閾値電圧分布を得るためには通常、ステップアップ動作におけるステップアップ幅（上昇幅）を小さくことが必要である。しかし、ステップアップ幅を小さくすることは、書き込み時間を長くし、不揮発性半導体記憶装置のパフォーマンスを低下させる。このため、データの信頼性を維持しつつ、書き込み時間の短縮化を図った不揮発性半導体記憶装置の提案が望まれている。

特開２００９−７０５０１号公報

本発明は、データの信頼性を維持しつつ、書き込み時間の短縮化を図った不揮発性半導体記憶装置を提供することを目的とする。

この実施の形態に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルを直列接続してなるメモリストリングとその両端に接続された第１及び第２の選択ゲートトランジスタとを備えたＮＡＮＤセルユニットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイを備えている。ワード線は、第１の方向に並ぶ前記メモリセルの制御ゲートを共通接続する。ビット線は、前記ＮＡＮＤセルユニットの第１の端部に接続される。ソース線は、前記ＮＡＮＤセルユニットの第２の端部に接続される。センスアンプ回路は、前記ビット線の電位又は電流を検知して前記メモリセルに保持されるデータを判定する。制御回路は、選択ワード線に書き込みパルス電圧を印加することにより前記選択ワード線に沿った１ページのメモリセルに対する書き込み動作を実行した後、前記１ページのメモリセルに対するデータ書き込みが完了したか否かを確認するベリファイ読み出し動作を実行し、前記ベリファイ読み出し動作の結果に従って所定のステップアップ電圧の分だけ前記書き込みパルス電圧を上昇させるステップアップ動作を実行し前記書き込み動作を再度行う。制御回路は、メモリセルに対する書き込み動作の過程において生じる第１の閾値電圧分布の分布幅に従って、ステップアップ電圧の大きさを変更する。

第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の概略構成を示している。 図１のビットスキャン回路４の構成例を示す回路図である。 １メモリセルあたり２ビットのデータを記憶する場合の書き込み動作の手順を示す概念図である。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明する概念図である。 第２の実施の形態によるＮＡＮＤ型フラッシュメモリの書き込み動作を説明する概念図である。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１において２ビット／セルの書き込み方式を実行する場合の実行手順の一例を示すフローチャートである。 第２の実施の形態によるＮＡＮＤ型フラッシュメモリにおいて４値データ記憶方式（２ビット／セル）の書き込み方式を実行する場合の実行手順の一例を示す概念図である。 第２の実施の形態によるＮＡＮＤ型フラッシュメモリにおいて４値データ記憶方式（２ビット／セル）の書き込み方式を実行する場合の実行手順の一例を示すフローチャートである。 第３の実施の形態における、１メモリセルあたり３ビットのデータを記憶する場合（８値データ記憶方式、３ビット／セル）の書き込み動作の手順を示す概念図である。 第３の実施の形態によるＮＡＮＤ型フラッシュメモリにおいて８値データ記憶方式（３ビット／セル）の書き込み方式を実行する場合の実行手順の一例を示す概念図である。 第３の実施の形態によるＮＡＮＤ型フラッシュメモリにおいて８値データ記憶方式（３ビット／セル）の書き込み方式を実行する場合の実行手順の一例を示すフローチャートである。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

[第１の実施の形態]
図１は、本発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の概略構成を示している。図１に示すように、このＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、ビットスキャン回路４と、入出力バッファ５と、制御回路６と、ＲＯＭフューズ７と、電圧発生回路８から構成されている。制御回路６は、メモリセルアレイ１に対する制御部を構成するものである。

メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス配列されて構成されている。一つのＮＡＮＤセルユニット１０は、複数個直列に接続されたメモリセルＭＣ（ＭＣ０、ＭＣ１、…、ＭＣ３１）からなるメモリストリングと、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。

図示は省略するが、１つのメモリセルＭＣは、周知の通り、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に電荷蓄積層としてのフローティングゲート電極を有し、そのフローティングゲート電極上に、ゲート間絶縁膜を介してコントロールゲート電極を形成したものとすることができる。コントロールゲートは、ワード線の１つに接続される。

選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。

ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬ３１）に接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１ワード線を共有する複数のメモリセルの集合は、１メモリセルに格納されるビット数に応じて、１ページ又は複数ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。

図１に示すように、メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）が構成される。これらの複数ブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル(ＣＰＷＥＬＬ)内に形成されている。

メモリセルアレイ１のビット線ＢＬには、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する、複数のセンスアンプＳＡを有するセンスアンプ回路２が接続されている。センスアンプ回路２はカラム選択ゲートを有する。ロウデコーダ（ワード線ドライバを含む）３は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。

ビットスキャン回路４は、プログラム動作後のベリファイ読み出し動作の結果、センスアンプ回路２のページバッファに保持されている読み出しデータに基づいて、ベリファイパスビット数をカウントし、そのカウント数が所定数以上になったか否かを判定する。制御回路６は、このビットスキャン回路４の判定結果に従って、１つのワード線ＷＬに沿ったメモリセルへの書き込みの完了を判定する。また、制御回路６は、ビットスキャン回路４の判定結果に従って、後述するように、書き込みパルス電圧ＶＰＧＭのステップアップ電圧ΔＶＰＧＭを変更する。

図２は、このビットスキャン回路４の回路構成の一例を示している。
ビットスキャン回路４は、センス電流パス８７と、リファレンス定電流パス８８と、インバータ９０と、出力ノード９２とを備えている。１ページ分のセンスアンプ回路２は、ベリファイ読み出し結果であるパス／フェイルデータを保持する。ここでは、ベリファイ読み出し結果が”パス（ＰＡＳＳ）”のときに“Ｈ”レベルが保持され、”フェイル（ＦＡＩＬ）”のときに“Ｌ”レベルが保持されるものとする。

このような構成のビットスキャン回路４は、センス電流パス８７を流れる電流Ｉｓｕｍと、リファレンス定電流パス８８を流れるリファレンス電流Ｉｒｅｆとの間の差動電流を、インバータ９０の出力ノード９２から検出するという動作を行っている。リファレンス定電流パス８８内のＭＯＳトランジスタのゲート端子に供給される信号Ｂ０，Ｂ１は、ベリファイパスビット数と比較すべき基準値に応じて設定される信号である。

図１に戻って説明を続ける。データ入出力バッファ５は、センスアンプ回路２、ビットスキャン回路４と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。
制御回路６は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。

具体的に、制御回路６は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。また制御回路６は、外部制御信号に基づいて、読み出し、書き込み・消去のシーケンス制御、印加電圧の制御等を行う。
電圧発生回路８は、昇圧回路１１と、パルス発生回路１２とを備えている。

図３は、この実施の形態でのＮＡＮＤセル型フラッシュメモリにおいて４値データ記憶方式（２ビット／セル）を実行する場合のデータ書き込み方法の一例を示している。４値データは、例えば電圧レベルとして最も低いレベルにある負の閾値電圧分布（消去分布）Ｅと、これより大なる電圧レベルにある閾値電圧分布Ａ，Ｂ，Ｃにより規定される。
この４値データを書くために、まず選択ブロックの全メモリセルは、最も低い負の閾値電圧分布Ｅに設定される。このデータ消去は、メモリセルアレイ１が形成されたウエルに正の消去電圧Ｖｅｒａをウエルドライバ６から与え、全部または一部のワード線をＶｅｒａよりも低い電圧とし、全部または一部のメモリセルＭの浮游ゲートの電子を放出させることにより行う。

次に、閾値電圧分布Ｅのセルの一部を中間分布ＬＭまで書き込む、下位ページ書き込み（Ｌｏｗｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ）を行う。その際、ベリファイ電圧を電圧ＶＬＭに設定して（電圧ＶＬＭを、選択メモリセルＭの制御ゲート−ソース間に印加する）、書き込み動作を行う度に中間分布ＬＭへの書き込みの完了を確認するためのベリファイ読み出し動作を行う。
その後、閾値電圧分布ＥからＡへ、更に中間分布ＬＭから閾値電圧分布Ｂ，Ｃへと閾値電圧を上昇させる上位ページ書き込み（Ｕｐｐｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ）を行う。この際、ベリファイ読み出し動作は、ベリファイ電圧として電圧ＶＡ、ＶＢ又はＶＣを用いて行う。なお、書き込み動作完了後の読み出し動作においては、選択メモリセルＭの制御ゲート−ソース間に印加する読み出し電圧を、各閾値電圧分布Ｅ〜Ｃの上限と下限の間の電圧である読み出し電圧ＲＡ、ＲＢ、ＲＣに設定する一方、非選択メモリセルには、チャネルを導通させるのに十分な高さの読み出しパス電圧Ｖｒｅａｄを印加する。

以上のデータ書き込みは、選択ワード線に書き込みパルス電圧ＶＰＧＭを与え、非選択ワード線に書き込みパス電圧Ｖｐａｓｓを与え、ビット線に接地電圧Ｖｓｓ（閾値電圧を上昇させるデータ“０”書き込みの場合）書き込みパルス電圧ＶＰＧＭと接地電圧Ｖｓｓとの間の中間電位ＶＱＰＷ（閾値電圧を緩やかに上昇させるデータ“０”書き込みの場合）または電源電圧Ｖｄｄ（閾値電圧を上昇させない書き込み禁止（データ”１”書き込み）の場合）を与えて、選択的にメモリセルの浮遊ゲートに電子を注入する動作として行う。

即ち、データ“０”書き込みの場合、ビット線ＢＬに与えた接地電圧Ｖｓｓまたは中間電位ＶＱＰＷがＮＡＮＤセルユニットのチャネルまで転送され、書き込みパルス電圧ＶＰＧＭが与えられたときにチャネルから浮遊ゲートにトンネル電流による電子が注入される。一方、“１”書き込み（書き込み禁止）の場合、ＮＡＮＤセルチャネルはＶｄｄ−Ｖｔ（Ｖｔはドレイン側選択ゲートトランジスタＳＧ０の閾値電圧）まで充電されてフローティングになり、書き込みパルス電圧ＶＰＧＭが与えられたときセルチャネルは容量結合によりブーストされて、電子注入が起こらない。データ書き込みには、図４に示すように、書き込みパルス電圧を書き込みサイクル（書き込み動作とベリファイ読み出し動作）毎に所定のステップアップ電圧ΔＶＰＧＭだけ高くするステップアップ書き込み方式を利用する。

下位ページ書き込み（中間分布ＬＭの書き込み）において、その中間分布ＬＭの閾値電圧の下限を所定の電圧（ベリファイ電圧ＶＬＭ）以上にするため、書き込み状態の確認（ベリファイ読み出し動作）を行う。即ち、選択メモリセルの制御ゲート（選択ワード線）とソースとの間にベリファイ電圧ＶＬＭを与えたベリファイ読み出し動作で、選択メモリセルが導通すれば書き込み失敗（フェイル）であり、導通しなければ場合書き込み成功（パス）という判定を行う。その後の書き込み動作においては、書き込み成功したメモリセルのビット線には電源電圧Ｖｄｄを与えて書き込みを禁止し、書き込み失敗したメモリセルのビット線には接地電圧Ｖｓｓまたは中間電圧ＶＱＰＷを与えてデータ“０”書き込みを行う。同様に、上位ページ書き込み時は、ベリファイ電圧ＶＡ，ＶＢ，ＶＣによりそれぞれデータ状態Ａ，Ｂ，Ｃのベリファイ読み出し動作を行うことになる。

ところで、メモリセルの微細化の進展により、メモリセルへの書き込み動作時における注入電子数の揺らぎや隣接メモリセルからの干渉により、閾値電圧分布が変動するという問題が深刻になっている。このため、閾値電圧分布の分布幅を小さくする要求が益々高まっている。閾値電圧分布の分布幅を小さくするためには、ステップアップ電圧ΔＶＰＧＭを小さく設定すればよいが、ステップアップ電圧ΔＶＰＧＭを一律に小さくすることは、書き込み速度の低下を招く。

そこで、本実施の形態では、中間分布ＬＭの書き込み動作終了後、この中間分布ＬＭの分布幅を判定し、その判定の結果に基づいて、引き続いて行われる上位ページ書き込みにおいて用いられるステップアップ電圧ΔＶＰＧＭの大きさを変更する制御を行っている。具体的には、中間分布ＬＭの分布幅が広いほど、ステップアップ電圧ΔＶＰＧＭの大きさを小さくする。中間分布ＬＭの幅の大きさが大きい場合、閾値電圧分布Ａ，Ｂ，Ｃも、分布幅が広くなる可能性が高い。そこで、中間分布ＬＭの幅が大きいほど、ステップアップ電圧ΔＶＰＧＭの大きさを小さくすることにより、閾値電圧分布Ａ，Ｂ，Ｃの分布幅の広がりを抑えることができる。逆に、中間分布ＬＭの分布幅が小さい場合、同様の書き込み条件を採用しても、その後の上位ページ書き込みにより得られる閾値電圧分布Ａ，Ｂ，Ｃも、分布幅が比較的小さくなる可能性が高い。そこで、中間分布ＬＭの幅が小さい場合には、逆にステップアップ電圧ΔＶＰＧＭの大きくして、書き込み速度を向上させることができる。このような制御を行うことにより、データの信頼性の維持と、書き込み速度の向上との両立を図ることができる。

中間分布ＬＭの分布幅の判定は、例えば次のようにして実行される。中間分布ＬＭの書き込み動作の終了後、ベリファイ電圧ＶＬＭよりも所定電圧（例えば１．５Ｖ）大きい読み出し電圧ＶＬＭｕを用いて読み出し動作を行う。中間分布ＬＭの分布幅が狭ければ、図５（ａ）に示すように、中間分布ＬＭの大半はこの読み出し電圧ＶＬＭｕよりも低電圧側に分布する。従って、メモリセルの殆どは、この読み出し電圧ＶＬＭｕによる読み出し動作を行った場合データ”１”を出力し、データ”０”を出力するメモリセルの数は少なくなる。

一方、中間分布ＬＭの分布幅が広い場合には、図５（ｂ）に示すように、中間分布ＬＭの一部が、この読み出し電圧ＶＬＭｕよりも高電圧側に分布する。この状況で読み出し電圧ＶＬＭｕによる読み出し動作を行った場合、データ”０”を出力するメモリセルの個数は、図５（ａ）の場合に比べ多くなる。すなわち、読み出し電圧ＶＬＭｕを用いた読み出し動作を行った場合におけるデータ”０を出力するメモリセルの個数を比較することにより、中間分布ＬＭの分布幅を判定することができる。なお、データ”０”を出力するメモリセルの個数は、ビットスキャン回路４を用いて計数することができる。

次に、本実施の形態のＮＡＮＤ型フラッシュメモリによる書き込み動作の手順を、図６のフローチャートを参照して説明する。
まず、書き込み対象のブロックの消去動作を行った後（Ｓ１１）、下位ページ書き込みを行って、所望のメモリセルに対し中間分布ＬＭを与える（Ｓ１２）。その後、上述の読み出し電圧ＶＬＭｕを用いて読み出し動作を行い、閾値電圧分布ＬＭを与えられたメモリセルのうち、”０”が読み出されるメモリセルの数を、ビットスキャン回路４にて計数する。この計数結果に従って、中間分布ＬＭの分布幅を判定する（Ｓ１３）。そして、この判定結果に従い、ステップアップ電圧ΔＶＰＧＭの大きさを決定する（Ｓ１４）。その後、決定されたステップアップ電圧ΔＶＰＧＭを用いて、上位ページ書き込みを実行する（Ｓ１５）。

［第２の実施の形態］
次に、本発明の第２の実施の形態のＮＡＮＤ型フラッシュメモリを、図７を参照して説明する。ＮＡＮＤ型フラッシュメモリ２１の概略構造は、第１の実施の形態と略同様であるので、詳細な説明は省略する。また、２ビット／セルの書き込みを行う場合に、図３に示すように中間分布ＬＭを書き込む点も、第１の実施の形態と同様である。ただし、この実施の形態では、ＮＡＮＤセルユニットに対するデータ書き込みの手順が第１の実施の形態とは異なっている。

この実施の形態では、図７に示すような書き込み手順を採用している。一般的に、ＮＡＮＤセル型フラッシュメモリでは、１つのＮＡＮＤセルユニット中において、共通ソース線ＣＥＬＳＲＣに近い側のメモリセルＭＣ０から順に書き込みを行い、一番遠いメモリセルＭ３１は最後に書き込まれる。

更にこの実施の形態では、隣接メモリセルの干渉効果の影響を抑制するため、図７に示すように、１つのメモリセルＭＣｉへの下位ページ書き込みの終了後、続けて同一のメモリセルＭＣｉに対する上位ページ書き込みを実行せず、代わりに隣接するメモリセルＭＣｉ＋１への下位ページ書き込みを実行する。その後、メモリセルＭＣｉに戻って上位ページ書き込みを実行する。このような書き込み手順を実行することにより、閾値電圧分布の変動を最小限に抑えることができる。

具体的な書き込み手順を図７、及び図８のフローチャートを参照しつつ説明する。対象ブロックに対しデータ消去動作行った後（図８のＳ２１）、最も共通ソース線ＣＥＬＳＲＣに近いワード線ＷＬ０に沿った複数のメモリセルＭＣ０に対し下位ページ書き込みを実行する（Ｓ２２）。続いて、隣接するワード線ＷＬ１に沿った複数のメモリセルＭＣ１に下位ページ書き込みを行った後（Ｓ２３）、ワード線ＷＬ０に戻って、このワード線ＷＬ０に、上述の読み出し電圧ＶＬＭｕを印加した読み出し動作を実行して中間分布ＬＭの分布幅を判定し（Ｓ２４）、この判定結果に従ってステップアップ電圧ΔＶＰＧＭを決定する（Ｓ２５）。この決定されたステップアップ電圧ΔＶＰＧＭに従った上位ページ書き込み動作を、ワード線ＷＬ０に沿った複数のメモリセルＭＣ０に書き込みを実行する（Ｓ２６）。

次のステップでは、ワード線ＷＬ０からビット線ＢＬの方向に２つ離れたワード線ＷＬ２に対し下位ページ書き込みを行う（Ｓ２７）。
続いて、ワード線ＷＬ１に戻って、このワード線ＷＬ１に、読み出し電圧ＶＬＭｕを印加した読み出し動作を実行して中間分布ＬＭの分布幅を判定し（Ｓ２８）、この判定結果に従ってステップアップ電圧ΔＶＰＧＭを決定する（Ｓ２９）。この決定されたステップアップ電圧ΔＶＰＧＭに従った上位ページ書き込み動作を、ワード線ＷＬ１に沿った複数のメモリセルＭＣ１に書き込みを実行する（Ｓ３０）。以下、Ｓ２７〜Ｓ３０の手順を、メモリセルＭＣ３１の上位ページ書き込みが完了するまで繰り返す。

また、隣接するワード線ＷＬ１の下位ページ書き込み（Ｓ２３）を行った後、上位ページ書き込みを実行する前に、中間分布ＬＭの分布幅をチェック（Ｓ２４）することにより、ワード線ＷＬ１の下位ページ書き込みによるシフト量が反映された後の中間分布ＬＭの分布幅をチェックすることが出来る。その結果、閾値電圧分布Ａ，Ｂ，Ｃの分布幅の広がりをさらに抑えることができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態のＮＡＮＤ型フラッシュメモリを、図９、図１０の概念図、及び図１１のフローチャートを参照して説明する。ＮＡＮＤ型フラッシュメモリ２１の概略構造は、第１の実施の形態と略同様であるので、詳細な説明は省略する。この第３の実施の形態は、８値データ記憶方式(３ビット／セル）の書き込みを実行可能に構成されたＮＡＮＤ型フラッシュメモリの例である。

図９は、この実施の形態でのＮＡＮＤセル型フラッシュメモリにおいて８値データ記憶方式を実行する場合のデータ書き込み方法の一例を示している。８値データは、例えば電圧レベルとして最も低いレベルにある負の閾値電圧分布（消去分布）ｅＲと、これより大なる電圧レベルにある閾値電圧分布Ａ〜Ｇにより規定される。

この８値データを書くために、まず選択ブロックの全メモリセルは、最も低い負の閾値電圧分布ｅＲに設定される。このデータ消去は、メモリセルアレイ１が形成されたウエルに正の消去電圧Ｖｅｒａをウエルドライバ６から与え、全部または一部のワード線をＶｅｒａよりも低い電圧とし、全部または一部のメモリセルＭの浮游ゲートの電子を放出させることにより行う。

次に、ベリファイ電圧ＶＡ’’，ＶＢ’’，ＶＣ’’を用いて分布幅の広い中間閾値電圧分布Ａ’’，Ｂ’’，Ｃ’’を得るプログラム動作を行う（下位ページ書き込み（Ｌｏｗｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ））。
その後、これらの分布Ａ’’，Ｂ’’，Ｃ’’から、ベリファイ電圧ＶＡ’，ＶＢ’，ＶＣ’を用いて中間閾値電圧分布Ａ’，Ｂ’，Ｃ’を得るプログラム動作（中位ページ書き込み（Ｍｉｄｄｌｅ Ｐａｇｅ Ｐｒｏｇｒａｍ）を実行する。このとき、下位ページ書き込み直後の中間閾値電圧分布Ａ’’，Ｂ’’，Ｃ’’のいずれかの分布幅を、前述の実施の形態で中間分布ＬＭの分布幅を判定したのと同様の方法により判定する。その判定結果に基づいて決定されたステップアップ電圧ΔＶＰＧＭを、中位ページデータ書き込みにおいて利用することができる。

その後、中位ページデータ書き込みにより得られた閾値電圧分布ｅＲ、Ａ’、Ｂ’、Ｃ’から更に書き込み動作を実行し、最終的な閾値電圧分布ｅＲ、Ａ〜Ｇを得るための上位ページデータ書き込み動作（Ｕｐｐｅｒ Ｐａｇｅ Ｄａｔａ Ｐｒｏｇｒａｍ）を行う。上位ページデータ書き込み動作では、閾値電圧分布ｅＲからＡへ向けた書き込み、中間分布Ａ’から閾値電圧分布ＢまたはＣへ向けた書き込み、中間分布Ｂ’から閾値電圧分布ＤまたはＥへ向けた書き込み、中間分布Ｃ’から閾値電圧分布ＦまたはＧへ向けた書き込みが実行される。

この際、ベリファイ読み出し動作は、ベリファイ電圧として電圧ＶＡ〜ＶＧを用いて行う。なお、書き込み動作完了後の読み出し動作においては、選択メモリセルＭの制御ゲート−ソース間に印加する読み出し電圧を、各閾値電圧分布ｅＲ〜Ｇの上限と下限の間の電圧である読み出し電圧ＲＡ〜ＲＧに設定する一方、非選択メモリセルには、チャネルを導通させるのに十分な高さの読み出しパス電圧Ｖｒｅａｄを印加する。

また、下位ページデータ書き込み動作の完了直後において中間閾値電圧分布Ａ’’，Ｂ’’，Ｃ’’の分布幅を判定したのと同様に、中位ページデータ書き込み動作の完了直後においても、中間閾値電圧分布Ａ’，Ｂ’，Ｃ’の分布幅を判定し、その判定結果に基づいて決定されたステップアップ電圧ΔＶＰＧＭを、その後の上位ページ書き込み動作において利用する。

この実施の形態では、図１０及に示すような書き込み手順を採用している。第２の実施の形態と同様に、１つのＮＡＮＤセルユニット中において、共通ソース線ＣＥＬＳＲＣに近い側のメモリセルＭＣ０から順に書き込みを行い、一番遠いメモリセルＭ３１は最後に書き込まれる。

更にこの実施の形態では、隣接メモリセルの干渉効果の影響を抑制するため、図１０に示すように、１つのメモリセルＭＣｉへの下位ページデータ書き込みの終了後、続けて同一のメモリセルＭＣｉに対する中位ページデータ書き込み、上位ページデータ書き込みを実行せず、代わりに隣接するメモリセルＭＣｉ＋１への下位ページデータ書き込みを実行する。その後、メモリセルＭＣｉに戻って中位ページデータ書き込みを実行する。

メモリセルＭＣｉへの中位ページデータ書き込みの終了後、メモリセルＭＣｉ＋１に隣接するメモリセルＭＣｉ＋２に下位ページ書き込みを実行する。続いて、メモリセルＭＣｉ＋１に戻って中位ページ書き込みを実行する。その後、メモリセルＭＣｉに戻って上位ページデータ書き込みを実行する。このような書き込み手順を実行することにより、８個の閾値電圧分布を有する場合であっても閾値電圧分布の変動を最小限に抑えることができる。

図１０の書き込み方式の具体的な手順を図１１のフローチャートを参照しつつ説明する。対象ブロックに対しデータ消去動作行った後（図１１のＳ３１）、最も共通ソース線ＣＥＬＳＲＣに近いワード線ＷＬ０に沿った複数のメモリセルＭＣ０に対し下位ページ書き込みを実行する（Ｓ３２）。続いて、隣接するワード線ＷＬ１に沿った複数のメモリセルＭＣ１に下位ページ書き込みを行った後（Ｓ３３）、ワード線ＷＬ０に戻って、このワード線ＷＬ０に、ベリファイ電圧ＶＡ’’、ＶＢ””又はＶＣ’’よりも所定電圧大きい読み出し電圧を印加した読み出し動作を実行して閾値電圧分布Ａ’’、Ｂ’’、又はＣ’’の分布幅を判定し（Ｓ３４）、この判定結果に従ってステップアップ電圧ΔＶＰＧＭを決定する（Ｓ３５）。この決定されたステップアップ電圧ΔＶＰＧＭに従った中位ページデータ書き込み動作を、ワード線ＷＬ０に沿った複数のメモリセルＭＣ０に書き込みを実行する（Ｓ３６）。

次のステップでは、ワード線ＷＬ０からビット線ＢＬの方向に２つ離れたワード線ＷＬ２に対し下位ページ書き込みを行う（Ｓ３７）。
続いて、ワード線ＷＬ１に戻って、このワード線ＷＬ１における閾値電圧分布Ａ’’、Ｂ’’又はＣ’’の分布幅を判定し（Ｓ３８）、この判定結果に従ってステップアップ電圧ΔＶＰＧＭを決定する（Ｓ３９）。この決定されたステップアップ電圧ΔＶＰＧＭに従った中位ページ書き込み動作を、ワード線ＷＬ１に沿った複数のメモリセルＭＣ１に対し実行する（Ｓ４０）。
続いて、ワード線ＷＬ０に戻って、ワード線ＷＬ０における閾値電圧分布Ａ’、Ｂ’又はＣ’の分布幅を判定し（Ｓ４１）、この判定結果に従ってステップアップ電圧ΔＶＰＧＭを決定する（Ｓ４２）。この決定されたステップアップ電圧ΔＶＰＧＭに従った上位ページ書き込み動作を、ワード線ＷＬ０に沿った複数のメモリセルＭＣ０に対し実行する（Ｓ４３）。以下、図１１のステップＳ４４〜５０に示すように、他のメモリセルに対しても同様の手順を繰り返す。

［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上述の実施の形態では、図３に示すような中間分布ＬＭを書き込む書き込み動作が採用される場合に、中間分布ＬＭの分布幅を判定し、その判定結果に基づいてステップアップ電圧ΔＶＰＧＭを決定する。しかし、中間分布ＬＭの分布幅に限らず、消去動作がされてから最終的な閾値電圧分布が得られるまでの間に発生する何らかの閾値電圧分布の分布幅を判定し、その判定結果に従い、その後に行う書き込み動作のステップアップ電圧ΔＶＰＧＭを決定するものも、本発明の範囲に含まれ得る。
また例えば、上述の実施の形態では、直列に接続されたメモリセルの個数を３２個としたが、これは必ずしも３２個である必要は無い。例えば６４個でも良いし、１２８個でも良い。
また例えば、上述の実施の形態では、２ビット／セルの書き込みを例に用いたが、これは必ずしも２ビット／セルである必要は無い。例えば３ビット／セルでも良いし、４ビット／セルでも良い。
また例えば、上述の実施の形態では、電荷蓄積層としてフローティングゲート電極を例に用いたが、これは必ずしもフローティングゲート電極である必要は無い。例えば電荷トラップ性を有した絶縁体膜でも良い。

１・・・メモリセルアレイ、 ２・・・ロウデコーダ、 ２’・・・ワード線ドライバ、 ３・・・センスアンプ回路、 ３１・・・センスアンプ兼データラッチ、 ４・・・ビット線ドライバ、 ５・・・ソース線ドライバ、 ６・・・ウエルドライバ、 １０・・・制御回路。

Claims (5)

1. 複数の不揮発性メモリセルを直列接続してなるメモリストリングとその両端に接続された第１及び第２の選択ゲートトランジスタとを備えたＮＡＮＤセルユニットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイと、
   第１の方向に並ぶ前記メモリセルの制御ゲートを共通接続するワード線と、
   前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
   前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
   前記ビット線の電位又は電流を検知して前記メモリセルに保持されるデータを判定するセンスアンプ回路と、
   選択ワード線に書き込みパルス電圧を印加することにより前記選択ワード線に沿った１ページのメモリセルに対する書き込み動作を実行した後、前記１ページのメモリセルに対するデータ書き込みが完了したか否かを確認するベリファイ読み出し動作を実行し、前記ベリファイ読み出し動作の結果に従って所定のステップアップ電圧の分だけ前記書き込みパルス電圧を上昇させるステップアップ動作を実行し前記書き込み動作を再度行う制御回路と、
   を備え、
   前記制御回路は、前記メモリセルに対する書き込み動作の過程において生じる第１の閾値電圧分布の分布幅に従って、前記ステップアップ電圧の大きさを変更する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記第１の閾値電圧分布の書き込みに用いたベリファイ電圧よりも所定値だけ大きい電圧を用いて前記第１の閾値電圧分布を与えられたメモリセルに対する読み出し動作を行い、その読み出しデータに従って前記ステップアップ電圧の大きさを変更する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、一連の書き込み動作及びベリファイ読み出し動作の終了後に前記メモリセルに与えられる閾値電圧分布である最終閾値電圧分布とは別の、前記一連の書き込み動作及びベリファイ読み出し動作の過程においてのみ生じる中間分布の分布幅に従って、前記ステップアップ電圧の大きさを変更する
   ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
4. 読み出し動作の結果前記センスアンプ回路に保持された読み出しデータに基づいて、同時に読み出された前記複数の不揮発性メモリセルのうち、所定の閾値電圧に達したと判定される不揮発性メモリセルの数を判定するビットスキャン回路を備え、
   前記制御回路は、前記ビットスキャン回路での判定に従って前記第１の閾値電圧分布の分布幅を判定し、その判定結果に従って前記ステップアップ電圧の大きさを変更する
   ことを特徴とする請求項１乃至３記載のいずれかに記載の不揮発性半導体記憶装置。
5. 前記制御回路は、前記第１の閾値電圧分布の分布幅が広くなるほど、前記ステップアップ電圧の大きさを小さくすることを特徴とする請求項１乃至４記載のいずれかに記載の不揮発性半導体記憶装置。

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