JP2016513852A - 高速・低電力センス増幅器 - Google Patents

Abstract

未使用メモリアレイの中のビットラインを利用して別のメモリアレイの中の選択されたセルと比較するために基準値を供給する改良型センシング回路が開示される。およそ許容可能な閾値である漏れ電流を伴うビットラインを識別する自己診断を実行することができる回路も開示される。

Description

不揮発性メモリセルを読み取る改良型センス増幅器が開示される。

浮遊ゲートを使用して電荷を蓄積する不揮発性半導体メモリセル、及び半導体基板の中に形成されたかかる不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的には、かかる浮遊ゲートメモリセルは、スプリットゲート型、又はスタックゲート型となっている。

読み取り動作は通常、センス増幅器を使用して浮遊ゲートメモリセル上で実行される。この目的のためのセンス増幅器は、米国特許第５，３８６，１５８号（「第’１５８号特許」）に開示され、この米国特許は、あらゆる目的のため参照により本明細書に組み込まれる。第’１５８号特許は、既知の量の電気を引き込む参照セルの使用を開示する。第’１５８号特許は、参照セルによって引き込まれた電流を移すための電流ミラー、及び選択されたメモリセルによって引き込まれた電流を移すための別の電流ミラーに依存する。各電流ミラーにおける電流が次いで比較され、どちらの電流がより大きいかに基づいてメモリセルに記憶された値（例えば、０又は１）が決定されえる。

別のセンス増幅器は、米国特許第５，９１０，９１４号（「第’９１４号特許」）に開示され、この米国特許は、あらゆる目的のため参照により本明細書に組み込まれる。第’９１４号特許は、１ビットを超えるデータを記憶することができるマルチレベル浮遊ゲートメモリセル即ちＭＬＣのためのセンシング回路を開示する。この特許は、メモリセルに記憶された値（例えば、００、０１、１０、又は１１）を決定するために利用される複数の参照セルの使用を開示する。

更に当該技術分野において周知であるのは、メモリシステムが等しいサイズをもつ２つ（又は他の２の倍数の）メモリアレイを備える対称なメモリバンクのペアである。２つのバンクのうち一方だけが特定の時点に読み取られる、又は、書き込まれる。従来技術において、別個の参照セル回路が、典型的には、読み取られたメモリセルと比較するために使用され、この比較がメモリセルの値を決定するために使用される。この従来技術のシステムは、システムの寄生容量の変化によって悪影響を受ける可能性がある。

必要とされるのは、従来技術の場合より信頼性の高い方式で基準値を供給するために未使用メモリアレイの中のビットラインを使用するように改良設計されたセンシング回路である。

従来技術における別の課題は、１つ以上のトランジスタの中の欠陥によって著しい漏れ電流が引き起こされた場合、メモリシステムが不正確な値を供給する可能性があることである。

必要とされるのは、許容可能な閾値を超える漏れ電流を伴うメモリシステム内のビットラインを識別するために自己診断動作を実行できるメモリシステムである。

上記課題及び必要性は、一方のバンクの中に記憶されたビットをワードラインがアサート停止されたもう一方のバンクの中の同じビットラインにアクセスすることにより発生されたビットと比較するセンス回路の使用を通して取り組まれ、このもう一方のバンクの中の同じビットラインは、記憶されたビットの値を決定する際にこのセンス回路によって用いられる基準値を供給するものである。このアプローチにおいて、基準値を供給するために使用されたビットラインは、典型的には、読み取りアドレスが変化するのにつれて、各読取り動作と共に変化する。このことは、別個の参照セル回路の必要性を取り除く。

別の実施形態において、上記課題及び必要性は、別のメモリアレイの中の選択されたセルと比較するための基準値を供給するために未使用メモリアレイの中の固定されたビットラインを利用することにより取り組まれる。

別の実施形態において、およそ許容可能な閾値である漏れ電流を伴うビットラインを識別する自己診断を実行することができる回路が開示される。

メモリアレイ及び改良型センシング回路の実施形態を表す図である。 メモリアレイ及び改良型センシング回路の別の実施形態を表す図である。 １ビット用のセンス回路の実施形態を表す図である。 許容できない漏れ電流を伴うビットラインを識別する自己診断回路を含んでいるセンス回路の実施形態を表す図である。

ここで図１を参照して実施形態が説明される。メモリセル１００は、典型的には、浮遊ゲートメモリセルの相等しいメモリアレイであるアレイ３０及びアレイ４０を備える。アドレスライン８０は、読み取り動作又は書き込み動作が適用されるメモリロケーションのアドレス信号を伝送する。アドレスデコーダ１０及びアドレスデコーダ２０は、データのワードが正しいロケーションから読み取られるように、又は、データのワードが正しいロケーションに書き込まれるように、アドレスライン８０で伝送されたアドレスをデコードし、アレイ３０又はアレイ４０の中の適切なワードライン及びビットラインをアクティブにする。この動作の一環として、アドレスデコーダ１０は、ビットラインマルチプレクサ５０を制御し、アドレスデコーダ２０は、ビットラインマルチプレクサ６０を制御する。

例として、アレイ３０の中の特定アドレスの読み取り動作中に、適切なワードラインＸ及びビットラインＹがアレイ３０の中でアクティブにされるものであり、ビットラインマルチプレクサ５０は、コンパレータ７０への入力として、アレイ３０の中のこのロケーションからのワード９５を出力するものである。同時に、アレイ４０に対する全てのワードラインは、読み取り動作がアレイ４０に関与しないので、オフである。アレイ３０の中でアクティブにされた同じビットラインＹがアレイ４０の中でアクティブにされ、ビットラインマルチプレクサ６０は、コンパレータ７０への入力として、ビットラインＹからのワード９６を出力する。どのワードラインもアレイ４０に対してアクティブにされなかったので、ワード９６は、アレイ４０の中に記憶されたデータを構成するのではなく、ビットラインマルチプレクサ６０の内部に蓄積されたプリチャージ電圧を表現するであろう。この電圧は、コンパレータ７０によって基準電圧として使用される。コンパレータ７０は、ワード９５とワード９６とを比較するものである。当業者は、ワード９５が１つ以上のビットを備え、ワード９６が１つ以上のビットを備えることを理解するであろう。コンパレータ７０は、ワード９５の内部及びワード９６の内部のビット毎にコンパレータ回路を備える。即ち、ワード９５及びワード９６がそれぞれ８ビットである場合、コンパレータ７０は、８個のコンパレータ回路を備えるものであり、各コンパレータ回路は、ワード９５からの１ビットをワード９６の内部の同じロケーションにある１ビットと比較するものである。出力ライン９０は、各ビットペアの比較の結果を含む。

ワード９５の内部のビットがワード９６の中の対応するビットより高くなる場合、「０」であると解釈され、出力ライン９０は、このロケーションに「０」を含むであろう。ワード９５の内部のビットがワード９６の中の対応するビット以下である場合、「１」であると解釈され、出力ライン９０は、このロケーションに「１」を含むであろう。

当業者は、図１の実施形態は、一般に各読み取り動作に伴って変化する現在アドレスのビットラインが変化する都度、ビットラインマルチプレクサ５０及びビットラインマルチプレクサ６０によるスイッチング動作を必要とすることを理解するであろう。

ここで図２を参照して別の実施形態が説明される。図１と同じ構造体のうち多くが使用され、図１の場合と同一の符号が付されている場合、かさねて説明されない。アドレスデコーダ１１０及びアドレスデコーダ１２０は、それぞれ、アドレスデコーダ１０及びアドレスデコーダ２０の変更版である。具体的には、読み取り動作中に、読み取られていないアレイに関連付けられたアドレスデコーダは、このアレイの内部で固定したビットラインをアクティブにするものである。前述と同じ例において、ビットラインマルチプレクサ５０は、それでもなお、ワードラインＸ及びビットラインＹから（読み取ることが望まれるアドレスにあるワードである）ワード９５を出力し、ビットラインマルチプレクサは、今度は、ビットラインＺからのワード９７を出力し、どのロケーションからデータがアレイ３０から読み取られるときでもこのように出力するであろう。どのワードラインもアレイ４０に対してアクティブにされなかったので、ワード９６は、アレイ４０の中に記憶されたデータを構成するのではなく、ビットラインマルチプレクサ６０の内部に蓄積されたプリチャージ電圧を表現するであろう。同様に、データがアレイ４０の中のいずれのロケーションから読み取られるときでも、ビットラインマルチプレクサ５０は、ビットラインＺからのワードを出力するであろう。即ち、同じビットラインロケーションが各々の比較のため使用され、このことは、図１の実施形態において被っていたであろうスイッチング動作及び関連した電力消費を取り除く。

ビットラインＺは、アレイ３０若しくはアレイ４０の中のいずれの現実のメモリロケーションとも決して一緒に使用されることがない「ダミー」ラインとすることができる、又は、アレイ３０若しくはアレイ４０の中の現実のメモリロケーションと一緒に使用されるビットラインとすることができる。図１の実施形態と同様に、メモリシステム２００は、ワード９５とワード９６とを比較するためにコンパレータ７０を使用し、結果として生じる出力が出力ライン９０に現れる。

図１及び２のコンパレータ７０は、図３を参照して説明されない。図３は、１ビットに関してコンパレータ７０を表している。この回路は、他のビットのため繰り返され得ることがわかる。図３は、本例においてはアレイ３０の中のセルとすることができる読み取り動作のため選択されたセル３３０を選択するために適切なワードライン及びビットラインがアクティブにされていることを仮定している。選択されたセル３４０は、アレイ３０の中の選択されたセル３１０と同じワードライン及びビットラインに対応するアレイ４０の中のセルである。

ＰＭＯＳトランジスタ２１０は、参照セル（図示せず）のための電流ミラーであるので、参照セルの中に存在する電流を移す。ＰＭＯＳトランジスタ２３０は、ＰＭＯＳトランジスタ２１０のためのカスケードデバイスである。ＰＭＯＳトランジスタ２１０のソース及びＰＭＯＳトランジスタ２２０のソースは各々が、電圧源であるＶＤＤに接続されている。本実施形態において、ＶＤＤは、１．８ボルトの電圧を発生させるが、当業者は、ＶＤＤが他の電圧を発生させることができることを理解するであろう。ＰＭＯＳトランジスタ２１０のドレインは、ＰＭＯＳトランジスタ２３０のソースにつながる。

ＰＭＯＳトランジスタ２２０とＰＭＯＳトランジスタ２４０とは、一体となって、ＰＭＯＳトランジスタ２１０及びＰＭＯＳトランジスタ２３０との寄生負荷バランシングを行うために役立つ「ダミー」デバイスを形成する。

選択されたセル３３０は、読み取られるべきメモリアレイ３０の内部のセルである。選択されたセル３４０は、図１及び図２に関して前述されたとおり、同様に「読み取られる」メモリアレイ４０の内部のセルである。ＰＭＯＳトランジスタ２１０と選択されたセル３３０との間の電流の差は、選択されたセル３３０の中に記憶された値に依存して、変化する、又は、ノード３２０を放電するものである。しかしながら、ノード３１０は、変化しないままであり、その結果、信頼できる基準点としての役目を果たすものである。

ＰＭＯＳトランジスタ２５０及びＰＭＯＳトランジスタ２６０は、アドレス遷移検出（ＡＴＤ）信号の相補信号であるＡＴＤｂ信号によって制御される。ＡＴＤ信号は、読み取りサイクルの開始時にアサートされ、読み取り動作のための新しいアドレスをラッチするために（他の場所で）使用され得る。このようにして、ＰＭＯＳトランジスタ２５０及びＰＭＯＳトランジスタ２６０は、読み取り動作の開始時にオンにされる。ＰＭＯＳトランジスタ２５０のソース及びＰＭＯＳトランジスタ２６０のソースは、プリチャージ動作中に使用される電圧であるＶＢＬに接続されている。本実施形態において、ＶＢＬは、０．５〜１．０ボルトの範囲内にある電圧を発生させるが、当業者は、他の電圧がＶＢＬのため使用され得ることを理解するであろう。ノード３１０及びノード３２０は、ＰＭＯＳトランジスタ２５０及びＰＭＯＳトランジスタ２６０がオンにされているとき、読み取り動作の開始時にプリチャージされる。この時間中に、ＰＭＯＳトランジスタ２８０及びＮＭＯＳトランジスタ２７０は、これらのゲートがそれぞれＡＴＤｂ信号及びＡＴＤ信号によって制御されるのにつれてさらにオンにされ、このことは、ＰＭＯＳトランジスタ２８０及びＮＭＯＳトランジスタ２７０を通してノード３２０とノード３１０とを接続するであろう。

ＰＭＯＳトランジスタ２５０及びＰＭＯＳトランジスタ２６０がオフにされるとき、ノード３２０及びノード３２０は、プリチャージ電圧を保持するものであり、ノード３２０の寄生容量及びノード３２０の寄生容量は、このプリチャージ電圧を持続するものである。ＰＭＯＳトランジスタ２５０及びＰＭＯＳトランジスタ２６０がオフにされた後、ＰＭＯＳトランジスタ２１０及びＰＭＯＳトランジスタ２２０は、オンにされる。選択されたセル３３０が「０」を記憶している場合、ノード３２０における電圧は、プリチャージ電圧からおよそ０ボルトの電圧まで減少するであろう。選択されたセル３３０が「１」を記憶している場合、ノード３２０における電圧は、プリチャージ電圧からおよそＶＤＤの電圧まで増加するであろう。

ノード３２０及びノード３１０は、コンパレータ２９０への入力である。ノード３１０がノード３２０以上である場合、コンパレータ２９０は、選択されたセル３３０が「１」を記憶しているという意味に解釈され得る「０」を出力するであろう。ノード３１０がノード３２０未満である場合、コンパレータ２９０は、選択されたセル３３０が「０」を記憶しているという意味に解釈され得る「１」を出力するであろう。

このようにして、図２及び図３のシステムは、選択されたセル３３０に記憶されたビットを決定するセンシング回路である。選択された電圧／電流と同じデバイスを使用することにより利益が得られる（この場合、ＰＭＯＳトランジスタ２４０及びノード３３０と、同じビットラインの中にある他のセルに対する同一の構造体）。このシステムは、従来技術のシステムのようにビットラインクランプ回路を使用しないので、付加的な電力が従来技術のシステムより更に節約される。

図２及び図３のシステムは、耐ノイズ性という更なる利益がある。アレイ３０及び４０は、対称であり、図３のセンシング回路は、対称であるので、コモンノイズはどれでも最小限に抑えられるであろう。

別の実施形態が図４に表されている。図４のシステムは、図３の構成要素を含み、これらの構成要素は、図３のように符号が付けられ、図３の場合と同じ動作を実行する。図４のシステムは、許容できない漏れのレベルを表示するビットラインを識別するために使用され得るいくつかの付加的な構成要素を更に含む。

自己診断は、製造中に、又は、現場における動作中に実行され得る。このモードにおいて、全てのメモリセルが消去され、全てのワードラインが無効にされる。各アレイの中の１本のビットラインが同時に選択され、図４の回路は、１本ずつの選択されたビットラインの中の１つの選択されたセルを診断するために使用される。同一の回路が選択されたビットラインの内部の１つおきのビットのため使用され得ることが理解されるであろう。

図４の回路において、ＰＭＯＳトランジスタ３５０は、オンにされ、ノード３１０にＤＣバイアスを与える。ＰＭＯＳトランジスタのソースは、ＶＤＤに接続され、これのドレインは、ノード３１０につながる。ＰＭＯＳトランジスタ３６０は、ＩＲＥＦ２と呼ばれる基準電流を供給する。ＰＭＯＳトランジスタ３６０のパラメータは、ＩＲＥＦがビットラインの内部のビットに対する漏れ電流として許容可能な電流の最大レベルに等しくなるように選ばれる。全てのメモリセルが消去されているので、選択されたセル３３０は、「０」を記憶し、ＰＭＯＳトランジスタは、オンにされるであろう。

ＰＭＯＳトランジスタ３６０によって供給されたＤＣバイアス電流は、選択されたビットラインのための漏れ電流の最大許容可能レベルに設定され得るレベルＩＲＥＦに設定される。選択されたビットラインの現実の漏れは、電流ＩＬＥＡＫである。選択されたビットラインの中に漏れがない場合、ＩＬＥＡＫは、０アンペアとなるであろう。自己診断モード中に、ＰＭＯＳトランジスタ２１０及びＰＭＯＳトランジスタ２３０は、オフにされる。ＩＲＥＦとＩＬＥＡＫとの間の電流の差は、ノード３２０を充電又は放電するであろう。

ＩＬＥＡＫ＞ＩＲＥＦである場合、ノード３２０は、放電するものであり、コンパレータ２９０は、その後に、許容できない量の漏れ電流の存在を指示する「１」を出力３００で出力するものである。コントローラ５００は、場合によっては、特定のビットラインを使用不可ビットラインとして記録するように構成され、その後、コントローラ４００は、動作中に、このビットラインを冗長ビットラインのような別のビットラインで置き換えるであろう。

ＩＬＥＡＫ＜ＩＲＥＦである場合、ノード３３０は、充電するものであり、コンパレータ２９０は、許容可能な量の漏れ電流の存在を指示する「０」を出力３００で出力するものである。コントローラ４００は、場合によっては、特定のビットラインを使用可能ビットラインとして記録するように構成されている。

このような方式で、メモリアレイの内部のあらゆるビットラインが診断され得るものであり、許容できないレベルの漏れを伴うビットラインは、識別され、その後に回避され得る。

本明細書における本発明に対する言及は、いかなる請求項も又は請求項の用語も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (20)

1. メモリデバイスにおいて用いられるセンシング回路であって、
   ワードライン及び第１のビットラインに対応する選択されたメモリセルを備える第１のメモリセルのアレイと、
   第２のビットラインに対応する複数のメモリセルを備える第２のメモリセルのアレイと、
   前記複数のメモリセルに関連付けられたプリチャージ回路と、第１の入力及び第２の入力と出力とを含むコンパレータとを備えるセンシング回路と、
   を備え、
   前記第１の入力は、前記選択されたメモリセルの中に記憶された値によって決定され、前記第２の入力は、前記第２のプレチャージ回路によって決定され、前記コンパレータの前記出力は、前記選択されたメモリセルの中に記憶された前記値を指示する、センシング回路。
2. 前記第１のアレイと前記第２のアレイとは、対称である、請求項１に記載の回路。
3. 前記プレチャージ回路は、値を記憶する寄生容量を備える、請求項１に記載の回路。
4. メモリデバイスにおいて用いられるセンシング回路であって、
   ワードライン及び第１のビットラインに対応する選択されたメモリセルを備える第１のメモリセルのアレイと、
   前記第１のビットラインに対応する複数のメモリセルを備える第２のメモリセルのアレイと、
   前記複数のメモリセルに関連付けられたプリチャージ回路と、第１の入力及び第２の入力と出力とを含むコンパレータとを備えるセンシング回路と、
   を備え、
   前記第１の入力は、前記選択されたメモリセルの中に記憶された値によって決定され、前記第２の入力は、前記プレチャージ回路によって決定され、前記コンパレータの前記出力は、前記選択されたメモリセルの中に記憶された前記値を指示する、センシング回路。
5. 前記第１のアレイと前記第２のアレイとは、対称である、請求項４に記載の回路。
6. 前記プレチャージ回路は、値を記憶する寄生容量を備える、請求項４に記載の回路。
7. 選択されたメモリセルを読み取る方法であって、
   前記選択されたメモリセルを読み取るためにメモリセルの第１のアレイの中のワードライン及び第１のビットラインをアクティブにすることと、
   第２のメモリセルのアレイの中の第２のビットラインをアクティブにすることと、
   プレチャージ電圧を前記第２のビットラインに関連付けられた第１のノードに印加することと、
   前記選択されたメモリセルの中に記憶されたビット値に応答して電圧を第２のノードに発生させることと、
   前記選択されたメモリセルの中に記憶された前記ビット値を決定するために前記第１のノードの電圧と前記第２のノードの電圧とを比較することと、
   を含む方法。
8. 前記第１のアレイと前記第２のアレイとは、対称である、請求項７に記載の方法。
9. 前記プレチャージ回路は、値を記憶する寄生容量を備える、請求項７に記載の方法。
10. メモリシステムにおいてビットラインに関連付けられた漏れ電流を検出するシステムであって、
    基準電流を発生させる第１の回路と、
    前記ビットラインに関連付けられた前記漏れ電流を発生させる第２の回路と、
    前記第１の回路及び前記第２の回路に連結された第１のノードと、
    定電圧を出す第２のノードと、
    入力として前記第１のノード及び入力として前記第２のノードを備えるコンパレータと、
    を備え、前記コンパレータの出力は、前記漏れ電流が前記基準電流を超えるか否かを指示する、システム。
11. 前記基準電流は、前記ビットラインに対する許容可能な漏れ電流のレベルである、請求項１０に記載のシステム。
12. コントローラを更に備える、請求項１０に記載のメモリシステム。
13. 前記コントローラは、前記ビットラインの識別子を記憶するように構成されている、請求項１２に記載のメモリシステム。
14. メモリシステムにおいてビットラインに関連付けられた漏れ電流を検出する方法であって、
    第１のノードで基準電流を発生させることと、
    前記第１のノードで前記ビットラインに関連付けられた漏れ電流を発生させることと、
    第２のノードで定電圧を発生させることと、
    前記第１のノードの電圧と前記第２のノードの電圧とを比較し、前記漏れ電流が前記基準電流を超えるか否かを指示する出力電圧を発生させることと、
    を含む方法。
15. 前記基準電流は、前記ビットラインに対する許容可能な漏れ電流のレベルである、請求項１４に記載の方法。
16. 前記ビットラインを更に識別する、請求項１５に記載の方法。
17. 前記ビットラインの識別子をコントローラの中に記憶することを更に含む、請求項１６に記載の方法。
18. 前記メモリシステムの動作中に前記ビットラインの代わりに第２のビットラインを用いることを更に含む、請求項１６に記載の方法。
19. 前記メモリシステムは、第１のメモリセルのアレイ及び第２のメモリセルのアレイを備える、請求項１４に記載の方法。
20. 前記ビットラインは、前記第１のメモリセルのアレイの内部にある、請求項１４に記載の方法。

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