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KR100673901B1 - 저전압용 반도체 메모리 장치 - Google Patents

저전압용 반도체 메모리 장치 Download PDF

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KR100673901B1
KR100673901B1 KR1020050008131A KR20050008131A KR100673901B1 KR 100673901 B1 KR100673901 B1 KR 100673901B1 KR 1020050008131 A KR1020050008131 A KR 1020050008131A KR 20050008131 A KR20050008131 A KR 20050008131A KR 100673901 B1 KR100673901 B1 KR 100673901B1
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Abstract

본 발명은 구동전압이 저전압인 경우에도 고전압을 사용하지 않으면서도 동작속도의 저하가 없는 반도체 메모리 장치를 제공하고, 셀어레이의 단위셀에서 발생하는 누설전류를 줄여 리프레쉬 특성을 향상시킨 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하는 제1 셀어레이; 및 상기 단위셀에 저장된 데이터 신호를 감지 증폭하기 위한 센스앰프를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 센스앰프, 레퍼런스셀 블럭, 플로팅, 피모스트랜지스터.

Description

저전압용 반도체 메모리 장치{SEMICONDUCTOR DEVICE FOR LOW VOLTAGE}
도1은 통상적인 반도체 메모리장치의 블럭구성도.
도2은 종래기술에 의해 반도체 메모리 장치의 셀어레이를 나타내는 블럭구성도.
도3은 종래기술에 의해 센스앰프와 셀어레이간의 연결관계를 나타내는 블럭구성도로서, 특히 쉐어드 비트라인 센스앰프 구조를 나타내는 블럭구성도.
도4는 도2에 도시된 센스앰프부의 일예를 나타내는 블럭구성도.
도5는 종래기술에 의해 반도체 메모리 장치의 동작을 나타내는 파형도.
도6은 종래기술에 의한 반도체 메모리 장치의 문제점을 나타내기 위한 단면도.
도7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.
도8은 도7에 도시된 반도체 메모리 장치를 나타내는 회로도로서, 특히 레퍼런스셀 블럭을 자세히 나타내는 회로도.
도9는 도7에 도시된 센스앰프부를 나타내는 회로도.
도10과 도11은 도7 내지 도9에 도시된 반도체 메모리 장치의 동작을 나타내 는 파형도.
도12 내지 도14는 오픈 비트라인 구조일 때에 본 발명을 적용한 반도체 메모리 장치의 블럭구성도와 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
TC1,TC2 : 단위셀용 모스트랜지스터
Cap1,Cap2 : 단위셀용 캐패시터
TS1 ~ TS4 : 센스앰프용 모스트랜지스터
TO1, TO2 : 데이터 출력용 모스트랜지스터
TBH1,TBH2, TBL1,TBL2 : 연결용 모스트랜지스터
TSB1 ~ TSB4 : 보조앰프용 모스트랜지스터
TP1, TP2 : 프리차지용 모스트랜지스터
Top_PM1 ~ Top_PM3, Bot_PM1 ~ Bot_PM3 : 레퍼런스용 모스트랜지스터
Top_RC, Bot_RC : 레퍼런스용 캐패시터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 전원전압이 낮을 때 효율적으로 동작하기 위한 반도체 메모리 장치에 관한 것이다.
도1은 통상적인 반도체 메모리장치의 블럭구성도이다.
도1을 참조하여 살펴보면, 통상적인 메모리 장치는 로우어드레스를 입력받아 디코딩하여 출력하는 로우어드레스 입력부(20)와, 컬럼어드레스를 입력받아 디코딩하여 출력하는 컬럼어드레스 입력부(30)와, 다수개의 단위셀로 구성된 셀어레이(Cell array)(110,120,130,140)를 다수 구비하여 로우어드레스 입력부(20)와 컬럼어드레스 입력부(30)에서 출력되는 신호에 해당되는 데이터를 출력하는 셀영역(100)과, 셀영역(100)에서 출력되는 데이터를 외부로 출력하거나, 외부에서 입력된 데이터를 셀영역으로 전달하기 위한 데이터 입출력부(40)를 구비한다.
셀영역(100)은 셀어레이(110,120,130,140)에서 출력되는 데이터신호를 증폭하여 데이터 출력부(40)로 출력하기 위한 센스앰프부(150,160)를 구비하고 있다.
또한, 셀영역의 각 셀어레이(110,120,130,140)는 다수의 단위셀을 각각 구비하고 있다.
센스앰프부(150,160)는 메모리 장치가 리드 동작시에는 전술한 바와 같이 셀어레이에 전달되는 데이터신호를 감지증폭하여 데이터 입출력부(40)로 출력하고, 메모리 장치가 라이트동작시에는 데이터 입출력부(40)에서 전달된 데이터를 래치하고 셀어레이로 전달하는 역활을 하게 된다.
도2은 종래기술에 의해 반도체 메모리 장치를 나타내는 블럭도로서, 특히 셀어레이를 나타내는 블럭구성도이다.
도2를 참조하여 살펴보면, 반도체 메모리 장치의 셀어레이는 다수의 워드라인(WL0, WL1, WL2, ...)과 다수의 비트라인(BL,/BL)이 교차하면서 구비되며, 교차 되는 지점마다 하나의 단위셀이 구비된다.
하나의 단위셀(CELL1)은 스위치 역할을 하는 모스트랜지스터(예를 들어 M0)와 데이터를 저장하기 위한 캐패시터(예를 들어 C0)로 구성되는데, 단위셀을 구성하는 모스트랜지스터(M0)는 게이트가 워드라인(WL0)과 접속되며, 일측은 비트라인(BL)에 타측은 캐패시터(C0)에 접속되며, 캐패시터(C0)는 일측이 모스트랜지스터(M0)의 타측에 접속되며, 타측은 플레이트 전압(PL)을 인가받게 된다.
이웃한 워드라인(WL0,WL1)에 접속되는 두개의 단위셀(CELL1,CELL2)은 짝을 이루며 하나의 비트라인(BL)에 공통으로 연결되도록 되어 있으며, 두 비트라인바(BL,/BL)은 셀어레이의 일측에 구비되는 센스앰프부(150)의 센스앰프(152a)에 접속되도록 되어 있다.
도3은 종래기술에 의해 센스앰프와 셀어레이간의 연결관계를 나타내는 블럭구성도로서, 특히 쉐어드(Shared) 비트라인 센스앰프 구조를 나타내는 블럭구성도이다.
도3을 참조하여 살펴보면, 셀영역(100)에는 다수의 셀어레이(100,130,180)에는 구비된 단위셀의 데이터를 감지증폭하기 위한 센스앰프를 구비한 센스앰프부(150,170)가 셀어레이의 사이사이에 구비되어 있다.
센스앰프부(150)에는 다수의 센스앰프가 구비되는데, 하나의 셀어레이에 접속된 트라인쌍의 갯수에 대응하는 수만큼의 센스앰프가 구비되어야 한다.
쉐어드 비트라인 센스앰프 구조인 경우에는 회로의 면적을 줄이기 위해 사용하는 두개의 셀어레이당 하나의 센스앰프부를 공유하기 때문에, 두개의 비트라인 쌍마다 하나의 센스앰프가 구비되면 된다.
쉐어드 비트라인 센스앰프 구조인 경우 2개의 셀어레이(110,130)) 당 하나의 센스앰프부(150)를 구비하고, 적절한 연결신호(BISH, BISL)에 따라 센스앰프부와 셀 어레이(110,130)를 연결 또는 분리시키고 있다.
예컨대, 제1 연결신호(BISH)에 활성화되면, 제1 연결부(151)가 인에이블되어 센스앰프부(150)과 셀어레이0(110)가 연결되고, 제2 연결신호(BISL)가 활성화되면, 제2 연결부(153)가 인에이블되어 센스앰프부(150)와 셀어레이1(130)가 연결된다.
센스앰프부(150)에는 연결부와 센스앰프외에도 프리차지부와 데이터출력부등이 구비되는데, 도4에 자세하게 도시하였다.
도4는 도2에 도시된 센스앰프부의 일예를 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 센스앰프부(150)는 센스앰프 전원공급신호(SAP,SAN)에 의해 동작하여, 비트라인쌍(BL, /BL)의 신호 차이를 증폭하기 위한 센스앰프(152a)와, 센스앰프(152a)가 동작하지 않을 때에 출력되는 프리차지신호(BLEQ)에 인에이블되어 비트라인 프리차지 전압(VBLP)으로 비트라인쌍(BL,/BL)을 프리차지하기 위한 프리차지부(155a)와, 프리차지신호(BLEQ)에 응답하여 셀어레이0(110)에 연결된 두 비트라인(BL,/BL)의 전압레벨을 같게 하기 위한 제1 이퀄라이제이션부(154a)와, 프리차지신호(BLEQ)에 응답하여 셀어레이1(130)에 연결된 비트라인쌍(BL,/BL)의 전압레벨을 같게 하기 위한 제2 이퀄라이제이션부(157a)와, 칼럼어드레스에 의해 생성되는 컬럼제어신호(YI)에 의해 센스앰프(152a)에 의해 증폭된 데이터신호를 데이터 라인(LDB, LDBB)을 통해 외부로 출력하기 위한 데이터출력부 (156a)로 구성된다.
또한, 전술한 바와 같이 센스앰프부(150)는 센스앰프(155a)를 셀어레이0 또는 셀어레이1과 연결 또는 분리시키기 위한 제1 및 제2 연결부(151a,153a)를 구비한다.
도5는 도1 내지 도4에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 계속해서 도1 내지 도4를 참조하여 종래기술에 의한 반도체 메모리 장치의 동작을 자세히 살펴본다.
반도체 메모리 장치는 데이터를 리드하는 동작을 프리차지구간(Precharge), 리드명령어구간(Read), 센싱구간(Sense), 재저장구간(Restore)으로 나누어서 동작한다.
또한 데이터를 라이트하는 동작도 전술한 리드하는 동작과 전체적인 구성은 같으며, 리드명령어구간 대신에 라이트명령어구간이 있으며, 데이터가 외부로 출력되는 대신에 외부에서 입력된 데이터가 센스앰프에 래치되는 동작이 다를 뿐이다. 이하에서는 먼저 리드에 관한 동작을 자세히 살펴본다.
또한 이하의 설명에서 캐패시터에 전하가 충전되어 데이터 1이 저장되어 있는 것으로 가정하며, 데이터 리드 동작시 제1 연결부(151a)가 인에이블되고 제2 연결부(153a)는 디스에이블되어 센스앰프부(150)는 셀어레이0(110)에 연결되는 것으로 가정한다.
프리차지 구간(Precharge)동안에는 두 비트라인쌍(BL,/BL)은 프리차지 전압이 인가되어 있는 상태이며 모든 워드라인은 비활성화되어 있는 상태이다. 프리차 지 전압은 보편적으로 1/2 코어전압(Vcore/2 =VBLP)을 사용한다.
이 구간에서는 프리차지신호(BLEQ)가 하이레벨로 인에이블되어 제1 및 제2 이퀄라이제이션부(154a, 157a)와 프리차지부(155a)가 인에이블되어 두 비트라인쌍의 전압레벨은 1/2 코어전압(Vcore)을 유지한다. 이 때 제1 및 제2 연결부(151a,153a)는 인에이블되어 있는 상태이다.
도5의 파형 SN은 단위셀의 캐패시터에 인가되는 전압레벨로서, 데이터 1을 저장하고 있는 경우를 나타냈기 때문에 코어전압(Vcore) 레벨을 나타낸다.
이어서 리드명령어가 입력되어 실행되는 리드명령어 구간(Read)에서는 제1 연결부(151a)는 인에이블상태를 유지하고 제2 연결부(153a)는 디스에이블 상태가 되어 비트라인 센스앰프부(150)는 일측에 구비되는 셀어레이0(110)와 연결되고, 타측에 구비되는 셀어레이1(130)과는 분리된다.
워드라인(WL)은 고전압에 의해 활성화되어 재저장 구간(Restore)까지 유지된다. 이 때 워드라인에는 전원전압보다 높은 고전압(Vpp)이 인가되는 이유는 단위셀을 구성하는 앤모스트랜지스터의 문턱전압 만큼 캐패시터에 저장된 데이터 '1'이 비트라인으로 전달되면서 발생하는 손실을 줄이기 위해서이다.
반도체 메모리 장치의 전원전압이 낮아지는 반면, 동작속도는 더 고속으로 동작되도록 요구되는데, 반도체 메모리 장치의 셀영역에 공급되는 코어전압(Vcore)보다 더 높은 고전압(Vpp)을 생성하여 워드라인(WL)의 활성화에 사용함으로서, 고속으로 워드라인을 활성화시킬 수 있게 된다.
워드라인(WL)이 활성화되면, 대응하는 단위셀의 모스트랜지스터가 턴온되어 캐패시터에 저장된 데이터가 비트라인(BL)에 인가된다.
따라서 1/2 코어전압(Vcore)으로 프리차지되어 있던 비트라인(BL)의 전압이 일정부분 상승하게 되는데, 이 때 캐패시터에 코어전압레벨로 충전되어 있었다 하더라도 비트라인(BL)의 기생캐패시턴스(Cb)에 비해 단위셀의 캐패시터가 가지는 캐패시턴스(Cc)가 매우 작아서 비트라인의 전압을 코어전압까지 상승시키지 못하고, 1/2 코어전압에서 일정전압(ΔV) 만큼만 상승시키게 된다.
도5에서 단위셀 캐패시터에 인가되는 전압레벨과 비트라인(BL)에 인가되는 전압레벨이 리드명령어 구간(Read)에서 1/2 코어전압에서 일정전압(ΔV)만큼만 상승한 것을 알 수 있다.
한편, 비트라인에는 어떠한 추가적인 전하도 공급되지 않아서 1/2 코어전압(Vcore)을 유지하게 된다.
이어서 센싱구간(Sense)에서 비트라인 센스앰프(152a)에 프리차지 구간동안 1/2 코어전압(Vcore)을 유지하던 제1 및 제2 구동전압(SAP,SAN)이 각각 코어전압과 접지전압으로 공급되고, 그로 인해 비트라인 센스앰프(152a)는 두 비트라인(BL,/BL)의 전압차이를 감지하고, 증폭하여 두 비트라인(BL,/BL)에서 상대적으로 전압레벨이 높은 쪽은 코어전압(Vcore)으로 증폭하고, 상대적으로 전압레벨이 낮은 쪽은 접지전압으로 증폭한다.
여기서는 비트라인(BL)이 비트라인바(/BL)보다 높은 전압레벨을 유지하기 때문에 감지증폭이 끝나면 비트라인(BL)은 코어전압(Vcore)으로 비트라인바(/BL)는 접지전압으로 된다.
이어서 재저장구간(Restore)에서는 리드 구간에서 비트라인의 전압레벨을 1/2 코어전압(Vcore)에서 상승시키기 위해 단위셀의 캐패시터에 저장된 데이터용 전하가 방전되었던 것을 재충전하게 된다. 재충전이 완료나면 워드라인은 다시 비활성화된다.
이어서 다시 프리차지구간으로 되어 센스앰프로 공급되던 제1 및 제2 구동전압(SAP,SAN)이 1/2 코어전압으로 유지되고, 프리차지 신호(BLEQ)가 활성화되어 입력되어 제1 및 제2 이퀄라이제이션부(154a,157a)와 프리차지부(155a)가 활성화되어 프리차지 전압(VBLP)이 비트라인쌍(BL,/BL)에 공급된다. 이 때 제1 및 제2 연결부(151a,153a)가 활성화되어 센스앰프부(150)는 일측과 타측에 구비된 셀어레이0,1(110,130)와 모두 연결된다.
기술이 점점 더 발달하면서, 메모리 장치를 구동하는 전원전압의 레벨은 점차 작아져 왔다. 그러나, 전원전압의 크기가 줄어들더라도 메모리 장치의 동작속도는 유지되거나 오히려 더 고속으로 움직이도록 요구받게 된다.
전술한 바와 같이 종래기술에 의한 메모리 장치에 전원전압을 이용하여 전원전압보다는 낮은 레벨의 코어전압(Vcore)과 코어전압(Vcore) 보다는 높은 레벨의 고전압을 내부적으로 생성시켜 적절하게 사용하고 있다.
지금까지는 전원전압을 적당히 줄이더라도 별다른 방법을 사용하지 않고, 메모리 장치의 공정기술을 더 줄이는 것만으로도 요구되는 동작속도를 확보할 수 있었다.
예를 들면, 3.3V에서 2.5V 또는 더 이하로 전원전압을 줄인다 하더라도 제조공정 기술을 500nm 에서 100nm까지 점차적으로 줄이게 되는 과정에서 요구되는 동작속도를 만족시킬 수 있었던 것이다. 즉, 공정기술을 줄이게 되면, 제조되는 트랜지스터의 소비전력이 이전보다 줄며, 같은 전압을 공급하게 되면 이전보다 고속으로 동작시킬 수 있기 때문이다.
그러나, 100nm이하에서는 공정기술을 예전과 같이 줄이는 것이 매우 어렵게 된다.
또한, 요구되는 전원전압은 더 낮아져 2.0V 이하 1.5V 까지 심지어는 1.0V까지 낮아지고 있는 상황에서는 공정기술을 줄이는 것만으로 요구되는 동작속도를 이전과 같이 유지하는 것이 매우 어렵게 되고 있다.
또한, 메모리 장치에 입력되는 전원전압의 레벨이 일정한 레벨이하로 작아지게 되면, 메모리 장치를 이루고 있는 모스트랜지스터의 동작 마진이 매우 작아서 요구되는 동작속도에 맞게 동작되지도 않을 뿐더러, 안정적으로 동작하는 것도 신뢰할 수 없게 된다.
기본적으로 모스트랜지스터의 턴온전압이 일정한 레벨을 유지하는 상황에서는 메모리 장치에 입력되는 구동전압의 레벨이 일정한 레벨이하로 작아지면, 비트라인 센스앰프에서 안정적으로 두 비트라인쌍에 인가된 전압의 차이를 감지하여 증폭하는데 많은 시간이 걸리게 된다.
이 때 약간의 노이즈만 발생하여도(즉 1/2코어전압에서 약간의 노이즈로 인해 비트라인전압 레벨이 상승하거나 하강한 경우에) 센스앰프가 감지하지 못하게 되는 경우도 있다.
구동전압의 레벨이 작아지면서 발생하는 여러문제를 해결하기 위해, 메모리 장치는 구동시키는 전압보다 높은 레벨의 고전압(VPP)을 내부적으로 생성하여 필요한 동작시에 사용하고 있다.
첫번째로, 셀어레이의 워드라인에는 일반적으로 구동전압보다 높은 레벨의 고전압을 인가한다.
셀어레이를 구성하는 단위셀은 앤모스트랜지스터와 캐패시터로 구성되는데, 앤모스트랜지스터의 특성상 하이레벨의 데이터를 전달할 때에 문턱전압만큼 전달 특성이 떨어지는 것을 방지하기 위해 앤모스트랜지스터의 문턱전압 보다 더 높은 고전압으로 앤모스트랜지스터를 턴온시킴으로서 전술한 하이레벨의 데이터 전달시의 문제점을 해결할 수 있는 것이다. 또한 워드라인을 고전압으로 구동시킴으로서 단위셀을 보다 빠르게 턴온시킬 수 있는 장점도 있다.
두번째로, 비트라인 센스앰프의 초기동작시 일정구간을 구동전압보다 높은 레벨의 고전압으로 구동시킴으로써 데이터의 감지 증폭 동작을 빠르게 수행하도록 한다.
그러나, 구동전압의 레벨이 점점 더 낮아지면서 구동전압보다 높은 전압레벨을 가지는 고전압을 안정적으로 만드는 것이 힘들게 되어 고전압의 발생효율이 크게 떨어지며, 고전압을 만들고 만든 고전압을 사용하는 과정에서 많은 파워가 소모되어 메모리 장치를 저전압으로 구현하는데 있어서 고전압으로 동작하는 방법이 큰 걸림돌이 되고 있다.
또한, 메모리 장치가 고집적화되면서 셀어레이에 구비되는 단위셀 면적도 점점 더 줄어들게 되는데, 단위셀을 구성하는 앤모스트랜지스터의 채널길이도 점점 줄어들게 되고, 그로 인해 누설전류 특성이 나빠지는 문제점도 발생되고 있다.
단위셀 모스트랜지스터의 누설전류특성이 나빠지면, 그만큼 단위셀 캐패시터에 저장된 전하가 더 빨리 소모되고, 그로 인해 더 자주 리프레쉬 동작을 수행해야 하는 문제점이 발생한다.
한편, 메모리 장치의 제조기술이 매우 줄어들게 되면, 각 단위셀을 이루는 모스트랜지스터의 게이트 전극과 바로 이웃하여 배치되는 비트라인간의 간격도 매우 작아져, 게이트 전극와 비트라인간에 누설전류가 흐르게 된다. 이 때 흐르는 누설전류를 블리드 전류(Bleed Current)라고 한다.
도6은 종래기술에 의한 반도체 메모리 장치의 문제점을 나타내기 위한 단면도로서 특히 저전압 고집적 반도체 메모리 장치에서 누설전류의 문제점을 나타내는 단면도이다.
도6은 반도체 메모리 장치의 한 단위셀의 단면도로서, 기판(10)상에 소자분리막(11)과 소스/드레인 접합영역(12a,12b)와, 게이트 전극(13)과, 비트라인(17)과, 캐패시터(14,16,16)와, 절연막(18,19)들이 구비되어 있다.
반도체 메모리 장치의 공정기술이 줄어들게됨으로서, 게이트 전극(13)과 비트라인(17)의 간격(A)이 점점 더 좁아지게 되어 충분한 절연을 시키기가 매우 어렵게 된다.
공정상의 에러로 인해 비트라인과 워드라인으로 구비되는 게이트 전극과 단 락이 될 수도 있는데, 이 경우에는 비트라인에서 워드라인으로 누설전류인 블리드 전류가 프리차지 동안에 계속 흐르게 되는 것이다.
반도체 메모리 장치가 동작할 때를 살펴보면, 일반적으로 프리차지 구간동안에는 비트라인에 1/2 코어전압이 인가되어 있게 되고, 워드라인이 되는 게이트 전극에는 접지전압이 인가되어 있다.
메모리 장치를 제조하고 난 이후에 결함이 있는 에러셀은 여분으로 준비된 예비셀로 대체하게 되는 리페어 공정을 진행하게 되는데, 이 때에 메모리 장치의 특성상 하나의 단위셀로 대체되는 것이 아니라고 워드라인별로 리페어 공정을 진행한다.
따라서 메모리 장치가 동작할 때에는 결함이 발견된 단위셀에 대응하는 워드라인은 사용하지 않고 여분으로 준비된 예비 워드라인을 사용하게 되는 것이다.
이 때의 결함이 전술한 워드라인인 게이트 전극과 비트라인간의 단락으로 발생한 것이라면 예비워드라인으로 대체되어 동작상에는 문제가 없다 하더라도, 여전히 1/2 코어전압으로 프리차지되는 비트라인에서 워드라인으로 블리드 전류가 계속 흐르게 되는 것이다.
기술이 발달하면서 저전력으로 동작시키는 것은 매우 중요한 문제인데, 전술한 블리드 전류가 발생하게 되면 동작상으로는 문제가 없다 하더라도 누설전류 때문에 반도체 메모리 장치를 시스템에 사용할 수 없게 되는 것이다.
블리드 전류를 줄이기 위해 블리드 전류가 흐르는 경로에 저항을 추가적으로 구비하는 아이디어도 있으나, 블리드 전류를 일정부분 감소시키는 역할만 할 뿐 근 본적인 해결책은 되지 못한다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 구동전압(예를 들어 1.0V이하에서도)이 저전압인 경우에도 고전압을 사용하지 않으면서도 동작속도의 저하가 없는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 셀어레이의 단위셀에서 발생하는 누설전류를 줄여 리프레쉬 특성을 향상시킨 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하는 제1 셀어레이; 및 상기 단위셀에 저장된 데이터 신호를 감지 증폭하기 위한 센스앰프를 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 폴디드 비트라인 구조를 가지며, 전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치에 있어서, 피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하고, 상기 다수의 단위셀에 저장된 데이터 신호를 각각 전달하기 위해 다수 구비된 비트라인쌍중 선택된 제1 비트라인 또는 제1 비트라인바에 데이터 신호를 인가하는 제1 셀어레이; 상기 제1 비트라인 또는 상기 제1 비트라인바에 데이터 신호가 인가되면, 제1 비트라인과 제1 비트라인바에 인가된 신호의 차이를 감지 및 증폭하는 비트라인 센스앰프; 데이터 신호가 상기 제1 비트 라인에 인가될 때에 기준신호를 상기 제1 비트라인바에 인가하거나, 데이터 신호가 상기 제1 비트라인바에 인가될 때에 상기 기준신호를 상기 제1 비트라인에 인가하기 위한 제1 레퍼런스셀 블럭; 및 프리차지 구간에 상기 제1 셀어레이에 구비된 제1 비트라인과 제1 비트라인바의 전압레벨을 등가화시키기 위한 제1 프리차지부를 구비하며, 프리차지 구간에, 상기 제1 비트라인과 제1 비트라인바에 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 반도체 메모리 장치를 제공한다.
또한 본 발명은 전원전압과 접지전압을 인가받아 동작하며, 구비된 단위셀이 피모스트랜지스터와 캐패시터로 구성되고, 상기 단위셀의 데이터 신호를 비트라인 센스앰프를 이용하여 감지 증폭하는 반도체 메모리 장치의 구동방법에 있어서, 상기 피모스트랜지스터를 상기 접지전압보다 낮은 레벨의 제1 저전압으로 턴온시키는 단계; 상기 단위셀에 저장된 데이터 신호를 비트라인에 전달하는 단계; 및 상기 접지전압과 상기 제1 저전압 사이의 레벨을 가지는 제2 저전압을 이용하여, 상기 데이터 신호가 인가된 비트라인과 상기 데이터 신호가 인가되지 않은 비트라인바의 레벨을 감지하여 증폭하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
또한 본 발명은 전원전압과 접지전압을 인가받아 동작하며, 폴디드 비트라인 구조를 가지고,비트라인 센스앰프가 일측에 구비된 제1 셀어레이(다수의 단위셀을 구비하고, 각각의 단위셀은 피모스트랜지스터와 캐패시터로 구성됨)에 접속된 제1 비트라인/제1 비트라인바 또는 타측에 구비된 제2 셀어레이(다수의 단위셀을 구비하고, 각각의 단위셀은 피모스트랜지스터와 캐패시터로 구성됨)에 접속된 제2 비트 라인/제2 비트라인바에 인가된 신호의 전압레벨 차이를 감지하여 증폭하는 반도체 메모리 장치의 구동방법에 있어서, 상기 제1 비트라인/제1 비트라인바를 상기 비트라인 센스앰프에 연결시키고,상기 제2 비트라인/제2 비트라인바를 상기 비트라인 센스앰프에서 분리시키는 단계; 상기 제1 셀어레이에 구비된 다수의 단위셀중 선택된 단위셀의 피모스트랜지스터를 상기 접지전압보다 낮은 레벨의 제1 저전압으로 활성화시켜, 상기 단위셀에 저장된 데이터신호를 제1 비트라인에 데이터 신호를 인가하는 데이터 전달 단계; 상기 제1 비트라인바에 기준신호를 인가하는 기준신호 전달 단계; 및 상기 비트라인 센스앰프가 상기 접지전압과 상기 제1 저전압의 사이 레벨을 유지하는 제2 저전압을 이용하여 제1 비트라인과 상기 제1 비트라인바의 신호차이를 감지, 증폭하여 래치하는 센싱 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.
도7을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 다수의 단위셀을 구비하는 각각 다수의 셀어레이(400a,400b)를 구비하는데, 각각의 단위셀 (310)은 피모스트랜지스터와 캐패시터로 구성된다.
따라서 각 단위셀에 구비된 피모스트랜지스터의 게이트에 연결되는 워드라인(WL0,WL1,..)은 선택되어 활성화되는 경우에 저전압(VBB)을 인가받고, 비활성화되는 경우에는 전원전압(VDD)을 인가받게 된다.
이를 위해 워드라인을 활성화 또는 비활성화시키는 워드라인 제어부(500a, 500b)에서는 입력된 어드레스에 의해 선택된 워드라인인 경우에는 저전압(VBB)을 워드라인으로 인가하고, 선택되지 않는 워드라인인 경우에는 전원전압(VDD)을 워드라인으로 인가하게 된다.
여기서 저전압으로 워드라인을 구동시키는 이유는 피모스트랜지스터의 특성상 로우레벨의 데이터 신호를 전달하는데 있어서 손실될 수 있는 부분을 제거하기 위해서이다.
피모스트랜지스터는 턴온되는 특성상 문턱전압만큼 로우레벨의 신호를 전달하는데 손실이 된다. 따라서 워드라인을 구동하기 위한 저전압은 접지전압 레벨에서 단위셀의 피모스트랜지스터가 가지는 문턱전압의 절대값보다 더 낮은 레벨을 유지하면 된다. 예를 들어 단위셀 피모스트랜지스터의 문턱전압이 0.7V이면, 저전압을 -0.7V이상이면 되는 것이다.
그러나 실제 적용시에는 단위셀 피모스트랜지스터이 보다 확실하게 턴온/턴오프되기 위해 -2.0V 정도로 하는 것이 바람직하다.
또한 본 실시예에 따른 메모리 장치는 비트라인에 인가된 데이터 신호를 감지 증폭하기 위한 센스앰프부(200)은 이웃한 2개의 셀어레이(300a,300b)가 공유하 게 되며, 이를 위해 각각의 셀어레이(300a,300b)와 센스앰프부(200)를 연결하기 위한 연결부가 구비된다.
또한 본 실시예에 따른 메모리 장치는 프리차지 구간에서 비트라인은 별도의 프리차지 전압을 인가받지 않고 플로팅상태를 유지하며, 이 때문에 센스앰프부(200)에 구비된 비트라인 센스앰프가 비트라인에 인가된 데이터신호를 정확하게 감지하기 위해서 비트라인과 쌍을 이루는 비트라인바에 기준신호를 인가하는 제1 및 제2 레퍼런스셀 블럭(400a,400b)을 구비한다. 전술한 연결부와 레퍼런스셀 블럭은 도8과 도9를 참조하여 뒤에서 자세히 설명한다.
또한, 본 실시예에 따른 반도체 메모리 장치의 셀어레이에 배치되는 피모스트랜지스터는 통상적인 게이트 패턴의 하단에 채널이 생기는 모스트랜지스터로 형성할 수 있으나, 최근에 개발되고 있는 드레인과 소스단을 fin 패턴으로 연결하고, 연결된 fin 패턴을 감싸는 형태의 finFET형 모스트랜지스터로 형성할 수 있다. finFET형 모스트랜지스터는 fin의 3면에 채널이 형성되어 턴온과 턴오프를 보다 확실하게 할 수 있는 장점이 있다.
도8은 도7에 도시된 반도체 메모리 장치를 나타내는 회로도로서, 특히 레퍼런스셀 블럭을 자세히 나타내는 회로도이며, 도9는 도7에 도시된 센스앰프부를 자세히 나타내는 회로도이다.
도8과 도9를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 폴디드 비트라인 구조를 가지며, 전원전압(VDD)과 접지전압(VSS)을 인가받아 동작하는데, 피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하고, 다 수의 단위셀에 저장된 데이터 신호를 각각 전달하기 위해 다수 구비된 비트라인쌍중 선택된 제1 비트라인(BL) 또는 제1 비트라인바(/BL)에 데이터 신호를 인가하는 제1 셀어레이(300a)와, 제1 비트라인(BL) 또는 제1 비트라인바(/BL)에 데이터 신호가 인가되면, 제1 비트라인(BL)과 제1 비트라인바(/BL)에 인가된 신호의 차이를 감지 및 증폭하는 비트라인 센스앰프(210)와, 데이터 신호가 제1 비트라인(BL)에 인가될 때에 기준신호를 제1 비트라인바(/BL)에 인가하거나, 데이터 신호가 제1 비트라인바(/BL)에 인가될 때에 기준신호를 제1 비트라인(BL)에 인가하기 위한 제1 레퍼런스셀 블럭(400a)과, 프리차지 구간에 제1 셀어레이(300a)에 구비된 제1 비트라인(BL)과 제1 비트라인바(/BL)의 전압레벨을 등가화시키기 위한 제1 프리차지부(220a)를 구비하며, 프리차지 구간에, 제1 비트라인(BL)과 제1 비트라인바(/BL)에 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 것을 특징으로 한다.
또한, 제1 프리차지부(220a)는 프리차지 구간에 제1 비트라인(BL)과 제1 비트라인바(/BL)를 연결하기 위한 피모스트랜지스터(TP1)를 구비한다.
또한 제1 레퍼런스셀 블럭(400a)은 일측으로 기준신호용 전원공급단(Top_RPL)이 접속된 레퍼런스용 캐패시터(Top_RC)와, 데이터 신호가 제1 비트라인바(/BL)에 인가될 때에, 레퍼런스용 캐패시터(Top_RC)의 타측을 제1 비트라인(BL)에 연결하기 위한 레퍼런스용 제1 스위치용 피모스트랜지스터(Top_PM1)와, 데이터 신호가 제1 비트라인(BL)에 인가될 때에, 레퍼런스용 캐패시터(Top_RC)의 타측을 제1 비트라인바(/BL)와 연결하기 위한 레퍼런스용 제2 스위치용 피모스트랜지스터(Top_PM2)를 구비한다.
여기서 레퍼런스용 캐패시터(Top_RC)의 캐패시턴스는 제1 셀어레이(400a)에 구비되는 단위셀 캐패시터(Cap1)가 가지는 캐패시턴스와 실질적으로 같은 것을 특징으로 한다.
또한 기준신호용 전원공급단(Top_RPL)에서 공급되는 전압레벨은 접지전압(VSS), 전원전압(VDD)의 1/2, 전원전압(VDD)중 선택된 하나인 것을 특징으로 한다.
제1 레퍼런스셀 블럭(400a)에 구비되는 레퍼런스 캐패시터의 수는 대응하는 셀어레이(300a)에 구비되는 비트라인쌍의 수에 따라 대응되는데, 셀어레이에 만약 256개의 비트라인쌍이 구비된다면, 제1 레퍼런스셀 블럭(400a)에는 256개의 레퍼런스용 캐패시터를 구비하게 된다.
각각의 레퍼런스 캐패시터는 대응하는 비트라인쌍(BL,/BL)중 데이터 신호가 인가되지 않는 비트라인와 연결되어 레퍼런스 캐패시터에 저장된 기준신호를 제공하게 된다.
또한, 본 실시예에 따른 반도체 메모리 장치는 제1 셀어레이(300a)에 배치된 제1 비트라인(BL) 및 제1 비트라인바(/BL)와 비트라인 센스앰프(210)를 연결 또는 분리하며, 비트라인 센스앰프(210)와 제1 프리차지부(220a)의 사이에 구비되는 제1 연결부(250a)를 더 구비하는 것을 특징으로 한다.
제1 연결부(250a)는 연결제어신호(BISH)를 입력받아 제1 비트라인(BL)과 비트라인 센스앰프(210)를 연결하기 위한 제1 피모스트랜지스터(TBH1)와, 연결제어신호(BISH)를 입력받아 제1 비트라인바(/BL)와 비트라인 센스앰프(210)를 연결하기 위한 제2 피모스트랜지스터(TBH2)를 구비한다.
또한, 제1 셀어레이(300a)와 제1 연결부(250a) 사이의 제1 비트라인(BL)과 제1 비트라인바(/BL)의 전압레벨중 낮은 레벨의 라인 전압을 접지전압(VSS) 레벨로 증폭 및 유지시키기 위한 제1 보조 비트라인 센스앰프(230a)를 더 구비한다.
제1 보조 비트라인 센스앰프(230a)에 제공되는 신호(BLEQ_H))는 비트라인 센스앰프가 동작하는 구간에서 접지전압 레벨을 가지게 된다.
제1 보조 비트라인 센스앰프(260a)는 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_H)를 입력받고, 타측이 제1 셀어레이(300a)와 제1 연결부(250a) 사이에 구비된 제1 비트라인(BL)에 접속되고, 게이트가 제1 셀어레이(300a)와 제1 연결부(250a) 사이에 구비된 제1 비트라인바(/BL)에 접속된 제1 보조앰프용 모스트랜지스터(TSB1)와, 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_H)를 입력받고, 타측이 제1 셀어레이(300c)와 제1 연결부(250a) 사이에 구비된 제1 비트라인바(/BL)에 접속되고, 게이트가 제1 셀어레이(300a)와 제1 연결부(250a) 사이에 구비된 제1 비트라인(BL)에 접속된 제2 보조앰프용 모스트랜지스터(TSB2)를 구비한다.
본 실시예에 따른 반도체 메모리 장치는 셀어레이가 폴디드 구조를 가지면서도, 이웃한 2개의 셀어레이당 하나의 비트라인 센스앰프(210)를 구비하는 쉐어드(shared) 구조를 가진다.
쉐어드 구조를 위해 비트라인 센스앰프(210)의 타측에 제2 셀어레이(300b)가 구비되며, 제2 셀어레이(300b)와 비트라인 센스앰프(210)를 연결 또는 분리하기 위해 제2 연결부(250b)를 구비한다.
이를 자세히 살펴봅면, 본 실시예에 따른 반도체 메모리 장치는 피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하고, 다수의 단위셀에 저장된 데이터 신호를 각각 전달하기 위해 다수 구비된 비트라인쌍중 선택된 제2 비트라인 또는 제2 비트라인바에 데이터 신호를 인가하는 제2 셀어레이(300b)와, 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)와 비트라인 센스앰프(210)를 연결 또는 분리하기 위한 제2 연결부(250b)와, 데이터 신호가 제2 비트라인(Bot_BL)에 인가될 때에 기준신호를 제2 비트라인바(/Bot_BL)에 인가하거나, 데이터 신호가 제2 비트라인바(/Bot_BL)에 인가될 때에 기준신호를 제2 비트라인(Bot_BL)에 인가하기 위한 제2 레퍼런스셀 블럭(400b)과, 프리차지 구간에 제2 셀어레이(300b)에 구비된 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)의 전압레벨을 등가화시키기 위한 제2 프리차지부(220b)를 구비하며, 프리차지 구간에 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)에 프리차지 전압을 별도로 인가하지 않아 플로팅시킨다.
또한 제2 셀어레이(300b)와 비트라인 센스앰프(210)의 사이에도 보조 비트라인 센스앰프(230b)가 구비되어, 제2 셀어레이(300b)와 제2 연결부(250b) 사이의 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)의 전압레벨중 낮은 레벨의 라인 전압을 접지전압 레벨로 증폭 및 유지시키는 동작을 수행한다.
제2 보조 비트라인 센스앰프(230b)는 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_L)를 입력받고, 타측이 제2 셀어레이(300a)와 제2 연결부(250b) 사이에 구비된 제2 비트라인(Bot_BL)에 접속되고, 게이트가 제2 셀어레이(300b)와 제2 연결부(250b) 사이에 구비된 제2 비트라인바 (/Bot_BL)에 접속된 제1 보조앰프용 앤모스트랜지스터(TSB3)와, 일측으로 비트라인 센스앰프(210)가 활성화되는 구간에 활성화되어 입력되는 신호(BLPD_L)를 입력받고, 타측이 제2 셀어레이(300b)와 제2 연결부(250b) 사이에 구비된 제2 비트라인바(/Bot_BL)에 접속되고, 게이트가 제2 셀어레이(300b)와 제2 연결부(250b) 사이에 구비된 제2 비트라인(Bot_BL)에 접속된 제2 보조앰프용 앤모스트랜지스터(TSB4)를 구비한다.
제2 프리차지부(220b)는 프리차지구간에 제2 비트라인(Bot_BL)과 제2 비트라인바(/Bot_BL)를 연결하기 위한 피모스트랜지스터(TP2)를 구비한다.
비트라인 센스앰프(210)는 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)에 접속되며, 전원전압(VDD)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인(Bot_BL)과 접속된 센스앰프용 제1 피모스트랜지스터(TS1)와, 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)에 접속되며, 전원전압(VDD)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)와 접속된 센스앰프용 제2 피모스트랜지스터(TS2)와, 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)에 접속되며, 제1 저전압(VBB)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트 라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인(Bot_BL)과 접속된 센스앰프용 제1 앤모스트랜지스터(TS3)와, 게이트는 제1 연결부(250a)에 의해 연결된 제1 비트라인(BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인(Bot_BL)에 접속되며, 제1 저전압(VBB)을 일측으로 인가받고, 타측으로는 제1 연결부(250a)에 의해 연결된 제1 비트라인바(/BL) 또는 제2 연결부(250b)에 의해 연결된 제2 비트라인바(/Bot_BL)와 접속된 센스앰프용 제2 앤모스트랜지스터(TS4)를 구비한다. 전술한 바와 같이, 비트라인 센스앰프(210)는 접지전압(VSS)보다 낮은 레벨의 제1 저전압(VBB:-0.5V)과 전원전압(VDD)를 이용하여 감지 및 증폭동작을 수행하는 것을 특징으로 한다.
한편, 단위셀에 구비된 피모스트랜지스터(TC1,TC2,..)는 제1 저전압(VBB)보다 더 낮은 레벨의 제2 저전압(VBBW:-2.0V)에 응답하여 턴온되는 것을 특징으로 한다. 또한 제1 셀어레이(300a)에 구비된 다수의 단위셀중 선택된 단위셀이 활성화시에는 단위셀(310)에 구비된 피모스트랜지스터(TC1)는 제2 저전압(VBBW)으로 턴온시키고, 단위셀(310)이 비활성화시에는 전원전압(VDD)으로 턴오프시킨다.
또한, 본 실시예에 따른 반도체 메모리 장치의 센스앰프부는 비트라인 센스앰프(210)에 의해 감지증폭된 데이터를 데이터 라인(LDB,LDBB)을 통해 외부로 전달하거나, 데이터 라인(LDB,LDBB)을 통해 외부에서 전달된 데이터를 비트라인 센스앰프(210)로 전달하기 위한 데이터입출력부(240)를 더 구비한다.
데이터입출력부(240)는 게이트로 입출력제어신호를 입력받으며, 일측은 상기 제1 및 제2 비트라인에 접속되며 타측은 제1 데이터라인(LDB)에 접속되는 제1 입출 력용 모스트랜지스터(TO1)와, 게이트로 입출력제어신호를 입력받으며, 일측은 제1 및 제2 비트라인바에 접속되며 타측은 제2 데이터라인(LDBB)에 접속되는 제2 입출력용 모스트랜지스터(TO2)를 구비한다.
도10과 도11은 도7 내지 도9에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도7 내지 도11을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.
본 실시예에 따른 반도체 메모리 장치의 가장 큰 특징은 셀어레이에 다수 구비된 단위셀이 피모스트랜지스터와 캐패시터로 구성되어 있다는 것이다.
따라서 워드라인을 활성화시킬 때에는 낮은 레벨의 전압을 인가하고, 비활성화시킬 때에는 높은 레벨의 전압을 인가하게 된다. 구체적으로는 워드라인을 활성화시킬 때에는 저전압(VBB:약 -2V)을 인가하고, 비활성화시킬 때에는 전원전압(VDD)을 사용한다. 또한, 센스앰프부를 구성하는 연결부(250a,250b)와 프리차지부(220a,220b)등을 피모스트랜지스터로 구성한다. 이렇게 함으로서 셀어레이의 단위셀을 위해 레이아웃되는 앤웰에 연결부(250a,250b)와 프리차지부(220a,220b)등의 모스트랜지스터를 배치시킬 수 있다.
또한, 본 실시예에 따른 반도체 메모리 장치는 프리차지 구간에 비트라인(BL)과 비트라인바(/BL)에 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 것이 특징으로 하고 있다. 이를 위해 레퍼런스셀 블럭이 구비된다.
또한, 본 실시예에 따른 반도체 메모리 장치는 비트라인 센스앰프가 접지전 압(GND)과 전원전압(VDD)를 사용하여 감지 증폭 동작을 수행하는 것이 아니라, 접지전압(GND)보다 낮은 레벨의 저전압(VBB)과 전원전압(VDD)을 사용하여 두 비트라인(BL,/BL)에 인가된 전압차이를 감지하고 증폭하는 것을 특징으로 하고 있다.
이 경우에는 전원전압의 전압레벨이 점점더 감소하게 되면, 저전압(VBB)와 전원전압(VDD)의 절대값이 같아지는 경우도 생기게 된다. 이 때에는 비트라인 센스앰프의 센싱동작 후에 두 비트라인의 전압레벨을 같게 유지시켜 주면 자연스럽게 접지전압(VSS) 레벨로 비트라인의 프리차지 전압레벨이 유지된다.
또한, 본 실시에에 따른 반도체 메모리 장치는 비트라인 센스앰프에 대응하는 셀어레이에 보조 비트라인 센스앰프를 구비하고, 비트라인 센스앰프가 데이터 억세스를 위해 동작할 때에 이웃한 비트라인쌍을 레퍼런스셀 블럭과 프리차지부를 이용하여 1/2VDD로 유지시키게 된다. 이하에서는 전술한 특징들이 어떻게 수행되는지를 중심으로 자세히 설명한다.
먼저 데이터 '1'을 리드하는 경우를 살펴본다. 이 때 데이터 신호는 비트라인(BL)에 의해 인가되는 것으로 가정한다.
본 실시예에 따른 반도체 메모리 장치도 데이터를 억세스하는 과정은 프리차지 구간(Precharge), 리드 또는 라이트의 명령어 실행구간(Rdad, Write), 센싱구간(Sense), 재저장구간(Restore)으로 나누어지는데, 먼저 프리차지 구간의 동작을 살펴본다.
프리차지 구간(Precharge)부터 살펴보면, 프리차지 구간(Precharge)동안 프리차지 신호(BLEQ_H,BLEQ_L)가 저저압(VBB) 레벨로 인에이블된 상태를 유지하여 제 1 셀어레이(300a)의 제1 비트라인(BL) 및 제1 비트라인바(/BL)와, 제1 비트라인(Top_BL) 및 제2 비트라인바(Top_/BL)의 전압레벨은 등가화된다.
본 실시예에 따른 반도체 메모리 장치는 전술한 바와 같이, 프리차지구간에서 별도의 전압을 두지 않기 때문에 비트라인쌍(BL,/BL, SA_BL, SA_/BL, Bot_BL, /Bot_BL)은 플로팅상태를 유지한다.(t0) 이 때 연결부(250a,250b)는 모두 턴온된 상태이며, 비활성화상태를 유지하는 모든 워드라인은 전원전압이 공급된다.
따라서 데이터를 리드하거나 라이트하고 난 직후의 프리차지 구간에서는 활성화된 프리차지부(220a,220b)에 의해서 비트라인쌍(BL,/BL, SA_BL, SA_/BL, Bot_BL, /Bot_BL)은 1/2 전원전압레벨을 유지하게 된다(비트라인 센스앰프에 의해 감지증폭된 이후에는 비트라인쌍중 하나의 전압레벨은 전원전압이고, 나머지 하나는 접지전압을 유지하게 된다.). 이후 프리차지구간이 길어지면 별도의 프리차지용 전압을 공급하기 않기 때문에, 일정한 시간뒤에는 누설전류로 인해 1/2 전원전압 레벨을 유지하던 비트라인의 전압레벨이 점차적으로 감소하게 된다.
계속해서 데이터를 리드 하거나 라이트 하지 않고 프리차지 구간만이 계속된다면 결국 프리차지 구간동안 비트라인(BL,/BL, SA_BL,SA_/BL)의 전압은 접지전압까지 감소하게 된다.
따라서 프리차지 구간의 길이에 따라 플로팅된 비트라인의 프리차지 전압레벨은 1/2 전원전압에서 접지전압 사이의 변동된 값을 가질 수 있다. 그러므로 프리차지 구간의 어느 시점에서 리드명령어를 수행하느냐에 따라서 플로팅된 비트라인의 전압레벨이 달라지게 되는 것이다.
이어서 프리차지 구간(Precharge)이 끝나고 리드명령어 구간(Read)이 되면,
입력된 어드레스가 디코딩되어 하나의 워드라인이 선택된다. 선택된 워드라인에는 제2 저전압(VBBW)가 인가되어 활성화된다. 제2 저전압(VBBW) 레벨은 그 절대값이 단위셀을 이루는 피모스트랜지스터의 문턱전압의 절대값보다 더 큰값이면 되는데, 피모스트랜지스터의 확실한 턴오프/턴온을 위해 여기서는 -2.0V정도로 한다. 이는 피모스트랜지스터를 이용하여 로우레벨의 신호를 전달하기 위해서는 그 특성상 문턱전압 만큼 손실된 상태로 전달하기 때문에 이를 보상하기 위해서이다.
활성화된 워드라인에 대응하는 모든 단위셀의 피모스트랜지스터는 턴온되고, 턴온된 피모스트랜지스터를 통해 캐패시터에 저장된 데이터신호가 비트라인(BL)에 인가된다.
비트라인(BL)에 데이터 신호가 인가되면(여기서 인가되는 데이터신호는 '1'이다.), 그 이전까지 플로팅되어 조금씩 감소하여 접지전압에서 1/2전원전압 사이의 어떤 레벨로 되어 있는 상태에서 인가되는 데이터 신호만큼 비트라인(BL,SA_BL)의 전압레벨이 상승한다.(t1)
한편, 데이터신호가 인가되지 않는 비트라인(/BL,SA_/BL)에는 기준신호가 공급된다.
레퍼런스셀 블럭(400a)에서 데이터 신호가 인가되지 않는 레퍼런스 워드라인(/Top_RWL)가 제2 저전압(VBBW)으로 활성화되고, 이로 인해 레퍼런스용 모스트랜지스터(Top_PM2)가 턴온되어 레퍼런스용 캐패시터(Top_RC)에 저장되어 있던 기준신호 는 비트라인(/BL,SA_/BL)에 인가되어 비트라인(/BL,SA_/BL)의 전압레벨을 일정레벨 상승시킨다.
이 때에도 비트라인(/BL,SA_/BL)은 플로팅된 상태로 인해 1/2 전원전압에서 점차적으로 감소하여 어떤 레벨로 되어 있는 상태에서(비트라인(BL,SA_BL)과 같은 전압 레벨에서 상승하게 된다.), 인가되는 기준신호만큼 전압레벨이 상승하게 된다.
전술한 바와 같이 레퍼런스용 캐패시터(Top_RC)는 단위셀을 이루는 캐패시터(Cap)와 캐패시턴스를 같게 형성하고, 저장되는 전하량은 데이터가 1에 대응하여 단위셀 캐패시터에 저장되는 전하량의 1/2을 기준신호로 저장하고 있다.
레퍼런스셀 블럭(400a)의 기준전압 공급단(Half VDD,Top_RPL,Bot_RPL)은 1/2 VDD 전압이 제공되기 때문에 기준신호용 캐패시터(Top_RC)에 저장되는 전하량은 데이터가 1에 대응하여 단위셀 캐패시터에 저장되는 전하량의 1/2을 기준신호로 저장하게 되는 것이다. 이 때 기준전압 공급단(Top_RPL,Bot_RPL)은 셀어레이에 구비되는 단위셀 캐패시터의 플레이트 전압(PL) 레벨과 같은 레벨의 전압을 공급하게 된다.
이 때 공급할 수 있는 전압레벨의 예로서는 전원전압(VDD), 1/2 전원전압(VDD), 접지전압(GND)가 있다. 이렇게 플레이트 전압(PL)과 같은 레벨의 전압을 기준신호 전원 공급단(VCP)에 공급하는 것은 데이터 신호와 비례하여 정확하게 1/2 정도의 신호를 기준신호로 공급하기 위한 것이다.
따라서 기준신호가 인가된 비트라인(/BL)은 데이터 신호가 인가된 비트라인 (BL)보다 1/2 정도 상승하게 된다.
예를 들어 전원전압이 1.0V이고 데이터 신호에 의해 약 0.2V가 증가되는 경우를 살펴보면, 프리차지 구간의 초기에는 비트라인(BL,/BL)의 전압레벨이 0.5V를 유지하고 있게 된다. 이후 프리차지 구간이 계속됨에 따라 비트라인의 전압이 점차 떨어져 약 0.3V 정도로 되었을 때에 데이터 리드 명령이 수행되면, 데이터 신호가 인가되는 비트라인(BL)은 0.5V(0.3+0.2V)가 되고, 데이터 신호의 1/2에 해당되는 전하량을 가지는 기준신호가 인가되는 비트라인바(/BL)의 전압레벨은 0.4V(0.3V+0.1V)가 되는 것이다.
한편, 프리차지 신호(BLEQ_H)는 프리차지 구간동안에 저전압(VBB)레벨의 활성화되어 입력되어 프리차지부(220a)를 활성화상태로 유지시키고, 리드 명령어 구간(Read), 센싱구간(Sense) 및 재저장 구간(Restore)동안에 전원전압 레벨의 비활성화된 상태로 입력되어 프리차지부(22a)를 비활성화상태로 유지시키게 된다.
계속해서 센싱구간(Sense)을 살펴보면, 비트라인 센스앰프(210)의 제1 센스앰프 전원공급단(SAP)에는 전원전압(VDD)이 공급되고, 제2 센스앰프 전원공급단(SAN)에는 저전압(VBB)이 공급된다.
따라서 비트라인 센스앰프(210)는 두 비트라인(BL,/BL)에 인가된 전압차이를 감지하여 상대적으로 큰 전압을 가지는 비트라인(BL)을 전압전압(VPP) 레벨까지 상승시키고, 제1 비트라인바(/BL)는 접지전압(GND)까지 증폭시킨 후 래치한다.(t2)
비트라인 센스앰프(210)는 전원전압(VDD)과 접지전압(GND)이 아니라 전원전 압(VPP)과 저전압(VBB)을 이용하여 증폭동작을 하기 때문에, 단순히 전원전압(VDD)과 접지전압(GND)을 이용하여 감지 증폭동작을 수행할 때보다 고속으로 증폭동작을 수행할 수 있게 된다.
이 때 비트라인 센스앰프(210)와 제2 전압 클램핑부(230b)사이에 연결된 비트라인(SA_/BL)은 음의 저전압(VBB)까지 증폭이 되나, 제1 연결부(250a)에 의해서 제1 셀어레이(300a)에서 제1 전압 클램핑 연결부(230a)까지의 비트라인(/BL)은 접지전압(GND)까지 증폭이 된다.
제1 연결부(230a)를 구성하는 피모스트랜지스터(TBH1,TBH2)의 게이트로 입력되는 연결제어신호(BISH)가 저전압(VBB_H)레벨을 유지하고 있기 때문에, 비트라인 센스앰프(210) 쪽의 비트라인(SA_/BL)이 저전압까지 증폭되더라도, 제1 셀어레이(300a)에 연결된 비트라인(/BL)은 저전압(VBB)보다 높은 레벨을 가지는 접지전압으로 유지될 수 있는 것이다.
따라서 제2 연결부(230b)는 비트라인 센스앰프(210)가 비트라인(SA_/BL)을 음의 저전압(VBB)까지 증폭하더라도, 저전압(VBB) 레벨이 제2 셀어레이(300b)의 비트라인(/BL)쪽으로 전달되지 않도록 클램핑(clamping)하게 된다.
또한, 제1 셀어레이(300a)에 연결된 비트라인(/BL)에 의해 생기는 기생캐패시턴스가 제1 연결부(230a)를 구성하는 피모스트랜지스터(TBH1,TBH2)의 서브-문턱전압(Sub-threshold)전류에 비해 상대적으로 크므로, 비트라인 센스앰프(210)가 감지 증폭을 수행하는 동안과 재저장구간 동안에 셀어레이에 연결된 비트라인(/BL)은 접지전압 레벨을 유지할 수 있게 된다.
본 실시예에 따른 반도체 메모리 장치는 단위셀이 앤모스트랜지스터와 캐패시터로 구성되어 있지 않고, 피모스트랜지스터와 캐패시터로 구성되어 있기 때문에 셀어레이쪽의 비트라인(BL,/BL)이 음의 전압이 되어도 단위셀의 피모스트랜지스터가 턴온되는 경우는 발생하지 않아 단위셀에 저장된 데이터가 손실되지는 않는다.
그러나, 이렇게 비트라인 센스앰프(210)에 의해 증폭된 음의 저전압(VBB)을 셀어레이쪽에 구비되는 비트라인(BL,/BL)에 전달되지 못하도록 하고, 접지전압으로 유지시킴으로서 비트라인의 전압이 변동되는 것을 방지하여 비트라인 센스앰프의 동작속도를 향상시킬 수 있고, 셀어레이에 배치된 비트라인의 변동으로 인한 전류소모를 감소시킬 수 있다.
이를 위해서 본 발명에서는 연결부(230a,230b)를 피모스트랜지스터로 구성하여 이웃한 셀어레이(300a,300b)와 비트라인 센스앰프를 연결 또는 분리하는 기능과 함께 비트라인 센스앰프(210) 쪽의 저전압(VBB_H)이 셀어레이에 구비되는 비트라인(BL,/BL, Top_BL, /Top_BL)으로 전달되지 못하도록 하는 클램핑기능까지 하고 있는 것이다.
그러나, 이것만으로 셀어레이에 구비된 비트라인(BL,/BL)을 접지전압(GND)으로 안정적으로 유지시킬 수 없어 본 실시예에 의한 반도체 메모리 장치에서는 비트라인 센스앰프(210)에 연결된 비트라인(SA_BL,/SA_BL)이 음의 저전압(VBB_H)으로 증폭되더라도, 셀어레이에 연결된 비트라인(BL,/BL)은 접지전압을 유지할 수 있도록 보조 비트라인 센스앰프(230a,203b)를 구비하고 있다.
보조 비트라인 센스앰프(230a,230b)는 비트라인 센스앰프(210)가 감지 증폭 동작을 수행하는 동안 셀어레이(300A)에 구비된 두 비트라인(BL,/BL)의 전압레벨을 감지하여 더 낮은 레벨의 라인의 전압을 접지전압으로 증폭하거나 유지시킨다.
비트라인 센스앰프(210)가 비트라인(SA_BL)의 레벨을 전원전압(VDD)으로 증폭하고, 비트라인바(SA_/BL)의 레벨을 저전압(VBB)로 증폭하게 되면, 비트라인(BL)은 전원전압으로 유지되고, 비트라인(/BL)은 접지전압(GND)로 유지되는데, 보조 비트라인 센스앰프(260a)는 비트라인(/BL)의 전압레벨이 접지전압(GND)보다 높게 되면 접지전압(GND)으로 하강시키고, 접지전압(GND)보다 낮게 되면 접지전압(GND)으로 상승시켜 주는 것이다.
보조 비트라인 센스앰프(230a,230b)로 입력되는 신호(BLPD_L,BLPD_H)는 비트라인 센스앰프(210)가 활성화되는 구간(t2,t3,t4)동안 접지전압 상태로 활성화되어 입력된다.
보조 비트라인 센스앰프(230a,230b)의 두 모스트랜지스터(TB1,TB2)는 각각 일측으로 접지전압을 공급받아, 비트라인(BL,/BL)에 크로스 커플로 연결된 게이트단에 의해 두 비트라인중 낮은 전압레벨을 가지는 라인의 전압을 접지전압(GND)으로 유지시키게 되는 것이다.
만약 셀어레이의 단위셀이 앤모스트랜지스터와 캐패시터로 구성되어 있는 경우에 비트라인 센스앰프가 비트라인쌍의 전압레벨을 전원전압 레벨과 저전압(VBB)레벨로 증폭하는 경우에 저전압(VBB) 레벨이 셀어레이에 배치된 비트라인의 전압까지 전달되면, 단위셀의 앤모스트랜지스터는 턴온되어 선택되지 않은 단위셀의 데이터가 손실될 수 있다. 이 경우에는 비트라인 센스앰프가 동작하는 동안에는 비트라 인 센스앰프에 의해 저전압으로 증폭하된 전압레벨이 셀어레이에 배치된 비트라인으로 전달되지 않도록 하는 것이 필요하다.
여기에 관한 자세한 설명은 본 출원인이 출원한 저전압 반도체 메모리(출원번호:2004-87659, 출원일: 2004.10.30) 장치에 자세히 나와 있다.
그러나, 본 발명은 단위셀이 피모스트랜지스터로 구성되어 있어, 비트라인 센스앰프가 비트라인을 저전압으로 증폭하고, 이 때 증폭된 저전압이 셀어레이에 전달되더라도, 셀어레이에 배치된 단위셀의 피모스트랜지스터는 턴온되지 않게 된다. 따라서 비트라인 센스앰프가 증폭하는 비트라인과 셀어레이에 배치된 비트라인을 분리할 필요는 없다. 따라서 셀어레이에 배치된 비트라인을 접지전압으로 증폭하는 보조 비트라인 센스앰프는 디지털적인 동작상으로는 필요가 없는 것이다.
그러나, 셀어레이에 배치된 비트라인까지 저전압으로 떨어지도록 동작하게 되면, 한번에 비트라인의 전압을 저전압까지 증폭시켜야 되고, 그로 인해 비트라인 센스앰프의 구동능력을 증가시켜야 된다. 이 경우에는 저전압을 발생시키는 전원발생기가 많은 전류가 소모될 것이다.
본 실시예에 따른 반도체 메모리 장치는 셀어레이에 배치된 비트라인은 분리된 상태에서 비트라인 센스앰프는 센스앰프부에 배치된 비트라인만을 저전압으로 증폭하게 된다. 따라서 일단 비트라인을 접지전압레벨까지 만들어놓고, 접지전압 레벨에서 저전압(VBB)로 증폭할 때에만 저전압을 발생시키는 전원발생기가 사용되므로 소모디는 전류의 양이 전술한 경우보다 크게 줄어든다.
본 실시예에 따른 반도체 메모리 장치는 비트라인이 저전압(VBB)으로 되어도 상관이 없기 때문에, 비트라인 센스앰프가 셀어레이에 배치된 비트라인까지 저전압으로 구동시키도록 동작시킬수 있다. 이런 경우에는 보조 비트라인 센스앰프가 궂이 필요하지 않게 되며, 저전압을 발생시키는 회로의 효율이 떨어지게 되면 본 실시예에 따라 구비된 보조 비트라인 센스앰프를 통해 셀어레이에 배치된 비트라인으로 저전압을 제공하게 할 수 있다.
한편, 제1 연결부(250a)와 제2 연결부(250b)에 입력되는 연결제어신호는 두가지의 레벨을 가지고 입력되는 데, 하나는 제1 연결부(250a)와 제2 연결부(250b)를 구성하는 피모스트랜지스터(TBH1, TBH2, TBL1, TBL2)의 문턱전압보다 절대값이 큰 음의 전압레벨을 가지는 저전압(VBB_L)이고, 나머지 하나는 피모스트랜지스터(TBH1, TBH2, TBL1, TBL2)의 문턱전압 절대값과 같은 음의 레벨을 가지는 저전압(VBB_H)이다.
연결제어신호(BISH,BISL)는 프리차지 구간에서는 저전압(VBB_H)로 입력되어 제1 셀어레이(300a)과 제2 셀어레이(300b)에 구비되는 비트라인쌍(BL,/BL)의 전압레벨을 같게 유지시킨다.
제1 셀어레이와 비트라인 센스앰프(210)가 연결되고, 제2 셀어레이와 비트라인 센스앰프(210)이 분리되는 리드 명령어 구간에 비활성화되는 연결제어신호(BISL)는 전원전압(VDD)로 공급되어 제2 연결부(250b)를 디스에이블시키고, 이 구간 동안 활성화되는 연결제어신호(BISH)는 저전압(VBB_L)을 유지하여 제1 연결부(250a)를 인에이블시킨다.
이어서 비트라인 센스앰프(210)가 두 비트라인(SA_BL,SA_/BL)의 전압을 감지 증폭하는 센싱구간(Sense)과 재저장구간(Restore)에는 활성화된 연결제어신호(BISH)는 저전압(VBB_H)로 공급된다.
따라서 비트라인 센스앰프가 감지 증폭 동작을 하는 동안에는 보다 낮은 저전압(VBB_L)을 이용하여 비트라인 센스앰프와 셀어레이에 연결된 비트라인간에 분리를 더 확실하게 시키고, 이외의 동작시에는 상대적으로 저전압(VBB_L)보다는 높은 레벨을 유지하는 저전압(VBB_H)으로 비트라인 센스앰프와 셀어레이에 연결된 비트라인간에 분리를 시키는 것이다.
이렇게 하는 이유는 저전압(VBB_H)을 입력받아 동작하는 비트라인 센스앰프(210)가 감지 증폭동작을 주로 하는 구간동안에 최대한 빨리 감지, 증폭동작을 수행하게 하기 위해서 이다.
계속해서 살펴보면, 비트라인 센스앰프(210)의 증폭동작이 어느정도 완료되고 나면, 입출력제어신호(YI)가 일정구간동안 하이레벨로 활성화되고, 그에 응답하여 비트라인 센스앰프(210)에 래치된 데이터가 데이터 라인(LDB,LDBB)으로 출력된다.(t3) 이 때 출력되는 데이터가 리드 명령어에 대응하는 데이터가 된다.
이어서 재저장구간(Restore)에 비트라인 센스앰프(210)에 래치된 데이터를 이용하여 데이터 신호가 저장되어 있던 단위셀에 재저장시키게 된다.(t4)
재저장이 완료되면 워드라인(WL)이 전원전압 레벨로 비활성화되고, 비트라인 센스앰프(210)에 공급되던 제1 및 제2 센스앰프 전원공급단(SAP,SAN)은 각각 접지전압, 1/2 전원전압(VDD)이 공급되어 비트라인 센스앰프는 디스에이블된다.
데이터 라인(LDB, LDBB)은 데이터가 전달되지 않는 동안에는 전원전압(VDD)(또는 1/2 전원전압)으로 프리차지되어 있기 때문에, 종래에는 비트라인 센스앰프(210)에 의해 감지증폭된 데이터를 전달하는 과정에서 비트라인 센스앰프에 의해 접지전압으로 증폭된 비트라인(여기서는 SA_/BL)의 전압이 일정레벨까지 상승하였다.
따라서 비트라인 센스앰프(210)에 의해 일정레벨까지 상승한 비트라인(/BL)의 전압이 접지전압까지 다시 될 수 있도록 재저장시간을 충분히 여유있게 주어야 했다. 그렇지 않으면 재저장과정에서 잘못된 데이터 신호가 단위셀에 저장될 수 있기 때문이다. 특히 데이터 신호가 0인 경우에 데이터 1이 저장될 수 있는 것이다.
전술한 문제를 해결하기 위해 종래에는 재저장구간 즉, t4 기간을 길게 가져가야 했었다.
그러나 본 실시예에 따른 반도체 메모리 장치는 비트라인 센스앰프(210)에 의해 비트라인(SA_BL)이 접지전압(GND)보다 낮은 레벨의 저전압(VBB)까지 증폭이 되므로, 데이터 라인(LDB,LDBB)에 의해 비트라인 센스앰프(210)에 연결된 비트라인(/BL)으로 전류가 유입되더라도 저전압(VBB) 레벨로 되어 있는 비트라인에 의해 상쇄되기 때문에 비트라인 센스앰프에 연결된 비트라인(/BL)의 전압 상승은 거의 없거나, 적어도 접지전압(GND)보다 높아지지는 않는다.
그러므로 본 실시예에 따른 메모리 장치는 재저장구간(t4)의 시간을 이전보다 줄일 수 있게 되는 것이다.
이어서, 프리차지 신호(BLEQ_H)가 하이레벨로 활성화되어 입력되면, 두 비트 라인(BL,/BL)은 같은 전압레벨이 되며, 플로팅상태가 된다. 또한 연결제어신호(BISH,BISL)가 모두 저전압(VBB_H)으로 공급되어 모든 비트라인(BL, SA_BL, Bot_BL, /BL, SA_/BL, /Bot_BL,)이 연결된다. (t5)
전술한 바와 같이, 프리차지 구간이 시작된 시점에서는 두 비트라인(BL,/BL)의 전압은 1/2 전원전압 레벨을 유지하며, 본 실시예에 따른 반도체 메모리 장치는 비트라인(BL,/BL)이 별도의 프리차지 전압을 공급받지 않아 플로팅 상태를 유지하므로, 시간이 지날수록 비트라인의 전압레벨은 점점 낮아지게 된다.
한편, 제1 연결부(250a)가 활성화되어 있는 구간동안 제2 레퍼런스셀 블럭(400b) 및 제2 프리차지부(220b)는 활성화상태ㄹ를 유지하여, 제2 비트라인 및 비트라인바(Bot_BL,/Bot_BL)의 전압레벨을 프리차지 전압으로 유지시키게 된다.
본 실시예에 따른 반도체 메모리 장치는 프리차지 구간에 비트라인쌍의 전압레벨은 같게 유지하면서도, 별도의 프리차지 전압을 공급하지 않고 플로팅상태로 유지하게 된다 따라서 프리차지 구간동안 모든 비트라인이 유지하는 프리차지 전압을 별도로 없다.
그러나, 여기서 프리차지 전압이라고 하는 것은 데이터의 리드 또는 라이트 동작을 하고 난 이후에 비트라인쌍중 하나의 비트라인은 전원전압레벨로 되고 나머지 하나의 비트라인은 접지전압레벨로 된 상태에서 두 비트라인의 전압레벨이 같아지게 되면 유지하게 되는 1/2 전원전압레벨을 말한다.
즉, 비트라인 센스앰프(210)가 연결된 셀어레이의 단위셀 데이터를 억세스하는 동안, 비트라인 센스앰프(210)를 공유하지만 연결되지 않은 쪽의 비트라인쌍을 대응하는 프리차지부와 레퍼런스셀 블럭을 이용하여 1/2 전원전압 레벨로 유지시키는 것이다.
이렇게 하는 이유는 비활성화된 셀어레이의 비트라인 전압레벨과 현재 데이터를 억세스하기 위해 동작하는 비트라인 센스앰프의 전원입력단(SAN)의 전압차이 때문에 비활성화된 셀어레이의 비트라인 전압이 급격히 강하하게 되어 문제가 되는데, 이를 해결하기 위함이다.
비록 비트라인 센스앰프의 전원입력단(SAN)과, 비활성화된 셀어레이의 비트라인간에는 연결제어신호(BISL,BISH)를 인가받는 트랜지스터가 배치되어 있으나, 이들 트랜지스터가 턴오프되더라도, 서브전류가 흐르게 되고, 이 때의 누설전류로 인해 비활성화된 셀어레이의 비트라인의 전압레벨이 급격히 하강하는 것이다. 또한 트랜지스터의 사이즈가 작아지면 이 현상은 더욱 증가하게 된다.
일반적으로 반도체 메모리 장치가 동작할 때에 프리차지전압으로 1/2VDD를 유지하게 되는데, 쉐워드 구조에서 비트라인 센스앰프가 한쪽에 연결된 비트라인쌍의 전압차이를 감지하여 증폭할 때에 데이터 억세스동작에 관혀하지 않는 타측에 접속된 비트라인에 유지되던 1/2 VDD 프리차지 전압이 비트라인의 접지전압 공급단과의 전압차이로 인해 낮아져서 에러를 유발하게 된다.
본 발명의 반도체 메모리 장치는 프리차기구간에 데이터의 억세스에 관계하지 않는 비트라인의 전압레벨은 플로팅상태로 유지하고 있기 때문에 전술한 문제는 생기지 않으나, 1/2VDD로 프리차지전압이 유지되면 데이터 억세스시에 보다 효과적으로 동작할 수 있게 된다. 하이레벨의 데이터와 로우레벨의 데이터를 감지하는데 에는 1/2VDD로 비트라인의 전압이 유지되는 것이 가장 효과적이기 때문이다.
본 실시예에 따른 반도체 메모리 장치는 데이터를 억세스하는 비트라인 센스앰프의 이웃한 비트라인쌍을 레퍼런스셀 블럭과 프리차지부를 이용하여 1/2VDD로 유지시키기 때문에, 데이터 억세스를 위해 제어하는 비트라인과 이웃한 모든 비트라인쌍은 1/2VDD로 유지시킬 수 있게 된다.
따라서 특별한 제어신호를 별도로 생성하지 않아도, 메모리 장치의 비트라인의 프리차지 전압을 보강해 줄 수 있다.
지금까지 본 실시예에 따른 반도체 메모리 장치가 데이터 1을 리드할 때의 동작을 살펴보았는데, 계속해서 데이터 0을 리드하는 경우를 살펴본다.
리드할 데이터가 0인 경우에는 선택된 단위셀의 캐패시터에 전하가 충전되어 있지 않는 경우다. 따라서 프리차지 구간(Precharge) 이후에 리드 명령어가 실행되는 구간(t1)에 데이터신호가 인가된 제1 비트라인(BL)의 전압레벨은 그대로 유지된다. 즉, 이 때 제1 비트라인(BL)의 전압레벨은 접지전압을 유지하게 된다.
한편, 제1 비트라인바(/BL)에는 기준신호가 전달되어 일정한 레벨만큼 전압이 상승한다. 이 때 상승하는 전압레벨은 제1 비트라인바(/BL)에 제공되는 기준신호에 대응하는 전하량에 의해 정해지며, 이 전하량은 레퍼런스용 캐패시터(Top_RC)에 저장된 전하량이다.
이어서 비트라인 센스앰프(210)는 접지전압을 유지하고 있는 제1 비트라인(BL)과, 일정한 전압레벨만큼 상승한 제1 비트라인바(/BL)의 전압차이를 감지하여, 제1 비트라인(BL)은 저전압(VBB) 레벨로 제1 비트라인바(/BL)는 전원전압(VDD) 레벨로 증폭시키고 래치하게 된다.
여기서도 제1 연결부(250a)에 의해 제1 셀어레이(300a)에 배치된 제1 비트라인(BL)은 접지전압을 유지하게 된다.
나머지 구간은 데이터 1을 리드하는 경우와 같은 동작을 수행하기 때문에 자세한 설명은 생략한다.
계속해서 본 실시예에 따른 반도체 메모리 장치의 라이트동작을 살펴보면, 데이터를 저장시키는 라이트 동작도 도8과 도9에서 도시된 파형과 같이 동작한다.
단지 데이터가 외부 데이터 라인(LDB,LDBB)으로 출력되는 구간(t3)에서, 라이트명령어에 대응하여 입력된 데이터가 데이터 라인(LDB,LDBB)를 통해 비트라인 센스앰프(210)에 전달된다.
비트라인 센스앰프(210)는 이전에 래치된 데이터를 전달된 데이터로 교체하여 래치하고, 래치된 데이터는 이후에 재저장구간(t4)동안에 대응하는 단위셀에 저장된다. 라이트 명령어를 실행할 때에도 비트라인 센스앰프(210)는 전원전압(VDD)과 저전압(VBB)을 이용하여 감지 증폭동작을 수행하게 된다.
이상에서 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 프리차지 구간에선 비트라인을 플로팅시키며, 비트라인 센스앰프(210)는 두 비트라인(BL,/BL)의 전압을 감지하여 증폭하는데, 전원전압(VDD)과 저전압(VBB)을 이용하게 된다.
본 실시예에 따른 반도체 메모리 장치에 따른 효과는 다음과 같다.
첫번째로, 본 발명의 반도체 메모리 장치는 셀어레이를 구성하는 단위셀 트랜지스터가 피모스트랜지스터로 구현되어 있음으로 해서, 단위셀에서 누설전류가 줄어들어 리프레쉬 특성을 향상시킬 수 있다.
두번째로 프리차지 구간동안 비트라인에 프리차지용 전압을 공급하지 않고,플로팅시킴으로서, 프리차지시의 소비전력이 거의 없게 된다.
이전에는 프리차지 구간동안에 접지전압 또는 1/2 전원전압 또는 전원전압을 공급하여 일정한 전력이 소모되었다. 그러나, 본 발명은 프리차지 시에 추가적으로 사용되는 전력이 없기 때문에 소모되는 전력을 크게 줄일 수 있다.
세번째로 단위셀의 워드라인과 비트라인간에 단락이 되어 발생하게 되는 블리드 전류를 방지할 수 있다. 전술한 바와 같이 블리드 전류는 결함이 발생한 워드라인을 예비워드라인으로 대체하여도 계속해서 발생하기 때문에 불필요한 전류를 계속해서 소비시키게 된다.
그러나, 본 실시예에 의한 반도체 메모리 장치는 비트라인의 프리차지 전압이 따로 없고 플로팅 상태이기 때문에, 결국은 비트라인의 전압은 접지전압레벨이 되고, 그로 인해 워드라인과 비트라인간에는 전압차이가 발생하지 않아서 블리드 전류가 발생되지 않는 것이다.
이 때 프리차지 구간의 초기에는 비트라인의 전압이 일정한 레벨이기 때문에 약간의 블리드 전류가 생길 수 있으나, 블리드 전류가 계속해서 발생하는 것이 아니고, 플로팅된 비트라인의 전압이 접지전압이 되면 없어지게 된다.
또한, 워드라인은 프리차지 구간동안 전원전압레벨을 유지하게 되는데, 블리드 전류가 생기는 단위셀의 워드라인은 리페어 공정시 예비워드라인으로 대체가 된다. 따라서 대체당한 워드라인은 접지전압으로 되어, 워드라인과 비트라인간에 전압차이가 프리차지 구간동안 계속해서 생기게 되지 않는 것이다.
네번째로 센스앰프의 동작시에 전원전압(VDD)과 접지전압(GND)보다 낮은 저전압(VBB)을 이용하여 감지증폭 동작을 수행하기 때문에, 전원전압의 레벨이 낮은 경우에도 고속으로 센스앰프가 비트라인에 인가되는 데이터신호를 감지하여 증폭할 수 있다.
또한 반도체 메모리 장치의 구동전압이 줄어들게 되면서, 전원전압(VDD)의 레벨과 저전압(VBB)의 레벨의 절대값이 같아질 수도 있다. 이럴 경우에는 1/2 VDD는 접지전압이 되는 것이다.
따라서 비트라인 센스앰프가 비트라인에 인가된 데이터신호를 감지하여 하이데이터는 전원전압(VDD)레벨로 증폭하고, 로우 데이터는 저전압(VBB)레벨로 증폭하며, 이후에 프리차지구간에 두 비트라인의 전압을 같게 유지하면 자연스럽게 접지전압(VSS) 레벨이 유지된다.
다섯번째로 종래에 전원전압 또는 1/2 전원전압으로 프리차지되어 있음으로 해서, 데이터 라인에서 비트라인으로 유입되는 전류에 의해 로우레벨(접지레벨)로 증폭된 비트라인의 전압레벨이 일시적으로 증가되던 것을, 본 발명의 비트라인 센스앰프는 비트라인을 음의 저전압으로 증폭시키기 때문에, 데이터 라인에서 유입되는 전류가 로우레벨(음의 저전압)에 의해 서로 상쇄되어 로우레벨로 증폭된 비트라 인의 전압 레벨이 접지전압이상으로 상승되지 않아 데이터의 재저장 구간을 길게 하지 않아도 되어 사이클 타임을 줄일 수 있다.
여섯번째로 단위셀 트랜지스터가 피모스트랜지스터로 되어 있고, 센스앰프부의 프리차지부와 레퍼런스셀블럭을 피모스트랜지스터로 구성하였기 때문에, 하나의 앤웰을 이용하여 효율적으로 단위셀의 피모스트랜지스터와 센스앰프부의 프리차지부와 레퍼런스셀블럭을 피모스트랜지스터를 레이아웃시킬 수 있다.
일곱번째로 본 실시예에 따른 반도체 메모리 장치는 고전압을 사용하지 않고(본 실시예에 따른 반도체 메모리 장치는 고전압을 생성하는 장치가 없다.), 저전압만을 이용하여 반도체 메모리 장치를 구동시킴으로서, 고전압을 생성하기 위한 고전압 생성회로를 구비하지 않아도 되며, 고전압을 생성하기 위해 소모되던 많은 파워를 소모하지 않아도 된다. 본 실시예에서 사용하는 저전압을 생성하는 것은 고전압보다 그 절대값이 작고, 또 생성된 저전압의 특성이 고전압보다 더 좋기 때문이다.
따라서 본 실시예에 따른 반도체 메모리 장치는 저전압으로 동작하면서도 데이터의 억세스속도는 고속을 유지할 수 있게 될 수 있다.
도12 내지 도14는 오픈 비트라인 구조일 때에 본 발명을 적용한 반도체 메모리 장치의 블럭구성도와 회로도이다.
전술한 실시예에서는 폴디드 비트라인 구조의 경우에 본 발명이 적용되는 반도체 메모리 장치를 설명하였는데, 도12 내지 도14는 이웃한 2개의 셀어레이에 비트라인쌍이 하나씩 배치되는 오픈 비트라인 구조의 메모리 장치에 관한 블럭구성도 외 회로도이다.
도12 내지 도14에 도시된 반도체 메모리 장치는 이웃한 2개의 셀어레이에 각각 배치된 비트라인쌍중 하나의 비트라인에 데이터신호가 인가되면, 나머지 비트라인에 기준신호가 인가되고, 비트라인 센스앰프가 이들의 신호차이를 감지하여 증폭하는 동작을 수행하게 된다.
오픈 비트라인 구조의 반도체 메모리 장치도 폴디드 비트라인 구조와 오픈 비트라인 구조에서 오는 차이만 있을뿐 전체적인 동작은 같기 때문에 자세한 설명은 생략한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해 저전압(예를 들어 1.0V이하)에서 구동하면서도, 동작속도의 저하가 없는 반도체 메모리 장치를 쉽게 구현할 수 있게 되었다.
본 발명의 반도체 메모리 장치는 셀어레이를 구성하는 단위셀 트랜지스터가 피모스트랜지스터로 구현되어 있음으로 해서, 단위셀에서 누설전류가 줄어들어 리프레쉬 특성이 향상된다.
본 발명의 반도체 메모리 장치는 비트라인 센스앰프가 연결된 셀어레이의 단 위셀 데이터를 감지 증폭하는 동작중에 비트라인 센스앰프의 타측에 배치된 셀어레이의 단위셀에 연결된 비트라인을 프리차지 전압으로 유지하게 된다. 따라서 프리차지 구간동안에 플로팅시키는 비트라인의 전압을 원하는 레벨의 프리차지 전압을 유지시킬 수 있어, 보다 신뢰성 있는 동작을 기대할 수 있다.
또한, 프리차지 구간동안 모든 비트라인을 플로팅시키기 때문에, 프리차지 구간동안 별도의 프리차지 전압을 공급하지 않아도 되어, 프리차지시에 소비되는 전력을 크게 줄일 수 있다.
또한, 본 발명의 반도체 메모리 장치의 비트라인을 프리차지시키는 전압을 플로팅으로 하고 있기 때문에, 워드라인과 비트라인사이에 단락이 되더라도, 워드라인과 비트라인에 인가되는 전압차이로 인해 발생하는 블리드 전류가 거의 생기지 않는다. 따라서 블리드 전류로 인해 낭비되는 전력소모는 없게 된다.
또한, 종래에 데이터 라인이 전원전압 또는 1/2 전원전압으로 프리차지되어 있음으로 해서, 데이터 라인에서 비트라인으로 유입되는 전류에 의해 로우레벨(접지레벨)로 증폭된 비트라인의 전압레벨이 일시적으로 증가되던 것을, 본 발명의 비트라인 센스앰프는 비트라인을 음의 저전압으로 증폭시키기 때문에, 데이터 라인에서 유입되는 전류가 로우레벨(음의 저전압)에 의해 서로 상쇄되어 로우레벨로 증폭된 비트라인의 전압 레벨이 접지전압이상으로 상승되지 않아 데이터의 재저장 구간을 길게 하지 않아도 되어 사이클 타임을 줄일 수 있다.
또한, 단위셀 트랜지스터가 피모스트랜지스터로 되어 있고, 센스앰프부의 프리차지부와 레퍼런스셀블럭을 피모스트랜지스터로 구성하였기 때문에, 하나의 앤웰 을 이용하여 효율적으로 단위셀의 피모스트랜지스터와 센스앰프부의 프리차지부와 레퍼런스셀블럭을 피모스트랜지스터를 레이아웃시킬 수 있다.

Claims (92)

  1. 피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하는 제1 셀어레이; 및
    상기 단위셀에 저장된 데이터 신호를 감지 증폭하기 위한 센스앰프
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 단위셀에 구비된 피모스트랜지스터는 접지전압 보다 낮은 레벨의 제1 저전압에 응답하여 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 저전압 레벨은 그 절대값이 상기 피모스트랜지스터의 문턱전압의 절대값보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제1 셀어레이에 구비된 다수의 단위셀중 선택된 단위셀이 활성화시에는 단위셀 피모스트랜지스터는 상기 제1 저전압으로 턴온시키고, 상기 단위셀이 비활성화시에는 전원전압으로 턴오프시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 센스앰프는 전원전압과 상기 제1 저전압보다 높고 상기 접지전압보다 낮은 레벨을 유지하는 제2 저전압을 이용하여 상기 단위셀에 저장된 데이터 신호를 감지증폭하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 저전압은 - 2.0V이며, 상기 제2 저전압은 - 0.5V로 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    피모스트랜지스터와 캐패시터를 각각 구비하는 다수의 단위셀을 구비하며, 상기 센스앰프를 공유하기 위한 제2 셀어레이를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 셀어레이와 상기 센스앰프를 연결 또는 분리하기 위한 제1 연결용 피모스트랜지스터; 및
    상기 제2 셀어레이와 상기 센스앰프를 연결 또는 분리하기 위한 제2 연결용 피모스트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    데이터 신호가 상기 비트라인 또는 비트라인바에 인가되는 구간에서는 상기 제1 및 제2 연결용 피모스트랜지스터의 문턱전압보다 절대값이 큰 제1 음의 전압레벨로 상기 제1 연결용 피모스트랜지스터 또는 상기 제2 연결용 피모스트랜지스터를 제어하고,
    이외의 구간에서는 상기 제1 및 제2 연결용 피모스트랜지스터 문턱전압의 절대값과 같은 제2 음의 전압레벨로 상기 제1 연결용 피모스트랜지스터 또는 상기 제2 연결용 피모스트랜지스터를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 셀어레이에 배치되는 피모스트랜지스터는 finFET형으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항 또는 제 7 항에 있어서,
    상기 센스앰프는 전원전압과 접지전압보다 낮은 레벨을 유지하는 저전압을 이용하여 상기 단위셀에 저장된 데이터 신호를 감지증폭하되, 하이레벨의 데이터 신호는 상기 전원전압레벨로 증폭하고, 로우레벨의 데이터 신호는 상기 저전압레벨로 증폭하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 저전압과 상기 전원전압의 절대값은 같은 것을 특징으로 하는 반도체 메모리 장치.
  13. 폴디드 비트라인 구조를 가지며, 전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치에 있어서,
    피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하고, 상기 다수의 단위셀에 저장된 데이터 신호를 각각 전달하기 위해 다수 구비된 비트라 인쌍중 선택된 제1 비트라인 또는 제1 비트라인바에 데이터 신호를 인가하는 제1 셀어레이;
    상기 제1 비트라인 또는 상기 제1 비트라인바에 데이터 신호가 인가되면, 제1 비트라인과 제1 비트라인바에 인가된 신호의 차이를 감지 및 증폭하는 비트라인 센스앰프;
    데이터 신호가 상기 제1 비트라인에 인가될 때에 기준신호를 상기 제1 비트라인바에 인가하거나, 데이터 신호가 상기 제1 비트라인바에 인가될 때에 상기 기준신호를 상기 제1 비트라인에 인가하기 위한 제1 레퍼런스셀 블럭; 및
    프리차지 구간에 상기 제1 셀어레이에 구비된 제1 비트라인과 제1 비트라인바의 전압레벨을 등가화시키기 위한 제1 프리차지부를 구비하며,
    프리차지 구간에, 상기 제1 비트라인과 제1 비트라인바에 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 프리차지부는
    프리차지 구간에 상기 제1 비트라인과 상기 제1 비트라인바를 연결하기 위한 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제1 레퍼런스셀 블럭은
    일측으로 기준신호용 전원공급단이 접속된 레퍼런스용 캐패시터;
    데이터 신호가 상기 제1 비트라인바에 인가될 때에, 상기 레퍼런스용 캐패시터의 타측을 상기 제1 비트라인에 연결하기 위한 레퍼런스용 제1 스위치; 및
    데이터 신호가 상기 제1 비트라인에 인가될 때에, 상기 레퍼런스용 캐패시터의 타측을 상기 제1 비트라인바와 연결하기 위한 레퍼런스용 제2 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 레퍼런스용 캐패시터의 캐패시턴스는 상기 제1 셀어레이에 구비되는 단위셀 캐패시터가 가지는 캐패시턴스와 실질적으로 같은 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 레퍼런스용 제1 및 제2 스위치는 피모스트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 기준신호용 전원공급단에서 공급되는 전압레벨은 접지전압, 전원전압의 1/2, 전원전압중 선택된 하나인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 13 항에 있어서,
    상기 제1 레퍼런스셀 블럭은
    상기 제1 셀어레이에 구비되는 N개의 비트라인쌍에 각각 대응하는 N개의 레퍼런스용 캐패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 13 항에 있어서,
    상기 비트라인 센스앰프는 상기 접지전압보다 낮은 레벨의 제1 저전압을 이용하여 감지 및 증폭동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 단위셀에 구비된 피모스트랜지스터는 상기 제1 저전압보다 더 낮은 레벨의 제2 저전압에 응답하여 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제1 저전압 레벨은 그 절대값이 상기 피모스트랜지스터의 문턱전압이 가지는 절대값보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 21 항에 있어서,
    상기 제1 셀어레이에 구비된 다수의 단위셀중 선택된 단위셀이 활성화시에는 단위셀에 구비된 피모스트랜지스터는 상기 제2 저전압으로 턴온시키고, 상기 단위셀이 비활성화시에는 전원전압으로 턴오프시키는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 13 항에 있어서,
    상기 비트라인 센스앰프는 전원전압과, 상기 접지전압보다 낮은 레벨을 유지하는 저전압을 이용하여 상기 단위셀에 저장된 데이터 신호를 감지증폭하되, 하이레벨의 데이터 신호가 인가된 비트라인은 상기 전원전압레벨로 증폭하고, 로우레벨의 데이터 신호가 인가된 비트라인은 상기 저전압레벨로 증폭하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 24 항에 있어서,
    상기 저전압과 상기 전원전압의 절대값은 같은 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 13 항에 있어서,
    상기 제1 셀어레이에 배치된 상기 제1 비트라인 및 제1 비트라인바와 상기 비트라인 센스앰프를 각각 연결 또는 분리하며, 상기 비트라인 센스앰프와 제1 프리차지부의 사이에 구비되는 제1 연결부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 제1 연결부는
    연결제어신호를 입력받아 상기 제1 비트라인과 상기 비트라인 센스앰프를 연결하기 위한 제1 피모스트랜지스터; 및
    상기 연결제어신호를 입력받아 상기 제1 비트라인바와 상기 비트라인 센스앰프를 연결하기 위한 제2 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 26 항에 있어서,
    데이터 신호가 상기 제1 비트라인 또는 상기 제1 비트라인바에 인가되는 구간에서는 상기 제1 및 제2 피모스트랜지스터의 문턱전압보다 절대값이 큰 제1 음의 전압레벨을 이용하여 상기 제1 피모스트랜지스터 및 상기 제2 피모스트랜지스터를 턴온시키고,
    이외의 구간에서는 상기 제1 및 제2 피모스트랜지스터 문턱전압의 절대값과 같은 제2 음의 전압레벨을 이용하여 상기 제1 피모스트랜지스터 및 상기 제2 피모스트랜지스터를 턴온시키는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 27 항에 있어서,
    상기 제1 셀어레이와 상기 제1 연결부 사이의 제1 비트라인과 제1 비트라인바의 전압레벨중 낮은 레벨의 라인 전압을 접지전압 레벨로 증폭 및 유지시키기 위한 제1 보조 비트라인 센스앰프를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 28 항에 있어서,
    상기 제1 보조 비트라인 센스앰프는
    일측으로 상기 비트라인 센스앰프가 활성화되는 구간에 활성화되어 입력되는 신호를 입력받고, 타측이 제1 셀어레이와 상기 제1 연결부 사이에 구비된 제1 비트라인에 접속되고, 게이트가 상기 제1 셀어레이와 상기 제1 연결부 사이에 구비된 제1 비트라인바에 접속된 제1 보조앰프용 앤모스트랜지스터; 및
    일측으로 상기 비트라인 센스앰프가 활성화되는 구간에 활성화되어 입력되는 신호를 입력받고, 타측이 제1 셀어레이와 상기 제1 연결부 사이에 구비된 제1 비트라인바에 접속되고, 게이트가 상기 제1 셀어레이와 상기 제1 연결부 사이에 구비된 제1 비트라인에 접속된 제2 보조앰프용 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 27 항 또는 제 29 항에 있어서,
    피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하고, 상기 다수의 단위셀에 저장된 데이터 신호를 각각 전달하기 위해 다수 구비된 비트라인쌍중 선택된 제2 비트라인 또는 제2 비트라인바에 데이터 신호를 인가하는 제2 셀어레이;
    상기 제2 셀어레이에 배치된 상기 제2 비트라인 및 상기 제2 비트라인바와 상기 비트라인 센스앰프를 각각 연결 또는 분리하기 위한 제2 연결부;
    데이터 신호가 상기 제2 비트라인에 인가될 때에 기준신호를 상기 제2 비트라인바에 인가하거나, 데이터 신호가 상기 제2 비트라인바에 인가될 때에 상기 기준신호를 상기 제2 비트라인에 인가하기 위한 제2 레퍼런스셀 블럭; 및
    프리차지 구간에 상기 제2 셀어레이에 구비된 제2 비트라인과 제2 비트라인바의 전압레벨을 등가화시키기 위한 제2 프리차지부를 구비하며, 프리차지 구간에 상기 제2 비트라인과 제2 비트라인바에 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 반도체 메모리 장치.
  32. 제 31 항에 있어서,
    상기 제1 연결부가 활성화되어 있는 구간동안 상기 제2 레퍼런스셀 블럭 및 상기 제2 프리차지부는 활성화되어 상기 제2 비트라인 및 비트라인바의 전압레벨을 프리차지 전압으로 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제 31 항에 있어서,
    상기 제2 연결부는
    연결제어신호를 입력받아 상기 제2 비트라인과 상기 비트라인 센스앰프를 연결하기 위한 제3 피모스트랜지스터; 및
    상기 연결제어신호를 입력받아 상기 제2 비트라인바와 상기 비트라인 센스앰 프를 연결하기 위한 제4 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제 33 항에 있어서,
    데이터 신호가 제2 비트라인 또는 제2 비트라인바에 인가되는 구간에서는 상기 제3 및 제2 피모스트랜지스터의 문턱전압보다 절대값이 큰 제1 음의 전압레벨을 이용하여 상기 제3 피모스트랜지스터 및 상기 제4 피모스트랜지스터를 턴온시키고,
    이외의 구간에서는 상기 제3 및 제4 피모스트랜지스터 문턱전압의 절대값과 같은 제2 음의 전압레벨을 이용하여 상기 제3 피모스트랜지스터 및 상기 제4 피모스트랜지스터를 턴온시키는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제 31 항에 있어서,
    상기 제2 셀어레이와 상기 제2 연결부 사이의 제2 비트라인과 제2 비트라인바의 전압레벨중 낮은 레벨의 라인 전압을 접지전압 레벨로 증폭 및 유지시키기 위한 제2 보조 비트라인 센스앰프를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제 35 항에 있어서,
    상기 제2 보조 비트라인 센스앰프는
    일측으로 상기 비트라인 센스앰프가 활성화되는 구간에 활성화되어 입력되는 신호를 입력받고, 타측이 제2 셀어레이와 상기 제2 연결부 사이에 구비된 제2 비트라인에 접속되고, 게이트가 상기 제2 셀어레이와 상기 제2 연결부 사이에 구비된 제2 비트라인바에 접속된 제1 보조앰프용 앤모스트랜지스터; 및
    일측으로 상기 비트라인 센스앰프가 활성화되는 구간에 활성화되어 입력되는 신호를 입력받고, 타측이 제2 셀어레이와 상기 제2 연결부 사이에 구비된 제2 비트라인바에 접속되고, 게이트가 상기 제2 셀어레이와 상기 제2 연결부 사이에 구비된 제2 비트라인에 접속된 제2 보조앰프용 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제 31 항에 있어서,
    상기 제2 프리차지부는
    프리차지구간에 상기 제2 비트라인과 상기 제2 비트라인바를 연결하기 위한 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제 31 항에 있어서,
    상기 비트라인 센스앰프는
    게이트는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인바 또는 상기 제2 연결부에 의해 연결된 상기 제2 비트라인바에 접속되며, 상기 전원전압을 일측으로 인가받고, 타측으로는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인 또는 제2 연결부에 의해 연결된 제2 비트라인과 접속된 센스앰프용 제1 피모스트랜지스터;
    게이트는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인 또는 상기 제2 연결부에 의해 연결된 상기 제2 비트라인에 접속되며, 상기 전원전압을 일측으로 인가받고, 타측으로는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인바 또는 제2 연결부에 의해 연결된 제2 비트라인바와 접속된 센스앰프용 제2 피모스트랜지스터;
    게이트는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인바 또는 상기 제2 연결부에 의해 연결된 제2 비트라인바에 접속되며, 상기 제1 저전압을 일측으로 인가받고, 타측으로는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인 또는 제2 연결부에 의해 연결된 제2 비트라인과 접속된 센스앰프용 제1 앤모스트랜지스터; 및
    게이트는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인 또는 상기 제2 연결부에 의해 연결된 제2 비트라인에 접속되며, 상기 제1 저전압을 일측으로 인가받고, 타측으로는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인바 또는 제2 연결부에 의해 연결된 제2 비트라인바와 접속된 센스앰프용 제2 앤모스트랜지스터 를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제 38 항에 있어서,
    상기 비트라인 센스앰프에 의해 감지증폭된 데이터를 데이터 라인을 통해 외부로 전달하거나, 상기 데이터 라인을 통해 외부에서 전달된 데이터를 상기 비트라인 센스앰프로 전달하기 위한 데이터입출력부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  40. 제 38 항에 있어서,
    상기 데이터입출력부는
    게이트로 입출력제어신호를 입력받으며, 일측은 상기 비트라인 센스앰프용 제1 피모스트랜지스터 및 제1 앤모스트랜지스터의 공통 타측단에 접속되며 타측은 제1 데이터라인에 접속되는 제1 입출력용 모스트랜지스터; 및
    게이트로 입출력제어신호를 입력받으며, 일측은 상기 비트라인 센스앰프용 제2 피모스트랜지스터 및 제2 앤모스트랜지스터의 공통 타측단에 접속되며 타측은 상기 제2 데이터라인에 접속되는 제2 입출력용 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  41. 제 14 항에 있어서,
    상기 셀어레이에 배치되는 피모스트랜지스터는 finFET형으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  42. 전원전압과 접지전압을 인가받아 동작하며, 구비된 단위셀이 피모스트랜지스터와 캐패시터로 구성되고, 상기 단위셀의 데이터 신호를 비트라인 센스앰프를 이용하여 감지 증폭하는 반도체 메모리 장치의 구동방법에 있어서,
    상기 단위셀의 피모스트랜지스터를 턴온시키는 단계;
    상기 단위셀에 저장된 데이터 신호를 비트라인에 전달하는 단계; 및
    상기 접지전압보다 낮은 레벨의 저전압을 이용하여, 상기 데이터 신호가 인가된 비트라인과 상기 데이터 신호가 인가되지 않은 비트라인바의 레벨을 감지하여 증폭하는 단계를 포함하는 반도체 메모리 장치의 구동방법.
  43. 제 42 항에 있어서,
    하이레벨의 데이터 신호가 인가된 비트라인은 상기 전원전압레벨로 증폭하고, 비트라인바는 상기 저전압 레벨로 증폭하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  44. 제 43 항에 있어서,
    상기 저전압과 상기 전원전압은 절대값이 같은 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  45. 제 42 항에 있어서,
    상기 저전압 보다 더 낮은 레벨의 저전압을 이용하여 상기 단위셀 피모스트랜지스터를 턴온시키는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  46. 제 45 항에 있어서,
    상기 단위셀 피모스트랜지스터를 턴온시키는 저전압의 절대값은 상기 피모스트랜지스터의 문턱전압이 가지는 절대값보다 더 큰 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  47. 제 42 항에 있어서,
    상기 감지하여 증폭하는 단계에서 상기 제2 저전압이 상기 단위셀에 접속된 비트라인쌍에 전달되지 않도록 클램핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  48. 제 47 항에 있어서,
    셀어레이에 배치된 상기 비트라인쌍의 두 전압레벨중 낮은 레벨의 전압을 접지전압으로 증폭시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  49. 제 47 항에 있어서,
    상기 감지 증폭되어 래치된 데이터 신호를 리드명령어에 대응하는 데이터로 출력시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  50. 제 46 항에 있어서,
    상기 감지 증폭되어 래치된 데이터 신호를 라이트명령어에 대응하여 입력된 데이터로 교체하여 래치시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  51. 제 46 항 또는 제 47 항에 있어서,
    최종 래치된 상기 데이터 신호를 이용하여 상기 데이터 신호가 저장되어 있던 단위셀에 재저장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  52. 제 42 항에 있어서,
    상기 감지증폭하는 단계는
    상기 단위셀이 구비된 제1 셀어레이와 이웃한 제2 셀어레이에 배치된 비트라인바에 상기 데이터 신호에 대응하는 기준신호를 인가하는 단계; 및
    상기 데이터 신호와 상기 기준신호의 차이를 감지하여 증폭하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  53. 제 52 항에 있어서,
    상기 비트라인 센스앰프에 접속된 비트라인중에서 상기 제1 셀어레이에 배치된 비트라인을 전기적으로 분리시키는 단계;
    상기 비트라인 센스앰프에 접속된 비트라인바중에서 상기 제2 셀어레이에 배치된 비트라인바를 전기적으로 분리시키는 단계; 및
    분리된 상기 비트라인 및 상기 비트라인바의 레벨을 접지전압 레벨로 증폭하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  54. 제 52 항에 있어서,
    프리차지 구간에 별도로 프리차지 전압을 인가하지 않고, 상기 비트라인과 비트라인바의 전압레벨을 플로팅시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  55. 전원전압과 접지전압을 인가받아 동작하며, 폴디드 비트라인 구조를 가지고,비트라인 센스앰프가 일측에 구비된 제1 셀어레이(다수의 단위셀을 구비하고, 각각의 단위셀은 피모스트랜지스터와 캐패시터로 구성됨)에 접속된 제1 비트라인/제1 비트라인바 또는 타측에 구비된 제2 셀어레이(다수의 단위셀을 구비하고, 각각의 단위셀은 피모스트랜지스터와 캐패시터로 구성됨)에 접속된 제2 비트라인/제2 비트라인바에 인가된 신호의 전압레벨 차이를 감지하여 증폭하는 반도체 메모리 장치의 구동방법에 있어서,
    상기 제1 비트라인/제1 비트라인바를 상기 비트라인 센스앰프에 연결시키고,상기 제2 비트라인/제2 비트라인바를 상기 비트라인 센스앰프에서 분리시키는 단 계;
    상기 제1 셀어레이에 구비된 다수의 단위셀중 선택된 단위셀의 피모스트랜지스터를 활성화시켜, 상기 단위셀에 저장된 데이터신호를 제1 비트라인에 데이터 신호를 인가하는 데이터 전달 단계;
    상기 제1 비트라인바에 기준신호를 인가하는 기준신호 전달 단계; 및
    상기 비트라인 센스앰프가 상기 접지전압과 저전압을 이용하여 제1 비트라인과 상기 제1 비트라인바의 신호차이를 감지, 증폭하여 래치하는 센싱 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  56. 제 55 항에 있어서,
    하이레벨의 데이터 신호가 인가된 비트라인은 상기 전원전압 레벨로 증폭하고, 비트라인바는 상기 저전압 레벨로 증폭하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  57. 제 56 항에 있어서,
    상기 저전압과 상기 전원전압은 절대값이 같은 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  58. 제 55 항에 있어서,
    상기 저전압 보다 더 낮은 레벨의 저전압을 이용하여 상기 단위셀 피모스트랜지스터를 턴온시키는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  59. 제 58 항에 있어서,
    상기 단위셀 피모스트랜지스터를 턴온시키는 저전압의 절대값은 상기 피모스트랜지스터의 문턱전압이 가지는 절대값보다 더 큰 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  60. 제 55 항에 있어서,
    상기 제1 비트라인/제1 비트라인바를 상기 비트라인 센스앰프에 분리시키고,상기 제1 비트라인과 상기 제1 비트라인바 및 상기 제2 비트라인과 상기 제2 비트라인바의 전압레벨을 등가화시키고 플로팅시키는 프리차지 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  61. 제 55 항에 있어서,
    상기 감지하여 증폭하는 단계에서 상기 제2 저전압이 상기 단위셀에 접속된 비트라인쌍에 전달되지 않도록 클램핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  62. 제 55 항에 있어서,
    셀어레이에 구비된 상기 비트라인쌍의 두 전압레벨중 낮은 레벨의 전압을 접지전압으로 증폭시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  63. 제 55 항에 있어서,
    상기 감지 증폭되어 래치된 데이터 신호를 리드명령어에 대응하는 데이터로 출력시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  64. 제 56 항에 있어서,
    상기 감지 증폭되어 래치된 데이터 신호를 라이트명령어에 대응하여 입력된 데이터로 교체하여 래치시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메 모리 장치의 구동방법.
  65. 제 59 항 또는 제 60 항에 있어서,
    최종 래치된 상기 데이터 신호를 이용하여 상기 데이터 신호가 저장되어 있던 단위셀에 재저장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  66. 제 55 항에 있어서,
    상기 기준신호에 대응하는 전하량은 상기 제1 비트라인에 인가되는 데이터 신호가 '0' 일 때와, '1' 일 때 각각 대응하는 두 전하량의 사이값을 가지는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  67. 제 66 항에 있어서,
    상기 기준신호에 대응하는 전하량은 상기 데이터 신호가 '0' 일 때와, '1' 일 때 각각 대응하는 두 전하량중 큰 값의 1/2 인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  68. 제 56 항에 있어서,
    상기 제1 셀어레이가 상기 비트라인 센스앰프에 연결된 구간동안 상기 제2 셀어레이에 상기 제2 비트라인/제2 비트라인바의 전압레벨을 프리차지 레벨로 유지시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  69. 제 67 항에 있어서,
    상기 프리차지 레벨로 유지시키는 단계는 상기 제2 비트라인 또는 상기 제2 비트라인바에 공급될 기준신호를 이용하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  70. 제 55 항에 있어서,
    상기 기준신호는 상기 데이터 신호가 '0' 일 때와, '1' 일 때 각각 대응하는 두 전하량중 큰 값의 1/2 인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  71. 전원전압과 접지전압을 인가받아 동작하는 반도체 메모리 장치에 있어서,
    피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하고, 선 택된 단위셀에 저장된 데이터신호를 대응하는 제1 비트라인으로 전달하기 위한 제1 셀어레이;
    피모스트랜지스터와 캐패시터로 각각 구성된 다수의 단위셀을 구비하고, 선택된 단위셀에 저장된 데이터신호를 대응하는 제2 비트라인으로 전달하기 위한 제2 셀어레이;
    상기 제1 비트라인 또는 상기 제2 비트라인에 데이터 신호가 인가되면, 제1 비트라인과 제2 비트라인에 인가된 신호의 차이를 감지 및 증폭하는 비트라인 센스앰프;
    데이터 신호가 상기 제1 비트라인에 인가될 때에 기준신호를 상기 제2 비트라인에 인가하거나, 데이터 신호가 상기 제2 비트라인에 인가될 때에 상기 기준신호를 상기 제1 비트라인에 인가하기 위한 레퍼런스셀 블럭; 및
    프리차지 구간에 상기 제1 비트라인과 상기 제2 비트라인의 전압레벨을 등가화시키기 위한 프리차지부를 구비하며, 프리차지 구간에 상기 제1 비트라인과 제2 비트라인에 프리차지 전압을 별도로 인가하지 않아 플로팅시키는 반도체 메모리 장치.
  72. 제 71 항에 있어서,
    상기 프리차지부는
    프리차지 구간에 상기 제1 비트라인과 상기 제2 비트라인을 전기적으로 연결 하기 위한 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  73. 제 71 항에 있어서,
    상기 레퍼런스셀 블럭은
    일측으로 기준신호용 전원공급단이 접속된 레퍼런스용 캐패시터;
    데이터 신호가 상기 제2 비트라인에 인가될 때에, 상기 레퍼런스용 캐패시터의 타측을 상기 제1 비트라인에 연결하기 위한 제1 스위치;
    상기 프리차지 구간에 상기 기준신호용 전원공급단을 상기 레퍼런스용 캐패시터의 타측단에 연결시키기 위한 제2 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  74. 제 72 항에 있어서,
    상기 레퍼런스용 캐패시터의 캐패시턴스는 상기 제1 셀어레이에 구비되는 단위셀 캐패시터가 가지는 캐패시턴스와 실질적으로 같은 것을 특징으로 하는 반도체 메모리 장치.
  75. 제 74 항에 있어서,
    상기 제1 및 제2 스위치는 피모스트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  76. 제 74 항에 있어서,
    상기 기준신호용 전원공급단에서 공급되는 전압레벨은 전원전압, 전원전압의 1/2 또는 접지전압중 선택된 하나인 것을 특징으로 하는 반도체 메모리 장치.
  77. 제 71 항에 있어서,
    상기 레퍼런스셀 블럭은
    상기 제1 셀어레이에 구비되는 N개의 비트라인에 각각 대응하는 N개의 레퍼런스용 캐패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  78. 제 71 항에 있어서,
    상기 비트라인 센스앰프는 상기 접지전압보다 낮은 레벨의 제1 저전압을 이용하여 감지 및 증폭동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  79. 제 78 항에 있어서,
    상기 단위셀에 구비된 피모스트랜지스터는 상기 제1 저전압보다 더 낮은 레벨의 제2 저전압에 응답하여 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  80. 제 79 항에 있어서,
    상기 제1 저전압 레벨은 그 절대값이 상기 피모스트랜지스터의 문턱전압이 가지는 절대값보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  81. 제 80 항에 있어서,
    상기 제1 셀어레이에 구비된 다수의 단위셀중 선택된 단위셀이 활성화시에는 단위셀에 구비된 피모스트랜지스터는 상기 제2 저전압으로 턴온시키고, 상기 단위셀이 비활성화시에는 전원전압으로 턴오프시키는 것을 특징으로 하는 반도체 메모리 장치.
  82. 제 71 항에 있어서,
    상기 비트라인 센스앰프는 전원전압과, 상기 접지전압보다 낮은 레벨을 유지하는 저전압을 이용하여 상기 단위셀에 저장된 데이터 신호를 감지증폭하되, 하이 레벨의 데이터 신호가 인가된 비트라인은 상기 전원전압레벨로 증폭하고, 로우레벨의 데이터 신호가 인가된 비트라인은 상기 저전압레벨로 증폭하는 것을 특징으로 하는 반도체 메모리 장치.
  83. 제 82 항에 있어서,
    상기 저전압과 상기 전원전압의 절대값은 같은 것을 특징으로 하는 반도체 메모리 장치.
  84. 제 71 항에 있어서,
    상기 비트라인 센스앰프와 상기 제1 셀어레이의 사이에 구비되어, 상기 제1 저전압이 상기 제1 셀어레이에 구비되는 제1 비트라인으로 전달되지 못하도록 하는 제1 연결부; 및
    상기 비트라인 센스앰프와 상기 제2 셀어레이의 사이에 구비되어, 상기 제1 저전압이 상기 제2 셀어레이에 구비되는 상기 제2 비트라인으로 전달되지 못하도록 하는 제2 연결부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  85. 제 84 항에 있어서,
    상기 제1 연결부와 제2 연결부는 제1 및 제2 셀어레이에 각각 구비된 제1 비트라인 및 제2 비트라인과 상기 비트라인 센스앰프를 연결하기 위한 연결용 제1 및 제2 피모스트랜지스터를 각각 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  86. 제 85 항에 있어서,
    데이터 신호가 상기 제1 비트라인 또는 상기 제2 비트라인에 인가되는 구간에서는 상기 연결용 제1 및 제2 피모스트랜지스터의 문턱전압보다 절대값이 큰 제1 음의 전압레벨을 이용하여 상기 제1 피모스트랜지스터 및 상기 제2 피모스트랜지스터를 턴온시키고,
    이외의 구간에서는 상기 제1 및 제2 피모스트랜지스터 문턱전압의 절대값과 같은 제2 음의 전압레벨을 이용하여 상기 제1 피모스트랜지스터 및 상기 제2 피모스트랜지스터를 턴온시키는 것을 특징으로 하는 반도체 메모리 장치.
  87. 제 84 항에 있어서,
    상기 비트라인 센스앰프가 인에이블되어 있는 구간에서, 상기 제1 셀어레이와 상기 제1 연결부 사이의 제1 비트라인과 상기 제2 셀어레이와 상기 제2 연결부 사이의 제2 비트라인중 낮은 레벨의 라인 전압을 접지전압 레벨로 증폭 및 유지시키기 위한 제1 보조 비트라인 센스앰프를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  88. 제 87 항에 있어서,
    상기 제1 보조 비트라인 센스앰프는
    일측으로 상기 비트라인 센스앰프가 활성화되는 구간에 활성화되어 입력되는 신호를 입력받고, 타측이 제1 셀어레이와 상기 제1 연결부 사이에 구비된 제1 비트라인에 접속되고, 게이트가 상기 제2 셀어레이와 상기 제2 연결부 사이에 구비된 제2 비트라인에 접속된 제1 보조앰프용 모스트랜지스터; 및
    일측으로 상기 비트라인 센스앰프가 활성화되는 구간에 활성화되어 입력되는 신호를 입력받고, 타측이 제2 셀어레이와 상기 제2 연결부 사이에 구비된 제2 비트라인에 접속되고, 게이트가 상기 제1 셀어레이와 상기 제1 연결부 사이에 구비된 제1 비트라인에 접속된 제2 보조앰프용 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  89. 제 84 항에 있어서,
    상기 비트라인 센스앰프는
    게이트는 상기 제2 연결부에 의해 연결된 상기 제2 비트라인에 접속되며, 상기 전원전압을 일측으로 인가받고, 타측으로는 상기 제1 연결부에 의해 연결된 상 기 제1 비트라인에 접속된 센스앰프용 제1 피모스트랜지스터;
    게이트는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인에 접속되며, 상기 전원전압을 일측으로 인가받고, 타측으로는 제2 연결부에 의해 연결된 제2 비트라인와 접속된 센스앰프용 제2 피모스트랜지스터;
    게이트는 상기 제2 연결부에 의해 연결된 제2 비트라인에 접속되며, 상기 제1 저전압을 일측으로 인가받고, 타측으로는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인에 접속된 센스앰프용 제1 앤모스트랜지스터; 및
    게이트는 상기 제1 연결부에 의해 연결된 상기 제1 비트라인에 접속되며, 상기 제1 저전압을 일측으로 인가받고, 타측으로는 제2 연결부에 의해 연결된 제2 비트라인와 접속된 센스앰프용 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  90. 제 89 항에 있어서,
    상기 비트라인 센스앰프에 의해 감지증폭된 데이터를 데이터 라인을 통해 외부로 전달하거나, 상기 데이터 라인을 통해 외부에서 전달된 데이터를 상기 비트라인 센스앰프로 전달하기 위한 데이터입출력부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  91. 제 90 항에 있어서,
    상기 데이터입출력부는
    게이트로 입출력제어신호를 입력받으며, 일측은 상기 비트라인 센스앰프용 제1 피모스트랜지스터 및 제1 앤모스트랜지스터의 공통 타측단에 접속되며 타측은 제1 데이터라인에 접속되는 제1 입출력용 모스트랜지스터; 및
    게이트로 입출력제어신호를 입력받으며, 일측은 상기 비트라인 센스앰프용 제2 피모스트랜지스터 및 제2 앤모스트랜지스터의 공통 타측단에 접속되며 타측은 상기 제2 데이터라인에 접속되는 제2 입출력용 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  92. 제 71 항에 있어서,
    상기 셀어레이에 배치되는 피모스트랜지스터는 finFET형으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (157)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008065972A (ja) * 2006-08-10 2008-03-21 Nec Electronics Corp 半導体記憶装置
US8368144B2 (en) * 2006-12-18 2013-02-05 Infineon Technologies Ag Isolated multigate FET circuit blocks with different ground potentials
KR100855572B1 (ko) * 2007-04-04 2008-09-01 삼성전자주식회사 반도체 메모리 장치에서의 비트라인 센스앰프의레이아웃구조
KR20100023642A (ko) * 2008-08-22 2010-03-04 삼성전자주식회사 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이 장치의 센스 앰프
US8320209B2 (en) 2010-05-05 2012-11-27 Stmicroelectronics International N.V. Sense amplifier using reference signal through standard MOS and DRAM capacitor
US8477550B2 (en) * 2010-05-05 2013-07-02 Stmicroelectronics International N.V. Pass-gated bump sense amplifier for embedded drams
US8686415B2 (en) * 2010-12-17 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8958256B2 (en) * 2012-04-10 2015-02-17 Micron Technology, Inc. Apparatuses and methods for improved memory operation times
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
CN105378841A (zh) * 2013-03-15 2016-03-02 硅存储技术公司 高速和低功率读出放大器
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
WO2015170220A1 (en) * 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
JP6538426B2 (ja) 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
WO2016126472A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for scatter and gather
CN107408404B (zh) 2015-02-06 2021-02-12 美光科技公司 用于存储器装置的设备及方法以作为程序指令的存储
WO2016126474A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for parallel writing to multiple memory device locations
US10522212B2 (en) 2015-03-10 2019-12-31 Micron Technology, Inc. Apparatuses and methods for shift decisions
US9412461B1 (en) * 2015-03-10 2016-08-09 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
EP3268965B1 (en) 2015-03-12 2025-04-30 Lodestar Licensing Group LLC Apparatuses and methods for data movement
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
JP6802009B2 (ja) * 2016-08-29 2020-12-16 エルジー ディスプレイ カンパニー リミテッド 圧力検出装置及びその駆動方法
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
CN207637499U (zh) 2016-11-08 2018-07-20 美光科技公司 用于形成在存储器单元阵列上方的计算组件的设备
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10418084B2 (en) 2017-02-07 2019-09-17 Micron Technology, Inc. Pre-writing memory cells of an array
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
KR102387462B1 (ko) * 2017-09-27 2022-04-15 삼성전자주식회사 센싱 동작을 일정하게 제어할 수 있는 비트라인 센스앰프를 포함하는 메모리 장치
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
CN109166598B (zh) * 2018-08-17 2024-02-06 长鑫存储技术有限公司 灵敏放大器电路、存储器及信号放大方法
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US10586586B1 (en) * 2018-11-07 2020-03-10 Micron Technology, Inc. Apparatuses including threshold voltage compensated sense amplifiers and methods for compensating same
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US12118056B2 (en) 2019-05-03 2024-10-15 Micron Technology, Inc. Methods and apparatus for performing matrix transformations within a memory array
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US10943644B1 (en) 2020-02-19 2021-03-09 Micron Technology, Inc. Apparatuses including threshold voltage compensated sense amplifiers and methods for compensating same
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
JP2022051181A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 メモリシステム及び電源回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960032489A (ko) * 1995-02-08 1996-09-17 모리시다 요이치 반도체 기억회로의 데이터 유지시간 연장장치 및 연장방법
KR20000065430A (ko) * 1999-04-03 2000-11-15 김영환 반도체 메모리장치
KR20030095182A (ko) * 2002-06-11 2003-12-18 가부시키가이샤 히타치세이사쿠쇼 반도체 메모리

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4169233A (en) * 1978-02-24 1979-09-25 Rockwell International Corporation High performance CMOS sense amplifier
KR100218244B1 (ko) * 1995-05-27 1999-09-01 윤종용 불휘발성 반도체 메모리의 데이터 독출회로
EP0757354B1 (en) * 1995-08-02 2002-05-22 Matsushita Electric Industrial Co., Ltd Ferroelectric memory device
WO1997036300A1 (fr) * 1996-03-25 1997-10-02 Matsushita Electronics Corporation Unite de memoire ferroelectrique
KR100224673B1 (ko) * 1996-12-13 1999-10-15 윤종용 불휘발성 강유전체 메모리장치 및 그의 구동방법
US6934180B1 (en) * 1998-02-02 2005-08-23 Darryl G. Walker Random access memory cell having reduced current leakage and having a pass transistor control gate formed in a trench
JP2000243082A (ja) * 1999-02-17 2000-09-08 Mitsubishi Electric Corp 半導体記憶装置
US6249460B1 (en) * 2000-02-28 2001-06-19 Micron Technology, Inc. Dynamic flash memory cells with ultrathin tunnel oxides
US6384448B1 (en) * 2000-02-28 2002-05-07 Micron Technology, Inc. P-channel dynamic flash memory cells with ultrathin tunnel oxides
JP4049519B2 (ja) * 2000-07-17 2008-02-20 松下電器産業株式会社 強誘電体記憶装置
US6637990B2 (en) * 2000-12-15 2003-10-28 National Steel Car Limited Coil car with internal walkway
JP2002216471A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体記憶装置
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
DE10131276B4 (de) * 2001-06-28 2007-08-02 Infineon Technologies Ag Feldeffekttransistor und Verfahren zu seiner Herstellung
JP2003030981A (ja) * 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体記憶装置
US6510093B1 (en) * 2001-10-18 2003-01-21 International Business Machines Corporation Method and apparatus for cycle time reduction in a memory system using alternating reference cells and isolated sense lines
US6714065B2 (en) * 2001-10-26 2004-03-30 Renesas Technology Corp. Semiconductor device including power supply circuit conducting charge pumping operation
KR100419992B1 (ko) * 2002-01-12 2004-02-26 삼성전자주식회사 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법
JP4149170B2 (ja) * 2002-01-22 2008-09-10 株式会社ルネサステクノロジ 半導体記憶装置
JP2003308691A (ja) * 2002-04-11 2003-10-31 Elpida Memory Inc 半導体記憶装置
JP2003338180A (ja) * 2002-05-17 2003-11-28 Mitsubishi Electric Corp 半導体記憶装置
DE10255203B3 (de) * 2002-11-27 2004-04-22 Infineon Technologies Ag Dynamische Speicherzelle mit zwei vertikalen Auswahltransistoren
JP2004221473A (ja) * 2003-01-17 2004-08-05 Renesas Technology Corp 半導体記憶装置
KR100518581B1 (ko) * 2003-06-11 2005-10-04 삼성전자주식회사 별도의 기준 전압 발생기 없이 비트 셀 데이터를 출력하는반도체 메모리 장치, 및 그 방법
KR100555522B1 (ko) * 2003-10-29 2006-03-03 삼성전자주식회사 부스트 기입 동작을 수반하는 메모리 셀 데이터 기입 방법및 그 메모리 장치
US7110311B2 (en) * 2004-06-15 2006-09-19 Atmel Corporation Sense amplifier for reduced sense delay in low power mode
KR100600056B1 (ko) * 2004-10-30 2006-07-13 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
KR100562652B1 (ko) * 2004-10-30 2006-03-20 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
JP5400259B2 (ja) * 2004-11-19 2014-01-29 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
US7046565B1 (en) * 2005-02-22 2006-05-16 International Business Machines Corporation Bi-mode sense amplifier with dual utilization of the reference cells and dual precharge scheme for improving data retention
KR100623618B1 (ko) * 2005-03-31 2006-09-14 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR100649351B1 (ko) * 2005-03-31 2006-11-27 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR100652794B1 (ko) * 2005-03-31 2006-12-01 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7414896B2 (en) * 2005-09-13 2008-08-19 Infineon Technologies Ag Technique to suppress bitline leakage current

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960032489A (ko) * 1995-02-08 1996-09-17 모리시다 요이치 반도체 기억회로의 데이터 유지시간 연장장치 및 연장방법
KR20000065430A (ko) * 1999-04-03 2000-11-15 김영환 반도체 메모리장치
KR20030095182A (ko) * 2002-06-11 2003-12-18 가부시키가이샤 히타치세이사쿠쇼 반도체 메모리

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