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KR100539236B1 - 누설 전류 보상회로를 가지는 반도체 메모리 장치, 및 그데이터 리드 방법 - Google Patents

누설 전류 보상회로를 가지는 반도체 메모리 장치, 및 그데이터 리드 방법 Download PDF

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KR100539236B1
KR100539236B1 KR10-2003-0039353A KR20030039353A KR100539236B1 KR 100539236 B1 KR100539236 B1 KR 100539236B1 KR 20030039353 A KR20030039353 A KR 20030039353A KR 100539236 B1 KR100539236 B1 KR 100539236B1
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정승호
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삼성전자주식회사
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Abstract

누설 전류 보상회로를 가지는 반도체 메모리 장치, 및 그 데이터 리드 방법이 개시된다. 상기 반도체 메모리 장치는, 비대칭 감지 증폭기에서 실제 접지를 기반으로 하는 비트 셀 데이터와, 프리차지 전압에 커플링 효과 및 오프 전류의 영향을 반영시킨 기준 신호를 비교하여 감지 증폭하는 구조를 가지고, 데이터 리드 시에 동작하는 트랜지스터의 수를 최소화하여 공정 산포 영향을 줄일 수 있다. 따라서, 트랜지스터들의 유니포미티 특성이 불량하더라도 기준 신호는 안정하게 유지되어, 비트 셀들의 데이터가 감지 증폭기를 통하여 정상적으로 리드되므로 데이터 리드 에러를 방지할 수 있는 효과가 있다.

Description

누설 전류 보상회로를 가지는 반도체 메모리 장치, 및 그 데이터 리드 방법{Semiconductor memory device having correction current supply circuit and data reading method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 ROM(read only memory) 및 ROM의 데이터 리드 방법에 관한 것이다.
도 1은 종래 1M(1024*1024) 용량을 가지는 ROM의 셀 어레이 구조이다.
도 1을 참조하면, 종래 ROM은 비트 셀 어레이부(bit cell array unit)(110), 기준 셀 어레이부(reference cell array unit)(120), 및 비트 셀 복사 어레이부(bit cell replica array unit)(130)를 구비한다. 이와 같은 종래 ROM에 대하여는 미국 특허, "US6,404,666" 등에도 잘 나타나 있다.
도 1에서, 비트 셀 어레이부(110)에 구비되는 비트 셀들은 가상 접지선(virtual ground line)(VGND0, VGND1, VGND2 등)에의 연결 유무로 비트 셀 정보{논리 로우 데이터("0"), 또는 논리 하이 데이터("1")}을 저장한다. 즉, 비트 셀 어레이부(110)를 구성하는 트랜지스터들의 드레인은 비트 라인(bit line)(DBIT0 신호선 등)과 연결되어 있고, 소스는 가상 접지선(VGND0 신호선 등)에 연결되거나 단선(open)되어 있다. 여기서, 비트 셀 어레이부(110)를 구성하는 트랜지스터들의 소스가 가상 접지선(VGND0 신호선 등)과 연결된 경우는 "0" 데이터가 저장되며, 소스가 가상 접지선(VGND0 신호선 등)과 연결되어 있지 않고 오픈(open)되어 있는 경우는 "1" 데이터가 저장된다. 예를 들어, 비트 셀들 M12 내지 M15 각각은 "1", "0", "1", "0"를 저장하고 있다. 비트 셀 데이터 리드 시에 가상 접지선(VGND0 신호선 등)과 비트 라인(DBIT0 신호선 등)은 ROM Y-어드레스에 따라 선택되고, 다수의 가상 접지선들 중 선택된 가상 접지선(VGND0 신호선 등)에는 접지 전압이 공급되며, 이에 따라 프리차지(pre-charge) 상태였던 비트 라인(DBIT0 신호선 등)도 비트 셀 트랜지스터의 소스가 가상 접지선(VGND0 신호선 등)과 연결되어 있으면 접지 상태로 방전되어 "0"을 출력한다. 워드 라인(VWL0 신호선 등)은 ROM X-어드레스에 따라 선택되어, 다수의 워드 라인들 중 선택된 워드 라인(VWL0 신호선 등)에는 "1"(VWL0 내지 VWL1023 중 어느 하나가 "1")이 공급된다.
비트셀 복사 어레이부(130)는, 소정 데이터 리드 클럭이 들어올 때 "1"로 되는 워드 라인(VWL0 신호선 등)에 의하여 트랜지스터(M28 내지 M31 중 어느 하나)가 온(on)이 됨에 따라, 가상 접지 전압으로 공급되는 DUMVGND 신호를 받아 VDUMBIT 신호로 출력하여 감지 증폭기(sense amplifier)의 인에이블(enable) 신호를 생성한다.
기준 셀 어레이부(120)는 감지 증폭기에서 비트 셀들의 데이터, 즉, "0" 이나 "1"과 비교될 기준 신호를 생성한다. 기준 셀 어레이부(120)를 구성하는 트랜지스터들은 소스가 모두 REFVGND0 내지 REFVGND7 중 어느 하나(128 비트 라인마다 하나의 기준 신호선이 배치되는 경우)와 연결되어 있다. 이때, 선택된 기준 신호, 즉, REFBIT0 내지 REFBIT7 중 어느 하나는 소정 소스 제어 로직(source controlled logic)에 의하여 "0" 과 "1" 사이의 적절한 중간 레벨로 세팅되어 출력된다.
그러나, 도 1과 같은 구조를 가지는 종래의 ROM에서, 기준 신호(REFBIT0 ~ REFBIT7)를 방전시키는 기준 셀 어레이부(120)의 트랜지스터들은, 비트 셀 어레이부(110)를 구성하는 트랜지스터들이 공정 산포를 가지는 것처럼, 또 다른 공정 산포를 가진다. 그런데, 데이터를 저장하고 있는 비트 셀들의 공정 산포에 비하여, 기준 셀 어레이부(120)의 트랜지스터들의 공정 산포는 리드되는 데이터의 에러에 중대한 영향을 미친다. 즉, 기준 셀 어레이부(120) 트랜지스터들의 유니포미티(uniformity) 특성이 불량하면 기준 신호가 불안해져, 감지 증폭기에서 비트 셀들의 데이터와 정상적인 비교가 되지 않아 리드되는 데이터의 에러율이 높아지는 문제점이 있다. 또한, 비트 셀 복사 어레이부(130) 트랜지스터들의 공정 산포 역시 감지 증폭기(sense amplifier)의 인에이블(enable) 신호 생성을 불안정하게 하여 리드되는 데이터 에러율에 커다란 영향을 끼치는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 비대칭 감지 증폭기에서 실제 접지를 기반으로 하는 비트 셀 데이터와, 프리차지 전압에 커플링 효과 및 오프 전류의 영향을 반영시킨 기준 신호를 비교하여 감지 증폭하는 구조를 가지고, 데이터 리드 시에 동작하는 트랜지스터의 수를 최소화하여 공정 산포 영향을 줄일 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 비대칭 감지 증폭기에서 실제 접지를 기반으로 하는 비트 셀 데이터와, 프리차지 전압에 커플링 효과 및 오프 전류의 영향을 반영시킨 기준 신호를 비교하여 감지 증폭하는 구조를 가지고, 데이터 리드 시에 동작하는 트랜지스터의 수를 최소화하여 공정 산포 영향을 줄일 수 있는 반도체 메모리 장치의 데이터 리드 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 프리차지부, 더미 워드 라인부, 비트 셀 어레이부, 기준 셀 어레이부, 비트 셀 복사 어레이부, 인에이블 신호 생성부, 및 감지 증폭부를 구비한다.
상기 프리차지부는 비트 셀의 데이터를 리드하기 이전에 다수개의 비트 라인들, 다수개의 기준 라인들, 다수개의 방전 라인들, 및 인에이블 라인을 프리차지 전압으로 충전시킨다.
상기 더미 워드 라인부는 더미 워드 라인 신호가 제1 논리 상태에서 제2 논리 상태로 액티브될 때 온 상태로 되는 MOSFET들에 의하여, 상기 다수개의 방전 라인들, 및 상기 인에이블 라인을 상기 제1 논리 상태로 방전시킨다.
상기 비트 셀 어레이부는 상기 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차부분들 각각에 비트 셀 데이터를 저장하는 MOSFET을 구비하고, X-어드레스 신호에 응답하여 액티브되는 워드 라인과 Y-어드레스 신호에 대응하여 선택되는 비트 라인 사이의 교차점에 저장된 비트 셀 데이터를 리드하여 출력한다.
상기 기준 셀 어레이부는 상기 기준 라인 및 상기 방전 라인 쌍이 반복적으로 배치되며, 상기 다수개의 기준 라인들 및 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하고, 상기 다수개의 방전 라인들 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하며, 상기 Y-어드레스 신호에 대응하여 선택되는 상기 기준 라인에 충전되어 있는 프리차지 전압을 기준 신호로 출력한다.
상기 비트 셀 복사 어레이부는 상기 인에이블 라인 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하고, 상기 인에이블 라인의 신호 상태를 출력한다.
상기 인에이블 신호 생성부는 상기 인에이블 라인의 신호 상태를 체크하여, 상기 더미 워드 라인 신호가 액티브될 때 상기 제1 논리 상태에서 상기 제2 논리 상태로 액티브되는 인에이블 신호를 출력한다.
상기 감지 증폭부는 상기 인에이블 신호가 액티브되면, 상기 리드된 비트 셀 데이터를 감지하고 상기 기준 신호와 비교하여, 상기 리드된 비트 셀 데이터에 대응하는 논리 상태를 출력한다.
상기 다수개의 기준 라인들 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET는, 게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 기준 라인과 연결되는 것을 특징으로 한다.
상기 다수개의 방전 라인들 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET는, 게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 기준 라인과 연결되지 않는 것을 특징으로 한다.
상기 인에이블 라인 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET는, 게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 인에이블 라인과 연결되는 것을 특징으로 한다.
상기 비트 셀 데이터를 저장하는 MOSFET는, 게이트가 상기 워드라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 비트 라인과 연결되는 경우 제1 논리 상태를 저장하고 상기 비트 라인과 연결되지 않는 경우 제2 논리 상태를 저장하는 것을 특징으로 한다.
상기 인에이블 라인을 상기 제1 논리 상태로 방전시키는 상기 온 상태의 MOSFET들은, 소스가 접지된 온 상태의 더미 MOSFET들을 포함하며, 상기 더미 MOSFET들 각각의 드레인은 공정 중의 메탈 마스크 교체만으로 상기 인에이블 라인과 연결되는 것에 의하여, 전류 구동 능력이 증가하는 것을 특징으로 한다.
상기 MOSFET들 및 상기 더미 MOSFET들은, 모두 같은 채널 폭 및 같은 채널 길이를 가지는 것을 특징으로 한다.
상기 감지 증폭부는, MOSFET 게이트로 입력을 받는 차동 증폭기이며, 상기 리드된 비트 셀 데이터를 입력받는 MOSFET의 전류 구동 능력은 상기 기준 신호를 입력받는 MOSFET의 전류 구동 능력과 다른 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 메모리 장치의 데이터 리드 방법에서는, 먼저, 비트 셀의 데이터를 리드하기 이전에 다수개의 비트 라인들, 다수개의 기준 라인들, 다수개의 방전 라인들, 및 인에이블 라인을 프리차지 전압으로 충전시킨다. 다음에, 더미 워드 라인 신호가 제1 논리 상태에서 제2 논리 상태로 액티브될 때 온 상태로 되는 MOSFET들에 의하여, 상기 다수개의 방전 라인들, 및 상기 인에이블 라인을 상기 제1 논리 상태로 방전시킨다. 이때, 상기 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차부분들 각각에 비트 셀 데이터를 저장하는 MOSFET을 구비하는 것에 의하여, X-어드레스 신호에 응답하여 액티브되는 워드 라인과 Y-어드레스 신호에 대응하여 선택되는 비트 라인 사이의 교차점에 저장된 상기 비트 셀 데이터를 리드하여 출력한다. 또한, 상기 기준 라인 및 상기 방전 라인 쌍이 반복적으로 배치되며, 상기 다수개의 기준 라인들 및 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하고, 상기 다수개의 방전 라인들 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하는 것에 의하여, 상기 Y-어드레스 신호에 대응하여 선택되는 상기 기준 라인에 충전되어 있는 프리차지 전압을 기준 신호로 출력한다.
이에 따라, 상기 인에이블 라인 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하는 것에 의하여, 상기 인에이블 라인의 신호 상태를 출력하고, 상기 인에이블 라인의 신호 상태를 체크하여, 상기 더미 워드 라인 신호가 액티브될 때 상기 제1 논리 상태에서 상기 제2 논리 상태로 액티브되는 인에이블 신호를 출력한다. 상기 인에이블 신호가 액티브되면, 소정 감지 증폭기는 상기 리드된 비트 셀 데이터를 감지하고 상기 기준 신호와 비교하여, 상기 리드된 비트 셀 데이터에 대응하는 논리 상태를 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 1M(1024*1024) 용량을 가지는 반도체 메모리 장치의 블록도이다. 도 3은 도 2의 반도체 메모리 장치에서 감지 증폭부(260)를 제외한 부분의 구체적인 회로도이다. 도 4는 감지 증폭부(260)에 구비되는 감지 증폭기의 구체적인 회로도이다.
도 2 및 도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 프리차지부(precharge unit)(200), 더미 워드 라인부(dummy word line unit)(210), 비트 셀 어레이부(bit cell array unit)(220), 기준 셀 어레이부(reference cell array unit)(230), 비트 셀 복사 어레이부(bit cell replica array unit)(240), 인에이블 신호 생성부(enable signal generation unit)(250), 및 감지 증폭부(sense amplifier unit)(260)를 구비한다.
상기 프리차지부(200)는 비트 셀의 데이터를 리드하기 이전에 다수개의 비트 라인들(DBIT0 신호선 등), 다수개의 기준 라인들(REFBIT0 신호선 등), 다수개의 방전 라인들(CEBIT0 신호선 등), 및 인에이블 라인(M28의 드레인이 연결된 선)을 프리차지 전압으로 충전시킨다. 프리차지 전압은 제 2논리 상태, 즉, "1"을 나타내는 전원 전압과 같다.
상기 더미 워드 라인부(210)는 더미 워드 라인 신호(VDUMWL)가 제1 논리 상태에서 제2 논리 상태로 액티브될 때 온 상태로 되는 MOSFET들(M16, M18, 및 M28)에 의하여, 상기 다수개의 기준 라인들(REFBIT0 신호선 등)에 이웃하는 상기 다수개의 방전 라인들(CEBIT0 신호선 등), 및 상기 인에이블 라인(M28의 드레인이 연결된 선)을 상기 제1 논리 상태로 방전시킨다. 상기 인에이블 라인(M28의 드레인이 연결된 선)을 상기 제1 논리 상태로 방전시키는 상기 온 상태의 MOSFET들은, 소스가 접지된 온 상태의 더미 MOSFET들(DM1 내지 DM3)을 포함하며, 상기 더미 MOSFET들(DM1 내지 DM3) 각각의 드레인은 공정 중의 메탈 마스크 교체만으로 상기 인에이블 라인(M28의 드레인이 연결된 선)과 연결되는 것에 의하여, 전류 구동 능력이 증가한다. 메탈 마스크는 공정 중에 MOSFET들의 소스 및 드레인과 인에이블 라인(M28의 드레인이 연결된 선)과 같은 메탈 라인을 서로 연결시키기 위하여 사용되는 메탈 식각 마스크이다.
상기 비트 셀 어레이부(220)는 상기 다수개의 비트 라인들(DBIT0 신호선 등) 및 다수개의 워드 라인들(VWL0 신호선 등) 사이의 교차 부분들 각각에 비트 셀 데이터를 저장하는 MOSFET(M2 등)을 구비하고, X-어드레스 신호에 응답하여 활성화되는 상기 워드 라인과 Y-어드레스 신호에 대응하여 선택되는 상기 비트 라인 사이의 교차점에 저장된 상기 비트 셀 데이터를 리드하여 출력한다. 리드된 상기 비트 셀 데이터(DBIT0 등)는 감지 증폭부(260)로 입력된다. 이하, DBIT0 내지 DBIT1023 중 어느 하나를 나타낼 때는 DBIT로 표시하기로 한다. 여기서, X-어드레스 신호는 다수개의 워드 라인들(VWL0 신호선 등) 중 어느 하나를 선택하여 활성화, 즉, 제1 논리 상태에서 제2 논리 상태로 액티브 되는 신호를 공급하기 위한 어드레스 신호이고, Y-어드레스 신호는 상기 다수개의 비트 라인들(DBIT0 신호선 등) 중 어느 하나를 선택하여 출력되는 비트 셀 데이터를 받기 위한 어드레스 신호이다.
상기 비트 셀 데이터를 저장하는 MOSFET(M2 등)는, 게이트가 상기 워드라인과 접속되고, 소스는 스테틱(static) 상태의 접지 전원을 공급받으며, 드레인은 상기 비트 라인과 연결되는 경우 제1 논리 상태를 저장하고 상기 비트 라인과 연결되지 않는 경우 제2 논리 상태를 저장한다.
상기 기준 셀 어레이부(230)는 상기 기준 라인 및 상기 방전 라인 쌍(pair)이 반복적으로 배치되며, 상기 다수개의 기준 라인들(REFBIT0 신호선 등) 및 접지된 다수개의 게이트 라인들(M19, M20, M21, M29 등의 게이트에 연결된 선) 사이의 교차부분들 각각에 오프 상태의 MOSFET(M20, M23, M26 등)을 구비하고, 상기 다수개의 방전 라인들(CEBIT0 신호선 등) 및 상기 접지된 다수개의 게이트 라인들(M19, M20, M21, M29 등의 게이트에 연결된 선) 사이의 교차부분들 각각에 오프 상태의 MOSFET(M19, M22, M25, M21, M24, M27 등)을 구비하며, 상기 Y-어드레스 신호에 대응하여 선택되는 상기 기준 라인에 충전되어 있는 상기 프리차지 전압을 기준 신호(REFBIT0 등)로 출력한다. 기준 라인은 보통 128 비트 라인들 또는 64 비트 라인들마다 하나씩 배치되어, 선택되는 비트 라인 각각에 대응하는 기준 라인이 존재한다. 따라서, 도 3과 같은 1M(1024*1024) ROM 구조에서 기준 라인이 128 비트 라인들 마다 하나씩 배치될 때, 기준 라인에서 출력되는 기준 신호들이 REFBIT0 내지 REFBIT7의 8개가 존재한다. 이하 REFBIT0 내지 REFBIT7 중 어느 하나를 나타낼 때는 REFBIT로 표시하기로 한다.
상기 다수개의 기준 라인들(REFBIT0 신호선 등) 및 상기 접지된 다수개의 게이트 라인들(M19, M20, M21, M29 등의 게이트에 연결된 선) 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET(M20, M23, M26 등)는, 게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 기준 라인과 연결된다. 상기 다수개의 방전 라인들(CEBIT0 신호선 등) 및 상기 접지된 다수개의 게이트 라인들(M19, M20, M21, M29 등의 게이트에 연결된 선) 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET(M19, M22, M25, M21, M24, M27 등)는, 게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 기준 라인과 연결되지 않고 개방(open)된다.
상기 다수개의 기준 라인들(REFBIT0 신호선 등) 및 상기 접지된 다수개의 게이트 라인들(M19, M20, M21, M29 등의 게이트에 연결된 선) 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET(M20, M23, M26 등)를 이와 같이 연결한 이유는, "1"인 비트 셀 데이터를 선택하여 리드하는 경우에, 선택된 비트 라인에서 해당 MOSFET를 제외한 나머지 MOSFET들은 모두 선택된 비트 라인에 드레인이 연결되어 리키지(leakage) 전류가 가장 커지는 워스트(worst) 케이스를 반영하기 위한 것이다. 또한, 상기 다수개의 방전 라인들(CEBIT0 신호선 등) 및 상기 접지된 다수개의 게이트 라인들(M19, M20, M21, M29 등의 게이트에 연결된 선) 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET(M19, M22, M25, M21, M24, M27 등)를 이와 같이 연결한 이유는, 선택된 비트 라인을 제외한 이웃하는 비트 라인들에서 제1 논리 상태로 방전할 때, 선택된 비트 라인이 커플링(coupling) 효과에 의하여 이상적인 데이터 "1"의 전압보다 작은 불안정한 비트 셀 데이터를 출력하는 워스트 케이스를 반영하기 위한 것이다. 결국, 위와 같은 비트 라인의 워스트 케이스 상태에서도, 기준 셀 어레이부(230)가 기준 신호를 출력할 때, 프리차지 전압에 커플링 효과 및 오프 전류의 영향을 반영시켜서 출력시킴으로써, 기준 신호(REFBIT0 등)가 "1"인 비트 셀 데이터 전압보다 오히려 커지는 것을 방지한다.
리키지(leakage) 전류와 커플링 효과가 커지는 경우에 "1" DBIT는, 도 6과 같이 이상적인 데이터 "1"보다 작아지고, 상기 기준 셀 어레이부(230)에 구비되는 MOSFET들을 위와 같이 연결하여 리키지 전류와 커플링 효과가 반영된 REFBIT도 이상적인 데이터 "1"보다 작아진다. 그러나, 도 3과 같은 기준 셀 어레이부(230)의 구조에 의하여, REFBIT가 "1" DBIT보다 오히려 커지는 경우는 발생하지 않을 것이다. 이에 따라, 감지 증폭부(260)는 같은 조건에서 출력되는 "1" DBIT와 REFBIT를 비교하여 감지 증폭한다. 아래에서 다시 기술되는 바와 같이, "0"인 비트 셀 데이터의 경우에, 감지 증폭부(260)는 "0" DBIT와 REFBIT를 비교하여 감지 증폭한다.
상기 비트 셀 복사 어레이부(240)는 상기 인에이블 라인(M28의 드레인이 연결된 선) 및 상기 접지된 다수개의 게이트 라인들(M19, M20, M21, M29 등의 게이트에 연결된 선) 사이의 교차부분들 각각에 오프 상태의 MOSFET(M29, M30, M31 등)을 구비하고, 상기 인에이블 라인(M28의 드레인이 연결된 선)의 신호 상태를 출력한다. 상기 인에이블 라인(M28의 드레인이 연결된 선) 및 상기 접지된 다수개의 게이트 라인들(M19, M20, M21, M29 등의 게이트에 연결된 선) 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET(M29, M30, M31 등)는, 게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 인에이블 라인(M28의 드레인이 연결된 선)과 연결된다. 상기 인에이블 라인(M28의 드레인이 연결된 선) 및 상기 접지된 다수개의 게이트 라인들(M19, M20, M21, M29 등의 게이트에 연결된 선) 사이의 교차부분들 각각에 오프 상태의 MOSFET(M29, M30, M31 등)를 이와 같이 연결한 이유는, MOSFET(M29, M30, M31 등)에 의한 드레인에서의 접합 용량(junction capacitance)이 반영되어, 워드 라인 신호(VWL0 등) 및 더미 워드 라인 신호(VDUMWL)의 딜레이와 균형을 이루도록 하기 위하여, 인에이블 신호(VEN)의 라이징 트랜지션(rising transition)에 어느 정도의 딜레이가 반영되도록 하기 위한 것이다.
상기 인에이블 신호 생성부(250)는 상기 인에이블 라인(M28의 드레인이 연결된 선)의 신호 상태를 체크하여, 상기 더미 워드 라인 신호(VDUMWL)가 액티브될 때 상기 제1 논리 상태에서 상기 제2 논리 상태로 액티브되는 인에이블 신호(VEN)를 출력한다. 상기 인에이블 신호 생성부(250)는 도 3과 같이 인버터(inverter)에 의하여 간단히 구현된다.
상기 감지 증폭부(260)는 도 4에 도시된 바와 같이, MOSFET 게이트(MN1, 및 MN2의 게이트)로 입력을 받는 차동 증폭기(differential amplifier)로서, 상기 인에이블 신호(VEN)가 액티브되면 MP6 및 MP9가 오프 상태로 되고, MN3이 온 상태로되어, MP7, MP8, MN4, 및 MN5가 동작한다. 이에 따라, 상기 감지 증폭부(260)는 상기 리드된 비트 셀 데이터(DBIT)를 감지하고 상기 기준 신호(REFBIT)와 비교하여, 상기 리드된 비트 셀 데이터(DBIT)에 대응하는 논리 상태를 출력 신호(VOUT+, VOUT-)로 출력한다. 즉, 상기 리드된 비트 셀 데이터(DBIT)가 "1"로 저장된 경우에는 제2 논리 상태를 출력하고, 상기 리드된 비트 셀 데이터(DBIT)가 "0"으로 저장된 경우에는 제1 논리 상태를 출력한다.
도 4의 증폭기는, 상기 리드된 비트 셀 데이터를 입력받는 MOSFET(MN1)의 전류 구동 능력이 상기 기준 신호(REFBIT0 등)를 입력받는 MOSFET(MN2)의 전류 구동 능력과 다른 비대칭 감지 증폭기(asymmetric sense amplifier) 구조를 가진다. 즉, 상기 리드된 비트 셀 데이터를 입력받는 MOSFET(MN1) 의 전류 구동 능력은, 상기 기준 신호(REFBIT0 등)를 입력받는 MOSFET(MN2)의 전류 구동 능력보다 2배 이상 크다. 이것은 상기 리드된 비트 셀 데이터를 입력받는 MOSFET(MN1)의 채널 폭을 상기 기준 신호(REFBIT0 등)를 입력받는 MOSFET(MN2)의 채널 폭보다 2배 이상 크게 함으로써 구현된다. 단, 채널 길이는 모두 같다고 가정한다. 또한, 상기 더미 워드 라인부(210), 상기 비트 셀 어레이부(220), 상기 기준 셀 어레이부(230), 및 상기 비트 셀 복사 어레이부(240)에 구비되는 MOSFET들과 상기 더미 MOSFET들은 모두 금속-절연막-반도체(metal-oxide-semiconductor) 구조의 전계 효과 트랜지스터(field effect transistor)이고, 모두 같은 채널 폭 및 같은 채널 길이를 가진다.
도 4에서, 상기 기준 신호(REFBIT0 등)를 입력받는 MOSFET(MN2)의 게이트는, 소스 및 드레인이 상기 MOSFET(MN2)의 게이트에 연결되고 게이트는 상기 제2 논리 상태의 전압(VDD)을 공급하는 전원과 연결된 다른 MOSFET(MP10)에 의하여, 상기 제2 논리 상태 전압(VDD) 보다 크게 오버슈트하지 못한다. 이것은, REFBIT 신호가 항상 제2 논리 상태의 전압을 가지므로 MN2에서 커지는 전류로 인한 오동작을 방지하기 위함이다.
도 5는 도 3 및 도 4 회로의 동작 설명을 위한 타이밍도이다.
도 5를 참조하면, 도 3과 같은 반도체 메모리 장치에서 비트 셀 데이터를 리드하고자 하는 경우에는 소정의 데이터 리드 클럭 신호(RCLK)가 제1 논리 상태에서 제2 논리 상태로 액티브 된다. 이에 따라, 입력되는 X-어드레스와 Y-어드레스에 응답하여 워드 라인 신호(VWL0 등)와 더미 워드 라인 신호(VDUMWL)가 제 논리 상태에서 제2 논리 상태로 액티브된다. 또한, 감지 증폭부(260)는 제1 논리 상태에서 제2 논리 상태로 액티브되는 인에이블 신호(VEN)에 응답하여, 비트 라인에서 리드되는 비트 셀 데이터(DBIT)와 기준 라인에서 출력되는 기준 신호(REFBIT)를 감지하여, 상기 리드된 비트 셀 데이터(DBIT)에 대응하는 논리 상태를 출력 신호(VOUT+, VOUT-)로 출력한다. 여기서, 상기 리드된 비트 셀 데이터(DBIT)가 "1"로 저장된 경우에 있어서, MN1의 채널 폭이 MN2의 채널 폭보다 크기 때문에, VOUT- 신호는 도 5에 도시된 바와 같이 서서히 감소하고, 결국 (VOUT+)-(VOUT-) 값은 제2 논리 상태로 출력된다. 상기 리드된 비트 셀 데이터(DBIT)가 "0"으로 저장된 경우에는 VOUT- 신호의 감소가 없기 때문에 (VOUT+)-(VOUT-) 값은 제1 논리 상태로 출력된다.
도 6은 도 4의 감지 증폭기의 감지 동작 설명을 위한 도면이다.
도 6을 참조하면, 소정의 데이터 리드 클럭 신호(RCLK)가 제1 논리 상태에서 제2 논리 상태로 액티브될 때, 인에이블 신호(VEN)가 약간의 딜레이 후에 제1 논리 상태에서 제2 논리 상태로 액티브된다. 위에서 기술한 바와 같이, 리키지(leakage) 전류와 커플링 효과가 커지는 경우에 "1" DBIT는, 도 6과 같이 이상적인 데이터 "1"보다 작아지고, 상기 기준 셀 어레이부(230)에 구비되는 MOSFET들을 위와 같이 연결하여 리키지 전류와 커플링 효과가 반영된 REFBIT도 이상적인 데이터 "1"보다 작아진다. 여기서, 리키지 전류와 커플링 효과가 반영된 "1" DBIT 또는 REFBIT는 이상적인 데이터 "1"보다 작고 워스트 케이스보다는 크므로, 도 6과 같이 "1"에 대한 마진 SM1(또는 SM1')과 "0"에 대한 마진 SM0(또는 SM0')을 갖는다. 도 6에서, "0" DBIT를 표시하는 실선은 "0"으로 저장된 비트 셀 데이터가 리드되는 경우에 프리차지 전압에서 제1 논리 상태로 방전하는 모습을 나타낸다.
그런데, 반도체 메모리 장치에 구비된 MOSFET들의 동작 특성에 따라 감지 증폭기에 입력되는 인에이블 신호(VEN)의 라이징 트랜지션 속도를 다르게 할 수 있다. 즉, 전체 시스템의 속도를 빠르게 하기 위해서는, 위에서 기술한 바와 같이, 메탈 식각 마스크의 교체로 상기 더미 MOSFET들(DM1 내지 DM3) 각각의 드레인이 상기 인에이블 라인(M28의 드레인이 연결된 선)과 연결되도록 한다. 도 6과 같이, 상기 더미 MOSFET들(DM1 내지 DM3)이 연결되지 않은 경우는, VEN(2)이 RCLK로부터 큰 딜레이 후에 라이징하지만, 이와 같이 상기 더미 MOSFET들(DM1 내지 DM3)을 사용하면, VEN(2)이 RCLK로부터 작은 딜레이 후에 라이징한다. 이때, VEN(1) 경우의 마진들(SM1, SM0)은 VEN(2) 경우의 마진들(SM1', SM0')보다 작아진다.
위에서 기술한 바와 같이 본 발명의 일실시예에 따른 반도체 메모리 장치는, 더미 워드 라인부(210)를 구비하여 비트 셀 데이터 리드 시에, 더미 워드 라인 신호(VDUMWL)가 액티브될 때 온 상태로 되는 MOSFET들(M16, M18, 및 M28)에 의하여, 다수개의 방전 라인들(CEBIT0 신호선 등), 및 인에이블 라인(M28의 드레인이 연결된 선)을 제1 논리 상태로 방전시킨다. 이때, 기준 셀 어레이부(230)는 Y-어드레스 신호에 대응하여 선택되는 기준 라인에 충전되어 있는 프리차지 전압을 기준 신호(REFBIT0 등)로 출력하고, 감지 증폭기는 인에이블 신호(VEN)가 액티브될 때, 비트 셀 어레이부(220)에서 리드된 비트 셀 데이터와 상기 기준 신호(REFBIT0 등)를 비교하여, 상기 리드된 비트 셀 데이터에 대응하는 논리 상태를 출력한다. 이때 더미 MOSFET들(DM1 내지 DM3)을 사용하여 인에이블 신호(VEN)의 라이징 트랜지션 속도를 빠르게 할 수 있고, 이에 따라 시스템의 동작 속도가 빨라진다. 또한, 비트 셀 데이터 리드 시에, 기준 셀 어레이부(230) 및 비트 셀 복사 어레이부(240)에 구비된 MOSFET들은 오프 상태를 유지하므로, 실질적으로 동작하는 MOSFET들의 수는 종래에 비하여 현저히 줄어든다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는, 비대칭 감지 증폭기에서 실제 접지를 기반으로 하는 비트 셀 데이터와, 프리차지 전압에 커플링 효과 및 오프 전류의 영향을 반영시킨 기준 신호를 비교하여 감지 증폭하는 구조를 가지고, 데이터 리드 시에 동작하는 트랜지스터의 수를 최소화하여 공정 산포 영향을 줄일 수 있다. 따라서, 트랜지스터들의 유니포미티 특성이 불량하더라도 기준 신호는 안정하게 유지되어, 비트 셀들의 데이터가 감지 증폭기를 통하여 정상적으로 리드되므로 데이터 리드 에러를 방지할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 ROM의 셀 어레이 구조이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3은 도 2의 반도체 메모리 장치에서 감지 증폭부를 제외한 부분의 구체적인 회로도이다.
도 4는 감지 증폭부에 구비되는 감지 증폭기의 구체적인 회로도이다.
도 5는 도 3 및 도 4 회로의 동작 설명을 위한 타이밍도이다.
도 6은 감지 증폭기의 감지 동작 설명을 위한 도면이다.

Claims (16)

  1. 비트 셀의 데이터를 리드하기 이전에 다수개의 비트 라인들, 다수개의 기준 라인들, 다수개의 방전 라인들, 및 인에이블 라인을 프리차지 전압으로 충전시키는 프리차지부;
    더미 워드 라인 신호가 제1 논리 상태에서 제2 논리 상태로 액티브될 때 온 상태로 되는 MOSFET들에 의하여, 상기 다수개의 방전 라인들, 및 상기 인에이블 라인을 상기 제1 논리 상태로 방전시키는 더미 워드 라인부;
    상기 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차부분들 각각에 비트 셀 데이터를 저장하는 MOSFET을 구비하고, X-어드레스 신호에 응답하여 액티브되는 워드 라인과 Y-어드레스 신호에 대응하여 선택되는 비트 라인 사이의 교차점에 저장된 비트 셀 데이터를 리드하여 출력하는 비트 셀 어레이부;
    상기 기준 라인 및 상기 방전 라인 쌍이 반복적으로 배치되며, 상기 다수개의 기준 라인들 및 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하고, 상기 다수개의 방전 라인들 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하며, 상기 Y-어드레스 신호에 대응하여 선택되는 상기 기준 라인에 충전되어 있는 프리차지 전압을 기준 신호로 출력하는 기준 셀 어레이부;
    상기 인에이블 라인 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하고, 상기 인에이블 라인의 신호 상태를 출력하는 비트 셀 복사 어레이부;
    상기 인에이블 라인의 신호 상태를 체크하여, 상기 더미 워드 라인 신호가 액티브될 때 상기 제1 논리 상태에서 상기 제2 논리 상태로 액티브되는 인에이블 신호를 출력하는 인에이블 신호 생성부; 및
    상기 인에이블 신호가 액티브되면, 상기 리드된 비트 셀 데이터를 감지하고 상기 기준 신호와 비교하며, 상기 비교결과에 따라 해당 논리 상태를 출력하는 감지 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 다수개의 기준 라인들 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET는,
    게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 기준 라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 다수개의 방전 라인들 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET는,
    게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 기준 라인과 연결되지 않는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 인에이블 라인 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET는,
    게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 인에이블 라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 비트 셀 데이터를 저장하는 MOSFET는,
    게이트가 상기 워드라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 비트 라인과 연결되는 경우 제1 논리 상태를 저장하고 상기 비트 라인과 연결되지 않는 경우 제2 논리 상태를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 인에이블 라인을 상기 제1 논리 상태로 방전시키는 상기 온 상태의 MOSFET들은,
    소스가 접지된 온 상태의 더미 MOSFET들을 포함하며, 상기 더미 MOSFET들 각각의 드레인은 공정 중의 메탈 마스크 교체만으로 상기 인에이블 라인과 연결되는 것에 의하여, 전류 구동 능력이 증가하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항 또는 제 6항에 있어서, 상기 MOSFET들 및 상기 더미 MOSFET들은,
    모두 같은 채널 폭 및 같은 채널 길이를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 감지 증폭부는,
    MOSFET 게이트로 입력을 받는 차동 증폭기이며, 상기 리드된 비트 셀 데이터를 입력받는 MOSFET의 전류 구동 능력은 상기 기준 신호를 입력받는 MOSFET의 전류 구동 능력과 다른 것을 특징으로 하는 반도체 메모리 장치.
  9. 비트 셀의 데이터를 리드하기 이전에 다수개의 비트 라인들, 다수개의 기준 라인들, 다수개의 방전 라인들, 및 인에이블 라인을 프리차지 전압으로 충전시키는 단계;
    더미 워드 라인 신호가 제1 논리 상태에서 제2 논리 상태로 액티브될 때 온 상태로 되는 MOSFET들에 의하여, 상기 다수개의 방전 라인들, 및 상기 인에이블 라인을 상기 제1 논리 상태로 방전시키는 단계;
    상기 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차부분들 각각에 비트 셀 데이터를 저장하는 MOSFET을 구비하는 것에 의하여, X-어드레스 신호에 응답하여 액티브되는 워드 라인과 Y-어드레스 신호에 대응하여 선택되는 비트 라인 사이의 교차점에 저장된 비트 셀 데이터를 리드하여 출력하는 단계;
    상기 기준 라인 및 상기 방전 라인 쌍이 반복적으로 배치되며, 상기 다수개의 기준 라인들 및 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하고, 상기 다수개의 방전 라인들 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하는 것에 의하여, 상기 Y-어드레스 신호에 대응하여 선택되는 상기 기준 라인에 충전되어 있는 프리차지 전압을 기준 신호로 출력하는 단계;
    상기 인에이블 라인 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 오프 상태의 MOSFET을 구비하는 것에 의하여, 상기 인에이블 라인의 신호 상태를 출력하는 단계;
    상기 인에이블 라인의 신호 상태를 체크하여, 상기 더미 워드 라인 신호가 액티브될 때 상기 제1 논리 상태에서 상기 제2 논리 상태로 액티브되는 인에이블 신호를 출력하는 단계; 및
    상기 인에이블 신호가 액티브되면, 상기 리드된 비트 셀 데이터를 감지하고 상기 기준 신호와 비교하여, 상기 리드된 비트 셀 데이터에 대응하는 논리 상태를 출력하는 감지 증폭 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  10. 제 9항에 있어서, 상기 다수개의 기준 라인들 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET는,
    게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 기준 라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  11. 제 9항에 있어서, 상기 다수개의 방전 라인들 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET는,
    게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 기준 라인과 연결되지 않는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  12. 제 9항에 있어서, 상기 인에이블 라인 및 상기 접지된 다수개의 게이트 라인들 사이의 교차부분들 각각에 구비되는 상기 오프 상태의 MOSFET는,
    게이트가 상기 게이트 라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 인에이블 라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  13. 제 9항에 있어서, 상기 비트 셀 데이터를 저장하는 MOSFET는,
    게이트가 상기 워드라인과 접속되고, 소스는 스테틱 상태의 접지 전원을 공급받으며, 드레인은 상기 비트 라인과 연결되는 경우 제1 논리 상태를 저장하고 상기 비트 라인과 연결되지 않는 경우 제2 논리 상태를 저장하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  14. 제 9항에 있어서, 상기 인에이블 라인을 상기 제1 논리 상태로 방전시키는 상기 온 상태의 MOSFET들은,
    소스가 접지된 온 상태의 더미 MOSFET들을 포함하며, 상기 더미 MOSFET들 각각의 드레인은 공정 중의 메탈 마스크 교체만으로 상기 인에이블 라인과 연결되는 것에 의하여, 전류 구동 능력이 증가하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  15. 제 9항 또는 제 14항에 있어서, 상기 MOSFET들 및 상기 더미 MOSFET들은,
    모두 같은 채널 폭 및 같은 채널 길이를 가지는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  16. 제 1항에 있어서, 상기 감지 증폭 단계는,
    MOSFET 게이트로 입력을 받는 차동 증폭기에 의하여 수행되며, 상기 리드된 비트 셀 데이터를 입력받는 MOSFET의 전류 구동 능력은 상기 기준 신호를 입력받는 MOSFET의 전류 구동 능력과 다른 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
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