JP5398599B2 - 半導体記憶装置及びそのセル活性化方法 - Google Patents

Description

本発明は半導体記憶装置及びそのセル活性化方法に関し、特に記憶セルとしてＳＲＡＭ（Static Random Access Memory）を有する半導体記憶装置及びそのセル活性化方法に関する。

スタティックランダムアクセスメモリ（ＳＲＡＭ: Static Random Access Memory、以後ＳＲＡＭと略称する）は、プロセス互換性の高さからこれまでＣＰＵをはじめとした各種機能ブロックと共に半導体装置に混載されてきた。半導体装置は、基本素子であるトランジスタを微細化することで、高集積化や高速化が達成されてきており、混載されるＳＲＡＭに対しても同様に、微細化されることで高集積化や高速化が達成されることが求められる。

しかし、近年、ＣＭＯＳプロセスの微細化に伴い、ＳＲＡＭセルを構成するトランジスタにおいて素子バラツキが増加している。これにより、ＳＲＡＭセルの読み出し操作において、読み出し特性が悪化して記憶している記憶データが破壊される問題が生じている。また、ＳＲＡＭセルの書き込み操作において、データの書き込み特性が悪化する問題が生じている。そして、これらの特性の悪化により、大規模なＳＲＡＭの製造歩留まりが低下する問題が生じている。この歩留まり低下を抑制するためには、ＳＲＡＭセルを構成するトランジスタサイズを大きくして素子バラツキを削減する必要がある。しかしながら、トランジスタサイズを大きくした場合、ＳＲＡＭセルのサイズが大きくなる問題がある。

そこで、この問題を解決するための手法が非特許文献１に開示されている。非特許文献１では、ワード線制御回路より出力されるワード線信号の電位をＳＲＡＭセルの電源電位よりも低くなるように制御した。これにより、非特許文献１に記載の手法では、ＳＲＡＭセルの読み出し操作において、記憶データの破壊を抑制して読み出し特性を向上させることができる。また、ＳＲＡＭセルの書き込み操作において、ＳＲＡＭセルの電源電位をワード線信号の電位よりも低くなるように制御した。これにより、非特許文献１に記載の手法では、書き込み時のＳＲＡＭセルにおいてデータの書き込み特性を向上させることができる。

また、読み出し特性及びデータの保持特性を改善する別の手法が特許文献１に開示されている。特許文献１では、高抵抗負荷型ＳＲＡＭに対する安定したアクセス操作を行うために、ワード線信号の電位を第１の電源電位と第２の電源電位の２段階に制御した。ワード線信号の電位が第１の電源電位の間に読み出し操作を行い、ビット線対の電位差をセンスアンプ回路で増幅した後に、ワード線信号の電位を第２の電源電位に制御して書き込み操作を行う。書き込み操作が行われないＳＲＡＭセル、すなわち擬似読み出しセルでは、センスアンプ回路によって、そのＳＲＡＭセルの記憶データが書き戻されており、擬似読み出しセルで記憶データの破壊を起こさずに書き込み操作が行われる。

特開２００６−０４０４６６号公報

K.Zhang, et al., "A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply," ISSCC2005

上述したように、非特許文献１に記載した手法では、読み出し特性と書き込み特性の両方を改善するために、３つの電源をＳＲＡＭに供給する必要がある。また、特許文献１に記載した手法では、ワード線制御回路に２つの電源を供給する必要がある。しかし、半導体製造プロセスの微細化が進むと、読み出し特性がさらに劣化することが予測される。そのため、読み出し特性の劣化の抑制又は読み出し特性の改善を行うためには、ワード線制御回路に供給される２つの電源をＳＲＡＭセルの電源とは異なる電位に制御する必要がある。つまり、非特許文献１又は特許文献１に記載の手法を適用したＳＲＡＭでは、ＳＲＡＭセルへのアクセス動作を行うために３つ異なる電源を必要とする。

以上のように、読み出し特性と書き込み特性の両方を改善するためには、ＳＲＡＭに３つの電源を供給する必要がある。しかし、一般的に半導体装置においてＳＲＡＭのために供給できる電源は１つであり、ＳＲＡＭセルへのアクセスのために異なる電圧の電源を用いる場合、当該異なる電圧を供給する電源回路を追加しなければならない。つまり、非特許文献１又は特許文献１に記載の手法を適用したＳＲＡＭでは、安定したＳＲＡＭへのアクセスを行うために追加した電源回路により回路規模が増大する問題がある。

本発明にかかる半導体記憶装置の一態様は、格子状に配置され、データを記憶する複数の第１のＳＲＡＭセルと、列方向に配置される第１のＳＲＡＭセルに沿うように設けられる複数の第１のビット線対と、前記複数の第１のビット線対毎に設けられ、対応する第１のビット線対に出力される読み出し信号の電位差を増幅し記憶する複数の第２のＳＲＡＭセルと、前記複数の第２のＳＲＡＭセルの増幅機能を制御する制御セルと、前記複数の第２のＳＲＡＭセルに設けられる少なくとも１個以上の第２のビット線対と、前記複数の第１のＳＲＡＭセルにおいて行アドレスで選択される行に配置された第１のＳＲＡＭセルを活性化する第１の制御信号と、前記複数の第２のＳＲＡＭセルにおいて列アドレスで選択される第２のＳＲＡＭセルを活性化する第２の制御信号と、制御セルを活性化する第３の制御信号と、を出力するワード線制御回路と、行方向に配置される前記第１のＳＲＡＭセルに沿うように設けられ、前記第１の制御信号を伝達する複数のワード線と、前記第２の制御信号に基づいて活性化される第２のＳＲＡＭセルから前記第２のビット線対へ出力される読み出し信号の電位差を増幅するセンスアンプ回路と、前記第２の制御信号に基づいて活性化される第２のＳＲＡＭセルに対し前記第２のビット線対を介して書き込み信号を出力する書き込み制御回路と、を有し、前記ワード線制御回路は、第１の活性期間において、前記第１の制御信号の電圧レベルを、第１の速度で基板電位から所定の電位まで上昇させた後、前記第１の速度よりも遅い第２の速度で前記所定の電位から第１の電源電位まで上昇させ、前記第１の活性期間に続く第２の活性期間において、前記第１の制御信号の電圧レベルを、前記第１の電源電位に維持し、前記第２の活性期間に続く第３の活性期間に前記第１の制御信号の電圧レベルを前記第１の電源電位から前記第２の電源電位に昇圧する。

本発明にかかる半導体記憶装置の別の態様は、格子状に配置され、データを記憶する複数の第１のＳＲＡＭセルと、列方向に配置される第１のＳＲＡＭセルに沿うように設けられる複数の第１のビット線対と、前記複数の第１のビット線対毎に設けられ、対応する第１のビット線対に出力される読み出し信号の電位差を増幅し記憶する複数の第２のＳＲＡＭセルと、前記複数の第２のＳＲＡＭセルの増幅機能を制御する制御セルと、前記複数の第２のＳＲＡＭセルに設けられる少なくとも１個以上の第２のビット線対と、前記複数の第１のＳＲＡＭセルにおいて行アドレスで選択される行に配置された第１のＳＲＡＭセルを活性化する第１の制御信号と、前記複数の第２のＳＲＡＭセルにおいて列アドレスで選択される第２のＳＲＡＭセルを活性化する第２の制御信号と、制御セルを活性化する第３の制御信号と、を出力するワード線制御回路と、行方向に配置される前記第１のＳＲＡＭセルに沿うように設けられ、前記第１の制御信号を伝達する複数のワード線と、前記第２の制御信号に基づいて活性化される第２のＳＲＡＭセルから前記第２のビット線対へ出力される読み出し信号の電位差を増幅するセンスアンプ回路と、前記第２の制御信号に基づいて活性化される第２のＳＲＡＭセルに対し前記第２のビット線対を介して書き込み信号を出力する書き込み制御回路と、を有し、前記ワード線制御回路は、第１の活性期間において、前記第１の制御信号の電圧レベルを、最大電流値が制限された制限電流により決まる速度で基板電位から第１の電源電位まで上昇させ、前記第１の活性期間に続く第２の活性期間において、前記第１の制御信号の電圧レベルを、前記第１の電源電位に維持し、前記第２の活性期間に続く第３の活性期間に前記第１の制御信号の電圧レベルを前記第１の電源電位から前記第２の電源電位に昇圧する。

本発明にかかる半導体記憶装置のセル活性化方法の一態様は、ワード線を介して与えられる第１の制御信号に基づき活性状態が制御され、外部から与えられるデータを保持するＳＲＡＭセルを有する半導体記憶装置のセル活性化方法であって、第１の活性期間において、前記第１の制御信号の電圧レベルを、第１の速度で基板電位から所定の電位まで上昇させた後、前記第１の速度よりも遅い第２の速度で前記所定の電位から第１の電源電位まで上昇させ、前記第１の活性期間に続く第２の活性期間において、前記第１の制御信号の電圧レベルを、前記第１の電源電位に維持し、前記第２の活性期間に続く第３の活性期間に前記第１の制御信号の電圧レベルを前記第１の電源電位から前記第２の電源電位に昇圧する。

本発明にかかる半導体記憶装置及びそのセル活性化方法では、データを保持するＳＲＡＭセルを活性化する第１の制御信号を第１の活性期間から第３の活性期間のそれぞれの期間において異なる電圧レベルに第１の制御信号を制御する。つまり、本発明にかかる半導体記憶装置及びそのセル活性化方法では、電源のオンオフを切り替えることなく第１の制御信号の電圧レベルの制御によりＳＲＡＭセルを安定的に活性化する。これにより、本発明にかかる半導体記憶装置及びそのセル活性化方法は、データ保持特性の劣化したＳＲＡＭセルを有する半導体記憶装置であっても、１つの電源による動作を可能とする。

本発明にかかる半導体記憶装置及びそのセル活性化方法によれば、回路規模を抑制しながらＳＲＡＭセルのデータの読み出し特性及び書き込み特性を向上させることができる。

実施の形態１にかかる半導体記憶装置のブロック図である。 実施の形態１にかかるワード線制御回路のブロック図である。 実施の形態１にかかるワード線ドライバの回路図である。 実施の形態１にかかる駆動能力制御回路の回路図である。 実施の形態１にかかる昇圧電源回路の回路図である。 実施の形態１にかかるＳＲＡＭ回路のブロック図である。 実施の形態１にかかる第１のＳＲＡＭセルの回路図である。 実施の形態１にかかる第２のＳＲＡＭセルの回路図である。 実施の形態１にかかる制御セルのブロック図である。 実施の形態１にかかる半導体記憶装置内のスタティックノイズマージン特性の劣化したＳＲＡＭセルからのデータ読み出し操作を示すタイミングチャートである。 実施の形態１にかかる半導体記憶装置内のセル電流特性の劣化したＳＲＡＭセルからのデータ読み出し操作を示すタイミングチャートである。 実施の形態１にかかる半導体記憶装置内のＳＲＡＭセルへのデータ書き込み操作を示すタイミングチャートである。 実施の形態１にかかる制御セルの別の例を示す回路図である。 実施の形態１にかかるワード線ドライバの別の例を示す回路図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、図１に実施の形態１にかかる半導体記憶装置１のブロック図を示す。以下の説明では、半導体記憶装置としてＳＲＡＭとしての機能に着目するが、本発明にかかる半導体記憶装置は、ＣＰＵ等の他の機能回路と共に１つの半導体基板上に形成されるものでも良い。図１に示す半導体記憶装置１は、ワード線制御回路１０、センスアンプＳＡ及び書き込み制御回路ＷＡが配置されるＩ／Ｏ回路１１、複数のＳＲＡＭ回路１２を有する。本実施の形態では、ワード線制御回路１０、Ｉ／Ｏ回路１１、ＳＲＡＭ回路１２はいずれも第１の電源電位（例えば、電源端子ＶＤＤから供給される電源電位）と基板電位（例えば、接地端子ＧＮＤから供給される接地電位）とに基づき動作する。

ワード線制御回路１０は、図示しない他の回路から入力される制御信号（アドレス信号を含む）に基づき行制御信号群ＷＣＮＴ１〜ＷＣＮＴｉ（ｉは１以上の整数であって、ＳＲＡＭ回路１２の行数を示す）をＳＲＡＭ回路１２に出力する。この行制御信号群ＷＣＮＴ１〜ＷＣＮＴｉは、後述する第１から第３の制御信号及びプリチャージイネーブル信号を含むものである。

Ｉ／Ｏ回路１１は、センスアンプＳＡ及び書き込み制御回路ＷＡを有する。センスアンプＳＡは、第２のビット線対（例えば、グローバルビット線対ＧＢＬ１〜ＧＢＬｊ（ｊは１以上の整数であって、ＳＲＡＭ回路１２の列数を示す））を介してＳＲＡＭ回路１２から読み出された信号の電圧差を増幅して、外部に当該電圧差に基づき再生されたデータを外部に出力する。書き込み制御回路ＷＡは、外部より入力される入力信号に基づきグローバルビット線対ＧＢＬ１〜ＧＢＬｊを駆動し、ＳＲＡＭ回路に入力信号に基づくデータをＳＲＡＭ回路１２に書き込む。

複数のＳＲＡＭ回路１２において、ＳＲＡＭ回路１２は格子状に配置される。そして、同一の行に配置されるＳＲＡＭ回路１２は、同一の行制御信号群により制御される。また、同一の列に配置されるＳＲＡＭ回路１２は、同一のグローバルビット線対に接続される。ＳＲＡＭ回路１２は、複数のＳＲＡＭセルを含むものであり、詳細は後述する。

次いで、図２にワード線制御回路１０のブロック図を示す。そして、図２を参照してワード線制御回路１０の詳細について説明する。図２に示すように、ワード線制御回路１０は、行制御信号群を出力する。行制御信号群には、第１の制御信号（例えば、第１のワード選択信号ＷＬ）、第２の制御信号（第２のワード選択信号ＹＳ）、第３の制御信号（センスイネーブル信号ＳＥ）、及びプリチャージイネーブル信号ＰＣが含まれる。なお、図２では、ワード線制御回路１０は、複数の行制御信号群のうち１行目に配置されるＳＲＡＭ回路１２に与える行制御信号群ＷＣＮＴ１のみを示した。ここで、行制御信号群ＷＣＴ１には、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍ（ｍは１以上の整数であって、任意のＳＲＡＭ回路１２に含まれるＳＲＡＭセルの行数を示す）、第２のワード選択信号ＹＳ１１〜ＹＳ１ｎ（ｎは１以上の整数であって、任意のＳＲＡＭ回路１２に含まれるＳＲＡＭセルの列数を示す）、プリチャージ信号ＰＣ１、センスイネーブル信号ＳＥ１が含まれる。

図２に示すように、ワード線制御回路１０は、制御信号生成回路２０、ワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍ、駆動能力制御回路２１、昇圧電源回路２２を有する。

制御信号生成回路２０は、アドレス信号を含む制御信号に基づき、昇圧制御信号ＰＥ、第２のワード選択信号ＹＳ１、プリチャージイネーブル信号ＰＣ１、センスイネーブル信号ＳＥ１、ワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍの入力信号ＷＬＢ１１〜ＷＬＢ１ｍを出力する。より具体的には、制御信号生成回路２０は、アドレス信号に基づき信号ＷＬＢ１１〜ＷＬＢ１ｍのいずれか１つを活性化させる。本実施の形態では、ワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍがインバータを構成しているため、信号ＷＬＢ１１〜ＷＬＢ１ｍは、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍを反転した信号であって、低電位である場合に活性状態を示す。また、制御信号生成回路２０は、アドレス信号に基づき第２のワード選択信号ＹＳ１１〜ＹＳ１ｎのいずれかを活性化する。第２のワード選択信号ＹＳ１１〜ＹＳ１ｎは、高電位である場合に活性状態を示す。また、制御信号生成回路２０は、アドレス信号に同期して入力される読み出し制御信号又は書き込み制御信号に基づき、出力する信号の論理レベルを切り替えるタイミングを制御する。

なお、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍは、後述する第１のＳＲＡＭセルの活性状態を制御する信号である。第２のワード選択信号ＹＳ１１〜ＹＳ１ｎは、後述する第２のＳＲＡＭセルの活性状態を制御する信号である。プリチャージイネーブル信号ＰＣ１は、ＳＲＡＭ回路１２内に設けられる第１のビット線対をプリチャージするタイミングを制御する信号である。センスイネーブル信号ＳＥ１は、後述する制御セルの活性状態を制御する信号である。

ワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍは、制御信号生成回路２０が出力した信号ＷＬＢ１１〜ＷＬＢ１ｍを反転及び増幅して第１のワード選択信号ＷＬ１１〜ＷＬ１ｍを出力する。ワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍは、基板電位（例えば、接地端子ＧＮＤから供給される接地電位）と駆動電源ノードＮＤから供給される電源に基づき動作する。

ここで、ワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍの詳細な回路について説明をする。本実施の形態では、ワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍは、同一の回路構成を有するため、ワード線ドライバＷＤＲＶ１１を例にワード線ドライバについて説明を行う。そこで、図３にワード線ドライバＷＤＲＶ１１の回路図を示す。

図３に示すように、ワード線ドライバＷＤＲＶ１１は、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１を有する。ＮＭＯＳトランジスタＮ１は、ソースが接地端子ＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＰ１のドレインに接続され、ゲートに信号ＷＬＢ１１が入力される。また、ＰＭＯＳトランジスタＰ１は、ソースが駆動電源ノードＮＤに接続され、ドレインがＮＭＯＳトランジスタＮ１のドレインに接続され、ゲートに信号ＷＬＢ１１が入力される。そして、ＮＭＯＳトランジスタＮ１のドレインとＰＭＯＳトランジスタＰ１のドレインとの接続点から第１のワード選択信号ＷＬ１１を出力する。つまり、ワード線ドライバＷＤＲＶ１１は、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とによりインバータゲートを構成する。

次いで、駆動能力制御回路２１について説明する。駆動能力制御回路２１は、ワード線ドライバ回路ＷＤＲＶ１１〜ＷＤＲＶ１ｍの駆動電源ノードＮＤに接続され、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍの立ち上げ速度（例えば、第２の速度）を決定する。また、駆動能力制御回路２１は、最大電流値が制限された制限電流を出力する。そして、この制限電流の電流値は、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍの立ち上げ時間を設定するものである。ここで、駆動能力制御回路２１は、ワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍよりも低い電流駆動能力に設定される。つまり、駆動能力制御回路２１を介さずに駆動電源ノードＮＤに電源端子ＶＤＤを直接接続したワード線ドライバ回路ＷＤＲＶ１１〜ＷＤＲＶ１ｍでワード線を駆動した場合、後述する第１の活性期間を経ることなく第１のワード選択信号ＷＬ１１〜ＷＬ１ｍはごく短時間に電源電位に達する。

ここで、駆動能力制御回路２１の詳細について説明する。そこで、駆動能力制御回路２１の回路図を図４に示す。図４に示すように、駆動能力制御回路２１は、ＰＭＯＳトランジスタＰ２を有する。ＰＭＯＳトランジスタＰ２は、ドレインが電源端子ＶＤＤに接続され、ゲートに昇圧制御信号ＰＥが入力され、ソースが駆動電源ノードＮＤに接続される。つまり、駆動能力制御回路２１は、昇圧制御信号ＰＥが高電位（例えば、電源電位）である場合は遮断状態となり、昇圧制御信号ＰＥが低電位（例えば、基板電位）である場合は導通状態となる。そして、駆動能力制御回路２１は、導通状態においてＰＭＯＳトランジスタＰ２のトランジスタサイズ及びソースゲート間の電圧差に基づき設定される最大電流値を有する電流（例えば、制限電流）を出力する。

次いで、昇圧電源回路２２について説明する。昇圧電源回路２２は、ワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍの駆動電源ノードＮＤに接続され、駆動電源ノードＮＤの電位（例えば、電源電位）を昇圧して第２の電源電位（例えば、昇圧電位）を生成し、昇圧電位をワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍに供給する。また、昇圧電源回路２２は、昇圧制御信号ＰＥの電圧レベルに基づき昇圧電位を生成するか否かを切り替える。

ここで、昇圧電源回路２２の詳細について説明する。そこで、昇圧電源回路２２の回路図を図５に示す。図５に示すように、昇圧電源回路２２は、インバータゲートＩＶ１、ＩＶ２、容量素子（例えば、コンデンサＣ１）を有する。インバータゲートＩＶ１、ＩＶ２は、基板電位と電源電位とに基づき動作する反転回路である。そして、インバータゲートＩＶ１、ＩＶ２は直列に接続され、インバータゲートＩＶ１に入力された昇圧制御信号ＰＥと同一の論理レベルの信号をインバータゲートＩＶ２から出力する。インバータゲートＩＶ１、ＩＶ２は昇圧用ドライバ回路を構成する。インバータゲートＩＶ２の出力端子には、コンデンサＣ１の一端が接続される。コンデンサＣ１の他端は駆動電源ノードＮＤに接続される。つまり、本実施の形態では、昇圧制御信号ＰＥが低電位（例えば、基板電位）かつ駆動電源ノードＮＤが電源電位である場合、コンデンサＣ１には、基板電位と電源電位との電位差に相当する電荷が蓄積される。そして、昇圧制御信号ＰＥが高電位に切り替わると、コンデンサＣ１のインバータゲートＩＶ２側の端子の電位が電源電位となる。そのため、駆動電源ノードＮＤの電位は、コンデンサＣ１に蓄積された電荷により昇圧される。本実施の形態では、コンデンサＣ１により昇圧された駆動電源ノードＮＤの電位を昇圧電位と称す。また、昇圧制御信号ＰＥが低電位である期間においてコンデンサＣ１に蓄積された電荷は、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍのいずれか１つの電圧レベルを上昇させる場合において、その電位上昇期間の初期段階で用いられ、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍの電位上昇期間を短縮する。

本実施の形態にかかるワード線制御回路１０は、行制御信号群ＷＣＴＮ１〜ＷＣＮＴｉに含まれる各種制御信号の制御手順に特徴の１つを有する。そこで、各種制御信号の制御手順について詳細に説明する。

まず、制御信号生成回路２０は、後述する第１のＳＲＡＭセルへのアクセス期間において、プリチャージイネーブル信号ＰＣ１を非活性状態（例えば、高電位）とする。

次いで、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍは、第１の活性期間から第３の活性期間の各期間において異なる電圧レベルを有するように制御される。第１の活性期間から第３の活性期間は、後述する第１のＳＲＡＭセルを活性化させる期間を３つに分割したものである。

制御信号生成回路２０は、第１の活性期間において、ワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍのいずれか１つを選択する。選択されたワード線ドライバ（例えば、ワード線ドライバＷＤＲＶ１１）は、第１のワード選択信号（例えば、第１のワード選択信号ＷＬ１１）の電圧レベルを、第１の速度で基板電位から所定の電位まで上昇させた後、第１の速度よりも遅い第２の速度で所定の電位から第１の電源電位まで上昇させる。この第１の速度と第２の速度の違いは、ワード線ドライバ（例えば、ワード線ドライバＷＤＲＶ１１）が出力する電流の違いにより生じる。第１の速度は、ワード線ドライバ（例えば、ワード線ドライバＷＤＲＶ１１）の電流駆動能力により決まる電位上昇速度である。また、第２の速度は、ワード線ドライバ（例えば、ワード線ドライバＷＤＲＶ１１）よりも電流駆動能力が低い駆動能力制御回路２１が出力する電流の電流値により決まる電位上昇速度である。本実施の形態では、ワード線ドライバＷＤＲＶ１１〜ＷＤＲＶ１ｍの電流駆動能力が駆動能力制御回路２１の電流駆動能力よりも高く設定されるため、第１の速度は第２の速度よりも速くなる。ここで、所定の電位は、後述する第１のＳＲＡＭセルのトランスファトランジスタの閾値電圧よりも低い電圧である。

なお、第１の速度で電位が上昇する期間は、第１の活性期間を短縮するために設けられるものであり、第１の速度で電位を上昇させる期間を設けなくても動作に支障はない。この場合、第１の活性期間において、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍの電圧レベルは、駆動能力制御回路２１が出力する最大電流値が制限された電流により決まる速度（例えば、第２の速度）で基板電位から電源電位まで上昇する。

第１の活性期間に続く第２の活性期間において、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍの電圧レベルは、電源電位で維持される。そして、第２の活性期間に続く第３の活性期間において、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍの電圧レベルは、電源電位から昇圧電位に昇圧される。なお、第３の活性期間における第１のワード選択信号ＷＬ１１〜ＷＬ１ｍの電圧レベルは、読み出し操作時と書き込み操作時で変えることも可能である。例えば、読み出し操作時の第３の活性期間は、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍの電圧レベルを電源電位に維持し、書き込み操作時の第３の活性期間は、第１のワード選択信号ＷＬ１１〜ＷＬ１ｍの電圧レベルを昇圧電位に昇圧しても良い。

制御信号生成回路２０は、上記第１のワード選択信号ＷＬ１１〜ＷＬ１ｍの操作を実現するために、第１の活性期間及び第２の活性期間において昇圧制御信号ＰＥを非活性状態（例えば、低電位）とし、駆動能力制御回路２１を活性状態かつ昇圧電源回路２２を非活性状態とする。また、制御信号生成回路２０は、第３の活性期間において昇圧制御信号ＰＥを活性状態（例えば、高電位）とし、駆動能力制御回路２１を非活性状態かつ昇圧電源回路２２を活性状態とする。なお、昇圧制御信号ＰＥは、第３の活性期間以外の期間は非活性状態に制御されるものとする。

制御信号生成回路２０は、第３の活性期間において、第２のワード選択信号ＹＳ１１〜ＹＳ１ｎを活性状態（例えば、高電位）とする。これにより、後述する第２のＳＲＡＭセルとグローバルビット線対ＧＢＬ１１〜ＧＢＬ１ｊを導通状態とする。

制御信号生成回路２０は、第２の活性期間のうち後半の期間においてセンスイネーブル信号ＳＥ１を活性状態（例えば、高電位）とする。また、制御信号生成回路２０は、センスイネーブル信号ＳＥ１は、プリチャージイネーブル信号ＰＣ１が非活性状態となるまで活性状態が維持される。つまり、制御信号生成回路２０は、昇圧制御信号ＰＥ及び第２のワード選択信号ＹＳが活性状態とされる期間よりも長い期間、センスイネーブル信号ＳＥ１を活性状態とする。そして、センスイネーブル信号ＳＥ１により後述する制御セルを活性化させる。

次に、ＳＲＡＭ回路１２の詳細について説明する。複数のＳＲＡＭ回路１２は、同一の構成であるため、以下では、行制御信号群ＷＣＮＴ１により制御され、グローバルビット線対ＧＢＬ１に接続されるＳＲＡＭ回路１２を例に説明を行う。そこで、図６にＳＲＡＭ回路１２のブロック図を示す。図６に示すように、ＳＲＡＭ回路１２は、第１のＳＲＡＭアレイ３０と、第２のＳＲＡＭアレイ３２を有する。

第１のＳＲＡＭアレイ３０は、格子状に複数の第１のＳＲＡＭセル３１が配置される。そして、同一の列に配置される第１のＳＲＡＭセル３１は同一の第１のビット線対（例えば、ローカルビット線対）に接続される。ローカルビット線対は、ローカルビット線ＢＬＴ１１〜ＢＬＴ１ｎ及びローカルビット線ＢＬＢ１１〜ＢＬＢ１ｎにより構成される。ここで、ローカルビット線対は、列毎に設けられるものであり、例えば、１列目のローカルビット線対は、ローカルビット線ＢＬＴ１１及びローカルビット線ＢＬＢ１１により構成される。また、同一の行に配置される第１のＳＲＡＭセル３１は、同一の第１のワード選択信号ＷＬ１１〜ＷＬ１ｍが与えられる。図６に示す例は、第１のＳＲＡＭアレイ３０がｍ行ｎ列を有するＳＲＡＭ回路１２を示すものである。

ここで、第１のＳＲＡＭセル３１の詳細について説明する。複数の第１のＳＲＡＭセル３１は、同一の回路構成を有する。そこで、以下では、ローカルビット線ＢＬＴ１１とローカルビット線ＢＬＢ１１とに構成されるローカルビット線対に接続され、第１のワード選択信号ＷＬ１１により活性状態が制御される第１のＳＲＡＭセル３１を例に第１のＳＲＡＭセル３１を説明する。図７に第１のＳＲＡＭセル３１の回路図を示す。図７に示すように、第１のＳＲＡＭセル３１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４を有する。

ＰＭＯＳトランジスタＭＰ１は、ソースが電源端子ＶＤＤに接続され、ドレインが記憶ノードＳＮＴに接続される。ＮＭＯＳトランジスタＭＮ１は、ソースが接地端子ＧＮＤに接続され、ドレインが記憶ノードＳＮＴに接続される。また、ＰＭＯＳトランジスタＭＰ１のゲートとＮＭＯＳトランジスタＭＮ１のゲートは記憶ノードＳＮＢに接続される。ＰＭＯＳトランジスタＭＰ２は、ソースが電源端子ＶＤＤに接続され、ドレインが記憶ノードＳＮＢに接続される。ＮＭＯＳトランジスタＭＮ２は、ソースが接地端子ＧＮＤに接続され、ドレインが記憶ノードＳＮＢに接続される。また、ＰＭＯＳトランジスタＭＰ２のゲートとＮＭＯＳトランジスタＭＮ２のゲートは記憶ノードＳＮＴに接続される。ＮＭＯＳトランジスタＭＮ３は、ソース及びドレインの一方の端子が記憶ノードＳＮＴに接続され、ソース及びドレインの他方の端子がローカルビット線ＢＬＴ１１に接続される。ＮＭＯＳトランジスタＭＮ４は、ソース及びドレインの一方の端子が記憶ノードＳＮＢに接続され、ソース及びドレインの他方の端子がローカルビット線ＢＬＢ１１に接続される。また、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートには、第１のワード選択信号ＷＬ１１が入力される。

なお、図７に示す第１のＳＲＡＭセル３１においては、ＰＭＯＳトランジスタＭＰ１、ＭＰ２はＳＲＡＭセルにおける負荷トランジスタとして機能し、ＮＭＯＳトランジスタＭＮ１、ＭＮ２はＳＲＡＭセルにおける駆動トランジスタとして機能し、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＳＲＡＭセルにけるトランスファトランジスタとして機能する。

そして、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１は一方のＣＭＯＳインバータ回路を構成する。また、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２は他方のＣＭＯＳインバータ回路を構成する。つまり、第１のＳＲＡＭセル３１は、ＮＭＯＳトランジスタＭＮ１のゲートとＰＭＯＳトランジスタＭＰ１のゲートに入力された信号に基づいて、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＰ１のソース−ドレイン間を流れる電流のＯＮ／ＯＦＦが制御されることにより、記憶ノードＳＮＴに入力された信号の反転信号を出力する。また、記憶ノードＳＮＴは、ＮＭＯＳトランジスタＭＮ２のゲートとＰＭＯＳトランジスタＭＰ２のゲートに接続される。そのため、ＮＭＯＳトランジスタＭＮ２のゲートとＰＭＯＳトランジスタＭＰ２のゲートに入力された信号に基づいて、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２のソース−ドレイン間を流れる電流のＯＮ／ＯＦＦが制御され、記憶ノードＳＮＢに記憶ノードＳＮＴの反転信号が出力される。このように、第１のＳＲＡＭセル３１は、ループ状に接続された２つのＣＭＯＳインバータを備え、記憶された信号の電圧レベル（以降、記憶データとする）を保持する。そして、ＮＭＯＳトランジスタＭＮ３とＮＭＯＳトランジスタＭＮ４のソース−ドレイン間を流れる電流のＯＮ／ＯＦＦを制御することにより、記憶データの読み出し操作及び書き込み操作を行う。

次に、第２のＳＲＡＭアレイ３２について説明する。第２のＳＲＡＭアレイ３２は、複数の第２のＳＲＡＭセル３３と、制御セル３４を有する。第２のＳＲＡＭセル３３は、第１のＳＲＡＭアレイ３０のローカルビット線対に対応して設けられる。そして、第２のＳＲＡＭセル３３は、対応するローカルビット線対に出力される読み出し信号の電位差を増幅し記憶する。第２のＳＲＡＭセル３３は、第２のワード選択信号ＹＳ１１〜ＹＳ１ｎのうち対応する信号が入力される。そして、第２のワード選択信号ＹＳ１１〜ＹＳ１ｎが活性状態（例えば、高電位）となることで、第２のＳＲＡＭセル３３は活性状態となる。読み出し操作において、第２のＳＲＡＭセル３３は、活性状態になると記憶しているデータをグローバルビット線対ＧＢＬ１出力する。また、書き込み操作において、第２のＳＲＡＭセル３３は、活性状態になるとグローバルビット線対ＧＢＬ１と対応するローカルビット線対とを導通する。また、第２のＳＲＡＭセル３３は、プリチャージイネーブル信号ＰＣ１が入力される。そして、第２のＳＲＡＭセル３３は、プリチャージイネーブル信号ＰＣ１が活性状態（例えば、低電位）である期間に対応するローカルビット線対は電源電位にプリチャージされる。また、第２のＳＲＡＭセル３３は、プリチャージイネーブル信号ＰＣ１が非活性状態（例えば、高電位）である期間に対応するローカルビット線対の電位差を増幅すると共に記憶する。

ここで、第２のＳＲＡＭセル３３の詳細について説明する。複数の第１のＳＲＡＭセル３３は、同一の回路構成を有する。そこで、以下では、ローカルビット線ＢＬＴ１１とローカルビット線ＢＬＢ１１で構成されるローカルビット線対に接続される第２のＳＲＡＭセル３３を例に第２のＳＲＡＭセル３３を詳細に説明する。図８に第２のＳＲＡＭセル３３の回路図を示す。図８に示すように、第２のＳＲＡＭセル３３は、ＰＭＯＳトランジスタＭＰ３〜ＭＰ６、ＮＭＯＳトランジスタＭＮ５〜ＭＮ８を有する。

ＰＭＯＳトランジスタＭＰ３は、ソースが電源端子ＶＤＤに接続され、ドレインがローカルビット線ＢＬＴ１１に接続される。ＮＭＯＳトランジスタＭＮ５は、ソースに増幅制御信号ＳＡＮが入力され、ドレインがローカルビット線ＢＬＴ１１に接続される。また、ＰＭＯＳトランジスタＭＰ３のゲートとＮＭＯＳトランジスタＭＮ５のゲートはローカルビット線ＢＬＢ１１に接続される。ＰＭＯＳトランジスタＭＰ４は、ソースが電源端子ＶＤＤに接続され、ドレインがローカルビット線ＢＬＢ１１に接続される。ＮＭＯＳトランジスタＭＮ６は、ソースに増幅制御信号ＳＡＮが入力され、ドレインがローカルビット線ＢＬＢ１１に接続される。また、ＰＭＯＳトランジスタＭＰ４のゲートとＮＭＯＳトランジスタＭＮ６のゲートはローカルビット線ＢＬＴ１１に接続される。ＮＭＯＳトランジスタＭＮ７は、ソース及びドレインの一方の端子がローカルビット線ＢＬＴ１１に接続され、ソース及びドレインの他方の端子がグローバルビット線ＧＢＬＴ１に接続される。ＮＭＯＳトランジスタＭＮ８は、ソース及びドレインの一方の端子がローカルビット線ＢＬＢ１１に接続され、ソース及びドレインの他方の端子がグローバルビット線ＧＢＬＢ１に接続される。また、ＮＭＯＳトランジスタＭＮ７、ＭＮ８のゲートには第２のワード選択信号ＹＳ１１が入力される。ＰＭＯＳトランジスタＭＰ５は、ドレインがローカルビット線ＢＬＴ１１に接続され、ソースが電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＭＰ６は、ドレインがローカルビット線ＢＬＢ１１に接続され、ソースが電源端子ＶＤＤに接続される。また、ＰＭＯＳトランジスタＭＰ７、ＭＰ８のゲートにはプリチャージイネーブル信号ＰＣ１が入力される。

制御セル３４は、複数の第２のＳＲＡＭセル３３に対して１つが設けられる。制御セル３４は、複数の第２のＳＲＡＭセル３３の増幅機能を制御する。ここで、制御セル３４の回路図を図９に示す。図９に示すように、ＮＭＯＳトランジスタＮ２を有する。ＮＭＯＳトランジスタＮ２は、ソースが接地端子ＧＮＤに接続され、ゲートにセンスイネーブル信号ＳＥ１が入力される。そして、ＮＭＯＳトランジスタＮ２は、ドレインから増幅制御信号ＳＡＮを出力する。つまり、センスイネーブル信号ＳＥ１が活性状態（例えば、高電位）を示す場合、制御セル３４は活性状態となり、増幅制御信号ＳＡＮとして接地電位を出力し、第２のＳＲＡＭセル３３の増幅機能を有効にする。一方、センスイネーブル信号ＳＥ１が非活性状態（例えば、低電位）を示す場合、制御セル３４は非活性状態となり、増幅制御信号ＳＡＮは不定状態となり、第２のＳＲＡＭセル３３の増幅機能を無効にする。

上記の構成により、第２のＳＲＡＭアレイ３２では、制御セル３４が第２のＳＲＡＭセル３３の増幅機能を無効にしている状態において、プリチャージイネーブル信号ＰＣ１が活性状態（例えば、低電位）である場合、ＰＭＯＳトランジスタＭＰ５、ＭＰ６がオンする。そして、第２のＳＲＡＭセル３３の第２の記憶ノード対、つまり、第１のビット線ＢＬＴ１１、ＢＬＢ１１に電源電位が供給される。従って、このとき、第２のＳＲＡＭセル３３は、記憶データを保持しない不定状態を示すと共に、第１のビット線ＢＬＴ１１、ＢＬＢ１１は電源電位にプリチャージされる。

また、プリチャージイネーブル信号ＰＣ１が非活性状態（例えば、高電位）の場合、ＰＭＯＳトランジスタＭＰ５、ＭＰ６がオフする。また、この場合において、制御セル３４のＮＭＯＳトランジスタＮ２がオフしていた場合、ＮＭＯＳトランジスタＮ２のソース−ドレイン間に電流が流れない。従って、ＮＭＯＳトランジスタＭＮ５のソースとＮＭＯＳトランジスタＭＮ６のソース間の電圧が接地電圧ＧＮＤに固定されないため、第２のＳＲＡＭセル３３は、記憶データを保持しない不定状態を示す。

さらに、プリチャージイネーブル信号ＰＣ１が非活性状態（例えば、高電位）であって、センスイネーブル信号ＳＥ１が活性状態（例えば、高電位）となった場合、制御セル３４のＮＭＯＳトランジスタＮ２がオンして増幅制御信号ＳＡＮが接地電圧ＧＮＤを示す。そのため、第２のＳＲＡＭセル３３は、対応するローカルビット線対（ＢＬＴ１１、ＢＬＢ１１）に出力される読み出し信号の電位差を増幅すると共に、第１のＳＲＡＭセル３１と同様に記憶データを保持する。そして、ＮＭＯＳトランジスタＭＮ７、Ｎ８のソース−ドレイン間を流れる電流のＯＮ／ＯＦＦを制御することにより、記憶データの読み出し操作及び書き込み操作を行う。

続いて、実施の形態１にかかる半導体記憶装置の動作について説明する。そこで、図１０〜図１２に半導体記憶装置の動作を示すタイミングチャートを示す。図１０、図１１に示すタイミングチャートは、読み出し操作を示すものであり、図１２に示すタイミングチャートは、書き込み操作を示すものである。また、ＳＲＡＭセルでは、読み出し操作（書き込み操作での擬似読み出し操作を含む）で記憶データが破壊されるなどの誤動作を起こす可能性が高いセルとして、スタティックノーズマージンが小さなセルとセル電流が小さなセルとがある。そのため、図１０にスタティックノイズマージンが小さなＳＲＡＭセルに対して読み出し操作を行う場合のタイミングチャートを示し、図１１にセル電流が小さなＳＲＡＭセルに対して読み出し操作を行う場合のタイミングチャートを示す。また、図１２では、データを書き込み難いＳＲＡＭセルに対して書き込み操作を行う場合のタイミングチャートを示す。

なお、図１０〜図１２では、ローカルビット線ＢＬＴ１１、ＢＬＢ１１により構成されるローカルビット線対に接続され、第１のワード選択信号ＷＬ１１により制御される第１のＳＲＡＭセル３１に対する読み出し操作及び書き込み操作を行う例を説明する。また、図１０〜図１２に示す動作例では、本実施の形態にかかる半導体記憶装置１が、読み出し操作と書き込み操作とにおいてプリチャージイネーブル信号ＰＣ１、センスイネーブル信号ＳＥ１、第１のワード選択信号ＷＬ１１、昇圧制御信号ＰＥ、第２のワード選択信号ＹＳ１１に対して同じ操作を行うものとする。そのため、各制御信号の操作タイミングの説明は図１０の説明にて行い、図１１、図１２の説明では制御信号の制御タイミングの説明は省略する。

まず、図１０に示す動作について説明する。図１０に示すように、半導体記憶装置１は、タイミングｔ１の以前は、待機状態となっており、プリチャージイネーブル信号ＰＣ１が活性状態（例えば、低電位）となっており、ローカルビット線対ＢＬＴ１１、ＢＬＢ１１は電源電位にプリチャージされる。また、第１のワード選択信号ＷＬ１１、センスイネーブル信号ＳＥ１、昇圧制御信号ＰＥ、第２のワード選択信号ＹＳ１１は、いずれもロウレベルとされ、非活性状態（例えば、低電位）である。また、図１０に示す例では、タイミングｔ１以前において第１のＳＲＡＭセル３１は、記憶ノードＳＮＴに高電位が記憶され、記憶ノードＳＮＢに低電位が記憶される状態（記憶データとして１が記憶される状態）を示す。

そして、タイミングｔ１において、ワード線制御回路１０がプリチャージイネーブル信号ＰＣ１を活性状態（低電位）から非活性状態（高電位）に切り替えることで、読み出し操作が開始される。また、ワード線制御回路１０は、プリチャージイネーブル信号ＰＣ１に対する操作と共に第１のワード選択信号ＷＬ１１の立ち上げを開始する。ここで、タイミングｔ１からｔ４までの期間が、第１のワード選択信号ＷＬ１１における第１の活性期間となる。

この第１の活性期間では、タイミングｔ１〜ｔ２の期間において、ワード線制御回路１０のワード線ドライバＷＤＲＶ１１のＰＭＯＳトランジスタＰ１を介して昇圧電源回路２２のコンデンサＣ１に蓄積された電荷がワード線に流れ込むため、この期間は第１の速度で第１のワード選択信号ＷＬ１１が立ち上がる。この第１の速度は、タイミングｔ２以降の第１のワード選択信号ＷＬ１１の電位上昇速度である第２の速度よりも速い速度である。

そして、タイミングｔ２において、第１のワード選択信号ＷＬ１１が所定の電位まで上昇すると、ワード線ドライバＷＤＲＶ１１は、駆動能力制御回路２１により制限された出力電流で第１のワード選択信号ＷＬ１１の電圧レベルを上昇させる。この所定の電位は、第１のＳＲＡＭセル３１のトランスファトランジスタ（ＮＭＯＳトランジスタＭＮ３、ＭＮ４）の閾値電圧よりも低い電位である。また、所定の電位は、タイミングｔ１以前にコンデンサＣ１に蓄積されている電荷の電荷量とワード線の寄生容量及びトランスファトランジスタのゲート寄生容量とにより決まるものである。また、タイミングｔ２からｔ４までの期間は第１のワード選択信号ＷＬ１１は第２の速度で電源電位まで上昇する。

そして、タイミングｔ２からｔ４まで第１のワード選択信号ＷＬ１１の電位レベルは駆動能力制御回路２１の電流駆動能力に従って第２の速度で上昇するが、タイミングｔ３でトランスファトランジスタＭＮ４がオンする電位レベルに達する。そのため、タイミングｔ３において記憶ノードＳＮＢに記憶される「低電位」がローカルビット線ＢＬＢ１１へ出力される。これにより、ローカルビット線ＢＬＴ１１、ＢＬＢ１１の電位差の拡大が始まる。

そして、タイミングｔ４において第１のワード選択信号ＷＬ１１の電位レベルが電源電位に達する。このタイミングｔ４では、ローカルビット線対ＢＬＴ１１、ＢＬＢ１１の電位レベルが十分に拡大しており、第１のＳＲＡＭセルの記憶データの破壊は生じない。つまり、半導体記憶装置１では、第１のＳＲＡＭセル３１からの記憶データの読み出し開始時点（タイミングｔ３）において、第１のＳＲＡＭセル３１の電源電位よりも低い電位を有する第１のワード選択信号ＷＬ１１がトランスファトランジスタに印加される。そのため、第１のワード選択信号ＷＬ１１の電位レベルが電源電位に達するタイミングｔ４においてローカルビット線ＢＬＴ１１、ＢＬＢ１１の電位差を十分に拡大することができる。従って、半導体記憶装置１では、スタティックノイズマージンが小さなＳＲＡＭセルの記憶データの破壊を防止することができる。

タイミングｔ４からｔ６の期間は、第１のワード選択信号ＷＬ１１における第２の活性期間となる。タイミングｔ４で第１のワード選択信号ＷＬ１１が電源電位に達するが、ワード線制御回路１０は、第２の活性期間の間第１のワード選択信号ＷＬ１１を電源電位で維持する。また、ワード線制御回路１０は、第２の活性期間の後半の期間にタイミングｔ５においてセンスイネーブル信号ＳＥ１を活性状態（例えば、高電位）とする。センスイネーブル信号ＳＥ１を活性状態に切り替えるタイミングは、図１２において説明するセル電流が小さなＳＲＡＭセルにおけるデータの破壊を防止するために第２の活性期間の後半とするのが好ましいが、第２の活性期間中であればいずれのタイミングでも良い。そして、センスイネーブル信号ＳＥ１が活性状態になることで、制御セル３４が活性状態に移行し、第２のＳＲＡＭセル３３に接地電位を有する増幅制御信号ＳＡＮを与える。そして、この増幅制御信号ＳＡＮに基づき第２のＳＲＡＭセル３３の増幅機能が有効になり、第２のＳＲＡＭセル３３がローカルビット線ＢＬＴ１１、ＢＬＢ１１の電位差を増幅して、第１のＳＲＡＭセル３３に記憶されている記憶データを保持する。

続いて、タイミングｔ６からｔ７の期間は、第１のワード選択信号ＷＬ１１における第３の活性期間となる。タイミングｔ６では、ワード線制御回路１０は、昇圧制御信号ＰＥ及び第２のワード選択信号ＹＳ１１を活性状態（例えば、高電位）にする。そして、昇圧制御信号ＰＥに基づき駆動能力制御回路２１は非活性状態となり、昇圧電源回路２２は活性状態となる。従って、昇圧電源回路２２は、コンデンサＣ１の一方の電位が電源電位となり、コンデンサＣ１に蓄積された電荷がワード線ドライバＷＤＲＶ１１のＰＭＯＳトランジスタＰ１を介してワード線に流れ込み、第１のワード選択信号ＷＬ１１を電源電位から昇圧電位（図１０のＶＤＤ２）に昇圧する。また、第２のワード選択信号ＹＳ１１が活性状態になることで、第２のＳＲＡＭセル３３が活性状態となり、記憶している記憶データをグローバルビット線対ＧＢＬ１に出力する。そして、グローバルビット線対ＧＢＬ１の電位差が拡大する。また、グローバルビット線対ＧＢＬ１の電位差をさらに増幅してセンスアンプ回路ＳＡは、外部に第１のＳＲＡＭセル３１に保持されていた記憶データを出力する。

続いて、タイミングｔ７では、ワード線制御回路１０は、第１のワード選択信号ＷＬ１１の電位レベルを基板電位（非活性状態）に戻す。これにより、第１のＳＲＡＭセル３１のトランスファトランジスタがオフし、第１のＳＲＡＭセル３１は、記憶ノードＳＮＴ、ＳＮＢに記憶している記憶データを保持する。また、第１のワード選択信号ＷＬ１１を非活性状態にすることに応じて、昇圧制御信号ＰＥ及び第２のワード選択信号ＹＳ１１も非活性状態に切り替える。そして、昇圧制御信号ＰＥに応じて駆動能力制御回路２１が活性状態に移行し、昇圧電源回路２２は昇圧動作を停止する。また、第２のワード選択信号ＹＳ１１に応じて第２のＳＲＡＭセル３３は非活性状態に移行する。

続いて、タイミングｔ８において、プリチャージイネーブル信号ＰＣ１を活性状態（低電位）に切り替える。これにより、第１のＳＲＡＭセル３１への読み出し操作が完了する。また、プリチャージイネーブル信号ＰＣ１が活性状態（低電位）になることで、ローカルビット線ＢＬＴ１１、ＢＬＢ１１が電源電位にプリチャージされる。

次いで、図１１に示す動作について説明する。図１１に示すタイミングチャートでは、タイミングｔ３からｔ５のローカルビット線ＢＬＴ１１、ＢＬＢ１１の動作以外は図１０に示す動作と同じであるため、図１０の動作と同じ動作についての説明は省略する。

図１１に示す動作例では、第１のＳＲＡＭセル３１のセル電流能力が通常の第１のＳＲＡＭセル３１よりも低い。ここで、セル電流能力とは、第１のＳＲＡＭセルがローカルビット線対から電荷を引き抜く能力である。

図１０に示す動作例では、セル電流が大きいため、第１のワード選択信号ＷＬ１１の電位レベルが低いタイミングｔ３からローカルビット線ＢＬＴ１１、ＢＬＢ１１の電位差の拡大が開始される。しかし、図１１では、セル電流能力が低いため、タイミングｔ３からｔ４に至るまでの期間はローカルビット線ＢＬＴ１１、ＢＬＢ１１の電位差がほとんど変化しない。そして、タイミングｔ４にて第１のワード選択信号ＷＬ１１の電位レベルが十分に上昇すると、第１のＳＲＡＭセル３１のトランスファトランジスタが十分にオンし、ローカルビット線ＢＬＴ１１、ＢＬＢ１１の電位差が徐々に拡大し始める。

そして、タイミングｔ５において、センスイネーブル信号ＳＥ１を活性状態にする。これにより、制御セル３４が増幅制御信号ＳＡＮとして接地電位を出力し、第２のＳＲＡＭセル３３の増幅機能が有効になる。そして、第２のＳＲＡＭセル３３のセルは、ローカルビット線対ＢＬＴ１１、ＢＬＢ１１の電位差を増幅し、第１のＳＲＡＭセル３１に記憶されていた記憶データを保持する。つまり、タイミングｔ５は、セル電流が小さな第１のＳＲＡＭセル３１において、ローカルビット線ＢＬＴ１１、ＢＬＢ１１の電位差が、第２のＳＲＡＭセル３３の増幅操作が有効に機能するレベルまで拡大されるタイミングであることが好ましい。

次いで、図１２に示す動作について説明する。図１２に示すタイミングチャートは、第１のＳＲＡＭセル３３への書き込み操作を示すものである。この書き込み操作では、グローバルビット線対ＧＢＬ１、ローカルビット線ＢＬＴ１１、ＢＬＢ１１、記憶ノードＳＮＴ、ＳＮＢの電位レベルの変化以外は図１０及び図１１と同じである。そこで、ここでは、グローバルビット線対ＧＢＬ１、ローカルビット線対ＢＬＴ１１、ＢＬＢ１１、記憶ノードＳＮＴ、ＳＮＢの電位レベルの変化を中心に説明する。

まず、書き込み操作では、プリチャージイネーブル信号ＰＣ１が非活性状態（高電位）に遷移するタイミングｔ１において、グローバルビット線対ＧＢＬ１を書き込み制御回路ＷＡが駆動する。これにより、グローバルビット線対ＧＢＬ１の電位差が拡大する。

そして、タイミングｔ３からｔ５において、第１のＳＲＡＭセル３１からローカルビット線対ＢＬＴ１１、ＢＬＢ１１への記憶データの出力が行われる。この期間において半導体装置１は、図１０、図１１で説明したように、スタティックノイズマージンが小さい又はセル電流が小さいＳＲＡＭセルであっても安定的にローカルビット線対ＢＬＴ１１、ＢＬＢ１１に記憶データを出力することができる。

そして、タイミングｔ６において、昇圧制御信号ＰＥが活性化する。これにより、第１のワード選択信号ＷＬ１１の電位レベルが電源電位から昇圧電位に上昇する。この昇圧電位が与えられることにより、第１のＳＲＡＭセル３１のトランスファトランジスタは、ローカルビット線ＢＬＴ１１、ＢＬＢ１１の電圧が電源電位であったとしても十分な導通状態を確保することができる。つまり、データの書き込み特性が劣化しているＳＲＡＭセルに対しても、昇圧電位を用いることで、データの安定した書き込み操作を実現する。

また、タイミングｔ６では、第２のワード選択信号ＹＳ１１が活性化する。これにより、第２のＳＲＡＭセル３３のＮＭＯＳトランジスタＭＮ７、ＭＮ８が導通状態となり、グローバルビット線対ＧＢＬ１とローカルビット線対ＢＬＴ１１、ＢＬＢ１１を導通状態とする。そして、グローバルビット線ＧＢＬＴ１の高電位がローカルビット線ＢＬＴ１に伝搬し、グローバルビット線ＧＢＬＢ１の低電位がローカルビット線ＢＬＢ１１に伝搬する。

このとき、第２のＳＲＡＭセル３３は、活性状態であるため、ＮＭＯＳトランジスタＭＮ７、ＭＮ８を介して与えられた電圧差を増幅して、保持する。つまり、第２のＳＲＡＭセル３３は、第１のＳＲＡＭセル３１の書き込み操作を制御するローカル書き込み制御回路としての機能を有する。そして、ローカルビット線ＢＬＴ１１と接続された記憶ノードＳＮＴと、ローカルビット線ＢＬＢ１１と接続された記憶ノードＳＮＢには、それぞれ、高電位と低電位とが書き込まれる。

そして、タイミングｔ７において第２のワード選択信号ＹＳ１１及び第１のワード選択信号ＷＬ１１が非活性状態になることで、記憶ノードＳＮＴ、ＳＮＢがグローバルビット線対ＧＢＬ１及びローカルビット線対ＢＬＴ１１、ＢＬＢ１１から記憶ノードＳＮＴ、ＳＮＢが切り離され、データ保持状態となる。

上記説明より、実施の形態１にかかる半導体記憶装置１では、第１のＳＲＡＭセル３１の活性化を制御する第１のワード選択信号ＷＬ１１を３つの電圧レベルに制御する。具体的には、第１の活性期間において、第１のワード選択信号ＷＬ１１の電位レベルをワード線ドライバＷＤＲＶ１１の駆動能力よりも低い駆動能力制御回路２１により生成される制限された電流に基づき上昇させる。これより、第１の活性期間において、第１のワード選択信号ＷＬ１１は、通常の信号立ち上げ速度よりも遅い第２の速度で上昇する。そして、第１のＳＲＡＭセル３１のトランスファトランジスタに擬似的に電源電位よりも低い電位を与える。また、第２の活性期間では、第１のワード選択信号ＷＬ１１は、電源電位に維持される。また、第３の活性期間では、第１のワード選択信号ＷＬ１１は、電源電位を昇圧した電位をコンデンサＣ１に蓄積された電荷により生成する。従って、半導体記憶装置１では、１つの電源により、３つの異なる電位レベルを有する第１のワード選択信号ＷＬを生成することが可能になる。つまり、半導体記憶装置１では、３つの電位レベルを生成するために複数の電源を必要とせず、電源回路に相当する回路面積を削減することができる。

なお、半導体記憶装置１では、駆動能力制御回路２１と昇圧電源回路２２を有するが、これは、複数のワード線ドライバＷＤＲＶに対して１つ設けられるものである。また、それぞれの回路は、ごくわずかな回路素子で実現できる。従って、駆動能力制御回路２１及び昇圧電源回路２２を追加することによる回路面積の増加はほとんど無視できる程度である。

また、半導体記憶装置１では、第１の活性期間において、第１のワード選択信号ＷＬ１１を立ち上げるためにアクセス遅延時間が生じる。しかしながら、第２の活性期間において、非特許文献１に示す従来例よりも高い電圧である電源電圧ＶＤＤを第１のＳＲＡＭセル１０１のワード線に印加できるため、第２の活性期間の制御時間を大幅に短縮できる。そのため、結果的に、第１の活性期間と第２の活性期間との合計時間により決まるアクセス遅延時間は増加しない。

また、半導体記憶装置１では、第１の活性期間において、昇圧電源回路２２内のコンデンサＣ１に蓄えられた電荷を用いてワード線を急速に充電することで、第１のワード選択信号ＷＬ１１の初期立ち上げ時間を短縮することができる。

また、半導体記憶装置１では、書き込み操作においても、第１のワード選択信号ＷＬ１１を第１の活性期間と第２の活性期間を経て昇圧電位とする。そのため、第３の活性期間において、昇圧電圧が第１のＳＲＡＭセル３１に与えられるタイミングにおいて、書き込み対象外の第１のＳＲＡＭセル３１であって、第１のワード選択信号ＷＬ１１が与えられる第１のＳＲＡＭセル３１の記憶データを破壊することなく第２のＳＲＡＭセル３３に保持することができる。これにより、半導体記憶装置１は、書き込み対象外の第１のＳＲＡＭセル３１に保持されている記憶データの信頼性を向上させることができる。

また、動作サイクル内に、第３の活性期間の制御時間が加わるが、第３の活性期間のワード線の制御は、読み出し操作時において、第２のＳＲＡＭセル３３からセンスアンプ回路ＳＥまで読み出しデータを出力するまでの操作と同時刻に行われるために、結果として、サイクル時間は増加しない。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

例えば、図６に示すＳＲＡＭ回路１２では、１個の制御セル３４でｎ個の第２のＳＲＡＭセル３３を制御する構成としたが、複数個の制御セル３４によってｎ個の第２のＳＲＡＭセル３３が制御される回路構成とすることもできる。具体的には、制御セル３４が２個備えられた場合には、ｎ個の第２のＳＲＡＭセル３３は２つに分割されて、２個の制御セル３４がそれぞれｎ／２個の第２のＳＲＡＭセル３３を制御する。また、制御セル３４がｎ個備えられた場合には、ｎ個の制御セル３４が、対応する第２のＳＲＡＭセル３３をそれぞれ１つ制御する。

また、図６に示すＳＲＡＭ回路１２では、ｎ個の第２のＳＲＡＭセル３３が１つのグローバルビット線対ＧＢＬ１に接続される例について示したが、１つのＳＲＡＭ回路１２に複数のグローバルビット線対が接続される構成も可能である。例えば、ＳＲＡＭ回路１２に２つのグローバルビット線対が接続されている場合には、１本のグローバルビット線対に、ｎ／２個の第２のＳＲＡＭセル３１が接続される。このような回路構成とすることで、グローバルビット線対の寄生容量を削減して動作を高速化することが可能である。なお、上記のように複数のグローバルビット線対を備える場合、カラムアドレスに応じたグローバルビット線対を選択するためにビット線対セレクタＳＥＬが用いられる。また、複数のＳＲＡＭ回路１２に接続されるグローバルビット線対を１つのビット線対セレクタＳＥＬに接続することで、第２のワード選択信号ＹＳ１１〜ＹＳ１ｎの信号数をｎ個に維持したまま、カラムアドレス数をｎ以上に拡張することも可能である。

また、制御セル３４は、図９に示す構成に変えて図１３に示す制御セル３４ａを用いることもできる。図１３に示す制御セル３４ａは、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３によりインバータを構成する。そして、センスイネーブル信号ＳＥ１が活性状態（例えば、高電位）を示す場合、増幅制御信号ＳＡＮとして接地電位を出力し、センスイネーブル信号ＳＥ１が非活性状態（例えば、低電位）を示す場合、増幅制御信号ＳＡＮとして電源電位を出力する。これにより、制御セル３４ａが第２のＳＲＡＭセル３３の増幅機能を無効にしている状態においても、ＮＭＯＳトランジスタＭＮ５、ＭＮ６のソースが不定状態になることがないため、第２のＳＲＡＭセル３３の回路動作を安定化させることができる。

また、図３に示すワード線ドライバＷＤＲＶ１１の代わりに図１４に示すワード線ドライバＷＤＲＶ１１ａを用いることができる。ワード線ドライバＷＤＲＶ１１ａは、ＮＭＯＳトランジスタＮ４、Ｎ５、ＰＭＯＳトランジスタＰ４、Ｐ５、インバータＩＶ３、ＩＶ４から構成される反転機能を有するレベル変換回路である。図３に示すワード線ドライバＷＤＲＶ１１では、非活性状態のワード線ドライバＷＤＲＶのＰＭＯＳトランジスタＰ１を介して、接地端子ＧＮＤに電荷が流れ込み、ワード線信号ＷＬの電位が昇圧電位から低下する可能性がある。しかし、ワード線ドライバＷＤＲＶ１１ａを用いることで、このようなワード線信号ＷＬ１の電位の低下を防止することができる。

また、図１０及び図１１では、読み出し操作時においても第１のワード選択信号ＷＬ１１を昇圧電位としている。しかし、読み出し操作時のみ昇圧制御信号ＰＥを停止し、第１のワード選択信号ＷＬ１１を第３の活性期間においても電源電位に維持することも可能である。

１ 半導体記憶装置
１０ ワード線制御回路
１１ Ｉ／Ｏ回路
１２ ＳＲＡＭ回路
２０ 制御信号生成回路
２１ 駆動能力制御回路
２２ 昇圧電源回路
３０ 第１のＳＲＡＭアレイ
３１ 第１のＳＲＡＭセル
３２ 第２のＳＲＡＭアレイ
３３ 第２のＳＲＡＭセル
３４、３４ａ 制御セル
ＷＣＮＴ１〜ＷＣＮＴｉ 行制御信号群
ＷＤＲＶ１１〜ＷＤＲＶ１ｍ、ＷＤＲＶ１１ａ ワード線ドライバ
ＷＬ１１〜ＷＬ１ｍ 第１のワード選択信号
ＮＤ 駆動電源ノード
ＹＳ１１〜ＹＳ１ｎ 第２のワード選択信号
ＰＣ１ プリチャージイネーブル信号
ＳＥ１ センスイネーブル信号
ＰＥ 昇圧制御信号
ＧＢＬ１〜ＧＢＬｊ グローバルビット線対
ＧＢＬＴ１〜ＧＢＬＴｊ グローバルビット線
ＧＢＬＢ１〜ＧＢＬＢｊ グローバルビット線
ＢＬＴ１１〜ＢＬＴ１ｎ ローカルビット線
ＢＬＢ１１〜ＢＬＢ１ｎ ローカルビット線
ＳＡＮ 増幅制御信号
ＩＶ１〜ＩＶ４ インバータ
Ｐ１〜Ｐ５ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ５ ＮＭＯＳトランジスタ
Ｃ１ コンデンサ
ＭＰ１〜ＭＰ６ ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ８ ＮＭＯＳトランジスタ
ＶＤＤ 電源端子
ＧＮＤ 接地端子
ＳＡ センスアンプ回路
ＷＡ 書き込み制御回路

Claims (21)

1. 格子状に配置され、データを記憶する複数の第１のＳＲＡＭセルと、
   列方向に配置される第１のＳＲＡＭセルに沿うように設けられる複数の第１のビット線対と、
   前記複数の第１のビット線対毎に設けられ、対応する第１のビット線対に出力される読み出し信号の電位差を増幅し記憶する複数の第２のＳＲＡＭセルと、
   前記複数の第２のＳＲＡＭセルの増幅機能を制御する制御セルと、
   前記複数の第２のＳＲＡＭセルに設けられる少なくとも１個以上の第２のビット線対と、
   前記複数の第１のＳＲＡＭセルにおいて行アドレスで選択される行に配置された第１のＳＲＡＭセルを活性化する第１の制御信号と、前記複数の第２のＳＲＡＭセルにおいて列アドレスで選択される第２のＳＲＡＭセルを活性化する第２の制御信号と、制御セルを活性化する第３の制御信号と、を出力するワード線制御回路と、
   行方向に配置される前記第１のＳＲＡＭセルに沿うように設けられ、前記第１の制御信号を伝達する複数のワード線と、
   前記第２の制御信号に基づいて活性化される第２のＳＲＡＭセルから前記第２のビット線対へ出力される読み出し信号の電位差を増幅するセンスアンプ回路と、
   前記第２の制御信号に基づいて活性化される第２のＳＲＡＭセルに対し前記第２のビット線対を介して書き込み信号を出力する書き込み制御回路と、
   を有し、
   前記ワード線制御回路は、
   第１の活性期間において、前記第１の制御信号の電圧レベルを、第１の速度で基板電位から所定の電位まで上昇させた後、前記第１の速度よりも遅い第２の速度で前記所定の電位から第１の電源電位まで上昇させ、
   前記第１の活性期間に続く第２の活性期間において、前記第１の制御信号の電圧レベルを、前記第１の電源電位に維持し、
   前記第２の活性期間に続く第３の活性期間に前記第１の制御信号の電圧レベルを前記第１の電源電位から第２の電源電位に昇圧する半導体記憶装置。
2. 前記ワード線制御回路は、前記第３の活性期間において、前記第２のＳＲＡＭセルと前記第２のビット線対とが導通状態となるように前記第２の制御信号を制御する請求項１に記載の半導体記憶装置。
3. 前記ワード線制御回路は、
   前記第１の制御信号を出力するワード線ドライバと、
   前記ワード線ドライバの駆動電源端子に接続され、前記第２の速度を決定する駆動能力制御回路と、
   前記ワード線ドライバの駆動電源端子に接続され、前記第１の電源電位を昇圧して前記第２の電源電位を生成し、前記第２の電源電位を前記ワード線ドライバに供給する昇圧電源回路と、
   前記ワード線ドライバに前記第１の制御信号に対応する信号を与えると共に前記駆動能力制御回路と前記昇圧電源回路との活性状態を制御する制御信号生成回路と、を有し、
   前記制御信号生成回路は、前記第１の活性期間及び第２の活性期間において前記駆動能力制御回路を活性状態かつ前記昇圧電源回路を非活性状態とし、前記第３の活性期間において前記駆動能力制御回路を非活性状態かつ前記昇圧電源回路を活性状態とする請求項１又は２に記載の半導体記憶装置。
4. 前記ワード線ドライバは、前記駆動能力制御回路よりも高い電流駆動能力を有する請求項３に記載の半導体記憶装置。
5. 前記昇圧電源回路は、前記制御信号生成回路からの制御信号に基づき出力端子を前記基板電位又は前記第１の電源電位に制御する昇圧用ドライバ回路と、前記出力端子と前記ワード線ドライバの駆動電源端子との間に設けられる容量素子とを有する請求項３又は４に記載の半導体記憶装置。
6. 前記ワード線ドライバ、前記駆動能力制御回路、前記昇圧電源回路及び前記制御信号生成回路は、いずれも前記第１の電源電位に基づき動作する請求項３乃至５のいずれか１項に記載の半導体記憶装置。
7. 前記ワード線制御回路は、データの読み出し操作中の前記第３の活性期間においては、前記第１の制御信号の電圧レベルを前記第１の電源電位で維持し、データの書き込み操作中の前記第３の活性期間において、前記第１の制御信号の電圧レベルを前記第１の電源電位から前記第２の電源電位に昇圧する請求項１乃至６のいずれか１項に記載の半導体記憶装置。
8. 前記所定の電圧は、前記ＳＲＡＭセルのアクセストランジスタの閾値電圧よりも小さい電圧である請求項１乃至７のいずれか１項に記載の半導体記憶装置。
9. 前記ワード線制御回路は、前記第２のＳＲＡＭセルが前記第１のＳＲＡＭセルに記憶された記憶データを保持した後に前記第３の活性期間を開始する請求項１乃至８のいずれか１項に記載の半導体記憶装置。
10. 前記第１のＳＲＡＭセル、前記第２のＳＲＡＭセル、前記ワード線制御回路、前記センスアンプ回路及び前記書き込み制御回路は、いずれも前記第１の電源電位に基づき動作する請求項１乃至９のいずれか１項に記載の半導体記憶装置。
11. 格子状に配置され、データを記憶する複数の第１のＳＲＡＭセルと、
    列方向に配置される第１のＳＲＡＭセルに沿うように設けられる複数の第１のビット線対と、
    前記複数の第１のビット線対毎に設けられ、対応する第１のビット線対に出力される読み出し信号の電位差を増幅し記憶する複数の第２のＳＲＡＭセルと、
    前記複数の第２のＳＲＡＭセルの増幅機能を制御する制御セルと、
    前記複数の第２のＳＲＡＭセルに設けられる少なくとも１個以上の第２のビット線対と、
    前記複数の第１のＳＲＡＭセルにおいて行アドレスで選択される行に配置された第１のＳＲＡＭセルを活性化する第１の制御信号と、前記複数の第２のＳＲＡＭセルにおいて列アドレスで選択される第２のＳＲＡＭセルを活性化する第２の制御信号と、制御セルを活性化する第３の制御信号と、を出力するワード線制御回路と、
    行方向に配置される前記第１のＳＲＡＭセルに沿うように設けられ、前記第１の制御信号を伝達する複数のワード線と、
    前記第２の制御信号に基づいて活性化される第２のＳＲＡＭセルから前記第２のビット線対へ出力される読み出し信号の電位差を増幅するセンスアンプ回路と、
    前記第２の制御信号に基づいて活性化される第２のＳＲＡＭセルに対し前記第２のビット線対を介して書き込み信号を出力する書き込み制御回路と、
    を有し、
    前記ワード線制御回路は、
    第１の活性期間において、制限電流よりも大きな駆動電流値により決まる第１の速度で基板電位から所定の電位まで前記第１の制御信号の電圧レベルを上昇させ、前記所定の電位から第１の電源電位まで前記制限電流により決まる第２の速度で前記第１の制御信号の電圧レベルを上昇させ、
    前記第１の活性期間に続く第２の活性期間において、前記第１の制御信号の電圧レベルを、前記第１の電源電位に維持し、
    前記第２の活性期間に続く第３の活性期間に前記第１の制御信号の電圧レベルを前記第１の電源電位から第２の電源電位に昇圧する半導体記憶装置。
12. 前記所定の電位は、前記第１のＳＲＡＭセルのアクセストランジスタの閾値電圧よりも小さな電圧である請求項１１に記載の半導体記憶装置。
13. 前記ワード線制御回路は、前記第３の活性期間において、前記第２の制御信号により前記第２のＳＲＡＭセルと前記第２のビット線対を導通状態とする請求項１１又は１２に記載の半導体記憶装置。
14. 前記ワード線制御回路は、
    前記第１の制御信号を出力するワード線ドライバと、
    前記ワード線ドライバの駆動電源端子に接続され、前記第２の速度を決定する駆動能力制御回路と、
    前記ワード線ドライバの駆動電源端子に接続され、前記第１の電源電位を昇圧して前記第２の電源電位を生成し、前記第２の電源電位を前記ワード線ドライバに供給する昇圧電源回路と、
    前記ワード線ドライバに前記第１の制御信号に対応する信号を与えると共に前記駆動能力制御回路と前記昇圧電源回路との活性状態を制御する制御信号生成回路と、を有し、
    前記ワード線ドライバは、前記駆動能力制御回路よりも高い電流駆動能力を有する請求項１１乃至１３のいずれか１項に記載の半導体記憶装置。
15. 前記ワード線ドライバ、前記駆動能力制御回路、前記昇圧電源回路及び前記制御信号生成回路は、いずれも前記第１の電源電位に基づき動作する請求項１４に記載の半導体記憶装置。
16. 前記制御信号生成回路は、前記第１の活性期間及び第２の活性期間において前記駆動能力制御回路を活性状態かつ前記昇圧電源回路を非活性状態とし、前記第３の活性期間において前記駆動能力制御回路を非活性状態かつ前記昇圧電源回路を活性状態とする請求項１４に記載の半導体記憶装置。
17. 前記昇圧電源回路は、前記制御信号生成回路からの制御信号に基づき出力端子を前記基板電位又は前記第１の電源電位に制御する昇圧用ドライバ回路と、前記出力端子と前記ワード線ドライバの駆動電源端子との間に設けられる容量素子とを有する請求項１４乃至１６のいずれか１項に記載の半導体記憶装置。
18. 前記ワード線制御回路は、データの読み出し操作中の前記第３の活性期間においては、前記第１の制御信号の電圧レベルを前記第１の電源電位で維持し、データの書き込み操作中の前記第３の活性期間において、前記第１の制御信号の電圧レベルを前記第１の電源電位から前記第２の電源電位に昇圧する請求項１１乃至１７のいずれか１項に記載の半導体記憶装置。
19. 前記ワード線制御回路は、前記第２のＳＲＡＭセルが前記第１のＳＲＡＭセルに記憶された記憶データを保持した後に前記第３の活性期間を開始する請求項１１乃至１８のいずれか１項に記載の半導体記憶装置。
20. 前記第１のＳＲＡＭセル、前記第２のＳＲＡＭセル、前記ワード線制御回路、前記センスアンプ回路及び前記書き込み制御回路は、いずれも前記第１の電源電位に基づき動作する請求項１１乃至１９のいずれか１項に記載の半導体記憶装置。
21. ワード線を介して与えられる第１の制御信号に基づき活性状態が制御され、外部から与えられるデータを保持するＳＲＡＭセルを有する半導体記憶装置のセル活性化方法であって、
    第１の活性期間において、前記第１の制御信号の電圧レベルを、第１の速度で基板電位から所定の電位まで上昇させた後、前記第１の速度よりも遅い第２の速度で前記所定の電位から第１の電源電位まで上昇させ、
    前記第１の活性期間に続く第２の活性期間において、前記第１の制御信号の電圧レベルを、前記第１の電源電位に維持し、
    前記第２の活性期間に続く第３の活性期間に前記第１の制御信号の電圧レベルを前記第１の電源電位から第２の電源電位に昇圧する半導体記憶装置のセル活性化方法。

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