JP4152668B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、正確にデータ読出タイミングを内部で生成することのできる半導体記憶装置に関する。
【０００２】
【従来の技術】
スタティックＲＡＭ（ランダム・アクセス・メモリ）においては、アドレス信号の変化に従って所定の活性化期間を有するワード線駆動パルスを形成してワード線に印加している。このワード線駆動パルスは、プロセスのばらつきおよび周囲温度の変化等により、読出に要する時間が異なっても、確実に正しいデータを読出すことができるように予め十分なマージンをもって生成されている。しかしながら、ワード線駆動パルスが余分なマージンを持っている場合、不必要に読出サイクル時間が長くなるという問題が生じる。
【０００３】
そこで、ワード線駆動パルスのマージンを小さくして、読出サイクルを短くするために、ダミーメモリセルからの読出信号を、ワード線ドライブ回路またはロウデコーダに供給する方法が、たとえば特開平１１−３３９４７６号公報に示されている。
【０００４】
この先行技術においては、ダミーセルの記憶データにしたがって、読出電流をダミービット線に生成する。ダミービット線の電位変化を検出して、正規のメモリセルのデータが読出されるタイミングを検出して、ビット線のイコライズおよび選択ワード線の非活性化を実行して、ワード線駆動パルスのマージンを最小化することを図っている。
【０００５】
また、ビット線の放電時間を最小として消費電流を低減することを図っている。
【０００６】
【発明が解決しようとする課題】
上述の先行技術文献においては、ダミービット線に対し正規のビット線に接続される正規メモリセルと同数のダミーセルを接続して、ダミービット線および正規ビット線の負荷を同じにすることを図っている。しかしながら、ダミーセル選択時においては、正規ワード線ドライバと別に設けられたダミーセルドライバにより、１つのダミーセルを選択状態を駆動している。
【０００７】
通常、メモリセルは、高集積化のために、そのトランジスタサイズをできるだけ小さくしている。したがって、ビット線がメモリセルにより放電される際の電位変化は小さく、正規ビット線の電位変化量は微小となる。この正規ビット線対のわずかな電位差を検出してメモリセルから読出されたデータを判定するために、高感度の差動型センスアンプ回路が用いられて、データ読出の高速化が図られている。
【０００８】
しかしながら、前述の先行技術文献においては、ダミービット線が、１つのダミーセルにより駆動されるため、このダミーセルから読出された信号を伝搬するダミービット線の変化は、正規ビット線の電位変化と同程度となる。したがって、ダミービット線の電位変化量は微小となる。ダミービット線の電位変化をたとえばインバータ等のレベル検知回路で検知する場合、ダミービット線の電位がインバータのしきい値電圧以下にまで低下するまでに長い期間を必要とする。したがって、センスアンプの活性化タイミング、ビット線プリチャージの活性化タイミングおよび選択ワード線の非活性化のタイミングを最適化することができなくなるという問題が生じる。
【０００９】
また、１つのダミーセルによりダミービット線が駆動される構成の場合、選択されるダミーセルの引抜き電流のばらつきと正規メモリセルの引抜き電流のばらつきを考慮したマージンを確保する必要がある。
【００１０】
一般に、スケーリングが進み、より微細加工が行なわれるようになると、仕上り形状のばらつきおよび不純物注入時の注入量のばらつきの度合いが大きくなり、トランジスタ特性のばらつきが大きくなる。このトランジスタ特性のばらつきの度合いは、低電源電圧化が進むにつれてより一層大きくなる。
【００１１】
したがって、上述の先行技術のように、固定的にダミーセルを１つ選択する場合、選択される正規メモリセルとダミーセルのトランジスタ特性のばらつきにより、正確なタイミングを検出することができなくなる。たとえば、活性化されるダミーセルのトランジスタ特性がよい方にばらついてダミービット線の電位が速く変化し、逆に正規のメモリセルのトランジスタ特性が悪い方にばらついて正規のビット線対の電位が緩く変化した場合、ワード線の非活性化タイミングおよびセンスアンプの活性化タイミングが早くなりすぎるため、誤動作する可能性がある。
【００１２】
このようなダミーセルおよび正規メモリセルのトランジスタ特性のばらつきによる誤動作を防止するためには、最悪条件下でも安定に動作するようにマージンを確保する必要がある。このため、ワード線駆動タイミングのマージンを小さくするという目的を達成することができず、高速化および低消費電力化を図れないという問題が生じる。
【００１３】
また、オカダ等は、ＩＳＳＣＣ ２００１、ダイジェスト・オブ・テクニカル・ペーパーズの第１６８頁および第１６９頁において、複数のダミーセルを同時に選択状態へ駆動してダミービット線を放電して、ダミービット線の放電電流のばらつきを平均化して、センスアンプの読出活性化タイミングを早くすることを図る構成を示している。しかしながら、この文献においても、ダミーセルを選択するためのダミーワード線が、正規メモリセルを選択する正規ワード線と別に設けられている。ダミーワード線に接続されるダミーセルの数は、正規のワード線に接続される正規メモリセルの数よりも小さく、ダミーワード線が、正規ワード線よりも早いタイミングで選択状態へ駆動されている。
【００１４】
すなわち、正規のメモリセルが選択されて正規ビット線が放電されるタイミングよりも早いタイミングで、ダミービット線の放電が行なわれている。したがって、メモリセルのトランジスタ特性のばらつきに対しては、複数のダミーセルを用いて、ダミービット線の引抜き電流を平均化することにより、マージンを高くしているものの、ダミーワード線および正規ワード線を選択状態へ駆動するタイミングの差を考慮して回路設計をする必要が生じる。
【００１５】
特に、メモリセルアレイの構成が異なり、１つワード線に接続される正規メモリセルの数が異なり、また、正規ビット線に接続される正規メモリセルの数が変更される場合においては、正規ビット線の放電速度とダミービット線の放電速度の差を考慮する必要がある。したがって、各メモリセルアレイの構成ごとに、ダミーワード線および正規ワード線の活性化タイミングの差を考慮して再設計をする必要がある。特に、システムＬＳＩ等により要求される多様なビット／ワード構成に対しては、個別に、このタイミング値を最適に成形する必要があり、設計開発期間が極めて長くなるという問題が生じる。
【００１６】
それゆえ、この発明の目的は、正確に内部動作タイミングを容易に設定することのできる半導体記憶装置を提供することである。
【００１７】
この発明の他の目的は、トランジスタ特性のばらつきにかかわらず、正確なタイミングでデータ内部読出活性化信号を生成することのできる半導体記憶装置を提供することである。
【００１８】
この発明のさらに他の目的は、メモリセルアレイ構成が変更されても、容易に最適な内部読出活性化信号を生成することのできる半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、行列状に配列される複数の正規メモリセルと、これらの正規メモリセルの各列に対応して配置され、各々に対応の列の世紀メモリセルが接続する複数の正規ビット線と、複数列に配置される複数のダミーセルと、各ダミーセル列に対応して配置され、各々に対応の列のダミーセルが接続する複数のダミービット線と、各正規メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数のワード線を含む。ダミーセルは、列が延在する方向に関して正規メモリセルと同数個のセルが整列して配置される。各ワード線に対しては、複数列のダミーセルのいずれかの列において、複数のダミーセルが接続される。
【００２１】
好ましくは、各ダミービット線と正規ビット線の負荷容量は実質的に同じである。
【００２２】
好ましくは、ダミーセルは、正規メモリセルと同一のレイアウトを有する。
また、好ましくは、正規メモリセル列に対応して各々に対応の列の正規メモリセルが接続する複数の正規ビット線が設けられる。ダミービット線のワード線選択時の電圧変化速度は、正規ビット線の電圧変化速度よりも大きくされる。
【００２３】
好ましくは、ダミーセルは、メモリセルアレイの一方端に互いに隣接して複数列に配置される。
【００２４】
この一方端は、与えられたアドレス信号をデコードしてアドレス指定されたワード線を選択状態へ駆動する行デコード回路に近い端部である。
【００２５】
また、ダミーセル列はメモリセルアレイにおいて分散して配置される。
好ましくは、この分散配置において、ダミーセルは、メモリセルアレイの両端にそれぞれ配置される。
【００２６】
また、好ましくは、ダミービット線の各々に対応して配置され、各々が対応のダミービット線の電位を検出する電位検出回路と、この電位検出回路の出力信号に応答してセンスアンプ活性化信号を生成するセンス活性化回路と、このセンスアンプ活性化信号に応答して活性化され、選択された正規メモリセルのデータを増幅するセンスアンプがさらに設けられる。
【００２７】
好ましくは、センスアンプは、選択された正規メモリセルが接続する正規ビット線と列選択ゲートを介して結合され、活性化時選択された正規メモリセルが接続される正規ビット線の電位を差動的に増幅して出力する。
【００２８】
好ましくは、ダミーセル列は、メモリセルアレイの端部に配置される。この半導体記憶装置は、さらに、好ましくは、メモリセルアレイ端部にダミーセル列と隣接して配置され、正規メモリセルと同一形状を有する複数のエッジセル列と、ダミービット線にそれぞれ結合され、ダミービット線の電位を検出する電位検出回路と、これらの電位検出回路の出力信号に応答してセンスアンプ活性化信号を生成するセンス活性化回路と、センスアンプ活性化信号に応答して活性化され、活性化時、正規メモリセルの選択メモリセルのデータを増幅するセンスアンプを含む。
【００２９】
好ましくは、エッジセルの内部ノードは接地電圧レベルに固定される。
また、好ましくは、エッジセル列に対応して配置され、対応の列のエッジセルが接続されるエッジビット線がさらに設けられる。このエッジビット線は、接地電圧レベルに固定される。
【００３０】
また、好ましくは、エッジセル列と正規メモリセル列の間にダミーセル列が配置される。
【００３１】
好ましくは、メモリセルアレイは、行選択信号を生成する行デコード回路の両側に配置される。ダミーセルは、各メモリセルアレイにおいてこの行デコード回路に近い端部に配置される。
【００３２】
好ましくは、各ダミーセルは、対応のワード線の信号に応答して導通するアクセストランジスタを含む。各列において、所定数のダミーセルのアクセストランジスタのゲートが相互接続される。
【００３３】
電位検出回路は、好ましくは、対応のビット線に高入力インピーダンスを介して結合され、動作モード指示信号に応答して活性化され、活性化時対応のビット線の電位を増幅して出力するゲート回路を含む。
【００３４】
好ましくは、ゲート回路は、対応のビット線の電位を受けるＣＭＯＳインバータと、動作モード指示信号の活性化に応答してインバータの出力信号に従って対応のビット線の電位を所定電圧レベルに駆動するラッチゲートとを含む。
【００３５】
また、これに代えて、好ましくは、ゲート回路は、各々が、対応のビット線にゲートが結合されるとともに第１の電源ノードと内部ノードとの間に接続され、該対応のビット線の電位に応答して内部ノードを第１の電位に駆動する複数の絶縁ゲート型電界効果トランジスタを含む。内部ノードは、複数の電位検出回路に共通に配置される。センスアンプ活性化回路は、第２の電源ノードと内部ノードとの間に接続され、この内部ノードを第１の電源の電位と異なる第２の電源の第２の電位にプリチャージするプリチャージトランジスタと、内部ノードと出力ノードとの間に接続され、この内部ノードの電位に従ってセンスアンプ活性化信号を活性化しかつラッチするラッチアンプとを含む。
【００３６】
好ましくは、センス活性化回路は、電位検出回路の少なくとも１個の電位検出回路の出力信号が第１の論理レベルとなると、センスアンプ活性化信号を活性化する。
この発明の別の観点に係る半導体記憶装置においては、ダミーセルの列は、それぞれの制御端子が同一のワード線に接続される第１および第２のアクセストランジスタを有する第１型セルと、それぞれの制御端子が異なるワード線に接続される第１および第２のアクセストランジスタを有する第２型セルを有する。各ワード線に対しては、いずれかのダミーセル列において第１型セルが接続される。
この発明のさらに別の観点に係る半導体記憶装置においては、ダミーセルの列は、それぞれの制御端子が同一のワード線に接続される第１および第２のアクセストランジスタを有する第１型セルと、それぞれの制御端子が異なるワード線に接続される第１および第２のアクセストランジスタを有する第２型セルを有する。各ワード線に対しては、いずれかのダミーセル列において第１型セルの第１および第２のアクセストランジスタと第２型セルの第１のアクセストランジスタとが接続され、ワード線が選択状態に駆動されると、第１型セルの第１および第２のアクセストランジスタと第２型セルの第１のアクセストランジスタとが導通する。
【００３７】
ワード線に対して、列方向に整列する複数のダミーセルを接続し、これらの同時に選択されるダミーセルを共通のダミービット線に接続する。ダミービット線の電位変化を高速化することができ、またダミーセルのトランジスタ特性のばらつきを平均化することができ、トランジスタ特性のばらつきに対するマージンを大きくすることができ、正確なタイミングでセンスアンプ活性化信号を活性化することができる。
【００３８】
また、ダミービット線の信号変化速度が正規ビット線よりも高速であり、センスアンプ活性化に対するタイミングマージンを大きくとることができ、センスアンプ活性化タイミングを最適化することができる。
【００３９】
また、センスアンプの活性化タイミングを最適化することができるため、ワード線選択期間を短くすることができ、ビット戦線の充放電電流を低減することができ、応じて消費電流を低減することができる。
【００４０】
また、ダミーセルのレイアウトは、正規メモリセルのレイアウトと同じとすることにより、ダミービット線と正規ビット線の負荷容量を同一とすることができ、正確に、ダミービット線の電位変化速度を、正規ビット線の電位変化速度よりも大きくすることができる。
【００４１】
ダミーセルおよび正規メモリセルは、同じワード線により選択状態へ駆動されるため、別々のワード線ドライバをダミーセルおよび正規メモリセルに対し配置する必要がなく、アレイ構成が変更されても、正確に、ダミービット線と正規ビット線を同一タイミングで駆動して、かつ高速でダミービット線の電位を変化させることができる。
【００４２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明において用いられる正規メモリセルの電気的等価回路を示す図である。図１において、正規メモリセルＭＣは、電源ノードとノードＮＤ１の間に接続されかつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＰ１と、ノードＮＤ１と接地ノードの間に接続されかつそのゲートがノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＴＮ１と、電源ノードとノードＮＤ２の間に接続されかつそのゲートがノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＴＰ２と、ノードＮＤ２と接地ノードの間に接続されかつそのゲートがノードＮＤ１に接続されるＮチャネルＭＯＳトランジスタＴＮ２を含む。
【００４３】
ＭＯＳトランジスタＴＰ１およびＴＮ１は、ＣＭＯＳ（相補ＭＯＳ）インバータを構成し、ＭＯＳトランジスタＴＰ２およびＴＮ２は、ＣＭＯＳインバータを構成する。これらの２つのＣＭＯＳインバータにより、ラッチ回路が構成される。
【００４４】
正規メモリセルＭＣは、さらに、ワード線ＷＬ上の信号に応答して、ノードＮＤ１を正規ビット線ＢＬに接続するＮチャネルＭＯＳトランジスタＴＮ３と、ワード線ＷＬ上の信号に応答してノードＮＤ２を補の正規ビット線ＢＬＢに接続するＮチャネルＭＯＳトランジスタＴＮ４を含む。
【００４５】
正規メモリセルＭＣは、後に全体配置については説明するが、行列状に配列され、ワード線ＷＬに行方向に整列して配置される正規メモリセルが接続され、列方向に整列して配置される正規メモリセルＭＣが、正規ビット線ＢＬおよび／ＢＬに接続される。
【００４６】
ノードＮＤ１およびＮＤ２には、相補データが格納され、したがって、正規ビット線ＢＬおよびＢＬＢには、相補データが伝達される。
【００４７】
図２は、図１に示す正規メモリセルのレイアウトを概略的に示す図である。図２において、Ｎウェル領域１に、ＰチャネルＭＯＳトランジスタＴＰ１およびＴＰ２が形成される。このＮウェル領域１内に、Ｘ方向に延在して、活性領域２ａおよび２ｂが間をおいて形成される。活性領域２ａおよび２ｂは、不純物領域およびチャネル領域を含む。
【００４８】
活性領域２ａは、コンタクトホール８ａを介して第１金属配線５ａに接続される。この第１金属配線５ａは、第１ビアホール９ａを介してＹ方向に延在する第２金属配線１５ｃに接続される。この第１および第２金属配線５ａおよび１５ｃの接続は、第１ビアホール９ａ部に形成されるポリシリコン配線４ａを介して行われる。
【００４９】
第２金属配線１５ｃは、また、その端部において、第１ビアホール９ｂを介してポリシリコン４ｂに接続される。ポリシリコン配線４ｂは、Ｘ方向に延在して形成される第１金属配線５ｃに接続される。その第１金属配線５ｃは、コンタクトホール８ａを介して活性領域２ｂに接続する。第２金属配線１５ｃは、電源電圧ＶＤＤを伝達する電源線を構成する。
【００５０】
活性領域２ａは、その下方端において、コンタクトホール８ｂを介して、Ｘ方向に延在する第１ポリシリコン配線６ｃに接続され、また活性領域２ｂは、その上方端部においてコンタクトホール８ｃを介して、Ｘ方向に延在する第１ポリシリコン配線６ａに接続される。
【００５１】
これらのポリシリコン配線６ａおよび６ｃの間に、活性領域２ａからＸ方向に延在して、第１金属配線５ｋが配置され、また、活性領域２ｂからＸ芳香に延在して第１金属配線５ｄが配置される。これらの第１金属配線５ｋおよび５ｄは、メモリセルの内部ノードを構成する。
【００５２】
第１金属配線５ｄおよび５ｋと平行に、第３金属配線７ａがＸ方向に延在して配置される。活性領域２ａは、コンタクトホール８ｂを介して第１金属配線５ｄに電気的に接続され、また活性領域２ｂが、コンタクトホール８ｃを介して第１金属配線５ｂに接続される。第１ポリシリコン配線６ａと活性領域２ａの交差部においてチャネル領域が形成され、また活性領域２ｂと第１ポリシリコン配線６ｃの交差部においてチャネル領域が形成される。
【００５３】
この配置により、Ｎウェル領域１内に、電源電圧をソースに受ける負荷ＰチャネルＭＯＳトランジスタが形成される。すなわち、ゲートとドレインが交差接続されるＰチャネルＭＯＳトランジスタＴＰ１およびＴＰ２が形成される。
【００５４】
このＮウェル１のＹ方向に延在する端部において、第２金属配線１５ｂおよび１５ｄが配置される。第２金属配線１５ｂは、第１ビアホール９ｃを介して、Ｘ方向に延在する第１金属配線５ｆに接続する。第１金属配線５ｆはコンタクトホール８ｅを介して活性領域３ａに接続する。この活性領域３ａは、Ｙ方向に沿って矩形状に形成され、活性領域３ａ内にＮチャネルＭＯＳトランジスタが形成される。活性領域３ａは、第１金属配線５ｋにコンタクトホール８ｈを介して接続される。
【００５５】
活性領域３ａと平行に第２金属配線１５ａが配置される。この第２金属配線１５ａは、コンタクトホール８ｇを介して、活性領域３ａに接続される。第２金属配線１５ａは、接地電圧を伝達する接地線を構成する。
【００５６】
第３金属配線７ａは、第２ビアホール１０ａおよび第２金属配線を介してＹ方向に延在する第２ポリシリコン配線４ｃに接続される。この第２ポリシリコン配線４ｃは、Ｘ方向に延在する第１ポリシリコン配線６ｂに、コンタクトホール８ｆを介して接続される。この第１ポリシリコン配線６ｂは、第１金属配線５ｋおよび５ｆ間に、Ｘ方向に延在し、アクセストランジスタのゲートを構成する。第３金属配線７ａが、ワード線を構成し、ワード線選択信号を伝達する。また、第２金属配線１５ｂがビット線を構成する。
【００５７】
第１ポリシリコン配線６ａは、活性領域３ａと交差するようにＸ方向に延在しており、データを記憶するＮチャネルＭＯＳトランジスタ（ドライバトランジスタ）が、この活性領域３ａ内においてコンタクトホール８ｇおよび８ｈの間に、第２金属配線６ａの交差部をチャネル部として形成される。
【００５８】
第２金属配線１５ｄは、第１ビアホール９ｄを介して第２ポリシリコン配線４ｄに接続される。この第１金属配線１５ｄは、このコンタクトホール９ｄにおいて、Ｘ方向に延在する第１金属配線５ｉに電気的に第２ポリシリコン配線４ｄを介して接続される。この第２金属配線１５ｄが、他方のビット線を構成する。
【００５９】
第１金属配線５ｉは、コンタクトホール８ｉを介してＹ方向に延在する活性領域３ｂに接続する。活性領域３ｂと平行にＹ方向に延在する第２金属配線１５ｅが配置される。この第２金属配線１５ｅは、活性領域３ｂに形成されるコンタクトホール８ｋを介して活性領域３ｂに接続される。この第２金属配線１５ｅは、接地電圧を伝達する接地線を構成する。
【００６０】
第３金属配線７ａと第１金属配線５ｉの間に、第１ポリシリコン配線６ｄが、Ｘ方向に延在して配置される。この第１ポリシリコン配線６ｄは、コンタクトホール８ｌを介して第２ポリシリコン配線４ｆに接続される。この第２ポリシリコン配線４ｆは、第２ビアホール１０ｂを介して第３金属配線７ａに接続される。
【００６１】
一方、活性領域２ａにコンタクトホール８ｂを介して接続する第１ポリシリコン配線６ｃが、活性領域３ｂを交差するように、Ｘ方向に延在して配置される。活性領域３ｂは、またコンタクトホール８ｊを介して第１金属配線５ｄに接続される。この第１金属配線５ｄは、コンタクトホール８ｃを介して、活性領域２ｂに接続され、活性領域２ａに形成されるＰチャネルＭＯＳトランジスタおよび活性領域３ａに形成されるＮチャネルＭＯＳトランジスタのゲートに接続される。
【００６２】
一方、第１金属配線５ｋは、活性領域３ａにコンタクトホール８ｈを介して接続され、かつコンタクトホール８ｂを介して第１ポリシリコン配線６ｃに接続される。この第１ポリシリコン配線６ｃは、活性領域２ｂに形成されるＰチャネルＭＯＳトランジスタおよび活性領域３ｂに形成されるＮチャネルＭＯＳトランジスタのゲートを構成する。
【００６３】
この図２に示すように、正規メモリセルにおいて、ＰチャネルＭＯＳトランジスタを形成する領域に関して、点対称にパターンを配置することにより、このメモリセルのレイアウトが、行方向および列方向に、交互に反転して配置されるため、パターンずれなどの影響を受けることなく正確に、メモリセルのパターニングを行なうことができる。
【００６４】
図３は、図２に示すレイアウトの、拡散層（活性領域）からコンタクトホールまでのレイアウトを示す図である。図３において、Ｎウェル領域１において、Ｙ方向に延在する矩形領域の活性領域２ａおよび２ｂが間をおいて形成される。活性領域２ａは、コンタクトホール８ａを介してＸ方向に延在する第１金属配線５ａに接続される。また、この活性領域２ａは、コンタクトホール８ｂを介してＸ方向に延在する第１金属配線５ｋに接続される。この第１金属配線５ｋは、またコンタクトホール８ｈを介して活性領域３ａに接続される。
【００６５】
活性領域３ａにおいて、その上側のコンタクトホール８ｇにより、第１金属配線を介して上層の接地線を構成する第２金属配線に接続される。活性領域３ａは、その下側のコンタクトホールホ８ｅを介してＸ方向に延在する第１金属配線５ｆに接続される。これらの第１金属配線５ｋおよび５ｆの間に、第１ポリシリコン配線６ｂがＸ方向に延在して配置され、アクセストランジスタのゲートが形成される。この第１ポリシリコン配線６ｂは、コンタクトホール８ｆを介して第１金属配線に接続される。このコンタクトホール８ｆの第１金属配線は、ワード線を構成する第３金属配線に対する接続のための中間層を構成する。
【００６６】
活性領域２ｂは、コンタクトホール８ｂを介して、Ｘ方向に延在する第１金属配線５ｃに接続され、また、その上側のコンタクトホール８ｃを介してＸ方向に延在する第１ポリシリコン配線６ａおよび第１金属配線５ｄに接続される。
【００６７】
活性領域３ｂは、コンタクトホール８ｉを介してＸ方向に延在する第１金属配線５ｉに接続され、またコンタクトホール８ｊを介して第１金属配線５ｄに接続される。活性領域３ｂ下部に形成されるコンタクトホール８ｋに形成される第１金属配線５ｍは、上層の接地線を構成する第２金属配線に接続するために用いられる。
【００６８】
活性領域３ｂを横切るように、Ｘ方向に、第１金属配線５ｉおよび５ｄの間に第１ポリシリコン配線６ｄが形成される。この第１ポリシリコン配線６ｄはコンタクトホール８ｌを介して第１金属配線に接続される。このコンタクトホール８ｌに形成される第１金属配線は、ワード線を構成する第３金属配線に対する接続を取るために用いられる。
【００６９】
ここで、コンタクトホールは、第１金属配線と活性領域との接続および代位金属配線と第１ポリシリコン配線とを接続するために設けられる。第１ビアホールは、第１および第２金属配線の接続のために形成され、第２ビアホールは第３金属配線と第２金属配線との接続のために形成される。
【００７０】
図４は、図２に示すレイアウトの、第１ビアホール９から第３金属配線７ａまでのレイアウトを概略点に示す図である。この図４においては、Ｙ方向に延在して、第２金属配線１５ａ、１５ｂ、１５ｃ、１５ｄおよび１５ｑが配設される。第２金属配線１５ａは、第１ビアホール９ｇ下部のコンタクトホール８ｇに電気的に接続される。第２金属配線１５ａは、接地電圧ＧＮＤを伝達する。第２金属配線１５ｂは、第１ビアホール９ｃを介して、図２に示す第１金属配線５ｆに接続される。この第２金属配線１５ｂは、正規ビット線を構成する。
【００７１】
第２金属配線１５ｃは、Ｙ方向についての両側の第１ビアホール９ａおよび９ｂを介して図３に示す第１金属配線５ａおよび５ｃに接続される。この第２金属配線１５ｃは、電源電圧ＶＤＤを伝達する。
【００７２】
第２金属配線１５ｄは、第１ビアホール９ｄを介して図２および図３に示す第１金属配線５ｉに接続される。この第２金属配線１５ｄは、他方の正規ビット線を構成する。
【００７３】
第２金属配線１５ｅは、第１ビアホール９ｇを介して図２および図３に示しすべてコンタクトホール８ｋに接続される。この第２金属配線１５ｅは、接地電圧ＧＮＤを伝達する。
【００７４】
第３金属配線７ａは、正規メモリセルＭＣのＸ方向の両端に形成される第２ビアホール１０ａおよび１０ｂを介してＹ方向に延在する第２金属配線１５ｐおよび１５ｑに接続される。これらの第２金属配線１５ｐおよび１５ｑは、それぞれ、第１ビアホール９ｆおよび９ｊを介して、図２および図３で示すコンタクトホール８ｆおよび８ｌに接続される。
【００７５】
この図２から図４に示す正規メモリセルのレイアウトは、たとえば、特開平９−２７０４６８号公報、特開平１０−１７８１１０号公報、および特開２００１−２８４０１号公報などにおいて示されているメモリセルのレイアウトと同様である。
【００７６】
図５は、この発明の実施の形態１に従うダミーセルの構成を示す図である。図５においては、２行１列に配列されるダミーセルＤＣ０およびＤＣ１を代表的に示す。
【００７７】
ダミーセルＤＣ０は、データを記憶するためのＮチャネルＭＯＳトランジスタ（ドライバトランジスタ）ＤＮ０１およびＤＮ０２と、内部記憶ノードＤＮＤ０１およびＤＮＤ０２をプルアップするためのＰチャネルＭＯＳトランジスタＤＰ０１およびＤＰ０２と、ワード線ＷＬ０上の信号に応答して導通し、記憶ノードＤＮＤ０１およびＤＮＤ０２をそれぞれダミービット線ＤＢＬおよびＤＢＬＢに接続するＮチャネルＭＯＳトランジスタＤＮ０３およびＤＮ０４を含む。
【００７８】
ＭＯＳトランジスタＤＰ０１およびＤＮ０１のゲートへは、電源電圧ＶＤＤが与えられる。したがって、このダミーセルＤＣ０においては、記憶ノードＤＮＤ０１においてはＬレベルデータが、記憶ノードＤＮＤ０２においてはＨレベルデータが常に記憶される。
【００７９】
ダミーセルＤＣ１は、同様、データを記憶するためのＮチャネルＭＯＳトランジスタ（ドライバトランジスタ）ＴＤＮ１１およびＴＤＮ１２と、記憶ノードＤＮＤ１１およびＤＮＤ１２をプルアップするためのＰチャネルＭＯＳトランジスタＴＤＰ１１およびＴＤＰ１２と、アクセス用のＮチャネルＭＯＳトランジスタＴＤＮ１３およびＴＤＮ１４を含む。アクセス用のＮチャネルＭＯＳトランジスタ（以下、アクセストランジスタと称する）ＴＤＮ１３は、ワード線ＷＬ０上の信号に応答して導通し、導通時、記憶ノードＤＮＤ１１をダミービット線ＤＢＬに接続する。アクセストランジスタＴＤＮ１４は、ワード線ＷＬ１上の信号に応答して導通し、導通時、記憶ノードＤＮＤ１２を、ダミービット線ＤＢＬＢに接続する。
【００８０】
ダミーセルＤＣ１においては、ＭＯＳトランジスタＴＤＰ１１およびＴＤＮ１１のゲートへは電源電圧ＶＤＤが与えられ、記憶ノードＤＮＤ１１には、Ｌレベルデータが格納され、記憶ノードＤＮＤ１２には、Ｌレベルデータが格納される。したがって、ワード線ＷＬ０が選択された場合には、ダミーセルＤＣ０およびＤＣ１のアクセストランジスタＴＤＮ０３およびＴＤＮ１３が同時にオン状態となり、これらのダミーセルＤＣ１およびＤＣ０により、ダミービット線ＤＢＬが、接地電圧レベルへ駆動される。
【００８１】
この図５に示すダミーセルの動作について簡単に説明する。
初期状態として、ダミービット線ＤＢＬおよびＤＢＬＢは、予めＨレベルにプリチャージする。ワード線ＷＬ０およびＷＬ１は、非選択状態であり、Ｌレベルである。初期状態においては、アクセストランジスタＴＤＮ０３、ＴＤＮ０４、ＴＤ１３およびＴＤＮ１４はすべてオフ状態である。また、データ記憶用のＮチャネルＭＯＳトランジスタ（以下、ドライバトランジスタと称す）ＴＤＮ０１およびＴＤＮ１１がオン状態であり、ドライバトランジスタＴＤＮ０２およびＴＤＮ１２は、オフ状態である。
【００８２】
読出動作が始まると、与えられたアドレス信号に従ってアドレス指定された行に対応して配置されるワード線が選択状態へ駆動される。いま、ワード線ＷＬ０が選択状態へ駆動されて、その電圧レベルがＬレベルからＨレベルになった場合を考える。この状態においては、ダミーセルＤＣ０のアクセストランジスタＴＤＮ０３およびＴＤＮ０４がオン状態へ移行し、また、ダミーセルＤＣ１のアクセストランジスタＴＤＮ１３が、オフ状態からオン状態へ移行し、一方、アクセストランジスタＴＤＮ１４はオフ状態を維持する。
【００８３】
ダミービット線ＤＢＬは、ドライバトランジスタＴＤＮ０３およびＴＤＮ０１を介して低抵抗で接地ノードに接続され、またドライバトランジスタＴＤＮ１３およびＴＤＮ１１を介して低抵抗で接地ノードに接続される。したがって、ダミービット線ＤＢＬは、プリチャージ電圧レベルのＨレベルから、接地電位に向かって徐々にその電圧レベルが低下する。
【００８４】
一方、ドライバトランジスタＴＤＮ０２がオフ状態であり、記憶ノードＤＮＤ０２は、電源電圧レベルであるため、アクセストランジスタＴＤＮ０４がオン状態となっても、ダミービット線ＤＢＬＢは、その電圧レベルが変化せず、プリチャージ電圧レベルを維持する。
【００８５】
ダミービット線ＤＢＬの電圧レベルが、ＨレベルからＬレベルに変化するのを検知すると、その検知に応答して、センスアンプが活性化されて選択メモリセルのデータを増幅し、また、選択ワード線ＷＬの電圧レベルが立下がり、ワード線ＷＬ０が非選択状態へ戻る。ワード線ＷＬ０の非選択状態への移行に応答して、アクセストランジスタＴＤＮ０３、ＴＤＮ０４およびＴＤＮ１３がオフ状態となり、ダミービット線ＤＢＬが、接地ノードから電気的に切離される。この後、次の動作のために、ダミービット線ＤＢＬが再びプリチャージされてＨレベルに復帰する。
【００８６】
次に、ワード線ＷＬ１の電圧レベルがＬレベルからＨレベルになった場合の読出動作について説明する。
【００８７】
ワード線ＷＬ１が選択状態へ駆動されたときには、ダミーセルＤＣ１においてアクセストランジスタＴＤＮ１４がオン状態となる。ダミーセルＤＣ１の残りのアクセストランジスタＴＤＮ１３およびダミーセルＤＣ０のアクセストランジスタＴＤＮ０３およびＴＤＮ０４はすべてオフ状態である。ダミーセルＤＣ１の記憶ノードＤＮＤ１２が、低抵抗のアクセストランジスタＴＤＮ１４を介してダミービット線ＤＢＬＢに接続される。しかしながら、記憶ノードＤＮＤ１２は、電源電圧ＶＤＤレベルに保持されているため、このダミービット線ＤＢＬＢはプリチャージ電圧レベルが電源電圧レベルのＨレベルであり、ダミービット線ＤＢＬＢの電圧レベルは変化しない。
【００８８】
また、ダミービット線ＤＢＬにおいては、アクセストランジスタＴＤＮ０３およびＴＤＮ１３はともにオフ状態であるため、その電圧レベルはプリチャージ電圧レベルであり変化しない。
【００８９】
以上が、この図５に示すダミー回路の基本動作である。ダミーセルを２列配置して、ダミービット線ＤＢＬの電圧レベルを検出する。偶数ワード線選択時および奇数ワード線選択時に電圧レベルが変化するダミービット線ＤＢＬ０およびＤＢＬ１を用いて電圧レベルを検出することにより、確実に、メモリセルデータの読出が行なわれたことを検出することができる。
【００９０】
特に、ダミーセルを正規メモリセルと同数個各列に配置することにより、ダミービット線ＤＢＬの負荷は、正規ビット線ＢＬの負荷と同じとなり、ダミービット線ＤＢＬの放電速度は、正規ビット線の放電速度よりも速いため、高速でダミービット線の電位を放電して、読出開始信号を生成することができる。
【００９１】
また、早いタイミングでダミービット線の電位を判定することができ、センスアンプの活性化タイミングに対するマージンを大きくすることができ、センスアンプ活性化タイミングを最適化することができる。また、ビット線の放電時間を短くすることができ、ビット線充放電による電流消費を低減することができる。
【００９２】
図６は、このダミーセルのレイアウトを概略的に示す図である。図６においては、図２に示す正規メモリセルの構成要素と対応する部分には同様の参照番号を付し、詳細説明は省略する。
【００９３】
ダミーセルＤＣ０およびＤＣ１は、そのレイアウトは、図２に示す正規メモリセルのレイアウトと同じである。しかしながら、ワード線ＷＬ０選択時に、ダミーセルＤＣ０およびＤＣ１のアクセストランジスタがともにオン状態となることおよびダミービット線ＤＢＬを、選択時に、ドライバトランジスタにより放電するために、以下の構成要素が追加される。
【００９４】
すなわち、活性領域２ｂにおいて、第１金属配線５ｒが、コンタクトホール８ｃｂおよび８ｃａの間に配置される。電源電圧ＶＤＤを伝達する第２金属配線が、第１ビアホール９ｂおよび第１金属配線を介してコンタクトホール８ｄに接続される。Ｘ方向に延在する第１金属配線５ｒは、この活性領域２ｂに形成されるコンタクトホール８ｃｂおよび８ｃａを介して、記憶ノードを構成する第１金属配線およびゲートを構成する第１ポリシリコン配線に接続される。この第１金属配線５ｒによりダミーセルにおいて一方の負荷ＭＯＳトランジスタおよびドライバトランジスタのゲートに電源電圧を供給し、また、他方の負荷ＭＯＳトランジスタのソース／ドレインに電源電圧を供給する。
【００９５】
活性領域２ｂに形成されるコンタクトホール８ｃｂを介して、第１ポリシリコン配線６ａｂが活性領域２ｂに接続され、また、コンタクトホール８ｃａを介して第１ポリシリコン配線６ａａに接続される。第１ポリシリコン配線６ａｂは、Ｘ方向に延在し、ドライバトランジスタのゲートを構成する。第１ポリシリコン配線６ａａは、ダミーセルＤＣ０のドライバトランジスタのゲートを構成する。
【００９６】
活性領域２ａｂおよび２ａａには、それぞれ、ＰチャネルＭＯＳトランジスタが形成され、電源電圧ＶＤＤがそのソース領域に供給される。
【００９７】
また、ダミーセルＤＣ１において、図６の右側端部において、Ｘ方向に延在する第３金属配線７ａｂに対しては、第２ビアホール１０ｂが形成される。この第２のビアホール１０ｂおよび第２ポリシリコンおよびコンタクトホールを介して、第３金属配線７ａｂが、第１ポリシリコン配線６ｄｂに接続される。一方、図６の左側において、第３金属配線７ａｂに対しては第２のビアホールは設けられない。
【００９８】
一方、ダミーセルＤＣ０に対する第３金属配線７ａａに対しては、その両端において第２のビアホール１０ｃおよび１０ｄが形成される。第２ビアホール１０ｄ、第２ポリシリコン配線、およびコンタクトホールを介して、第３金属配線７ａａが、第２金属配線６ｂａに接続される。
【００９９】
この第３金属配線７ａａの左側部分において形成される第２のビアホール１０ｃは、Ｙ方向に延在する第２金属配線１５ｓに接続される。この第２金属配線１５ｓは、コンタクトホールを介して第１ポリシリコン配線６ｂａおよび６ｂｂに接続される。
【０１００】
この第２金属配線１５ｓにより、ダミーセルＤＣ０およびＤＣ１において、ダミービット線ＤＢＬに対するアクセストランジスタのゲートが共通に第３金属配線７ａｂに結合されて、両者が、同時にオン状態となる。
【０１０１】
活性領域３ａにおいて配置されるコンタクトホール８ｅは、ダミーセルＤＣ１およびＤＣ０のアクセストランジスタにより共有され、第２ビアホールを介して、ダミービット線ＤＢＬに結合される。このＹ方向に延在する活性領域３ａおよび３ｂに平行に上層に、接地電圧ＧＮＤを伝達する第２金属配線が形成される。
【０１０２】
図７は、図６に示すレイアウトの活性領域から第２金属配線までのレイアウトを示す図である。この図７に示すレイアウトを、図３に示す正規メモリセルのレイアウトと比較した場合、活性領域２ｂと平行に、さらに、第１金属配線５ｒが形成される構成が追加される。この第１金属配線５ｒは、コンタクトホール８ｃａおよび８ｃｂを介して、それぞれ、Ｘ方向に延在する第１ポリシリコン配線６ａａおよび６ａｂに接続する。この図７に示すダミーセルのレイアウトは、図３に示す正規メモリセルのレイアウトと、第１金属配線５ｒを配設する点を除いて同じである。
【０１０３】
この図７に示すレイアウトにおいて、Ｘ方向に延在する、第１ポリシリコン配線６ｂａおよび６ｂｂは、ワード線ＷＬ０に接続され、第第１ポリシリコン配線６ｄａおよび６ｄｂが、それぞれ、ワード線ＷＬ０およびＷＬ１に接続される。
【０１０４】
したがって、この図７において、ダミーセルＤＣ０およびＤＣ１において、ダミービット線ＤＢＬ（図７に示す）に対して配置されるアクセストランジスタが、同時にワード線ＷＬ０の選択時に選択状態へ駆動される。一方、補のダミービット線ＤＢＬＢ（図７に示す）に対して設けられるダミーセルＤＣ０およびＤＣ１のアクセストランジスタは、それぞれ、ワード線ＷＬ０およびＷＬ１の選択時にオン状態となる。
【０１０５】
図８は、図６に示すダミーセルのレイアウトの第１ビアホールから第３金属配線のレイアウトを示す図である。この図８に示すレイアウトにおいて、第３金属配線７ａａは、第２のビアホール１０ｃを介して第２金属配線１５ｓに接続される。この第２金属配線１５ｓは、Ｙ方向に延在し、ダミーセルＤＣ０およびＤＣ１にそれぞれ配置される第１ビアホール９ｆａおよび９ｆｂを介して、下層の第１金属配線に接続される。第２金属配線１５ｓと第３金属配線７ａｂの交差部においては、第２ビアホールは配置されない。第３金属配線７ａｂは、第２ビアホール１０ｂおよび第１ビアホール９ｊｂを介して第２金属配線に接続され、この第２金属配線は、コンタクトホールを介して第１ポリシリコン配線に接続される。第３金属配線７ａｂがワード線ＷＬ１を構成する。
【０１０６】
一方、Ｘ方向に延在する第３金属配線７ａａは、その両端に配置される第２ビアホール１０ｃおよび１０ｄにより、それぞれ第２金属配線に接続される。第２ビアホール１０ｄおよび第１ビアホール９ｊｂを介して、第３金属配線７ａａが第２金属配線に接続され、この第２金属配線が、第１ビアホール９ｊｂを介して下層の第１ポリシリコン配線に接続される。
【０１０７】
第２金属配線については、電源電圧ＶＤＤを伝達する電源線と、電源線の両側に配置されるダミービット線ＤＢＬおよびＤＢＬＢと、これらのダミービット線ＤＢＬおよびＤＢＬＢの外側に配置される接地電圧ＧＮＤを伝達する接地線が配置される。これらの第２金属配線は、Ｙ方向に延在して配置される。
【０１０８】
図９は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図９において、半導体記憶装置は、正規メモリセルＭＣが行列状に配列される正規メモリセルアレイ２０と、ダミーセルＤＣが列方向に整列して配置されるダミーセル列２１ａおよび２１ｂを含む。正規メモリセルアレイ２０およびダミーセル列２１ａおよび２１ｂにおいては、正規メモリセルＭＣおよびダミーセルＤＣは、行方向に関して整列して配置される。正規メモリセルＭＣおよびダミーセルＤＣの各行に対応してワード線ＷＬが配置される。図９においては、ワード線ＷＬ０−ＷＬ７を代表的に示す。
【０１０９】
ワード線ＷＬに対しては、正規メモリセルおよびダミーセルが接続される。正規ビット線ＢＬ、ＢＬＢに接続される正規メモリセルＭＣの数とダミービット線に接続するダミーセルＤＣの数は、同じである。したがって、アレイ構成が、変更されても、ダミーセルと正規メモリセルとを行方向において整列させて配置しており、共通にワード線を配置することができ、ダミービット線ＤＢＬの放電速度を常に正規ビット線よりも早くすることができ、確実に、ダミービット線の電位に従って内部タイミングを設定することができる。
【０１１０】
正規メモリセルＭＣの各列に対応して、正規ビット線ＢＬおよびＢＬＢが配置される。ダミーセル列２１ａおよび２１ｂそれぞれにおいては、ダミービット線ＤＢＬ０およびＤＢＬ１が配置される。正規メモリセルアレイ２０においては、正規ビット線ＢＬおよびＢＬＢが対をなして配置される。一方、ダミーセル列２１ａおよび２１ｂにおいては、ダミービット線ＤＢＬ０およびＤＢＬ１のみが用いられる。
【０１１１】
これらのダミービット線ＤＢＬ０およびＤＢＬ１それぞれに対応して、補のダミービット線ＤＢＬＢ０およびＤＢＬＢ１が配置される。しかしながら、これらの補のダミービット線ＤＢＬＢ０およびＤＢＬＢ１は、その電圧レベルは、プリチャージ電圧レベルであり、内部動作制御のためには用いられない。
【０１１２】
ダミーセル列２１ａのダミーセルＤＣは、偶数ワード線ＷＬ０、ＷＬ２が選択されたときに、ダミービット線ＤＢＬ０を、２つのダミーセルＤＣにより放電する。ダミーセル列２１ｂのダミーセルＤＣは、奇数ワード線ＷＬ１、ＷＬ３、…が選択されたときに、列方向において隣接する２つのダミーセルが選択されて、ダミービット線ＤＢＬ１を放電する。
【０１１３】
アレイ周辺回路としてさらに、ダミービット線ＤＢＬ０およびＤＢＬ１と正規ビット線ＢＬおよびＢＬＢを、活性化時、電源電圧レベルにプリチャージするためのプリチャージ回路２６が設けられる。このプリチャージ回路２６は、ダミービット線ＤＢＬ０、ＤＢＬ１、正規ビット線ＢＬおよびＢＬＢそれぞれに対して配置されるＰチャネルＭＯＳトランジスタ２６ａを含む。
【０１１４】
このプリチャージ回路２６は、メモリセル選択時においては、消費電流を低減するために、非活性化される。
【０１１５】
正規メモリセルアレイ２０に対して、列デコーダ２４からの列選択信号に従ってアドレス指定された列を内部データバス２７に接続するためのマルチプレクサ２５が設けられる。このマルチプレクサ２５は、正規ビット線対それぞれに対応して配置される列選択ゲート２５ａを含む。列選択ゲート２５ａは、列デコーダ２４からの列選択信号に応答して選択的に導通する。
【０１１６】
この半導体記憶装置は、さらに、クロック信号ＣＬＫとアドレス信号と制御信号とを受け、内部アドレス信号および動作タイミング信号を生成する制御回路２２と、制御回路２２からの内部行アドレス信号とロウ活性化信号とに従ってアドレス指定された行に対するワード線を選択状態へ駆動する行デコーダ２３と、ダミービット線ＤＢＬ０およびＤＢＬ１の電位変化を検出する電位検出回路３１をを含む。この電位検出回路３１は、一例として、ＮＡＮＤゲートで形成される。この電位検出回路３１は、ダミービット線ＤＢＬ０およびＤＢＬ１の電位変化を検出することができればよく、別のゲート回路で構成されてもよい。
【０１１７】
電位検出回路３１からの出力信号（読出信号）ＳＥに従って、制御回路２２が、読出動作タイミングおよびワード線非活性化タイミングを決定する。
【０１１８】
内部データの書込／読出を実行するために、内部データＤＩに従って内部データバス２７を駆動するライトドライバ２８と、制御回路２２の制御のもとに選択的に活性化されて内部データバス２７に読出されたデータを増幅するセンスアンプ３０が設けられる。このセンスアンプ３０の活性化タイミングは、電位検出回路３１の出力信号ＳＥにより決定される。内部データバス２７は、相補データ信号線対で構成され、センスアンプ３０は、活性化時、この相補データ信号線の電位を差動的に増幅して、内部読出データを生成する。
【０１１９】
図１０は、図９に示す半導体記憶装置のデータ読出時の信号波形を示す図である。以下、図１０を参照して図９に示す半導体記憶装置の動作について簡単に説明する。
【０１２０】
この半導体記憶装置は、クロック信号ＣＬＫに同期して与えられる制御信号にしたがって動作モードが指定される。データアクセス指示が与えられる前においては、プリチャージ回路２６が活性状態にあり、正規ビット線ＢＬおよびＢＬＢとダミービット線ＤＢＬ０およびＤＢＬ１は、電源電圧レベルにプリチャージされている。すべてのワード線ＷＬ０−ＷＬ７は、非選択状態であり、その電圧レベルはＬレベルである。また、ダミービット線ＤＢＬ０およびＤＢＬ１の電圧レベルは、Ｈレベルあるため、電圧検出回路３１の出力する読出信号ＳＥはＬレベルである。
【０１２１】
クロック信号ＣＬＫが立上がり、そのときの制御信号により読出動作が指定された状態を考える。アクセス指示により、制御回路２２の制御により、プリチャージ回路２６が非活性化される。これと並行して、行デコーダ２３および列デコーダ２４へ、内部行アドレス信号および内部列アドレス信号がそれぞれ与えられ、行デコーダ２３が、アドレス指定された行に対応するワード線を選択状態へ駆動し、また列デコーダ２４が、アドレス指定される列を選択する列選択信号を生成する。
【０１２２】
この行デコーダ２３からの行選択信号に従ってアドレス指定された行に対するワード線の電圧レベルがＬレベルからＨレベルに立上がり、この選択ワード線に接続される正規メモリセルのデータが対応の正規ビット線ＢＬおよびＢＬＢに伝達される。また、列デコーダ２４からの列選択信号に従ってマルチプレクサ２５において、アドレス指定された列に対応する列選択ゲート２５ａが導通し、選択列に対応する正規ビット線ＢＬおよびＢＬＢが、内部データバス２７に結合される。
【０１２３】
ダミーセル列２１ａおよび２１ｂにおいては、選択ワード線に応じて、ダミービット線ＤＢＬ０およびＤＢＬ１の一方に、ダミーセルの記憶ノードが接続される。今、ワード線ＷＬ０が選択された状態を考える。この選択ワード線ＷＬ０に接続される正規メモリセルＭＣのデータが、正規ビット線ＢＬおよびＢＬＢに読出される。この場合、メモリセルの記憶データにしたがって、正規ビット線ＢＬおよびＢＬＢの一方の電位が、徐々に低下する。
【０１２４】
この正規メモリセルのデータ読出と同じタイミングで、ワード線ＷＬ０に接続されるダミーセルＤＣにより、ダミービット線ＤＢＬ０が放電される。このダミービット線ＤＢＬ０の電位変化速度は、２ビットのダミーセルで放電が行なわれるため、正規ビット線ＢＬまたはＢＬＢの電位変化速度よりも速い。ダミーセル列２１ｂにおいてダミーセルＤＣはすべて非選択状態であるため、ダミービット線ＤＢＬ１は、プリチャージ電圧レベルを維持する。
【０１２５】
このダミービット線ＤＢＬ０の電圧レベルが、電圧検出回路３１の入力論理しきい値電圧以下に低下すると、電圧検出回路３１の出力する読出信号ＳＥがＬレベルからＨレベルに変化する。
【０１２６】
制御回路２２は、この読出信号ＳＥの立上がりに応答してセンスアンプ３０を活性化する。センスアンプ３０は、活性化されると、内部データバス２７に入力されたデータを差動的に増幅して、読出データＤＯを生成する。
【０１２７】
また、この読出信号ＳＥの立上がりに応答して、制御回路２２は、選択状態のワード線ＷＬ０を非選択状態へ駆動し、またプリチャージ回路２６を活性化して、ダミービット線ＤＢＬ０、ＤＢＬ１および正規ビット線ＢＬおよびＢＬＢを、再び電源電圧レベルにプリチャージする。このプリチャージ動作時においては、列デコーダも非活性化され、マルチプレクサ２５は非導通状態に設定される。
【０１２８】
奇数ワード線ＷＬ１が選択された場合には、ワード線ＷＬ１に接続される正規メモリセルＭＣのデータが、ビット線ＢＬおよびＢＬＢの対に読出されて、対をなすビット線ＢＬおよびＢＬＢの一方のビット線の電位が、徐々に低下する。同じタイミングで、このワード線ＷＬ１に接続されるダミーセルＤＣが選択状態へ駆動され、選択ダミーセルにより、ダミービット線ＤＢＬ１の電位が低下する。この場合においても、ダミービット線ＤＢＬ１の電位低下速度は、正規ビット線ＢＬまたはＢＬＢの電位低下速度よりも速い。
【０１２９】
このダミービット線ＤＢＬ１の電圧レベルが、電圧検出回路３１の入力論理しきい値電圧よりも低くなると、電圧検出回路３１の出力する読出信号がＨレベルとなる。以降、先のワード線ＷＬ０の選択時と同様の制御を制御回路２２がこの読出信号ＳＥの立上がりに応答して実行する。すなわち、読出信号ＳＥの立上がりに応答してセンスアンプ３０を活性化し、選択列のビット線ＢＬおよびＢＬＢから内部データバス２７に読出されたデータをセンスして、内部読出データＤ０を確定させる。
【０１３０】
また、この読出信号ＳＥに応答して選択状態のワード線ＷＬ１を非選択状態へ駆動し、またプリチャージ回路２６を活性化する。また、マルチプレクサ２５を非活性化する。
【０１３１】
したがって、偶数ワード線が選択された場合には、ダミーセル列２１ａのダミーセルが選択されて、ダミービット線ＤＢＬ０の放電により、読出信号ＳＥが活性化される。一方、奇数ワード線が選択された場合には、ダミーセル列２１ｂのダミーセルにより、ダミービット線ＤＢＬ１が放電されて、読出信号ＳＥが活性化される。ダミービット線ＤＢＬ０およびＤＢＬ１の放電開始タイミングは、ワード線の選択タイミングにより決定され、正規ビット線の放電開始タイミングと同じである。また、このダミービット線ＤＢＬ０およびＤＢＬ１の電位変化速度は、正規ビット線よりも速いため、読出信号ＳＥの活性化タイミングとセンスアンプ活性化信号の活性化タイミングの差を十分に大きくすることができ、センスアンプ３０の活性化タイミングを容易に最適化することができる。また、選択ワード線の選択状態にある期間を短くすることができ、応じて、正規ビット線の放電期間を短くすることができ、消費電流を低減することができる。
【０１３２】
また、ダミービット線は、２つのダミーセルで駆動されるため、ダミーセルのトランジスタ特性がばらつく場合においても、これらの２つのダミーセルのトランジスタ特性を平均化することができ、応じて、このトランジスタ特性のばらつきの度合いを低減でき、動作マージンを改善することができる。
【０１３３】
図１１は、図９に示す制御回路２２の構成を概略的に示す図である。図１１において、制御回路２２は、クロック信号ＣＬＫと制御信号ＣＴＬとに従って指定された動作モードを検出する動作モード検出回路３５と、動作モード検出回路３５からのアクセス指示信号に従ってデコーダイネーブル信号ＡＤＥを活性化するデコーダ制御回路３６と、この動作モード検出回路３５からの動作モード指示信号に従ってプリチャージ指示信号／ＰＲＧを非活性化するプリチャージ制御回路３７と、読出信号ＳＥの立上がりに応答してセンスアンプ活性化信号ＳＡＥを所定期間活性状態に駆動するセンス制御回路３８を含む。
【０１３４】
デコーダイネーブル信号ＡＤＥが、行デコーダ２３および列デコーダ２４の活性化期間を決定する。プリチャージ指示信号／ＰＲＧにより、図９に示すプリチャージ回路２６の活性／非活性が決定される。センスアンプ活性化信号ＳＡＥにより、センスアンプ３０の活性化期間が決定される。
【０１３５】
センス制御回路３８は、この読出信号ＳＥの立上がりに応答して所定のタイミングでセンスアンプ活性化期間ＳＡＥを活性化し、所定時間経過後に、このセンスアンプ活性化信号ＳＡＥを非活性化する。
【０１３６】
デコーダ制御回路３６は、センスアンプ活性化信号ＳＡＥが活性化されると、所定期間経過後に、デコーダイネーブル信号ＡＤＥを非活性化し、選択ワード線を非選択状態へ駆動させ、またマルチプレクサ２５を非導通とし、正規ビット線と内部データバス２７とを分離する。
【０１３７】
プリチャージ制御回路３７も、同様、このセンスアンプ活性化信号ＳＡＥの活性化に応答して所定時間経過後に、プリチャージ指示信号／ＰＲＧを活性化し、ダミービット線および正規ビット線をプリチャージする。
【０１３８】
なお、上述の説明においては、データ読出時において、ダミービット線ＤＢＬ０、ＤＢＬ１および正規ビット線ＢＬおよびＢＬＢに対するプリチャージを禁止している。しかしながら、データ書込時に対してのみ、このプリチャージ回路２６を非活性化し、データ読出時において、プリチャージ回路２６が活性状態に維持されていてもよい。
【０１３９】
また、データ書込時においてはライトドライバ２８が、活性化されて、選択列の正規ビット線を書込データにしたがって駆動する。この場合、プリチャージ回路２６は非活性化されて正規ビット線の放電は停止される。ライトドライバ２８の活性化タイミングは、ワード線およびビット線が選択された後の適当なタイミングであればよい。したがって、ライトドライバ２８の駆動のために、ダミービット線の電位を検出する必要はない。
【０１４０】
また、ダミーメモリセルと正規メモリセルのレイアウトは、ともに、金属配線およびビアホールの配置が異なるだけであり、ゲートの形状および活性領域の形状は、ダミーセルおよび正規メモリセルで同じである。ダミービット線に接続されるダミーセルの数と正規ビット線に接続される正規メモリセルの数は同じであり、したがって、ダミービット線の寄生容量を正規ビット線の寄生容量と同じとすることができ、正確に、ダミービット線を、正規ビット線よりも高速でその電位を変化させることができる。
【０１４１】
また、ダミーセルおよび正規メモリセルのゲートおよび活性領域の形状が同じであるため、これらのダミーセルおよび正規セルのトランジスタの特性を同一とすることができ、トランジスタ特性のばらつきが小さく、タイミング調整を容易に行なうことができる。また、しきい値電圧およびチャネル長とチャネル幅の比などのばらつきに対しても、ダミーセルおよび正規メモリセルに対して同じばらつきを生じさせることができ、これらのプロセスパラメータのばらつきに対するマージンを大きくすることができ、正確に、読出信号を生成して最適なタイミングでセンスアンプの活性化を行なうことができる。
【０１４２】
［実施の形態２］
図１２は、この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。図１２においては、正規メモリセルアレイ２０の両側にダミーセル列２１ｃおよび２１ｄが配置される。ダミーセル列２１ｃは、行デコーダ２３に隣接して配置され、ダミーセル列２１ｄは、この行デコーダ２３から遠い正規メモリセルアレイ２０の端部に配置される。
【０１４３】
アレイ周辺部に、制御回路２２および周辺回路４０が配置される。周辺回路４０は、図９に示すプリチャージ回路２６、マルチプレクサ２５、列デコーダ２４、センスアンプ３０、ライトドライバ２８、および電圧検出回路３１を含む。
【０１４４】
図１２に示す構成においては、電圧検出回路３１は、正規メモリセルアレイ２０の行方向についての両端に配置されるダミーセル列２１ｃおよび２１ｄに設けられたダミービット線の電圧レベルを検出する。
【０１４５】
このダミーセル列２１ｃおよび２１ｄに配置されるダミーセルＤＣのレイアウトは、先の図６から図８に示すレイアウトと同じである。メモリセルの配置時においては、このレイアウトパターンは、メモリセルを単位として、行方向および列方向に鏡映対称に配置される。したがって、正規メモリセルアレイ２０の内部にダミーセル列を配置した場合、以下の問題が生じる。
【０１４６】
図１３は、ダミーセル２ビットのアクセストランジスタのゲートのレイアウトを概略的に示す図である。第３金属配線７ｍおよび７ｎがＸ方向に直線的に延在して配置される。この第３金属配線７ｍは、第２ビアホール４２を介して、Ｙ方向に延在する第２金属配線６に接続される。この第２金属配線６は、接続部４１ｍおよび４１ｎにより、第１ポリシリコン配線５ｍおよび５ｎにそれぞれ電気的に接続される。第２金属配線６は、第３金属配線７ｍとは交差するだけであり、電気的には接続されない。
【０１４７】
メモリセルのレイアウトにおいては、このダミーセルレイアウトにおいて第２金属配線６を、隣接セルで共有するように、鏡映対称に、列方向にメモリセルレイアウトが配置される。ダミーセルのアクセストランジスタのゲートとして、第１ポリシリコン配線５ｍおよび５ｎを利用した場合、これらの第１ポリシリコン配線５ｍおよび５ｎは、第２金属配線６により相互接続されており、第３金属配線７ｎにより形成されるワード線が選択された場合には、この第１ポリシリコン配線５ｍおよび５ｎに選択電圧が伝達される。
【０１４８】
この場合、ダミーセルにＸ方向において隣接するメモリセルにおいても、２ビットのメモリセルが同時に選択される。したがって、このダミーセルにおいてＸ方向に隣接するセルは、冗長セルとして、配置し、正規メモリセルとして利用することができなくなる。したがって、正規メモリセルアレイ２０内において、ダミーセルおよび正規メモリセルとして利用できない冗長セルが配置されることになり、正規メモリセルアレイ２０の面積が増加する。
【０１４９】
したがって、図１２に示すように正規メモリセルアレイ２０のＸ方向についての両側に、ダミーセル列２１ｃおよび２１ｄを配置することにより、このダミーセルに対してＸ方向に隣接する冗長セルを配置する必要がなく、ダミーセルおよび正規メモリセルを含むメモリセルアレイの面積の増大を抑制することができる。
【０１５０】
［実施の形態３］
図１４は、この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。この図１４に示す構成においては、ダミーセル列２１ｅおよび２１ｆは、行デコーダ２３に近い端部に、正規メモリセルアレイ２０に隣接して配置される。この図１４に示す半導体記憶装置の他の構成は、図１２に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５１】
図１５に示すように、行デコーダ２３は、正規メモリセルアレイの一方端に配置され、偶数ワード線ＷＬｅおよび奇数ワード線ＷＬｏを、メモリセルアレイの一方端から選択状態へ駆動する。これらのワード線ＷＬｅおよびＷＬｏには、配線抵抗ＺｅおよびＺｏがそれぞれ存在する。したがって、行デコーダ２３からのワード線選択信号が選択ワード線に伝達された場合、この配線抵抗により、信号伝搬遅延が生じる。
【０１５２】
しかしながら、ダミーセルＤＭＣを、行デコーダ２３に近いメモリセルアレイの端部に配置することにより、このダミービット線ＤＢＬ０およびＤＢＬ１に現われる電位変化の開始タイミングは、偶数ワード線ＷＬｅおよび奇数ワード線ＷＬｏいずれが選択されても同じである。したがって、電圧検出回路３１において読出信号ＳＥを活性化するタイミングは、ダミービット線ＤＢＬ０およびＤＢＬ１のいずれが放電されても同じタイミングとすることができ、ワード線駆動信号伝搬遅延の影響を受けることなく正確に、読出信号を早いタイミングで活性化することができる。
【０１５３】
また、行デコーダ２３に近接して、ダミービット線ＤＢＬ０およびＤＢＬ１を配置することにより、ワード線ＷＬｅまたはＷＬｏ選択時において最も早いタイミングで、これらのダミービット線ＤＢＬ０またはＤＢＬ１にダミーセルＤＭＣの記憶ノードを接続してダミーセルドライバトランジスタでこれらのダミービット線ＤＢＬ０またはＤＢＬ１を駆動することができる。したがって、最も早いタイミングで、読出信号ＳＥを活性化することができ、センスアンプの活性化に対し十分にタイミングマージンをとることができ、最適タイミングでセンスアンプを活性化することができる。
【０１５４】
また、メモリセルアレイの行デコーダ２３に近い端部においてダミーセル列２１ｅおよび２１ｆを配置することにより、以下の構成を利用することにより、冗長セル列を配置する必要がなくなり、アレイ面積の増大を抑制することができる。すなわち、偶数ワード線ＷＬｅに接続するダミーセルＤＭＣにおいて、ワード線を共有する部分が共通接続されている場合、その共通接続されるワード線部分はダミービット線ＤＢＬ０に接続される。一方、奇数ワード線ＷＬｏに接続されるダミーセルＤＭＣの共通ワード線を有する部分はダミービット線ＤＢＬ１に接続される。したがって、ダミーセル列境界部に配置されるワード線を共有するドライバトランジスタとして、補のダミービット線ＤＢＬＢ０に接続するドライバトランジスタまたはダミービット線ＤＢＬ１に接続するドライバトランジスタに設定する。
【０１５５】
すなわち、ダミーセル列境界部において、補のダミービット線ＤＢＬＢ０に接続するアクセストランジスタとダミービット線ＤＢＬ１に接続されるアクセストランジスタとを鏡映的なレイアウトに配置する。補のダミービット線ＤＢＬＢ０およびＤＢＬＢ１は電圧検出には用いないため、また、電源電圧レベルに維持されるため、２ビットのダミーセルが同時に補のダミービット線に接続されても、電圧検出動作には何ら影響を及ぼさない。したがって、レイアウトを何ら変更することなく、ダミーセル列を２列配置するだけで、正規メモリセルアレイにおける正規メモリセルのレイアウトに影響を及ぼすことなくダミーセルを配置することができる。
【０１５６】
以上のように、この発明の実施の形態３に従えば、メモリセルアレイの行デコーダに近い端部にダミーセル列を配置しており、選択ワード線の位置にかかわらず、高速で読出信号を活性化することができ、センスアンプの活性化に対するタイミングマージンを改善することができる。
【０１５７】
また、ダミーセル列を隣接して行デコーダに近いメモリセルアレイ端部に配置しており、早いタイミングでダミービット線電位を変化させて読出信号を確定状態へ駆動することができ、センスアンプ活性化に対するマージンを大きくすることができ、センスアンプを最適なタイミングで活性化させることができる。
【０１５８】
また、１つのワード線に２ビットのダミーセルを接続する部分を、ダミーセル間で共有することにより、冗長セル列を配置する必要がなく、メモリセルアレイの面積増大を抑制することができる。
【０１５９】
［実施の形態４］
図１６は、この発明の実施の形態４に従う半導体記憶装置のダミーセルの配置を示す図である。図１６においては、４行１列に配置されるダミーセルＤＣａ−ＤＣｄを代表的に示す。ダミーセルＤＣａ−Ｄｃｄそれぞれに対応して、ワード線ＷＬａ−ＷＬｄが配置される。ダミーセルＤＣａ−ＤＣｄのアクセストランジスタＱＡａ−ＱＡｄは、共通にワード線ＷＬａにそれぞれのゲートが接続される。ダミーセルＤＣａ−ＤＣｄは、それぞれ、ダミービット線ＤＢＬに、選択時、Ｌレベルデータを伝達するように、内部の記憶ノードＤＮＤａ−ＤＮＤｄの各々は、電源電圧レベルに固定される。
【０１６０】
ダミーセルＤＣａ−ＤＣｄの他方のアクセストランジスタＱＢａ−ＱＢｄは、それぞれのゲートが、対応のワード線ＷＬａ−ＷＬｂに結合され、選択時、補のダミービット線ＤＢＬＢに、Ｈレベルデータを出力する。
【０１６１】
ダミーセルＤＣａ−ＤＣｄのそれぞれの電気的な回路構成は、実施の形態１のダミーセルの電気的な回路構成と同じである。
【０１６２】
この図１６に示す構成においては、ワード線ＷＬａが選択されると、４つのダミーセルＤＣａ−ＤＣｄのアクセストランジスタＱＡａ−ＱＡｄが同時にオン状態となり、ダミービット線ＤＢＬが、４ビットのダミーセルＤＣａ−ＤＣｄにより放電される。したがって、ダミービット線ＤＢＬの電圧低下速度をより高速化することができ、早いタイミングで読出信号を活性化することができる。補のダミービット線ＤＢＬＢは、Ｈレベルを維持する。
【０１６３】
図１７は、この発明の実施の形態４に従う半導体記憶装置の全体の構成を概略的に示す図である。図１７において、それぞれにおいてダミーセルＤＣが列方向に整列して配置されるダミーセル列５０ａ−５０ｂと、正規メモリセルＭＣが行列状に配列される正規メモリセルアレイ２０を含む。ダミーセルＤＣおよび正規メモリセルＭＣは、行方向に関して整列して配置される。ダミーセルＤＣおよび正規メモリセルＭＣの各行に対応してワード線ＷＬが配置される。図１７において、８本のワード線ＷＬ０−ＷＬ７を代表的に示す。
【０１６４】
ダミーセル列５０ａ−５０ｃそれぞれに対応して、ダミービット線ＤＢＬａ−ＤＢＬｂが配置される。ダミーセル列５０ａにおいては、ワード線ＷＬ０またはＷＬ４が選択されたときに、４ビットのダミーセルＤＣが同時に選択されて、ダミービット線ＤＢＬａを放電する。ダミーセル列５０ｂについては、ワード線ＷＬ１またはＷＬ５が選択されたときに、４ビットのダミーセルＤＣが同時に選択されて、ダミービット線ＤＢＬｂを放電する。ダミーセル列５０ｃについては、ワード線ＷＬ２またはＷＬ６が選択されたときに、４ビットのダミーセルＤＣが同時に選択されて、ダミービット線ＤＢＬｃを放電する。ダミーセル列５０ｄにおいては、ワード線ＷＬ３またはＷＬ７が選択されたとき、４ビットのダミーセルＤＣが同時に選択されて、ダミービット線ＤＢＬｄを放電する。
【０１６５】
これらのダミービット線ＤＢＬａ−ＤＢＬｄに対し、電圧検出回路５２が設けられる。この電圧検出回路５２は、ダミービット線ＤＢＬａ−ＤＢＬｄのいずれかの電圧レベルがその入力論理しきい値電圧よりも低くなったときに、読出信号ＳＥをＨレベルに立上げる。
【０１６６】
ダミービット線ＤＢＬａ−ＤＢＬｄおよび正規メモリセルアレイ２０の正規ビット線ＢＬおよびＢＬＢを、スタンバイ状態時、電源電圧レベルにプリチャージするためのプリチャージ回路２６が設けられる。この図１７に示す周辺回路の構成は、図９に示す半導体記憶装置の周辺回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６７】
図１６および図１７に示す構成において、データ読出時の制御回路２２の動作は、先の実施の形態１の制御回路２２の動作と同じである。ワード線ＷＬが選択された場合には、このワード線ＷＬに接続される正規メモリセルＭＣのデータが対応の正規ビット線ＢＬおよびＢＬＢに読出される。このときには、プリチャージ回路２６がプリチャージ動作を停止している。
【０１６８】
この正規メモリセルＭＣによる正規ビット線ＢＬおよびＢＬＢの駆動と同じタイミングで、ダミーセルＤＣも選択状態へ駆動され、ダミービット線ＤＢＬａ−ＤＢＬｄのいずれかが放電される。正規ビット線ＢＬまたはＢＬＢは、１ビットの正規メモリセルＭＣで放電され、一方、ダミービット線ＤＢＬａ−ＤＢＬｄのいずれかは、４ビットダミーセルＤＣで放電される。したがって、ダミービット線ＤＢＬａ−ＤＢＬｄの電圧低下速度は、正規ビット線ＢＬまたはＢＬＢの電圧低下速度よりもより高速であり、早いタイミングで、読出信号ＳＥを電圧検出回路５２により立上げることができる。
【０１６９】
したがって、センスアンプ３０に対するセンスアンプ活性化信号ＳＡＥの活性化タイミングに対して、十分余裕を持って読出信号ＳＥを立上げることができ、センスアンプ３０の活性化タイミングをより最適化しやすくなる。
【０１７０】
また、同様に、読出信号ＳＥの活性化に応答して、選択ワード線を非選択状態へ駆動するため、同様、選択ワード線の非活性化タイミングを最適化することができ、正規ビット線ＢＬおよびＢＬＢの放電時間を短縮することができ、電力消費を低減することができる。また、正規ビット線ＢＬおよびＢＬＢの電圧低下量を低減することにより、プリチャージ回路２６の活性時における正規ビット線の電圧リカバリを高速で行なうことができる。
【０１７１】
また、ダミービット線ＤＢＬａ−ＤＢＬｄは、それぞれ、４ビットのダミーセルＤＣにより駆動されるため、この４ビットのダミーセルのトランジスタ特性がばらつく場合においても、同時に選択される４ビットのダミーセルＤＣによりそのばらつきを平均化することができ、応じてばらつきの度合いを低減することができる。したがって、読出信号ＳＥの立上がりタイミングに対するダミーセルのトランジスタ特性のばらつきの影響を低減することができ、動作マージンを改善することができる。
【０１７２】
［実施の形態５］
図１８は、この発明の実施の形態５に従う４ビットのダミーセルのレイアウトを概略的に示す図である。この図１８に示すダミーセルＤＣａ−ＤＣｄの実質的なレイアウトは、先の図６に示す２ビットのダミーセルのレイアウトと同じである。ダミーセルＤＣａ−ＤＣｄそれぞれに対応して、Ｘ方向に沿って第３金属配線５８ａ−５８ｄが配設される。第３金属配線５２ａは、第２ビアホール５４を介してＹ方向に延在する第２金属配線５５に接続される。
【０１７３】
この第２金属配線５５は、コンタクトホール５６ａ−５６ｄを介して、Ｙ方向に延在する、第１ポリシリコン配線５７ａ−５７ｄにそれぞれ接続される。この第ポリシリコン配線５７ａ−５７は、ダミービット線ＤＢＬに接続するアクセストランジスタのゲートを構成する。
【０１７４】
第２金属配線５５と第３金属配線５８ｂ−５８ｄの交差部においては、ビアホールは設けられていない。したがって、この第３金属配線５８ａ上に伝達されるワード線選択信号に従って、ダミーセルＤＣａ−ＤＣｄのダミービット線ＤＢＬに接続するアクセストランジスタが同時に、オン状態となる。
【０１７５】
第３金属配線５２ａ−５２ｄは、それぞれ、他方端において、第２ビアホール５８ａ−５８ｄおよびコンタクトホールを介して、それぞれ、第１ポリシリコン配線５９ａ−５９ｄにそれぞれ接続される。これらの第ポリシリコン配線５９ａ−５９ｄは補のダミービット線ＤＢＬＢに接続されるアクセストランジスタを構成する。したがって、補のダミービット線ＺＤＢＬに接続するアクセストランジスタは、これらの第３金属配線５８ａ−５８ｄ上に伝達されるワード線選択信号に従って個々にオン状態となる。
【０１７６】
この図１８に示すダミーセルＤＣａ−ＤＣｄの個々のレイアウトは、図２に示す正規メモリセルのレイアウトと同じである。したがって、ダミービット線および正規ビット線に接続されるダミーセルおよび正規メモリセルの数が同じであり、ダミービット線ＤＢＬと正規ビット線ＢＬおよびＺＢＬＢの負荷を同じとすることができる。これにより、確実に、ダミービット線の電圧変化速度を、正規ビット線の電圧変化速度よりも大きくすることができる。また、正規ビット線ＢＬおよびＺＢＬの電圧低下速度に対する、ダミービット線ＤＢＬの電圧低下速度を容易に予測することができ、読出信号ＳＥの立上がりタイミングを予測でき、この読出信号に従ったセンスアンプの活性化およびワード線の非選択駆動タイミングを容易に調整することができる。
【０１７７】
図１９は、この図１８に示すレイアウトの第１金属配線までのレイアウトを示す図である。この図１９に示すように、ダミーセルＤＣａ−ＤＣｄそれぞれにおいて、接続部５６ａ−５６ｄにより、ワード線を構成する第１ポリシリコン配線５７ａ−５７ｄが接続される。これらの接続部５６ａ−５６ｄは、上層のビアホールを介して第２金属配線に接続される。
【０１７８】
また、第１ポリシリコン配線５９ａ−５９ｄは、それぞれ、接続部を介して図１８に示す第３金属配線５２ａ−５２ｄに接続されて、それぞれワード線ＷＬａ−ＷＬｄに接続される。
【０１７９】
これらのダミーセルＤＣａ−ＤＣｄにおいては、また、内部記憶ノードを電源電圧レベルに固定するために、活性領域６２ｄおよび６２ｅそれぞれと平行に第１金属配線６３ａおよび６３ｂが形成され、第１金属配線および第１ビアホールを介して電源線に接続され、Ｌレベルデータを記憶する記憶ノードに対して配置される負荷トランジスタおよびドライバトランジスタのゲートへ電源電圧を供給する。
【０１８０】
Ｎウェル領域１において、活性領域６２ａ−６２ｅが形成され、それぞれ、ＰチャネルＭＯＳトランジスタが形成される。これらの活性領域６２ａ−６２ｅは、それぞれ列方向において隣接するダミーセルにより共有される。アクセストランジスタおよびドライバトランジスタを形成するために、Ｙ方向に延在して活性領域６０ａおよび６０ｂが形成される。
【０１８１】
この図１９に示す第１金属配線までのレイアウトは、先の図３に示す正規メモリセルのレイアウトと全く同じである。したがって、この負荷トランジスタおよびドライバトランジスタおよびアクセストランジスタのゲートおよび活性領域の形状を、正規メモリセルのそれらと一致させることができ、ダミーセルおよび正規メモリセルのトランジスタの特性を一致させることができる。したがって、トランジスタのしきい値電圧およびチャネル幅とチャネル長の比などの製造パラメータがばらついても、正規メモリセルおよびダミーセルのトランジスタ特性のばらつきを同じ方向に変化させることができ、製造パラメータのばらつきに対しても、マージンを大きくすることができる。
【０１８２】
図２０は、この図１８に示すダミーセルの第１ビアホールから第３金属配線のレイアウトを示す図である。この図２０に示すように、ダミーセルＤＣａ−ＤＣｄにそれぞれ対応して、Ｘ方向に延在する第３金属配線５２ａ−５２ｄが配設される。その第３金属配線５２ａ−５２ｄと交差するように、Ｙ方向に延在して、第２金属配線５５が配設される。この第２金属配線５５は、接続部５６ａ−５６ｄに形成される第１ビアホールを介して図１９に示す第１ポリシリコン配線５７ａ−５７ｄに電気的に接続される。この第２金属配線５５と第３金属配線５２ｂ−５２ｄの交差部には、第２ビアホールは形成されない。第２金属配線５５は、第２ビアホール５４を介して第３金属配線５２ａに接続される。
【０１８３】
これらの第３金属配線５２ａ−５２ｄは、また第２ビアホール５８ａ−５８ｄをそれぞれ介して、ダミーセルＤＣａ−ＤＣｄの補のダミービット線に接続するアクセストランジスタのゲートを構成する第１ポリシリコン配線５９ａ−５９ｄ（図１８、図１９参照）に接続される。
【０１８４】
したがって、この図２０に示すレイアウトにおいては、単に、第２金属配線５５が、４ビットのダミーセルＤＣａ−ＤＣｄに共通に配設され、これらが接続部５ａ−５６ｄにより、ダミービット線ＤＢＬに接続するアクセストランジスタのゲートに接続される点が異なる。したがって、ビアホールの位置を変更するだけで、容易に、正規メモリセルと同一レイアウトでダミーセルを配置して４ビットのダミーセルを同時に選択することができる。
【０１８５】
なお、図２０においてＹ方向に延在する第２金属配線は、接地電圧を伝達する接地線、ダミービット線ＤＢＬ、電源電圧ＶＤＤを伝達する電源線、補のダミービット線ＤＢＬＢ、および接地電圧ＧＮＤを伝達する接地線を、それぞれ構成する。
【０１８６】
なお、この図１８から図２０に示すダミーセルのレイアウトにおいて、Ｘ方向において隣接するダミーセルは、この図２０に示すレイアウトと鏡映対称なレイアウトを有する。このビアホールおよびコンタクトホールをＸ方向において隣接するダミーセルで共有する場合、以下のレイアウトが利用されてもよい。すなわち、図２０に示すレイアウトにおいて、ワード線ＷＬｂに対する第２ビアホール５８ｂにより、第２金属配線を、この４ビットのダミーセルに共通に接続する。この場合、ワード線ＷＬｂが選択されたときに、補のダミービット線ＤＢＬＢに、同時に４ビットのダミーセルが接続される。しかしながら、ダミービット線ＤＢＬＢは、電圧検出には用いられないため、特に問題は生じない。これにより、冗長セル列を配置することなく、高密度で、ダミーセルを４列配置することができる。
【０１８７】
以上のように、この発明の実施の形態５に従えば、ダミーセルを、正規メモリセルと同一のレイアウトで構成し、単に第２金属配線のレイアウトを変更しかつ第２ビアホールの位置を変更するだけで、４ビットのダミーセルを共通のワード線に接続している。これにより、正規メモリセルおよびダミーセルをトランジスタ特性を容易に同一とすることができ、タイミング設計が容易となる。
【０１８８】
［実施の形態６］
図２１は、この発明の実施の形態６に従う半導体記憶装置の全体の構成を概略的に示す図である。図２１において、この半導体記憶装置は、各々が、行列状に配列される正規メモリセルを有する正規サブメモリセルアレイ７０ａおよび７０ｂと、これらの正規サブメモリセルアレイ７０ａおよび７０ｂの間に配置される行デコーダ７２を含む。行デコーダ７２は、正規サブメモリセルアレイ７０ａおよび７０ｂにおいて同時に、ワード線を選択状態へ駆動してもよい。この場合、ダミーセル列７１ａ−７１ｄそれぞれにおいて、ワード線選択時において４ビットのダミーセルが同時に選択される。
【０１８９】
これに代えて、行デコーダ７２は、またアレイ選択信号に従って、正規サブメモリセルアレイ７０ａおよび７０ｂの一方においてワード線を選択するように構成されてもよい。すなわち、ワード線を駆動するワード線ドライブ回路に対しアレイ選択信号を与え、選択された正規サブメモリセルアレイに対して設けられるワード線ドライブ回路のみを活性化する。この場合、行アドレス信号をデコードする行デコード回路は、正規サブメモリセルアレイ７０ａおよび７０ｂに対して共通に設けられてデコード動作を行なう。この構成の場合、ダミーセル列７１ａ−７１ｄそれぞれにおいて、対応のワード線の選択時に２ビットのダミーセルが同時に選択される。
【０１９０】
正規サブメモリセルアレイ７０ａのＸ方向についての両側にダミーセル列７１ａおよび７１ｂが対向して配置され、また正規サブメモリセルアレイ７０ｂのＸ方向の両側に、ダミーセル列７１ｃおよび７１ｄが対向して配置される。これらのダミーセル列７１ａ−７１ｄは、図１７に示すダミーセル列５０ａ−５０ｄに対応する。
【０１９１】
正規サブメモリセルアレイ７０ａに対しては、周辺回路７６ａが設けられ、正規サブメモリセルアレイ７０ｂに対応して、周辺回路７６ｂが配置される。これらの周辺回路７６ａおよび７６ｂの各々は、列デコーダ、プリチャージ回路、センスアンプおよびライトドライバを含む。これらの周辺回路７６ａおよび７６ｂの間に制御回路７４が配設される。これらの周辺回路７６ａおよび７６ｂは、アレイ選択信号に従って選択的に活性化されてもよく、また、同時に活性／非活性が制御されてもよい。
【０１９２】
したがって、読出信号を生成する場合、メモリアレイ単位で活性／非活性が行われる場合には、ダミーセル列７１ａおよび７１ｂに対応して配置されるダミービット線の電圧に従って周辺回路７６ａに含まれるセンスアンプの活性化タイミングおよびワード線非活性化タイミングおよびプリチャージ回路の活性化タイミングが決定される。同様に、ダミーセル列７１ｃおよび７１ｄに対応してそれぞれ設けられるダミービット線の電圧レベルに従って、周辺回路７６ｂに設けられるセンスアンプの活性化、ワード線の非活性化およびプリチャージ回路の活性化のタイミングが決定される。この場合、各ダミーセル列において、対応のワード線が選択されたときには、２ビットのダミーセルが選択状態へ駆動される。したがって、この構成の場合には、制御回路７４は、このアレイ選択信号に従って、周辺回路７６ａおよび７６ｂの一方の活性／非活性化を実行する。
【０１９３】
また、これに代えて、正規サブメモリセルアレイ７０ａおよび７０ｂが同時にワード線選択が行われてもよい。この場合には、周辺回路７６ａおよび７６ｂが同時に活性化される。読出信号の活性化は、ダミーセル列７１ａ−７１ｄの電圧を検出して行われる。この場合には、各ダミーセル列において４ビットのダミーセルが対応のワード線選択時に選択状態へ駆動される。
【０１９４】
ダミーセル列７１ａ−７１ｄそれぞれに配列されるダミーセルは、先の図６から図８または図１８から図２０に示すレイアウトを有する。
【０１９５】
したがって、複数ビットを同時に選択するための第２金属配線１５ｓまたは５５を配置する部分を、正規サブメモリセルアレイから遠い端部に配置することにより、この正規サブメモリセルアレイ７０ａおよびダミーセル列７１ａおよび７１ｂにおいて、同じレイアウトでダミーセルおよび正規メモリセルを配置することができる。正規サブメモリセルアレイ７０ｂおよびダミーセル列７１ｃおよび７１ｄについても同様である。したがって、この複数ビットを同時に選択するための第２金属配線（１５ｓまたは５５）のために、冗長セルを正規メモリセル列に対して配置する必要がなく、正規サブメモリセルアレイ７０ａおよび７０ｂの面積増大を抑制することができる。
【０１９６】
［実施の形態７］
図２２は、この発明の実施の形態７に従う半導体記憶装置の全体の構成を概略的に示す図である。この図２２に示す構成においては、正規サブメモリセルアレイ７０ａの行デコーダ７２に近い端部にダミーセル列７１ｅおよび７１ｆが配置される。正規サブメモリセルアレイ７０ｂと行デコーダ７２の間に、ダミーセル列７１ｇおよび７１ｈが配置される。他の構成は、図２１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１９７】
行デコーダ７２から、正規サブメモリセルアレイ７０ａおよび７０ｄに対し、ワード線駆動信号が伝達される。ワード線には、配線抵抗があり、信号伝搬遅延が生じる。この行デコーダ７２に近接してダミーセル列７１ｅ−７１ｈを配置することにより、このワード線駆動信号の伝搬遅延の影響を受けることなく、早いタイミングでダミーセル列７１ｅ−７１ｈを放電することができる。
【０１９８】
したがって、図２３に示すように、電圧検出回路７５に対し、ダミーセル列７１ｅ−７１ｈそれぞれに対応して配置されるダミービット線ＤＢＬｅ−ＤＢＬｈが結合した場合、これらのダミービット線ＤＢＬｅ−ＤＢＬｈの電圧レベルが、電圧検出回路７５の入力論理しきい値以下になるタイミングに時間差が生じず、ダミービット線ＤＢＬｅ−ＤＢＬｈの電圧レベルに従ってほぼ実質的に同じタイミングで、読出信号ＳＥを立上げることができる。この読出信号ＳＥの立上がりに対しタイミングマージンを考慮する必要がなく、センスアンプ活性化信号の活性化タイミングに対し十分にマージンをとることができ、センスアンプの活性化タイミングを最適化することができる。
【０１９９】
なお、図２３に示す電圧検出回路７５においては、ダミーセル列７１ｅ−７１ｈそれぞれに対応して配置されるダミービット線ＤＢＬｅ−ＤＢＬｈが共通に結合されている。これは、ダミーセル列７１ｅおよび７１ｆにおいては、ワード線ＷＬ０およびＷＬ２がそれぞれ選択されたときに、ダミービット線ＤＢＬｅおよびＤＢＬｆを、それぞれ、放電し、ダミーセル列７１ｇおよび７１ｈについては、ワード線ＷＬ１およびＷＬ３が選択されたときに、対応のダミービット線ＤＢＬｇおよびＤＢＬｈを放電する。したがって、この図２２に示す構成においては、正規サブメモリセルアレイ７０ａおよび７０ｂにおいて共通に、ワード線が同時に選択状態へ駆動される。メモリセルアレイ選択信号に従って周辺回路７６ａおよび７６ｂの一方が活性化される。
【０２００】
この図２２に示す構成において、アレイ選択信号に従ってメモリアレイ７０ａおよび７０ｂの一方が選択される構成であってもよい。この場合には、電圧検出回路が周辺回路７６ａおよび７６ｂ個々に配置されて、対応のセンスアンプの活性化が行われる。
【０２０１】
以上のように、この発明の実施の形態７に従えば、行デコーダの両側に正規メモリセルアレイを配置し、かつこの行デコーダに近い側に、それぞれ２列のダミーセル列を配置しており、正確なタイミングで、読出信号を活性化して、センスアンプの活性化、ワード線の非選択状態への駆動を行なうことができる。
【０２０２】
［実施の形態８］
図２４は、この発明の実施の形態８に従う半導体記憶装置の全体の構成を概略的に示す図である。図２４において、正規サブメモリセルアレイのＸ方向についての両側にダミーセル列７１ａおよび７１ｂが配設される。これらのダミーセル列７１ａおよび７１ｂに隣接してエッジセル列８０ａおよび８０ｂが配置される。エッジセル列８０ａは、ダミーセル列７１ａの外側に配置される。エッジセル列８０ｂはダミーセル列７１ｂと行デコーダ７２の間に配置される。
【０２０３】
正規サブメモリセルアレイ７０ｂに対しても、そのＸ方向について、両側にダミーセル列７１ｃおよび７１ｄが配置される。行デコーダ７２とダミーセル列７１ｃの間にエッジセル列８０ｃが配置される。ダミーセル列７１ｄの外側にエッジセル列８０ｄが配置される。残りの周辺回路８６ａおよび７６ｂと制御回路７４は、先の図２１に示す構成と同様に配置される。
【０２０４】
エッジセル列８０ａ−８０ｄは、正規メモリセルのパターンずれを防止するために、アレイ端部に配置される。これらのエッジセル列８０ａ−８０ｄにおいては、メモリセルと同一のレイアウトパターンを有する形状ダミーセル（エッジセル）が配置される。これらのエッジセル列８０ａ−８０ｄに含まれるエッジセルは、データ記憶には用いられず、単にメモリセルのレイアウトパターンの規則性を維持するために用いられる。
【０２０５】
すなわち、微細化が進むにつれて、パターニング時において、段差部における露光光の乱反射などにより、近接するレイアウトパターンの影響により、パターン仕上り寸法の制御が困難になってきている。このため、近年においては、所望のレイアウト形状をマスク上に焼付ける際に、近接したレイアウトパターンの影響を考慮したサイズ補正を加える手法が一般に取入れられている。しかしながら、メモリセルのように非常に微細化されたパターンとその周辺パターンとの境界は、パターンの規則性が全く異なるため、その補正が困難である。
【０２０６】
したがって、仕上り寸法が、所望値からずれる可能性のあるメモリセルアレイの端部においては、通常のデータ記憶用のメモリセルとしては用いない単なる形状ダミーセル（エッジセル）を配置し、そのデータを記憶するためのメモリセルアレイに対するパターンの規則性を維持し、データ記憶用メモリセルの仕上り寸法が所望値からずれないようにする工夫が行なわれている。
【０２０７】
この実施の形態８においては、エッジセル列８０ａ−８０ｄそれぞれに隣接してダミーセル列７１ａ−７１ｄを配置する。エッジセル列８０ａ−８０ｄに配置されるエッジセルは、データ記憶には用いられないため、このエッジセル列８０ａ−８０ｄのエッジセルと対応のダミーセル列７１ａ−７１ｄのダミーセルを同一レイアウトにパターニングする。したがって、同一ワード線に複数のダミーセルのアクセストランジスタが接続される構成において対応のエッジセル列においても同一のワード線に複数のエッジセルのダミーアクセストランジスタが接続される。ダミーセル列７１ａ−７１ｄそれぞれに隣接して正規メモリセル列が配置される。この場合、ダミーセル列７１ａ−７１ｄそれぞれと正規サブメモリセルアレイ７０ａ−７０ｂの対応の正規メモリセルのレイアウトを対称的に配置することにより、正規サブメモリセルアレイ７０ａおよび７０ｂにおいては、正規メモリセルをダミーセルのレイアウトの影響を受けることなく各ワード線に対応して配置することができる。
【０２０８】
これにより、ダミーセル列７１ａ−７１ｄの不規則性を解消するために冗長セル列を配置する必要がなく、メモリセルアレイの面積増大を抑制することができる。
【０２０９】
図２５は、エッジセルおよびダミーセルのレイアウトを概略的に示す図である。図２５においては、ダミーセルＤＣ０およびＤＣ１とエッジセルＥＣ０およびＥＣ１を代表的に示す。ダミーセルＤＣ０およびＤＣ１の右側の領域に、正規サブメモリセルアレイの正規メモリセルが配置される。エッジセルＥＣ０およびＥＣ１の左側に、図２４に示す行デコーダが配置されるか、または、エッジセルＥＣ０およびＥＣ１の外側には、メモリセルアレイ外部に配置される周辺回路が配置される。
【０２１０】
Ｙ方向に延在して、活性領域９２ａおよび９２ｅが、Ｎウェル１ａの領域の外部に配置され、またＮウェル１ｂの外部に、活性領域９２ｆおよび９２ｊが形成される。これらの活性領域において、ＮチャネルＭＯＳトランジスタが形成される。
【０２１１】
Ｎウェル１ａにおいては、活性領域９２ｂ、９２ｃおよび９２ｄがＹ方向に延在する矩形状に形成される。Ｎウェル１ｂ内においては、Ｙ方向に延在する矩形状に活性領域９２ｇ、９２ｈおよび９２ｉが形成される。
【０２１２】
活性領域９２ａと平行に、第２金属配線９４ａがＹ方向に延在して形成される。活性領域９２ｂと平行に第一金属配線９３ａが形成される。この金属配線９３ａは、ビアホールを介して第２金属配線９４ｃに接続される。この第２金属配線９４ｃはまた、活性領域９２ｃおよび９２ｄのソース領域に結合される。
【０２１３】
活性領域９２ｅと平行に、第２金属配線９４ｅが配設される。この第２金属配線９４ａ−９４ｅは、それぞれ接地電圧ＧＮＤを伝達する。したがって、エッジセルＥＣ０およびＥＣ１においては、内部ノードがすべて接地電圧レベルとなる。
【０２１４】
このエッジセルＥＣ１およびダミーセルＤＣ１に共通にＸ方向に、第３金属配線９０ａが配設され、エッジセルＥＣ０およびダミーセルＤＣ０に共通に、Ｘ方向に延在して、第３金属配線９０ｂが形成される。この第３金属配線９０ａは、ビアホール９１ｃを介して、エッジセルＥＣ１のアクセストランジスタのゲートに接続される。第３金属配線９０ｂは、ビアホール９１ｄおよびコンタクトホールを介して、エッジセルＥＣ０のアクセストランジスタのゲートに接続される。
【０２１５】
一方、この第３金属配線９０ｂは、ビアホール９１ｅを介して、第２金属配線９４ｋに接続される。この第２金属配線９４ｋは、コンタクトホールを介して、このエッジセルＥＣ０およびＥＣ１の他方のアクセストランジスタのゲートに共通に接続される。したがって、エッジセルＥＣ０およびＥＣ１において、このダミーセルとの境界部に配置されるアクセストランジスタは、共通にワード線ＷＬ０に接続される。ワード線ＷＬ０に４つのダミーセルが接続される場合には、このエッジセルおよびダミーセルの境界領域の第２金属配線９４ｋを、４ビットのメモリセルにわたって連続的に点在させる。
【０２１６】
ダミーセルは、このエッジセルとＸ方向に関して鏡映対称なレイアウトを有しており、活性領域９２ｆと平行に形成される第２金属配線９４ｆは、接地電圧を伝達する。この活性領域９２ｆに形成されるアクセストランジスタは、コンタクトホールおよび第１ビアホールを介して第２金属配線９４ｇに接続される。
【０２１７】
第３金属配線９０ａは、第２ビアホール９１ａを介して、ダミーセルＤＣ１の他方のアクセストランジスタのゲートに接続される。また第３金属配線９０ｂは、第２ビアホール９１ｂを介して、このダミーセルＤＣ０の他方のアクセストランジスタのゲートに接続される。
【０２１８】
活性領域９２ｊに平行に第２金属配線９４ｊが形成される。この第２金属配線９４ｊは接地電圧を伝達し、活性領域９２ｊに中央領域に形成されるコンタクトホールを介してドライバトランジスタのソース領域に結合される。
【０２１９】
第２金属配線９４ｊと平行に第２金属配線９２ｉが配置される。この第２金属配線９４ｉは、活性領域９２ｊに形成されるアクセストランジスタに、第１金属配線および第１ビアホールを介して接続される。第２金属配線が補のダミービット線を構成する。
【０２２０】
このダミーセルＤＣ０およびＤＣ１に隣接して、図示しない正規メモリセルが形成される。この正規メモリセルは、ダミーセルとＸ方向に関して鏡映対称のレイアウトを有している。したがって、このダミーセルと正規メモリセルの境界領域においては、ダミーセルＤＣ０およびＤＣ１のアクセストランジスタは、それぞれ、ゲートがワード線ＷＬ１およびＷＬ０を構成する第３金属配線９０ｂおよび９０ａに接続されている。したがって、正規メモリセルも同様、これらの第３金属配線９０ｂおよび９０ａに対応するワード線ＷＬ０およびＷＬ１によりそれぞれ個々に選択される。
【０２２１】
したがって、ダミーセルのレイアウトの影響を受けることなく、正規メモリセルを配置することができる。また、エッジセルが配置されているため、ダミーセルも、規則的なパターンを、正規メモリセルと同様に繰返して形成されるため、パターンのずれを抑制することができ、ダミーセルおよび正規メモリセルのトランジスタ特性をこのエッジセルにより、均一化することができる。
【０２２２】
図２６は、図２５に示すレイアウトの活性領域から第１金属配線までのレイアウトを示す図である。図２６に示すように、Ｙ方向に延在して、活性領域９２ａ−９２ｊが形成される。活性領域９２ａ、９２ｅ、９２ｆ、および９２ｊはＹ方向に連続的に延在して形成される。これらの活性領域９２ａ−９２ｊと交差するように、ポリシリコン配線が形成されて、ＭＯＳトランジスタのゲートが形成される。図２６においては、アクセストランジスタのゲート電極となるポリシリコン配線９６ａ−９６ｆを示す。
【０２２３】
この図２６に示すように、第１金属配線までのレイアウトについては、エッジセルおよびダミーセルは同じであり、その境界領域に関して鏡映対称にそのパターンがレイアウトされている。正規メモリセルはダミーセルと鏡映対称のパターンレイアウトを有している。したがって、ダミーセル、正規メモリセルおよびエッジセルの活性領域およびゲート電極の形状は、エッジセル、ダミーセルおよび正規メモリセルについてすべて同じである。エッジセルは境界領域に配置されており、パターンずれの影響を受けても、ダミーセルおよび正規メモリセルのトランジスタ特性は、エッジセルによりパターンレイアウトの規則性が維持されているため、トランジスタ特性を均一化することができる。
【０２２４】
図２７は、この図２５に示すレイアウトの第１ビアホールから第３金属配線のレイアウトを示す図である。図２７において、Ｙ方向に延在して、第２金属配線９４ａ−９４ｊが形成される。Ｘ方向に沿って第３金属配線９０ａおよび９０ｂが形成される。この第３金属配線９０ａはその両側の第２ビアホール９１ｃおよび９１ａより、それぞれエッジセルＥＣ１およびダミーセルＤＣ０のアクセストランジスタのゲートに接続される。
【０２２５】
第３金属配線９０ｂは、その両側の第２ビアホール９１ｄおよび９１ｂにより、エッジセルＥＣ１およびダミーセルＤＣ１のアクセストランジスタのゲートに接続される。第３金属配線９０ｂは、さらに、このエッジセルおよびダミーセルの境界領域において、第２ビアホール９１ｅを介して第２金属配線９４ｋに接続される。
【０２２６】
この第２金属配線９４ｋは第１ビアホールを介して、図２６に示すポリシリコン配線９６ｃおよび９６ｄに接続される。エッジセルは、データ記憶には利用されず、パターンの規則性を維持するためだけに設けられているだけである。したがって、第２金属配線９４ｋにより、２ビットまたは４ビットのダミーセルを１つのワード線に共通に接続しても、データ記憶動作に対して何ら影響は及ぼさない。またエッジセルが「冗長セル」の代わりに用いられており、メモリセルアレイの面積増大を抑制することができる。
【０２２７】
ダミーセルと正規メモリセルの境界領域においては、第２ビアホール９１ａおよび９１ｂにより、それぞれワード線ＷＬ１およびＷＬ０が、ダミーセルＤＣ０およびＤＣ１それぞれのアクセストランジスタのゲートに接続される。したがって、この正規メモリセルは、ダミーセルと鏡映対称なレイアウトを有しているため、ダミーセルと異なり、正規メモリセルにおいて、各列において、正確に、各ワード線ごとにメモリセルを選択することができる。
【０２２８】
また、エッジセルＥＣ０およびＥＣ１においては、第２金属配線９４ａ−９４ｅはすべて接地電圧ＧＮＤに固定されている。したがって、エッジセルにおいては電源ノードを含む内部ノードは、全て接地電圧レベルであり、このエッジセルＥＣ０およびＥＣ１においてパターンずれによりチャネルリーク電流などのリーク電流が生じるのを防止することができ、消費電流を低減することができる。
【０２２９】
なお、ダミービット線が２本だけ用いられる場合には、１つのメモリセルアレイの両側にメモリセル列およびエッジセル列の組を配置する。
【０２３０】
［実施の形態９］
図２８は、この発明の実施の形態９に従う電圧検出回路の構成を示す図である。図２８において、この電圧検出回路は、ダミービット線ＤＢＬ０−ＤＢＬ３それぞれに対して設けられる電位検知回路１００ａ−１００ｄを含む。これらの電位検知回路１００ａ−１００ｄは同一構成を有するため、図２８においては、電位検知回路１００ａの構成を代表的に示す。この電圧検出回路は、従って、ダミーセル列において対応のワード線選択時に４ビットのダミーセルが同時に選択状態へ駆動される。
【０２３１】
電位検知回路１００ａは、ダミービット線ＤＢＬ０の信号を反転して出力信号φＡを生成するＣＭＯＳインバータＩＶと、ダミービット線ＤＢＬ０と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ３を含む。ＭＯＳトランジスタＮＱ２のゲートへは、ＣＭＯＳインバータＩＶの出力信号φＡが与えられる。ＭＯＳトランジスタＮＱ３のゲートへは、プリチャージ指示信号／ＰＣが与えられる。
【０２３２】
このプリチャージ指示信号／ＰＣは、先に図９等において説明したダミービット線および正規ビット線をプリチャージするプリチャージ回路２６を活性化する信号／ＰＲＧと同じである。したがって、プリチャージ回路が活性状態のときには、プリチャージ指示信号／ＰＣはＬレベルであり、ＭＯＳトランジスタＮＱ３はオフ状態である。プリチャージ回路が非活性状態のときにはプリチャージ指示信号／ＰＣはＨレベルであり、ＭＯＳトランジスタＮＱ３はオン状態となる。
【０２３３】
ＣＭＯＳインバータＩＶは、ダミービット線ＤＢＬ０の電位に従って出力信号φＡをＨレベルに駆動するＰチャネルＭＯＳトランジスタＰＱ１と、ダミービット線ＤＢＬ０の電圧レベルがＨレベルのときに、導通し、出力信号φＡをＬレベルに設定するＮチャネルＭＯＳトランジスタＮＱ１を含む。
【０２３４】
このＣＭＯＳインバータＩＶにおいては、ＭＯＳトランジスタＰＱ１のチャネル幅を小さくし、ＭＯＳトランジスタＮＱ１のチャネル幅を大きくする。このＮチャネルＭＯＳトランジスタＮＱ１のチャネル幅を大きくすることにより、ダミーセルおよび正規メモリセルのＮチャネルＭＯＳトランジスタ（ドライブトランジスタおよびアクセストランジスタ）の特性のばらつきの影響をこの電位検知回路１００ａ−１００ｂにおいて大きく現わさせる。ＭＯＳトランジスタＮＱ２およびＮＱ３は、そのチャネル幅は十分に大きくされ、出力信号φＡがＨレベルとなると、高速で、ダミービット線ＤＢＬ０を放電する。
【０２３５】
電圧検出回路は、さらに、電位検知回路１００ａおよび１００ｂの出力信号を受ける２入力ＮＯＲ回路１０２ａと、電位検知回路１００ｃおよび１００ｂの出力信号を受ける２入力ＮＯＲ回路１０２ｂと、ＮＯＲ回路１０２ａおよび１０２ｂの出力信号を受けて読出信号ＳＥを生成するＮＡＮＤ回路１０４を含む。
【０２３６】
ダミービット線ＤＢＬ０−ＤＢＬ３の配置位置は、先の実施の形態６から８において示した配置のいずれが用いられてもよい。
【０２３７】
図２９は、図２８に示す電圧検出回路の動作を示す信号波形図である。以下、図２９を参照して、この図２８に示す電圧検出回路の動作について説明する。
【０２３８】
図２９において、ダミービット線ＤＢＬ０の電圧レベルが放電される場合の動作波形が一例として示される。スタンバイ状態においてプリチャージ指示信号／ＰＣはＬレベルであり、ＭＯＳトランジスタＮＱ３はオフ状態である。ダミービット線ＤＢＬ０−ＤＢＬ３は、それぞれ対応のプリチャージ回路のプリチャージトランジスタにより電源電圧レベルにプリチャージされている。
【０２３９】
メモリセル選択動作が行なわれ、たとえばワード線ＷＬ０が選択状態へ駆動されると、ダミービット線ＤＢＬ０の電圧レベルがプリチャージ電圧レベルから低下する。このときにはプリチャージ信号／ＰＣは、Ｈレベルにある。
【０２４０】
ダミービット線ＤＢＬ０の電圧レベルの低下に従って、ＰチャネルＭＯＳトランジスタＰＱ１のコンダクタンスが大きくなり、ＣＭＯＳインバータＩＶの出力信号φＡが徐々に増加し、ＣＭＯＳインバータＩＶの入力論理しきい値を超えると、この出力信号φＡが急速にＨレベルに立上がる。この出力信号φＡがＨレベルとなると、ＭＯＳトランジスタＮＱ２がオン状態となる。このとき既にプリチャージ指示信号／ＰＣは、ワード線選択時にＨレベルに駆動されており、ＭＯＳトランジスタＮＱ３はオン状態である。したがってこの出力信号φＡがＨレベルとなり、ＭＯＳトランジスタＮＱ２が飽和領域で動作すると、高速でダミービット線ＤＢＬ０が、これらのＭＯＳトランジスタＮＱ２およびＮＱ３により放電されて、その電圧レベルが低下する。出力信号φＡがＨレベルとなると、ＮＯＲ回路１０２ａの出力信号がＬレベルとなり、応じてＮＡＮＤ回路１０４の出力する読出信号ＳＥがＨレベルとなる。
【０２４１】
ＭＯＳトランジスタＮＱ２およびＮＱ３を配置して、出力信号φＡの電圧レベルが上昇したときに、ダミービット線ＤＢＬ０を接地電圧レベルに放電することにより以下の利点が得られる。すなわち、ＣＭＯＳインバータＩＶが過渡領域にある時間を短くすることができ、応じてＭＯＳトランジスタＰＱ１およびＮＱ１がともにオン状態となる期間を短くでき、貫通電流を低減することができ、消費電流を低減することができる。
【０２４２】
なお、このＣＭＯＳインバータＩＶの入力論理しきい値は、読出信号ＳＥの活性化に応じて適当な電圧レベルに設定されればよい。ＭＯＳトランジスタＰＱ１の駆動力が小さくされる場合においても、これらのＭＯＳトランジスタＰＱ１およびＮＱ１のしきい値電圧を調整することにより、所望の電圧レベルに、このＣＭＯＳインバータＩＶの入力論理しきい値を設定することができる。
【０２４３】
なお、１本のダミービット線が２ビットのダミーセルで駆動される場合には、２本のダミービット線が用いられるだけである。したがって、この場合には、たとえばダミービット線ＤＢＬ０およびＤＢＬ１に対して設けられる電位検知回路１００ａおよび１００ｂの出力信号を受けるＡＮＤ回路（ＮＡＮＤゲートとインバータとの直列体に等価な複合ゲート）を配置する。
【０２４４】
以上のように、この発明の実施の形態９に従えば、ダミービット線電位を、検出するＣＭＯＳインバータの出力信号に従って対応のダミービット線を接地電圧レベルに駆動するように構成しており、ダミービット線の電位により、この電圧検出回路のＣＭＯＳインバータにおいて貫通電流が流れる期間を制限でき、応じて消費電流を低減することができる。
【０２４５】
［実施の形態１０］
図３０は、この発明の実施の形態１０に従う電圧検出回路の構成を示す図である。図３０において、電圧検出回路は、ダミービット線ＤＢＬ０−ＤＢＬ３それぞれに対応して設けられ、それぞれが、対応のダミービット線ＤＢＬ０−ＤＢＬ３上の電圧をゲートに受けるＰチャネルＭＯＳトランジスタＰＱ２−ＰＱ５を含む。これらのＭＯＳトランジスタＰＱ２−ＰＱ５のドレインは、共通にノードＮＤＤに接続され、それぞれのソースには、電源電圧が供給される。
【０２４６】
電圧検出回路は、さらに、プリチャージ指示信号ＰＣに応答して導通し、導通時ノードＮＤＤを接地電圧レベルにプリチャージするＮチャネルＭＯＳトランジスタＮＱ４と、ノードＮＤＤの電位を反転するインバータＩＶ１と、インバータＩＶ１の出力信号がＬレベルのとき導通し、導通時ノードＮＤＤを電源電圧レベルにラッチするＰチャネルＭＯＳトランジスタＰＱ６と、インバータＩＶ１の出力信号を反転して読出信号ＳＥを生成するインバータＩＶ２を含む。ＭＯＳトランジスタＰＱ６の電流駆動力は十分に大きくされる。
【０２４７】
プリチャージ指示信号ＰＣは、ダミービット線ＤＢＬ０−ＤＢＬ３および正規ビット線ＢＬおよびＢＬＢを電源電圧レベルにプリチャージするプリチャージ回路の活性化時、Ｈレベルに設定される。したがって、内部ノードＮＤＤは、スタンバイ状態時、接地電圧レベルにプリチャージされる。
【０２４８】
図３１は、図３０に示す電圧検出回路の動作を示す信号波形図である。図３１を参照して、ダミービット線ＤＢＬ０が放電される場合の動作を一例として、この図３０に示す電圧検出回路の動作について説明する。
【０２４９】
スタンバイ状態時においては、ダミービット線ＤＢＬ０−ＤＢＬ３は、すべて電源電圧レベルにプリチャージされており、ＭＯＳトランジスタＰＱ２−ＰＱ５はオフ状態にある。プリチャージ指示信号ＰＣはＨレベルであるため、ＭＯＳトランジスタＮＱ４がオン状態であり、ノードＮＤＤは接地電圧レベルに維持される。
【０２５０】
メモリ選択指示が与えられて、ワード線が選択されて、たとえばワード線ＷＬ０が選択状態へ駆動されると、ダミービット線ＤＢＬ０の電圧レベルがダミーセルにより低下する。このダミービット線ＤＢＬ０の電圧レベルが低下し、ＭＯＳトランジスタＰＱ２のソース−ゲート間電圧が、ＭＯＳトランジスタＰＱ２のしきい値電圧の絶対値よりも大きくなると、ＭＯＳトランジスタＰＱ２が導通し、ノードＮＤＤへ電流を供給する。
【０２５１】
このメモリセル選択動作開始時においては、プリチャージ指示信号ＰＣは、Ｌレベルであり、ＭＯＳトランジスタＮＱ４はオフ状態にある。ノードＮＤＤの電圧レベルが、ＭＯＳトランジスタＰＱ２の充電動作により上昇し、インバータＩＶ１の入力論理しきい値を超えると、インバータＩＶ１の出力信号がＬレベルとなり、応じてＭＯＳトランジスタＰＱ６が導通し、ノードＮＤＤの電圧レベルを高速で電源電圧レベルにまでプルアップする。一方、インバータＩＶ２が、このインバータＩＶ１の出力信号を反転して、読出信号ＳＥをＨレベルに駆動する。
【０２５２】
インバータＩＶ１は、ノードＮＤＤの電圧レベルの反転増幅機能を有しており、このノードＮＤＤの電圧レベルに従って、ＭＯＳトランジスタＰＱ６のオン／オフを制御する。したがって、このインバータＩＶ１において貫通電流が流れる期間を短くすることができ、消費電流を低減することができる。
【０２５３】
また、ダミービット線ＤＢＬ０は、ＭＯＳトランジスタＰＱ２のゲートに接続されている。したがって、このダミービット線ＤＢＬ０はダミーセルにより駆動されるだけであり、接地電圧レベルにまでは放電されない。したがって、このダミービット線ＤＢＬ０の充放電に要する消費電力を低減することができる。これは、他のダミービット線ＤＢＬ１−ＤＢＬ３の電圧レベルが低下する場合も同様である。
【０２５４】
したがって、この図３０に示す電圧検出回路を利用することにより、読出タイミングを設定するための回路の消費電流の増大を抑制して、正確に内部でのセンスアンプ活性化タイミングおよびワード線非活性化タイミングおよびプリチャージ動作活性化タイミングを決定することができる。
【０２５５】
なお、図３０に示す構成においても、ダミービット線が２本用いられる場合には、それぞれのダミービット線に対応して、ＰチャネルＭＯＳトランジスタが配置される。
【０２５６】
なお、この図３０に示す電圧検出回路において、ＭＯＳトランジスタＰＱ２−ＰＱ５に代えて、ＮチャネルＭＯＳトランジスタを用い、ノードＮＤＤを、電源電圧レベルにプリチャージする構成が用いられてもよい。この場合には、ＭＯＳトランジスタＰＱ６のＮチャネルＭＯＳトランジスタで置き換えられる。また、インバータＩＶ２は不必要となる。
【０２５７】
［他の適用例］
上述の実施の形態においては、ＳＲＡＭが、半導体記憶装置として用いられている。しかしながら、フラッシュメモリのように、ビット線を流れる電流を検出してデータの読出を行なう不揮発性半導体記憶装置においても、この内部でのセンスアンプの活性化タイミングを設定する場合、ダミービット線を用いることにより、正確に決定することができる。この不揮発性半導体記憶装置の場合には、単にダミーセルとして、データを記憶する正規の不揮発性メモリセルと同一構造の不揮発性メモリセルを利用する。ワード線を金属配線で構成し、不揮発性メモリセルのコントロールゲートをポリシリコンで構成し、この金属配線とポリシリコンコントロールゲートとの接続を、ダミーセルにおいては、正規のメモリセルと異ならせる。
【０２５８】
【発明の効果】
以上のように、この発明に従えば、ダミーセルを、正規メモリセルと行方向に整列して配置し、ダミービット線を複数のダミーセルで駆動しており、アレイ構成にかかわらず、高速でダミービット線の電圧を変化させて、センスアンプ活性化のタイミングを示す信号を生成することができる。
【０２５９】
すなわち、正規メモリセルの行それぞれに対応して配置される複数のワード線に対し、複数列のダミーセルのいずれかのダミーセル列において複数のダミーセルを同一ワード線に接続するように構成することにより、ダミービット線および正規ビット線の負荷を同じとして、ダミービット線を正規ビット線よりも高速でその電圧レベルを変化させることができる。これにより、アレイ構成の変化にかかわらず、またメモリセルトランジスタ特性のばらつきにかかわらず、正確な、内部読出タイミングを設定する信号を生成することができる。
【０２６０】
また、ダミーセルを正規メモリセルと行方向に関して整列して配置することにより、容易にダミービット線および正規ビット線の負荷を同じとすることができ、また、ダミーセルを、正規メモリセルと同一ワード線で選択することにより、このダミービット線および正規ビット線の電圧変化開始タイミングを同じとすることができ、正確に、内部読出タイミングを設定することができる。
【０２６１】
また、ダミービット線と正規ビット線の負荷容量を実質的に同じ設定することにより、複数のダミーセルでダミービット線を駆動することにより、１つのワード線に接続される正規メモリセルの数にかかわらず、常にダミービット線の電圧変化を正規ビット線よりも早くすることができ、内部動作のタイミングのマージンを大きくすることができ、内部動作タイミングを最適化することができる。
【０２６２】
また、ダミーセルと正規メモリセルを同一のレイアウトで形成することにより、同一パターンを繰返し配置して正規メモリセルおよびダミーセルを配置することができ、レイアウトが容易となる。また、ダミーセルおよび正規メモリセルのトランジスタ特性を同じとすることができ、またこれらのダミーセルおよび正規メモリセルの製造パラメータのばらつきに起因するトランジスタ特性のばらつきを同じに設定でき、パラメータのばらつきに対するマージンを大きくすることができる。また、ダミービット線および正規ビット線の負荷を同じに設定することができる。
【０２６３】
また、ダミービット線のワード線選択時の電圧変化速度を、正規ビット線の電圧変化速度よりも大きく設定することにより、早いタイミングで、メモリセル選択が行なわれたタイミングを確定することができ、内部動作開始のためのマージンを大きくでき、内部動作開始タイミングの最適化を行なうことができる。
【０２６４】
また、ダミーセルをメモリセルアレイの一方端に互いに隣接して複数列に配置することにより、メモリセルアレイ中央部においてダミーセルを配置する場合の冗長セルが不要となり、メモリセルアレイ面積の増大を抑制することができる。
【０２６５】
また、このメモリセルアレイの行デコード回路に近い端部にダミーセル列を配置することにより、早いタイミングでダミービット線を駆動することができる。
【０２６６】
また、ダミーセル列をメモリセルアレイに分散して配置することにより、正規メモリセルのアレイ内に冗長セルを設ける必要がなく、ダミーセル列の端部において正規メモリセルのレイアウトに影響を及ぼすことなくダミーセルを配置することができる。
【０２６７】
またこのメモリセルアレイの両端にそれぞれ配置することにより、容易に、正規メモリセルのレイアウトパターンの規則性を乱すことなくダミーセル列を配置することができる。
【０２６８】
また、ダミービット線の電位を検出する電位検出回路と、この電位検出回路の出力信号に従ってセンスアンプ活性化信号を生成する回路とを設けることにより、データ読出時、早いタイミングで電位検出回路の出力信号を確定状態とすることができ、センスアンプ活性化信号の活性化タイミングを最適化することができる。
【０２６９】
また、このセンスアンプを、正規ビット線と列選択ゲートを介して結合されて電位を差動的に増幅して出力する回路で構成することにより、列選択後、最適タイミングでセンスアンプの活性化を行なうことができる。
【０２７０】
また、ダミーセル列に隣接して正規メモリセルと同一のレイアウトを有するエッジセル列を配置することにより、ダミーセルおよび正規メモリセルのレイアウトパターンの規則性を損なうことなくダミーセルおよび正規メモリセルを配置でき、ダミーセルと正規メモリセルのトランジスタ特性を均一化することができる。また、このエッジセル列を利用することにより、ダミーセル配置のための冗長セルが不要となり、正規メモリセルアレイの面積増大を抑制することができる。
【０２７１】
また、エッジセルの内部ノード電位を接地電圧レベルに固定することにより、エッジセルにおいてパターンずれが生じてもリーク電流が流れるのを防止することができ、消費電流を低減することができる。
【０２７２】
また、エッジビット線を接地電圧レベルに固定することにより、エッジビット線と電源線または接地線とが短絡してもリーク電流が流れるのを防止することができ、歩留まりを改善することができまた消費電流を低減することができる。
【０２７３】
また、このメモリセルアレイは、行デコード回路の両側に配置される構成の場合、ダミーセル列を、メモリセルアレイそれぞれにおいて行デコード回路に近い端部に配置することにより、早いタイミングで、ダミービット線を駆動することができ、内部動作タイミングの確定タイミングを早くすることができる。
【０２７４】
また、ダミーセルを、列方向において所定数のダミーセルのアクセストランジスタのゲートを相互接続することにより、容易に、１つのワード線に対し複数のダミーセルを、そのレイアウトの規則性を損なうことなく、接続することができる。
【０２７５】
電位検出回路を、高入力インピーダンスを介して対応のダミービット線に結合する構成とすることにより、ダミービット線の電位に悪影響を及ぼすことなく正確に、ダミービット線の電位の判定を行なうことができる。
【０２７６】
また、この電位検出回路を、対応のダミービット線の電位を受けるＣＭＯＳインバータと、このＣＭＯＳインバータの出力信号に従って対応のダミービット線を所定電圧レベルに駆動する回路とで構成することにより、ダミービット線電位変化時、ダミービット線が、中間電圧レベルに滞在する期間を短くでき、応じてＣＭＯＳインバータの貫通電流を低減することができる。
【０２７７】
また、この電位検出回路を、それぞれが、ダミービット線にゲートが接続されるＭＯＳトランジスタと、この内部ノードを第１の電圧レベルに駆動するプリチャージトランジスタとこの内部ノードの電位に応答してセンスアンプ活性化信号を活性化しかつラッチするラッチアンプとで構成することにより、ダミービット線の電圧レベルを、所定電圧レベルにまで放電することがなく、ダミービット線ンの充放電に要する電力を低減することができる。また、このラッチアンプを利用することにより、内部ノードが中間電圧レベルに留まる時間を短くでき、ラッチアンプの貫通電流を低減することができる。
【０２７８】
また、このセンス活性化回路は、電位検出回路の少なくとも１個の電位検出回路の出力信号に従ってセンスアンプ活性化信号を活性化することにより、１つのワード線選択時正確に、センスアンプ活性化信号を活性化することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う正規メモリセルの電気的等価回路を示す図である。
【図２】 図１に示す正規メモリセルのレイアウトを示す図である。
【図３】 図２に示すレイアウトの下層配線のレイアウトを示す図である。
【図４】 図２に示すレイアウトの上層配線のレイアウトを示す図である。
【図５】 この発明の実施の形態１に従うダミーセルの電気的等価回路を示す図である。
【図６】 図５に示すダミーセルのレイアウトを示す図である。
【図７】 図６に示すレイアウトの下層配線のレイアウトを示す図である。
【図８】 図６に示すレイアウトの上層配線のレイアウトを示す図である。
【図９】 この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図１０】 この発明の実施の形態１に従う半導体記憶装置の動作を示す信号波形図である。
【図１１】 図９に示す制御回路の構成を概略的に示す図である。
【図１２】 この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図１３】 この発明の実施の形態２に従う半導体記憶装置のダミーセルの要部の構成を概略的に示す図である。
【図１４】 この発明の実施の形態３に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図１５】 図１４に示す半導体記憶装置の要部の構成を概略的に示す図である。
【図１６】 この発明の実施の形態４に従う半導体記憶装置のダミーセルの配置を示す図である。
【図１７】 この発明の実施の形態４に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図１８】 この発明の実施の形態５に従うダミーセルのレイアウトを示す図である。
【図１９】 図１８に示すレイアウトの下層配線のレイアウトを示す図である。
【図２０】 図１８に示すレイアウトの上層配線のレイアウトを示す図である。
【図２１】 この発明の実施の形態６に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２２】 この発明の実施の形態７に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２３】 図２２に示す半導体記憶装置の電圧検出部の構成を概略的に示す図である。
【図２４】 この発明の実施の形態８に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２５】 この発明の実施の形態８に従う半導体記憶装置の要部のレイアウトを概略的に示す図である。
【図２６】 図２５に示すレイアウトの下層配線のレイアウトを示す図である。
【図２７】 図２５に示すレイアウトの上層配線のレイアウトを示す図である。
【図２８】 この発明の実施の形態９に従う電圧検出回路の構成を示す図である。
【図２９】 図２９に示す電圧検出回路の動作を示す信号波形図である。
【図３０】 この発明の実施の形態１０に従う電圧検出回路の構成を示す図である。
【図３１】 図３０に示す電圧検出回路の動作を示す信号波形図である。
【符号の説明】
ＮＭＣ，ＭＣ 正規メモリセル、ＤＣ，ＤＣ０−ＤＣ３，ＤＣａ−ＤＣｄ ダミーセル、ＴＤＮ０１−ＴＤＮ０４，ＴＤＮ１１−ＴＤＮ１４ ＮチャネルＭＯＳトランジスタ、ＴＤＰ０１，ＴＤＰ０２，ＴＤＰ１１，ＴＤＰ１２ ＰチャネルＭＯＳトランジスタ、ＷＬ，ＷＬ０−ＷＬ３，ＷＬａ−ＷＬｄ ワード線、２０ 正規メモリセルアレイ、２１ａ，２１ｂ ダミーセル列、２２ 制御回路、３１ 電圧検出回路、２１ｃ−２１ｆ ダミーセル列、３０ センスアンプ、３１，５２，７５ 電圧検出回路、７０ａ，７０ｂ 正規サブメモリセルアレイ、７１ａ−７１ｈ ダミーセル列、７２ 行デコーダ、８０ａ−８０ｄ エッジセル列、１００ａ−１００ｄ 電位検知回路、ＰＱ１−ＰＱ６ ＰチャネルＭＯＳトランジスタ、ＮＱ−ＮＱ４ ＮチャネルＭＯＳトランジスタ。

Claims (23)

1. 行列状に配列される複数の正規メモリセル、
   前記正規メモリセルの各列に対応して配置され、各々に対応の列の正規メモリセルが接続する複数の正規ビット線、
   複数列に配置され、列が延在する方向に関して前記正規メモリセルと同数個が整列して配置される複数のダミーセル、
   前記ダミーセル列に対応して配置され、各々に対応のダミーセルが接続する複数のダミービット線、および
   前記正規メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数のワード線を備え、各前記ワード線に対しては、前記複数列のダミーセルのいずれかのダミーセル列において複数のダミーセルが接続される、半導体記憶装置。
2. 各前記ダミービット線と各前記正規ビット線の負荷容量は実質的に同じである、請求項１記載の半導体記憶装置。
3. 各前記ダミーセルは、各前記正規メモリセルと同一のレイアウトを有する、請求項１記載の半導体記憶装置。
4. 各前記ダミービット線のワード線選択時の電圧変化速度は、前記正規ビット線の電圧変化速度よりも大きい、請求項１記載の半導体記憶装置。
5. 前記ダミーセルは、メモリセルアレイの一方端に互いに隣接して複数列に配置される、請求項１記載の半導体記憶装置。
6. 前記一方端は、与えられたアドレス信号をデコードしてアドレス指定されたワード線を選択状態へ駆動する行デコード回路に近い端部である、請求項５記載の半導体記憶装置。
7. 前記ダミーセル列は、メモリセルアレイにおいて分散して配置される、請求項１記載の半導体記憶装置。
8. 前記ダミーセルは、メモリセルアレイの両端にそれぞれ配置される、請求項７記載の半導体記憶装置。
9. 各前記ダミービット線に対応して配置され、各々が対応のダミービット線の電位を検出する電位検出回路、および
   前記電位検出回路の出力信号に応答してセンスアンプ活性化信号を生成するセンス活性化回路、および
   前記センスアンプ活性化信号に応答して活性化され、選択された正規メモリセルのデータを増幅するセンスアンプをさらに備える、請求項１記載の半導体記憶装置。
10. 前記センスアンプは、選択された正規メモリセルが接続する正規ビット線と列選択ゲートを介して結合され、活性化時、選択された正規メモリセルが接続される正規ビット線の電位を差動的に増幅して出力する、請求項９記載の半導体記憶装置。
11. 前記ダミーセル列は、メモリセルアレイの端部に配置され、
    前記半導体記憶装置は、さらに
    前記メモリセルアレイに前記ダミーセル各列と隣接して配置され、かつ前記正規メモリセルと同一形状を有しかつ行列状に配列される複数のエッジセルの列、
    前記ダミービット線に結合され、前記ダミービット線の電位を検出する電位検出回路、
    前記電位検出回路の出力信号に応答してセンスアンプ活性化信号を生成するセンス活性化回路、および
    前記センスアンプ活性化信号に応答して活性化され、活性化時、前記正規メモリセルの選択された正規メモリセルのデータを増幅するセンスアンプを備える、請求項１記載の半導体記憶装置。
12. 前記エッジセルの内部ノードは接地電圧レベルに固定される、請求項１１記載の半導体記憶装置。
13. 前記エッジセルの列に対応して配置され、対応の列のエッジセルが接続されるエッジビット線をさらに備え、前記エッジビット線は接地電圧レベルに固定される、請求項１１記載の半導体記憶装置。
14. 前記エッジセルの列と前記正規メモリセルの列の間に前記ダミーセルの列が配置される、請求項１１記載の半導体記憶装置。
15. 前記メモリセルアレイは、行選択信号を生成する行デコード回路の両側に配置され、各メモリセルアレイにおいて、前記行デコード回路に近い端部に前記ダミーセルが配置される、請求項１記載の半導体記憶装置。
16. 各前記ダミーセルは、対応のワード線の信号に応答して導通するアクセストランジスタを含み、列方向において所定数のダミーセルのアクセストランジスタのゲートが相互接続される、請求項１記載の半導体記憶装置。
17. 前記電位検出回路は、対応のビット線に高入力インピーダンスを介して結合され、動作モード指示信号に応答して活性化され、活性化時、対応のビット線の電位を増幅して出力するゲート回路を備える、請求項９または１１記載の半導体記憶装置。
18. 前記ゲート回路は、前記対応のビット線の電位を受けるＣＭＯＳインバータと、
    前記動作モード指示信号の活性化に応答して、前記インバータの出力信号に従って前記対応のビット線の電位を所定電圧レベルに駆動するラッチゲートとを備える、請求項１７記載の半導体記憶装置。
19. 前記ゲート回路は、各々が、対応のビット線にゲートが結合されかつ第１の電源ノードと内部ノードとの間に接続され、該対応のビット線の電位に応答して前記内部ノードを前記第１の電源の電位に駆動する複数の絶縁ゲート型電界効果トランジスタを備え、
    前記センスアンプ活性化回路は、
    第２の電源ノードと前記内部ノードとの間に接続され、前記内部ノードを前記第１の電源の電位と異なる前記第２の電源の電位にプリチャージするプリチャージトランジスタと、
    前記内部ノードと出力ノードとの間に接続され、前記内部ノードの電位に応答して前記センスアンプ活性化信号を活性化しかつラッチするラッチ増幅器を備える、請求項１７記載の半導体記憶装置。
20. 前記センス活性化回路は、各前記電位検出回路の少なくとも１個の電位検出回路の出力信号が第１の論理レベルとなると前記センスアンプ活性化信号を活性化する、請求項１７記載の半導体記憶装置。
21. 行列状に配列される複数の正規メモリセル、
    複数列に配置される複数のダミーセル、
    前記ダミーセル列に対応して配置され、各々に対応のダミーセルが接続する複数のダミービット線、および
    前記正規メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数のワード線を備え、
    前記ダミーセルの列は、
    第１と第２のアクセストランジスタを有し、前記第１と第２のアクセストランジスタの制御端子が同一のワード線に接続される第１型のダミーセル、および
    第１と第２のアクセストランジスタを有し、該第１と第２のアクセストランジスタの制御端子が異なるワード線に接続される第２型のダミーセルを有し、
    各前記ワード線に対しては、前記複数列のダミーセルのいずれかのダミーセル列において前記第１型のダミーセルが接続される、半導体記憶装置。
22. 行列状に配列される複数の正規メモリセル、
    複数列に配置される複数のダミーセル、
    前記ダミーセル列に対応して配置され、各々に対応のダミーセルが接続する複数のダミービット線、および
    前記正規メモリセル行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数のワード線を備え、
    前記ダミーセルの列は、
    第１と第２のアクセストランジスタを有し、前記第１と第２のアクセストランジスタの制御端子が同一のワード線に接続される第１型のダミーセルと、
    第１と第２のアクセストランジスタを有し、該第１と第２のアクセストランジスタの制御端子がそれぞれ異なるワード線に接続される第２型のダミーセルとを有し、
    各前記ワード線に対しては、前記複数列のダミーセルのいずれかのダミーセル列において前記第１型のダミーセルの第１と第２のアクセストランジスタの制御端子と前記第２型のダミーセルの第１のアクセストランジスタの制御端子とが接続され、接続されたワード線が選択状態に駆動された場合には、前記第１型のダミーセルの第１と第２のアクセストランジスタと前記第２型のダミーセルの第１のアクセストランジスタとがそれぞれ導通する、半導体記憶装置。
23. 前記ダミーセルは、前記正規メモリセルと行方向に関して整列して配置され、前記ダミーセルと前記正規メモリセルの列方向に配置されるセルの数が同数である、請求項２１または２２に記載の半導体記憶装置。

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