CN103268146A - 一种降低系统芯片功耗的方法 - Google Patents

Abstract

本发明一种降低系统芯片功耗的方法，包括如下步骤：在芯片内部存储阵列设计过程中设计一列伪存储单元；固定伪存储单元中存储逻辑为“0”或者“1”；伪存储单元的输出信号驱动读使能控制逻辑，产生读使能的截止信号，以保证在存储单元信息有效读出的条件下，读使能信号的及时截止。本发明降低系统芯片功耗的方法采用伪存储单元实现读使能控制，减少SRAM读写动态功耗，进而降低系统芯片功耗。

Description

一种降低系统芯片功耗的方法

技术领域

本发明涉及集成电路设计技术领域，具体涉及一种降低系统芯片功耗的方法。

背景技术

随着超大规模集成电路工艺的发展,人类已经进入了超深亚微米时代，先进的工艺使得人们能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上,形成所谓的SoC（片上系统）。作为SoC重要组成部分的嵌入式存储器，在SoC中所占的比重（面积）将逐渐增大。嵌入式存储器具有先进的存储概念和大容量集成的优势，是SoC的重要组成部分，具有重要的创新性和实用性。为了提高系统芯片（SOC）的性能，都会在SOC内部内嵌各种存储器，以满足芯片的各种功能需求。其中，尤其是嵌入静态存储器（SRAM），嵌入式SRAM因为兼容标准的CMOS工艺，所以成为嵌入式存储器设计的首选。

在SOC内部嵌入SRAM存储单元阵列不论在芯片面积还是功耗上都占有非常大的比重，因此SRAM的功耗问题成为SOC设计需要考虑的重点问题之一。减少SRAM的功耗可以有效减少系统芯片的整体功耗，采用较少的电路设计换取可观的功耗节省是降低系统芯片（SOC）功耗的有效方法之一。

故，实有必要进行开发研究，以提供一种方案，通过减少SRAM的功耗以有效降低系统芯片的整体功耗。

发明内容

为解决上述问题，本发明的目的在于提供一种降低系统芯片功耗的方法，以在较小电路设计的基础上有效实现了SRAM读写的动态功耗开销，降低系统芯片的功耗。

为实现上述目的，本发明的技术方案为：

一种降低系统芯片功耗的方法，包括如下步骤：

在芯片内部存储阵列设计过程中设计一列伪存储单元；

固定伪存储单元中存储逻辑为“0”或者“1”；

伪存储单元的输出信号驱动读使能控制逻辑，产生读使能的截止信号，以保证在存储单元信息有效读出的条件下，读使能信号的及时截止。

进一步地，所述伪存储单元位于芯片内部存储阵列读使能的末端，以有效保证当伪存储阵列的存储信息被读出时，与之相对应的存储单元信息均已经被有效读取。

进一步地，所述伪存储单元与SRAM存储单元是同构的，拥有相同的物理特性。

进一步地，所述伪存储单元中存储逻辑为“0”。

进一步地，初始条件下，当发生SRAM存储单元读操作时，选择读取的某一行存储阵列对应的截止信号为“1”，列存储阵列单元根据信号物理连线的特性使能信号由近及远依次传输，被选择读取的存储阵列行内的存储单元被依次打开，最后读使能信号传输到伪存储单元时，伪存储单元内部存储信息“0”被有效读出，根据信号物理传输的特性可知，此时读使能信号传输过程中分别使存储单元信息依此被读出，伪存储单元信息是最后被读出的，因此伪存储单元的输出信号“0”可以及时驱动读使能控制逻辑产生截止信号，将截止信号置为“0”，关闭读使能信号。

本发明降低系统芯片功耗的方法采用伪存储单元实现读使能控制，减少SRAM读写动态功耗，进而降低系统芯片功耗。

附图说明

图1为本发明的原理架构图；

图2为本发明的读使能控制逻辑结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明一种降低系统芯片功耗的方法主要考虑大容量嵌入式SRAM的结构特点和其对系统芯片（SOC）的功耗影响，采用伪存储单元的特殊设计方式，以实现SRAM读写控制，进而降低系统芯片功耗。

请参照图1所示，本发明降低系统芯片功耗的方法具体为：在芯片内部存储阵列设计过程中设计一列伪存储单元，所述伪存储单元位于芯片内部存储阵列读使能的末端，从而可以有效保证当伪存储阵列的存储信息被读出时，与之相对应的存储单元信息均已经被有效读取。

伪存储单元中固定存储逻辑“0”或者“1”，在本发明实施例中，为降低系统芯片功耗伪存储单元通常存储逻辑“0”。读出的伪存储单元信息进一步通过读使能控制逻辑产生读使能截止控制信号，使存储单元读使能有效截止，从而保证了大容量SRAM存储阵列的读写功耗，进而降低了系统芯片（SOC）功耗。

具体地，在芯片存储阵列设计过程中设计一列跟存储单元同构的伪存储单元，用于产生SRAM读截止控制信号；固定伪存储单元的输出逻辑信息，将伪存储单元中固定存储逻辑“0”或者“1”，从而减少逻辑设计难度；所述伪存储单元的位置系设计在芯片存储单元读使能的末端，从而保证当存储单元的固定逻辑信息读出时，其他相对应的存储单元信息均被全部读出；伪存储单元的输出信号驱动读使能控制逻辑产生读使能的截止信号，从而保证在存储单元信息有效读出的条件下，读使能信号的及时截止，从而保证功耗节省。

请参照图1-2所示，本发明伪存储单元设计在读使能信号相连的存储单元末端，并且伪存储单元与SRAM存储单元是同构的，因此拥有相同的物理特性。初始条件下，当发生SRAM存储单元读操作时，选择读取的某一行存储阵列对应的截止信号为“1”，N列存储阵列单元根据信号物理连线的特性使能信号由近及远依次传输，因此被选择读取的存储阵列行内的存储单元被依次打开，最后读使能信号传输到伪存储单元时，伪存储单元内部存储信息“0”被有效读出，根据信号物理传输的特性可知，此时读使能信号传输过程中分别使存储单元信息依此被读出，伪存储单元信息是最后被读出的，因此伪存储单元的输出信号“0”可以及时驱动读使能控制逻辑产生截止信号，将截止信号置为“0”，关闭读使能信号，因此使长线脉冲关断，此时读操作结束，长线脉冲的在保证存储单元信息读取可靠性的基础上的及时关断有效减少了SRAM存储阵列的读功耗，及保证了系统芯片（SOC）的功耗节省。

在伪存储单元信息输出过程中同样经过读使能信号的传输距离，进一步保证了存储单元信息读出的可靠性，即当伪存储单元输出信号驱动读使能控制逻辑有效时，存储阵列单元信息均已被读出。

本发明伪存储单元实现的SRAM低功耗设计在较小电路设计的基础上有效实现了SRAM读写的动态功耗开销，并且保证存储单元信息的读写效率和正确性，弥补了通过判断逻辑检查存储单元信息读出的设计复杂度和面积开销，并且伪存储单元和存储单元相同的设计结构也大大减少了设计的复杂度，因而具有非常广泛的发展前景，具有很高的技术价值。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种降低系统芯片功耗的方法，其特征在于，包括如下步骤：

在芯片内部存储阵列设计过程中设计一列伪存储单元；

固定伪存储单元中存储逻辑为“0”或者“1”；

伪存储单元的输出信号驱动读使能控制逻辑，产生读使能的截止信号，以保证在存储单元信息有效读出的条件下，读使能信号的及时截止。

2.如权利要求1所述的降低系统芯片功耗的方法，其特征在于：所述伪存储单元位于芯片内部存储阵列读使能的末端，以有效保证当伪存储阵列的存储信息被读出时，与之相对应的存储单元信息均已经被有效读取。

3. 如权利要求2所述的降低系统芯片功耗的方法，其特征在于：所述伪存储单元与SRAM存储单元是同构的，拥有相同的物理特性。

4.如权利要求3所述的降低系统芯片功耗的方法，其特征在于：所述伪存储单元中存储逻辑为“0”。

5.如权利要求4所述的降低系统芯片功耗的方法，其特征在于：初始条件下，当发生SRAM存储单元读操作时，选择读取的某一行存储阵列对应的截止信号为“1”，列存储阵列单元根据信号物理连线的特性使能信号由近及远依次传输，被选择读取的存储阵列行内的存储单元被依次打开，最后读使能信号传输到伪存储单元时，伪存储单元内部存储信息“0”被有效读出，根据信号物理传输的特性可知，此时读使能信号传输过程中分别使存储单元信息依此被读出，伪存储单元信息是最后被读出的，因此伪存储单元的输出信号“0”可以及时驱动读使能控制逻辑产生截止信号，将截止信号置为“0”，关闭读使能信号。

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