JPH03122898A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH03122898A JPH03122898A JP1261324A JP26132489A JPH03122898A JP H03122898 A JPH03122898 A JP H03122898A JP 1261324 A JP1261324 A JP 1261324A JP 26132489 A JP26132489 A JP 26132489A JP H03122898 A JPH03122898 A JP H03122898A
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- Japan
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- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラッチ型センスアンプを備えたランダムアクセ
スメモリに関し、特にその高速読み出しを可能にする回
路に関する。
スメモリに関し、特にその高速読み出しを可能にする回
路に関する。
従来のラッチ型センスアンプを備えたランダムアクセス
メモリの構成を第５図を用いて説明する。
メモリの構成を第５図を用いて説明する。
第５図において、Ｍ、Ｃ，はメモリセルでｍＸｎのマト
リックスとなっている。ＤおよびｒはＭ、Ｃ。
リックスとなっている。ＤおよびｒはＭ、Ｃ。
に“０”又は１′の情報を書き込み又は読み出すための
信号線（デジット線）、ＭＰＩＩ、ＭＰ１２、 ・・・
、ＭＰｌｍ、ＭＰ２１．ＭＰ２２．−ＭＰ２ｍはデジッ
ト線を読み出し又は書き込みを行う前にプリチャージし
ておくＰチャンネル型ＭＯ８ＦＥＴ、Ｗｌ、Ｗ２．−、
Ｗｎｔ！Ｍ、Ｃ，の選択、非選択を決定するワード線、
ＷＤＩ、ＷＤ２、・・・、ＷＤｎはワード線を駆動する
ためのインバータ、ＡＤ １ 、 ＡＤ ２ 、 ＝ｚ
ＡＤ ｎはアドレスデコーダである。ＭＳ １１．
ＭＳ １２．−＝、 ＭＳｌｍ、ＭＳ２１．ＭＳ２２．
−、ＭＳ２ｍはＰチャンネル型ＭＯ８Ｆ’ＥＴ、 ＭＳ
３１ 、 ＭＳ ３２ 。
信号線（デジット線）、ＭＰＩＩ、ＭＰ１２、 ・・・
、ＭＰｌｍ、ＭＰ２１．ＭＰ２２．−ＭＰ２ｍはデジッ
ト線を読み出し又は書き込みを行う前にプリチャージし
ておくＰチャンネル型ＭＯ８ＦＥＴ、Ｗｌ、Ｗ２．−、
Ｗｎｔ！Ｍ、Ｃ，の選択、非選択を決定するワード線、
ＷＤＩ、ＷＤ２、・・・、ＷＤｎはワード線を駆動する
ためのインバータ、ＡＤ １ 、 ＡＤ ２ 、 ＝ｚ
ＡＤ ｎはアドレスデコーダである。ＭＳ １１．
ＭＳ １２．−＝、 ＭＳｌｍ、ＭＳ２１．ＭＳ２２．
−、ＭＳ２ｍはＰチャンネル型ＭＯ８Ｆ’ＥＴ、 ＭＳ
３１ 、 ＭＳ ３２ 。
−、ＭＳ３ｍ、ＭＳ４１．ＭＳ４２． ・・・、ＭＳ
４ｍ、ＭＳ５１．ＭＳ５２．−、ＭＳ５ｍはＮチャンネ
ル型ＭＯ３ＦＥＴでＭｓ １．１２．ＭＳ２４．ＭＳ３
Ａ、ＭＳ４ｕ、ＭＳ５β（β＝１．２．・・・ｍ）で−
組のラッチ型センスアンプを構成している。ＭＤ Ｉ
、 ＭＤ ２ 、−、 ＭＤ ｎはゲートをワード線Ｗ
ｌ、Ｗ２．・・・、Ｗｎにドレインをダミー線ＤＭに、
ソースを接地端子に接続されたＮチャンネル型ＭＯ８Ｆ
ＥＴで、ＤＭはクロックφ（オーバーパー）と共にＮＯ
ＲゲートＳ、Ｎ、に入力される。Ｓ、Ｎ、の出力はセン
ス信号Ｓで各センスアンプのＭＳ５Ａ （ｊ７＝１．２
．−、ｍ）のゲートに入力される。さらにＲＤＩ、ＲＤ
２．・・・、ＲＤｍはリードラッチで、Ｍ、Ｃ，から読
み出された“０”あるいは“１″の情報を蓄えておく回
路である。なお説明の簡略化の為Ｙセレクタ及びライト
バッファ（書き込み回路）は省いである。
４ｍ、ＭＳ５１．ＭＳ５２．−、ＭＳ５ｍはＮチャンネ
ル型ＭＯ３ＦＥＴでＭｓ １．１２．ＭＳ２４．ＭＳ３
Ａ、ＭＳ４ｕ、ＭＳ５β（β＝１．２．・・・ｍ）で−
組のラッチ型センスアンプを構成している。ＭＤ Ｉ
、 ＭＤ ２ 、−、 ＭＤ ｎはゲートをワード線Ｗ
ｌ、Ｗ２．・・・、Ｗｎにドレインをダミー線ＤＭに、
ソースを接地端子に接続されたＮチャンネル型ＭＯ８Ｆ
ＥＴで、ＤＭはクロックφ（オーバーパー）と共にＮＯ
ＲゲートＳ、Ｎ、に入力される。Ｓ、Ｎ、の出力はセン
ス信号Ｓで各センスアンプのＭＳ５Ａ （ｊ７＝１．２
．−、ｍ）のゲートに入力される。さらにＲＤＩ、ＲＤ
２．・・・、ＲＤｍはリードラッチで、Ｍ、Ｃ，から読
み出された“０”あるいは“１″の情報を蓄えておく回
路である。なお説明の簡略化の為Ｙセレクタ及びライト
バッファ（書き込み回路）は省いである。
第６図にＭ、Ｃ，の−例を示す。Ｍｌ、・・・Ｍ４はＮ
チャンネル型ＭＯ３ＦＥＴ、Ｒ１，Ｒ２は高抵抗負荷素
子で、“０”又は“１”の情報が節点Ｎ１、Ｎ２に記憶
されている。
チャンネル型ＭＯ３ＦＥＴ、Ｒ１，Ｒ２は高抵抗負荷素
子で、“０”又は“１”の情報が節点Ｎ１、Ｎ２に記憶
されている。
次にこの回路の動作を第５図および第７図のタイミング
チャートを用いて説明する。まず最初φが“Ｌ”である
期間はり、Ｄ、ＤＭはプリチャージトランジスタにより
“Ｈ”にプリチャージされている。次にφが“Ｈｎに立
ち上がり、Ｗ１〜Ｗｎのうちアドレスによって選択され
たどれかのワード線が“ＨＩＴに立ち上がるが、いまＷ
ｌが“ＨＩＩに立ち上がるとする。すると第６図に示す
Ｍｌ、Ｍ４のトランスファーゲートが開いてＤ又は百が
ＩＩ Ｌ ＩＩにディスチャージされるが、いま節点Ｎ
１が“Ｌ”節点Ｎ２がＩＩＨ″であったとするとＤはＭ
ｌ、Ｍ２を通して＋１ Ｌ ＨＨにディスチャージされ
る。一方ＤＭもＷｌが”Ｈ”になったことによりＭＤＩ
を通してディスチャージされるがＤがＭｌおよびＭ２を
通してディスチャージされるのに比べＤＭはＭＤＩ−段
を通してディスチャージされるのでＤＭの方が速くディ
スチャージされる。Ｄ、Ｄ、ＤＭの容量を各々ＣＩ、Ｍ
１＋Ｍ２のオン抵抗をＲ，２，ＭＤＩのオン抵抗をＲＤ
Ｉとすると、Ｄあるいは百のディスチャージ時定数τ１
はτ、＝ Ｃ１Ｒ１□、ＤＭのディスチャージ時定数τ
２はτ２＝ＣＩＲＤｌとなり、例えばＣ＋＝５〔ｐＦ：
］、 Ｒ１□＝２０（ｋΩ］、ＲＤｌ＝８ ［：にΩ］
とするとて１＝１００ ＣＮＳ〕、 τ２＝ ４０
［ＮＳ）となる。ＤＭがディスチャージされ、Ｓ、Ｎ、
の論理しきい値より下がるとセンス信号Ｓが反転し、セ
ンスアンプのＭＳ５１がオンし、Ｄ、Ｄのレベル差によ
り電位の低い方はより低く、高い方はより高く （電源
電圧まで）なるように正帰還がかかり、Ｄの電位はＡ点
からφ電位まで急激に落ち、リードラッチにラッチされ
る。なおりおよび百に電位差がない時にセンス信号Ｓが
立ち上がってＭＳ５１〜ＭＳ５ｍがオンすると電源電位
あるいは接地電位のわずかなゆらぎによりり、Ｄのどち
らかが“Ｌ”におとされ、誤動作する可能性があるので
、Ｄ、Ｄに電位差がついてからＳを立ち上げるようにし
なければらならい。そのためにＭＤＩ〜ＭＤｎのトラン
ジスタはワード線の抵抗・容量によるデイレイを考えＷ
ＤＩ〜ＷＤｎの反対側に接地されるのが普通である。ま
たＳ、Ｎ、にＴを入れるのはプリチャージが始まってか
らもセンスアンプが動作しているとその間センスアンプ
によりＤあるいは■が“Ｌ”に引っ張り続けられ、電源
電流が流れ、またプリチャージ時間も増大するからであ
る。
チャートを用いて説明する。まず最初φが“Ｌ”である
期間はり、Ｄ、ＤＭはプリチャージトランジスタにより
“Ｈ”にプリチャージされている。次にφが“Ｈｎに立
ち上がり、Ｗ１〜Ｗｎのうちアドレスによって選択され
たどれかのワード線が“ＨＩＴに立ち上がるが、いまＷ
ｌが“ＨＩＩに立ち上がるとする。すると第６図に示す
Ｍｌ、Ｍ４のトランスファーゲートが開いてＤ又は百が
ＩＩ Ｌ ＩＩにディスチャージされるが、いま節点Ｎ
１が“Ｌ”節点Ｎ２がＩＩＨ″であったとするとＤはＭ
ｌ、Ｍ２を通して＋１ Ｌ ＨＨにディスチャージされ
る。一方ＤＭもＷｌが”Ｈ”になったことによりＭＤＩ
を通してディスチャージされるがＤがＭｌおよびＭ２を
通してディスチャージされるのに比べＤＭはＭＤＩ−段
を通してディスチャージされるのでＤＭの方が速くディ
スチャージされる。Ｄ、Ｄ、ＤＭの容量を各々ＣＩ、Ｍ
１＋Ｍ２のオン抵抗をＲ，２，ＭＤＩのオン抵抗をＲＤ
Ｉとすると、Ｄあるいは百のディスチャージ時定数τ１
はτ、＝ Ｃ１Ｒ１□、ＤＭのディスチャージ時定数τ
２はτ２＝ＣＩＲＤｌとなり、例えばＣ＋＝５〔ｐＦ：
］、 Ｒ１□＝２０（ｋΩ］、ＲＤｌ＝８ ［：にΩ］
とするとて１＝１００ ＣＮＳ〕、 τ２＝ ４０
［ＮＳ）となる。ＤＭがディスチャージされ、Ｓ、Ｎ、
の論理しきい値より下がるとセンス信号Ｓが反転し、セ
ンスアンプのＭＳ５１がオンし、Ｄ、Ｄのレベル差によ
り電位の低い方はより低く、高い方はより高く （電源
電圧まで）なるように正帰還がかかり、Ｄの電位はＡ点
からφ電位まで急激に落ち、リードラッチにラッチされ
る。なおりおよび百に電位差がない時にセンス信号Ｓが
立ち上がってＭＳ５１〜ＭＳ５ｍがオンすると電源電位
あるいは接地電位のわずかなゆらぎによりり、Ｄのどち
らかが“Ｌ”におとされ、誤動作する可能性があるので
、Ｄ、Ｄに電位差がついてからＳを立ち上げるようにし
なければらならい。そのためにＭＤＩ〜ＭＤｎのトラン
ジスタはワード線の抵抗・容量によるデイレイを考えＷ
ＤＩ〜ＷＤｎの反対側に接地されるのが普通である。ま
たＳ、Ｎ、にＴを入れるのはプリチャージが始まってか
らもセンスアンプが動作しているとその間センスアンプ
によりＤあるいは■が“Ｌ”に引っ張り続けられ、電源
電流が流れ、またプリチャージ時間も増大するからであ
る。
上述した従来のラッチ型センスアンプを備えたランダム
アクセスメモリはダミー線につくディスチャージ用トラ
ンジスタの数がデジット線に接続しているメモリセルの
トランスファーゲート用トランジスタの数と同数であり
、ダミー線のディスチャージを速くしようとしてディス
チャージ用トランジスタのゲート幅を太きく １．ｇｍ
を大きくしてもダミー線の容量（配線容量子トランジス
タの拡散層接合容量）が増大し、高速化にも限度がある
という欠点があった。
アクセスメモリはダミー線につくディスチャージ用トラ
ンジスタの数がデジット線に接続しているメモリセルの
トランスファーゲート用トランジスタの数と同数であり
、ダミー線のディスチャージを速くしようとしてディス
チャージ用トランジスタのゲート幅を太きく １．ｇｍ
を大きくしてもダミー線の容量（配線容量子トランジス
タの拡散層接合容量）が増大し、高速化にも限度がある
という欠点があった。
例えばダミー線のディスチャージトランジスタのゲート
幅を２倍にしてもダミー線の拡散層接合容量が２ｎ倍（
ｎは同一デイジット線に接続するメモリセルの数）とな
り、時定数としては約ｎ倍になり、かえって高速化をさ
またげる結果となる。
幅を２倍にしてもダミー線の拡散層接合容量が２ｎ倍（
ｎは同一デイジット線に接続するメモリセルの数）とな
り、時定数としては約ｎ倍になり、かえって高速化をさ
またげる結果となる。
本発明による半導体メモリは、メモリセルを選択するワ
ード線の信号によってディスチャージあるいはプリチャ
ージされる第２の信号線を２本以上設け、これら信号線
の論理処理信号でセンスアンプ活性化することを特徴と
する。
ード線の信号によってディスチャージあるいはプリチャ
ージされる第２の信号線を２本以上設け、これら信号線
の論理処理信号でセンスアンプ活性化することを特徴と
する。
星上皇里■
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。本発明は動
作原理などは従来例と同じであるので差異のみ述べる。
作原理などは従来例と同じであるので差異のみ述べる。
ＤＭＩおよびＤＭ２はダミー線で奇数本目のワード線に
ゲートを接続されたディスチャージトランジスタＭＤＩ
、ＭＤ３．・・・はＤＭｌにドレインを、偶数木目のワ
ード線にゲートを接続されたディスチャージトランジス
タＭＤ２゜ＭＤ ４ 、・・・はＤＭ２にドレインを接
続されている。
ゲートを接続されたディスチャージトランジスタＭＤＩ
、ＭＤ３．・・・はＤＭｌにドレインを、偶数木目のワ
ード線にゲートを接続されたディスチャージトランジス
タＭＤ２゜ＭＤ ４ 、・・・はＤＭ２にドレインを接
続されている。
ＤＭＩ、ＤＭ２は論理積をとりさらにＴと否論理和をと
るゲー）Ｓ、Ｎ、に入力され、その出力はセンス信号Ｓ
である。第２図はタイミングチャートである。φが“′
Ｈ″に立ち上がりワード線Ｗ１が立ち上がると第５図に
示すメモリセルのトランスファーゲートＭｌ、Ｍ４が開
き節点Ｎ１が″Ｌ″節点Ｎ２が“Ｈ″であったとすると
ＤはＭｌ、Ｍ２を通し“Ｌ′にディスチャージされる。
るゲー）Ｓ、Ｎ、に入力され、その出力はセンス信号Ｓ
である。第２図はタイミングチャートである。φが“′
Ｈ″に立ち上がりワード線Ｗ１が立ち上がると第５図に
示すメモリセルのトランスファーゲートＭｌ、Ｍ４が開
き節点Ｎ１が″Ｌ″節点Ｎ２が“Ｈ″であったとすると
ＤはＭｌ、Ｍ２を通し“Ｌ′にディスチャージされる。
一方ＤＭ１もＷｌが“Ｈ”になったことによりＭＤＩを
通してディスチャージされる。ＤＭ２はＤＭ２に接続さ
れているディスチャージトランジスタが一つもオンしな
いので“Ｈ”のままである。ＤＭＩ及びＤＭ２の容量は
従来例のダミー線ＤＭの約１／ ２ 、２．８ ＣｐＦ
］程度となり、ＤＭＩ及びＤＭ２のディスチャージ時定
数は２２Ｃｎｓ）となる。ＤＭＩがディスチャージされ
、Ｓ、Ｎ、’の論理しきい値より下がるとセンス信号Ｓ
が“Ｈ′になりセンスアンプが動作してＤは急激に０電
位まで下げられ、ｉ Ｌ １が読み出される。従来例と
はダミー線の時定数の差約１８Ｃｎｓ：］の高速化が図
られる。
通してディスチャージされる。ＤＭ２はＤＭ２に接続さ
れているディスチャージトランジスタが一つもオンしな
いので“Ｈ”のままである。ＤＭＩ及びＤＭ２の容量は
従来例のダミー線ＤＭの約１／ ２ 、２．８ ＣｐＦ
］程度となり、ＤＭＩ及びＤＭ２のディスチャージ時定
数は２２Ｃｎｓ）となる。ＤＭＩがディスチャージされ
、Ｓ、Ｎ、’の論理しきい値より下がるとセンス信号Ｓ
が“Ｈ′になりセンスアンプが動作してＤは急激に０電
位まで下げられ、ｉ Ｌ １が読み出される。従来例と
はダミー線の時定数の差約１８Ｃｎｓ：］の高速化が図
られる。
鼠ｌ爽施１
第３図は本発明の第２実施例の回路図である。
ＭＤＩ及びＭＤ２のダミー線ディスチャージトランジス
タはＤＭＩに、ＭＤ３及びＭＤ４はＤＭ２というように
隣合わせのディスチャージ用トランジスタを同一ダミー
ラインに接続することにより、拡散層コンタクト１個の
両側にトランジスタを配置するというレイアウトを採用
することができる。このとき、ダミー線−本の容量は１
．５ ＣｐＦ：］程度となり、時定数は約１２［：ｎｓ
）となる。第１の実施例よりさらに約８ Ｃｎ５）の高
速化が図られる。
タはＤＭＩに、ＭＤ３及びＭＤ４はＤＭ２というように
隣合わせのディスチャージ用トランジスタを同一ダミー
ラインに接続することにより、拡散層コンタクト１個の
両側にトランジスタを配置するというレイアウトを採用
することができる。このとき、ダミー線−本の容量は１
．５ ＣｐＦ：］程度となり、時定数は約１２［：ｎｓ
）となる。第１の実施例よりさらに約８ Ｃｎ５）の高
速化が図られる。
このレイアウトによるマスクパターンの例を第４図に示
す。
す。
以上説明したように本発明はダミー線を２本以上設ける
ことにより、ダミー線の一本当りの容量を減らし、ディ
スチャージ時間を短縮でき、メモリの読み出し時間を大
幅に短縮できる効果がある。
ことにより、ダミー線の一本当りの容量を減らし、ディ
スチャージ時間を短縮でき、メモリの読み出し時間を大
幅に短縮できる効果がある。
第１図は本発明の第１実施例を示す回路図、第２図は第
１実施例のタイミングチャート図、第３図は本発明の第
２実施例を示す回路図、第４図は第２実施例のマスクパ
ターン図の例、第５図は従来例を示す回路図、第６図は
メモリセルの一例を示す回路図、第７図は従来例のタイ
ミングチャート図である。 ｖｄｄ・・・・・・電源、ＭＤＰＩ、ＭｎＦ２．ＭＰｌ
１〜ＭＰ １ｍ、ＭＰ２１〜ＭＰ２ｍ、ＭＳ １１〜
ＭＳ１ｍ、ＭＳ２１〜ＭＳ２ｍ・・・・・・Ｐチャンネ
ル型ＭＯ３ＦＥＴ、ＭＤ １〜ＭＤｎ、ＭＳ３１〜ＭＳ
３ｍ、ＭＳ４１〜ＭＳ４ｍ、ＭＳ５１〜ＭＳ５ｍ−・
・・Ｎチャンネル型ＭＯ８ＦＥＴ％Ｗｌ〜Ｗｎ・・・・
・・ワード線、ＷＤＩ〜ＷＤｎ・・・・・・ワード線駆
動用インバータ、ＡＤ１〜ＡＤｎ・・・・・・アドレス
デコーダ、ＤＭＩ、ＤＭ２．ＤＭ・・・・・・ダミー線
、Ｓ、Ｎ、’Ｓ。 Ｎ５・・・・・・センスＮＯＲゲート、Ｓ・・・・・・
センス信号、φ、φ（オーバーパー）・・・・・・クロ
ック信号、 ＲＤＲ１〜ＲＤＲｍ・・・・・・リードラ
ッチ、Ｍ、Ｃ，・・・・・・メモリセス、Ｍｌ、Ｍ２．
Ｍ３．Ｍ４・・・・・・Ｎチャンネル型ＭＯ３ＦＥＴ、
Ｒ１，Ｒ２・・・・・・高抵抗負荷素子。
１実施例のタイミングチャート図、第３図は本発明の第
２実施例を示す回路図、第４図は第２実施例のマスクパ
ターン図の例、第５図は従来例を示す回路図、第６図は
メモリセルの一例を示す回路図、第７図は従来例のタイ
ミングチャート図である。 ｖｄｄ・・・・・・電源、ＭＤＰＩ、ＭｎＦ２．ＭＰｌ
１〜ＭＰ １ｍ、ＭＰ２１〜ＭＰ２ｍ、ＭＳ １１〜
ＭＳ１ｍ、ＭＳ２１〜ＭＳ２ｍ・・・・・・Ｐチャンネ
ル型ＭＯ３ＦＥＴ、ＭＤ １〜ＭＤｎ、ＭＳ３１〜ＭＳ
３ｍ、ＭＳ４１〜ＭＳ４ｍ、ＭＳ５１〜ＭＳ５ｍ−・
・・Ｎチャンネル型ＭＯ８ＦＥＴ％Ｗｌ〜Ｗｎ・・・・
・・ワード線、ＷＤＩ〜ＷＤｎ・・・・・・ワード線駆
動用インバータ、ＡＤ１〜ＡＤｎ・・・・・・アドレス
デコーダ、ＤＭＩ、ＤＭ２．ＤＭ・・・・・・ダミー線
、Ｓ、Ｎ、’Ｓ。 Ｎ５・・・・・・センスＮＯＲゲート、Ｓ・・・・・・
センス信号、φ、φ（オーバーパー）・・・・・・クロ
ック信号、 ＲＤＲ１〜ＲＤＲｍ・・・・・・リードラ
ッチ、Ｍ、Ｃ，・・・・・・メモリセス、Ｍｌ、Ｍ２．
Ｍ３．Ｍ４・・・・・・Ｎチャンネル型ＭＯ３ＦＥＴ、
Ｒ１，Ｒ２・・・・・・高抵抗負荷素子。
Claims (1)
- 複数のメモリセルと、選択されたメモリセルからのデ
ータを検出増幅するセンスアンプとを有し、メモリセル
を選択するワード線の信号によってディスチャージある
いはプリチャージされる信号線を２本以上設け、これら
信号線のレベルの論理処理信号で前記センスアンプを活
性化することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261324A JPH03122898A (ja) | 1989-10-06 | 1989-10-06 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261324A JPH03122898A (ja) | 1989-10-06 | 1989-10-06 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03122898A true JPH03122898A (ja) | 1991-05-24 |
Family
ID=17360229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261324A Pending JPH03122898A (ja) | 1989-10-06 | 1989-10-06 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03122898A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690608B2 (en) | 2002-04-30 | 2004-02-10 | Renesas Technology Corp. | Semiconductor memory device with internal data reading timing set precisely |
| US6760269B2 (en) | 2002-06-17 | 2004-07-06 | Renesas Technology Corp. | Semiconductor memory device capable of generating internal data read timing precisely |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245488A (ja) * | 1988-03-28 | 1989-09-29 | Nec Corp | ランダムアクセスメモリ |
-
1989
- 1989-10-06 JP JP1261324A patent/JPH03122898A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245488A (ja) * | 1988-03-28 | 1989-09-29 | Nec Corp | ランダムアクセスメモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690608B2 (en) | 2002-04-30 | 2004-02-10 | Renesas Technology Corp. | Semiconductor memory device with internal data reading timing set precisely |
| US6760269B2 (en) | 2002-06-17 | 2004-07-06 | Renesas Technology Corp. | Semiconductor memory device capable of generating internal data read timing precisely |
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