JP3924107B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP3924107B2 JP3924107B2 JP2000064580A JP2000064580A JP3924107B2 JP 3924107 B2 JP3924107 B2 JP 3924107B2 JP 2000064580 A JP2000064580 A JP 2000064580A JP 2000064580 A JP2000064580 A JP 2000064580A JP 3924107 B2 JP3924107 B2 JP 3924107B2
- Authority
- JP
- Japan
- Prior art keywords
- data line
- datab
- semiconductor integrated
- integrated circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルを有する半導体集積回路に関し、特に、メモリセルに記憶されたデータを高速に読み出す技術に関する。
【０００２】
【従来の技術】
メモリセルを有する半導体集積回路として、フラッシュメモリ、EPROM、DRAM、SRAM等が知られている。
図５は、フラッシュメモリにおける読み出し動作に関係する回路の概要を示している。
【０００３】
フラッシュメモリは、アドレスバッファ２、Ｘデコーダ４、メモリセルアレイ６、Ｙデコーダ８、センスアンプ１０、出力バッファ１２、および制御回路１４を有している。
アドレスバッファ２は、チップの外部からアドレス信号を受け、受けたアドレス信号をＸデコーダ４およびＹデコーダ８に出力している。Ｘデコーダ４およびＹデコーダ８は、アドレス信号に対応するワード線WLおよびビット線BLをそれぞれ選択する。また、Ｙデコーダ８は、ビット線BLをセンスアンプ１２に接続するスイッチ機能を有している。メモリセルアレイ６は、縦横に配置された複数のメモリセルMCを有している。センスアンプ１２は、ビット線BLおよびＹデコーダ８を介してメモリセルMCから伝達される読み出しデータを増幅し、出力バッファ１２に出力している。出力バッファ１２は、増幅された読み出しデータをチップの外部に出力する。制御回路１４は、チップの外部から制御信号を受け、受けた制御信号に応じてアドレスバッファ２、センスアンプ１０、出力バッファ１２を制御している。
【０００４】
なお、特に図示しないが、複数の入出力端子を有する多ビット製品では、入出力端子に対応する複数のＹデコーダ８、センスアンプ１０、出力バッファ１２を有している。この場合、所定のワード線WLにより複数のメモリセルMCが選択され、入出力端子にそれぞれ対応する複数のセンスアンプ１０が動作する。そして、読み出しデータ（複数ビット）が、出力バッファ１２から同時に出力される。
【０００５】
図６は、メモリセルアレイが複数のブロックBLK0、BLK1、BLK2...に分割されたフラッシュメモリの要部を示している。このフラッシュメモリは、ｎ個の入出力端子を有している。
各ブロックBLKは、入出力端子にそれぞれ対応する複数のＹデコーダ８を有している。同一のブロックBLK内のＹデコーダ８は、データ線スイッチ１６およびデータ線DATAB(0)-DATAB(n-1)を介してそれぞれセンスアンプ１０に接続されている。すなわち、データ線DATABにより、入出力端子ごとに形成されたセンスアンプ１０が、複数のブロックBLKで共有されている。データ線スイッチ１６は、ブロックデコーダ１８で制御されている。データ線DATAB(0)-DATAB(n-1)は互いに隣接して並行に配置されており、これ等データ線DATAB(0)-DATAB(n-1)によりデータバス線DBUSが構成されている。
【０００６】
このフラッシュメモリでは、所定のブロックBLKから出力される読み出しデータは、ブロックデコーダ１８により選択され、データバス線DBUSに伝達される。データバス線DBUSに伝達された読み出しデータは、センスアンプ１０で増幅される。
図７は、センスアンプ１０の一例を示している。
センスアンプ１０は、インバータ１０ａ、nMOSトランジスタ１０ｂ、および負荷１０ｃを有している。インバータ１０ａの入力およびnMOSトランジスタ１０ｂのソースは、データ線DATABに接続されている。インバータ１０ａの出力は、nMOSトランジスタ１０ｂのゲートに接続され、インバータ１０ａとnMOSトランジスタ１０ｂとにより帰還ループが形成されている。nMOSトランジスタ１０ｂのドレインおよび負荷１０ｃの一端は、出力ノードOUTに接続されている。負荷１０ｃの他端は、電源線VCCに接続されている。この種のセンスアンプ１０は、一般に“カスコード型”と称されている。
【０００７】
図８は、読み出し動作時におけるデータ線DATABの電圧の変化を示している。
まず、ビット線BLおよびデータ線DATABが、チャージアップされる。ビット線BLおよびデータ線DATABの電圧は、０Vから約１Vに上昇する。この後、メモリセルMCの記憶状態に応じて、ビット線BLおよびデータ線DATABに電流が流れ、データ線DATABの電圧が変化する。
【０００８】
メモリセルMCに“０”が記憶されている場合、ビット線BLおよびデータ線DATABに電流は流れない。図７に示したインバータ１０ａの出力電圧は低くなり、nMOSトランジスタ１０ｂのソース・ドレイン間抵抗は高くなる。この結果、負荷１０ｃからの電流の供給により、出力ノードOUTは高レベルになる。
メモリセルMCに“１”が記憶されている場合、ビット線BLおよびデータ線DATABに電流は流れる。データ線DATABの電圧は低下し、インバータ１０ａの出力電圧は高くなる。nMOSトランジスタ１０ｂのソース・ドレイン間抵抗は低くなる。この結果、負荷１０ｃから供給される電流は、nMOSトランジスタ１０ｂを介してデータ線DATABに供給され、インバータ１０ａを帰還制御する。そして、出力ノードOUTは、低レベルになる。
【０００９】
なお、“０”読み出しと、“１”読み出しとにおけるデータ線DATABの電圧差は小さく、数十mVである。
【００１０】
【発明が解決しようとする課題】
ところで、上述したセンスアンプ１０は、データ線DATABの微少な電圧の変化を検出しなくてはならない。センスアンプ１０の誤動作を防止するために、データ線DATABは、隣接する他の信号線からのカップリングの影響を受けないように配置する必要がある。特に、上述したように、センスアンプ１０が複数のブロックBLKで共有される場合、データ線DATABの配線長は長くなるため、この対策は重要になる。
【００１１】
具体的には、次の事項を考慮してレイアウト設計が行われている。
(1)読み出し動作中に変化する信号（クロック信号等）は、データ線DATABに隣接させない。
(2)データ線DATABと隣接する他の信号との配線間隔を広くする。
【００１２】
(3)データ線DATABをシールドする。
しかしながら、上記(2)では、レイアウト面積が増大するという問題があった。
図９は、上記(3)を考慮したレイアウトの例を示している。
この例では、接地線VSSが、データバス線DBUSの外側にそれぞれ配置されている。接地線VSS（０V）は、読み出し動作時にその電圧が変化しない。
【００１３】
図１０は、図９に示した回路の読み出し動作を示している。
データ線DATABと接地線VSSとの電位差は、データ線DATABの電圧の上昇とともに大きくなり、電位差に応じた電荷は、両線間に形成される寄生容量に蓄積される。電荷の蓄積量は、外側のデータ線DATABほど大きい。このため、接地線VSSに隣接する外側のデータ線DATAB(0)、DATAB(n-1)の立ち上がりが遅くなってしまう。
【００１４】
一方、内側のデータ線DATAB(1)-DATAB(n-2)では、隣接するデータ線DATABとの電位差は小さい。このため、これ等データ線DATAB(1)-DATAB(n-2)の間に形成される寄生容量への電荷の移動は少ない。この結果、内側のデータ線DATAB(1)-DATAB(n-2)の立ち上がりは、高速かつ同一のタイミングになる。
読み出し時間（アクセス時間）は、複数ビットの読み出しデータのうち、最も確定するのが遅いデータに合わせなくてはならない。このため、接地線VSSによるデータ線DATABシールドは、高速動作の妨げとなっていた。
【００１５】
本発明の目的は、メモリセルに記憶されたデータを高速に読み出すことができる半導体集積回路を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１の半導体集積回路は、複数のデータ線と、センスアンプと、ダミーデータ線とを備えている。データ線は互いに隣接して配線され、メモリセルから読み出されるデータを伝達する。センスアンプは、データを受け、増幅した信号を出力する。ダミーデータ線は、データ線からなるデータバス線の外側に沿って配線されている。ダミーデータ線は、メモリセルに記憶されたデータの読み出し動作時に、データ線の電圧と同様の電圧変化をする。このため、読み出し動作時に、データ線とダミーデータ線との電位差は小さくなる。すなわち、読み出し動作時に、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量は、最小限になる。この結果、外側のデータ線と内側のデータ線とでカップリング特性がほぼ等しくなり、データ線に読み出されるデータの立ち上がり時間は、ほぼ等しくなる。複数のデータ線の立ち上がり時間のばらつきが小さくなるため、読み出し時間（アクセス時間）が高速になる。
【００１７】
例えば、半導体集積回路は、読み出し動作時のセンスアンプの動作と同様に動作する制御回路を備えている。ダミーデータ線は、制御回路に接続されている。このため、ダミーデータ線は、読み出し動作時に、容易にデータ線の電圧と同様の電圧変化をする。
請求項３の半導体集積回路では、ダミーデータ線は、データバス線の外側に沿って配置された複数の配線片で形成されている。配線片は、複数のデータ線のそれぞれに接続されている。ダミーデータ線は、複数のデータ線にそれぞれ接続された配線片から形成されているため、データ線の電圧と同じ電圧変化をする。このため、特別な制御回路を使用することなく、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量は最小限になり、読み出し時間（アクセス時間）が高速になる。
【００１８】
請求項４の半導体集積回路では、各データ線に接続された配線片の配線長の和は、互いに等しくされている。このため、例えば、ダミーデータ線の外側に別の配線が配置されている場合、全てのデータ線は、この別の配線の影響を均等に受ける。したがって、読み出し動作時に、複数のデータ線の立ち上がり時間が、ばらつくことが防止される。この結果、隣接する別の配線の影響を受けて、読み出し時間（アクセス時間）が遅くなることが防止される。
【００１９】
請求項５の半導体集積回路では、配線片は、同じ長さかつ等間隔で配置されている。このため、各データ線に接続された配線片の配線長の和は、容易に等しくできる。レイアウト設計において、同一の配線片を繰り返し配置すればよいため、レイアウト設計が容易になる。
請求項６の半導体集積回路では、ダミーデータ線の外側に、接地線または読み出し動作時に接地電位になる配線が配置されている。このため、例えば、ダミーデータ線の外側に別の配線が配置されている場合、データ線がこの別の配線の影響を受けることが防止される。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態の要部を示している。この実施形態は、請求項１および請求項２に対応している。従来技術で説明した要素と同一の要素については、同一の符号を付し、これ等要素については、詳細な説明を省略する。
【００２１】
この半導体集積回路は、シリコン基板上にCMOSプロセス技術を使用してフラッシュメモリとして形成されている。図１に示した以外の構成は、図５と同一である。
この実施形態では、データバス線DBUSの外側に、データ線DATABに平行にダミーデータ線DMYがそれぞれ配置されている。ダミーデータ線DMYは、制御回路２０に接続されている。それ以外の構成は、上述した図６と同一である。
【００２２】
制御回路２０は、読み出し動作時に、ダミーデータ線DMYの電圧をデータ線DATABの電圧と同様に変化させるための回路である。制御回路２０は、センスアンプ１０の出力ノードOUTにダミーの負荷を接続して形成されている。すなわち、制御回路２０は、読み出し動作時に、センスアンプ１０とほぼ同じ動作をする。
図２は、読み出し動作時におけるデータ線DATABの電圧の変化を示している。
【００２３】
この実施形態では、ダミーデータ線DMYの電圧は、制御回路２０により制御され、例えば、“０”読み出しされるデータ線DATABの電圧と同じ変化をする。このため、データ線DATABとダミーデータ線DMYとの電位差は、“０”読み出しと、“１”読み出しとにおけるデータ線DATABの電圧差である数十mV以下になる。すなわち、データ線DATAB（特に、データ線DATAB(0)、DATAB(n-1)）とダミーデータ線DMYとの間に形成される寄生容量への電荷の蓄積量は、最小限になる。この結果、外側のデータ線DATAB(0)、DATAB(n-1)と内側のデータ線DATAB(1)-DATAB(n-2)とでカップリング特性がほぼ等しくなり、データ線DATAB(0)-DATAB(n-1)に読み出されるデータの立ち上がり時間は、ほぼ等しくなる。データ線DATAB(0)-DATAB(n-1)の立ち上がり時間のばらつきが小さくなるため、読み出し時間（アクセス時間）が高速になる。
【００２４】
以上、本発明の半導体集積回路では、データバス線DBUSの外側に、データ線DATABの電圧と同じ変化をするダミーデータ線DMYを配置した。このため、データ線DATAB(0)-DATAB(n-1)の立ち上がり時間を等しくでき、読み出し時間（アクセス時間）を高速にできる。
特に、センスアンプを複数のブロックで共有し、データ線DATABの配線長が長くなるときに有効である。
【００２５】
図３は、本発明の半導体集積回路の第２の実施形態の要部を示している。この実施形態は、請求項３ないし請求項５に対応している。従来技術および第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等要素については、詳細な説明を省略する。
この実施形態は、データバス線DBUSの外側に、複数配線片M1が、データ線DATABに平行に等間隔Ｓで配置されている。配線片M1は、データ線DATABと同じ配線層を使用して形成されている。配線片M1は、データ線DATABに直交して配置された配線M2を介してデータ線DATABに接続されている。配線M2は、データ線DATABより上側の配線層を使用して形成されている。すなわち、配線片M1は、データ線DATAB(0)-DATAB(n-1)を均等に配置して形成されている。そして、これ等配線片M1によりダミーデータ線DMY2が形成されている。本実施形態の構成は、制御回路２０（図１）が配置されていないこと、ダミーデータ線DMY2がデータ線DATAB(0)-DATAB(n-1)により形成されていることを除き、第１の実施形態と同一である。
【００２６】
この実施形態では、ダミーデータ線DMY2は、データ線DATAB(0)-DATAB(n-1)と同じ変化をする。このため、第１の実施形態と同様に、データ線DATAB（特に、データ線DATAB(0)、DATAB(n-1)）とダミーデータ線DMY2との間に形成される寄生容量への電荷の蓄積量は最小限になる。また、ダミーデータ線DMY2を制御する制御回路２０（図１）が不要になる。
【００２７】
さらに、配線片M1は、データ線DATAB(0)-DATAB(n-1)を均等に配置して形成されている。このため、ダミーデータ線DMY2の外側に別の配線が配置されている場合、全てのデータ線DATAB(0)-DATAB(n-1)は、この別の配線の影響を均等に受ける。したがって、読み出し動作時において、データ線DATAB(0)-DATAB(n-1)の立ち上がり時間がばらつくことはない。この結果、隣接する別の配線の影響を受けて、読み出し時間（アクセス時間）が遅くなることが防止される。
【００２８】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ダミーデータ線DMY2をデータ線DATAB(0)-DATAB(n-1)を引き出すことで形成した。このため、ダミーデータ線DMY2を制御する制御回路を不要にできる。この結果、チップサイズを低減できる。
図４は、本発明の半導体集積回路の第３の実施形態の要部を示している。この実施形態は、請求項６に対応している。従来技術および上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等要素については、詳細な説明を省略する。
【００２９】
この実施形態は、ダミーデータ線DMY2の外側に、接地線VSSがそれぞれ配置されている。それ以外の構成は、第２の実施形態と同一である。
この実施形態では、データ線DATAB(0)-DATAB(n-1)と、接地線VSSとの間に形成される寄生容量への電荷の蓄積量は、ほぼ均等になる。外側のデータ線DATAB(0)、DATAB(n-1)と内側のデータ線DATAB(1)-DATAB(n-2)とでカップリング特性が等しくなるため、データ線DATAB(0)-DATAB(n-1)の立ち上がり時間は等しくなる。また、ダミーデータ線DMY2の外側に別の配線が配置されている場合、データ線DATAB(0)-DATAB(n-1)がこの別の配線の影響を受けることを防止できる。
【００３０】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
なお、上述した第１の実施形態では、ダミーデータ線DMYの電圧の変化を、“０”読み出しされるデータ線DATABの電圧の変化と同じにした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、“１”読み出しされるデータ線DATABの電圧の変化と同じにしてもよい。あるいは、ダミーデータ線DMYの電圧の変化を、“０”読み出しおよび“１”読み出しされるデータ線DATABの電圧の変化の間にしてもよい。
【００３１】
上述した実施形態では、本発明をフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、EPROM（Electrically Programmable ROM）またはマスクROMを形成しても良い。さらに、本発明を、フラッシュメモリのメモリコアを搭載したシステムLSIに適用してもよい。
なお、上述した第３実施形態では、ダミーデータ線DMY2の外側に接地線VSSを配置した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、読み出し動作時に、０Vになるテスト用の信号等を配置してもよい。
【００３２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００３３】
【発明の効果】
請求項１の半導体集積回路では、読み出し動作時に、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量を最小限にできる。この結果、複数のデータ線の立ち上がり時間のばらつきを小さくでき、読み出し時間（アクセス時間）を高速にできる。
【００３４】
また、ダミーデータ線は、読み出し動作時に、容易にデータ線の電圧と同様の電圧変化をできる。
請求項３の半導体集積回路では、特別な制御回路を使用することなく、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量を最小限にでき、読み出し時間（アクセス時間）を高速にできる。
【００３５】
請求項４の半導体集積回路では、読み出し動作時に、複数のデータ線の立ち上がり時間が、ばらつくことを防止できる。この結果、隣接する別の配線の影響を受けて、読み出し時間（アクセス時間）が遅くなることを防止できる。
請求項５の半導体集積回路では、レイアウト設計において、同一の配線片を繰り返し配置すればよいため、容易にレイアウト設計できる。
請求項６の半導体集積回路では、ダミーデータ線の外側に別の配線が配置されている場合、データ線がこの別の配線の影響を受けることを防止できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態の要部を示すブロック図である。
【図２】読み出し動作時におけるデータ線の電圧の変化を示す波形図である。
【図３】本発明の半導体集積回路の第２の実施形態の要部を示すレイアウト図である。
【図４】本発明の半導体集積回路の第３の実施形態の要部を示すレイアウト図である。
【図５】従来のフラッシュメモリの概要を示すブロック図である。
【図６】図５の要部を示すブロック図である。
【図７】図６のセンスアンプを示す回路図である。
【図８】従来の読み出し動作時におけるデータ線の電圧の変化を示す波形図である。
【図９】データ線をシールドした例を示すレイアウト図である。
【図１０】図９の読み出し動作時におけるデータ線の電圧の変化を示す波形図である。
【符号の説明】
２ アドレスバッファ
４ Ｘデコーダ
６ メモリセルアレイ
８ Ｙデコーダ
１０ センスアンプ
１０ａ インバータ
１０ｂ nMOSトランジスタ
１０ｃ 負荷
１２ 出力バッファ
１４ 制御回路
１６ データ線スイッチ
１８ ブロックデコーダ
２０ 制御回路
BL ビット線
BLK0、BLK1、BLK2 ブロック
DATAB(0)-DATAB(n-1) データ線
DBUS データバス線
DMY、DMY2 ダミーデータ線
M1 配線片
M2 配線
MC メモリセル
OUT 出力ノード
VCC 電源線
VSS 接地線
WL ワード線
【発明の属する技術分野】
本発明は、メモリセルを有する半導体集積回路に関し、特に、メモリセルに記憶されたデータを高速に読み出す技術に関する。
【０００２】
【従来の技術】
メモリセルを有する半導体集積回路として、フラッシュメモリ、EPROM、DRAM、SRAM等が知られている。
図５は、フラッシュメモリにおける読み出し動作に関係する回路の概要を示している。
【０００３】
フラッシュメモリは、アドレスバッファ２、Ｘデコーダ４、メモリセルアレイ６、Ｙデコーダ８、センスアンプ１０、出力バッファ１２、および制御回路１４を有している。
アドレスバッファ２は、チップの外部からアドレス信号を受け、受けたアドレス信号をＸデコーダ４およびＹデコーダ８に出力している。Ｘデコーダ４およびＹデコーダ８は、アドレス信号に対応するワード線WLおよびビット線BLをそれぞれ選択する。また、Ｙデコーダ８は、ビット線BLをセンスアンプ１２に接続するスイッチ機能を有している。メモリセルアレイ６は、縦横に配置された複数のメモリセルMCを有している。センスアンプ１２は、ビット線BLおよびＹデコーダ８を介してメモリセルMCから伝達される読み出しデータを増幅し、出力バッファ１２に出力している。出力バッファ１２は、増幅された読み出しデータをチップの外部に出力する。制御回路１４は、チップの外部から制御信号を受け、受けた制御信号に応じてアドレスバッファ２、センスアンプ１０、出力バッファ１２を制御している。
【０００４】
なお、特に図示しないが、複数の入出力端子を有する多ビット製品では、入出力端子に対応する複数のＹデコーダ８、センスアンプ１０、出力バッファ１２を有している。この場合、所定のワード線WLにより複数のメモリセルMCが選択され、入出力端子にそれぞれ対応する複数のセンスアンプ１０が動作する。そして、読み出しデータ（複数ビット）が、出力バッファ１２から同時に出力される。
【０００５】
図６は、メモリセルアレイが複数のブロックBLK0、BLK1、BLK2...に分割されたフラッシュメモリの要部を示している。このフラッシュメモリは、ｎ個の入出力端子を有している。
各ブロックBLKは、入出力端子にそれぞれ対応する複数のＹデコーダ８を有している。同一のブロックBLK内のＹデコーダ８は、データ線スイッチ１６およびデータ線DATAB(0)-DATAB(n-1)を介してそれぞれセンスアンプ１０に接続されている。すなわち、データ線DATABにより、入出力端子ごとに形成されたセンスアンプ１０が、複数のブロックBLKで共有されている。データ線スイッチ１６は、ブロックデコーダ１８で制御されている。データ線DATAB(0)-DATAB(n-1)は互いに隣接して並行に配置されており、これ等データ線DATAB(0)-DATAB(n-1)によりデータバス線DBUSが構成されている。
【０００６】
このフラッシュメモリでは、所定のブロックBLKから出力される読み出しデータは、ブロックデコーダ１８により選択され、データバス線DBUSに伝達される。データバス線DBUSに伝達された読み出しデータは、センスアンプ１０で増幅される。
図７は、センスアンプ１０の一例を示している。
センスアンプ１０は、インバータ１０ａ、nMOSトランジスタ１０ｂ、および負荷１０ｃを有している。インバータ１０ａの入力およびnMOSトランジスタ１０ｂのソースは、データ線DATABに接続されている。インバータ１０ａの出力は、nMOSトランジスタ１０ｂのゲートに接続され、インバータ１０ａとnMOSトランジスタ１０ｂとにより帰還ループが形成されている。nMOSトランジスタ１０ｂのドレインおよび負荷１０ｃの一端は、出力ノードOUTに接続されている。負荷１０ｃの他端は、電源線VCCに接続されている。この種のセンスアンプ１０は、一般に“カスコード型”と称されている。
【０００７】
図８は、読み出し動作時におけるデータ線DATABの電圧の変化を示している。
まず、ビット線BLおよびデータ線DATABが、チャージアップされる。ビット線BLおよびデータ線DATABの電圧は、０Vから約１Vに上昇する。この後、メモリセルMCの記憶状態に応じて、ビット線BLおよびデータ線DATABに電流が流れ、データ線DATABの電圧が変化する。
【０００８】
メモリセルMCに“０”が記憶されている場合、ビット線BLおよびデータ線DATABに電流は流れない。図７に示したインバータ１０ａの出力電圧は低くなり、nMOSトランジスタ１０ｂのソース・ドレイン間抵抗は高くなる。この結果、負荷１０ｃからの電流の供給により、出力ノードOUTは高レベルになる。
メモリセルMCに“１”が記憶されている場合、ビット線BLおよびデータ線DATABに電流は流れる。データ線DATABの電圧は低下し、インバータ１０ａの出力電圧は高くなる。nMOSトランジスタ１０ｂのソース・ドレイン間抵抗は低くなる。この結果、負荷１０ｃから供給される電流は、nMOSトランジスタ１０ｂを介してデータ線DATABに供給され、インバータ１０ａを帰還制御する。そして、出力ノードOUTは、低レベルになる。
【０００９】
なお、“０”読み出しと、“１”読み出しとにおけるデータ線DATABの電圧差は小さく、数十mVである。
【００１０】
【発明が解決しようとする課題】
ところで、上述したセンスアンプ１０は、データ線DATABの微少な電圧の変化を検出しなくてはならない。センスアンプ１０の誤動作を防止するために、データ線DATABは、隣接する他の信号線からのカップリングの影響を受けないように配置する必要がある。特に、上述したように、センスアンプ１０が複数のブロックBLKで共有される場合、データ線DATABの配線長は長くなるため、この対策は重要になる。
【００１１】
具体的には、次の事項を考慮してレイアウト設計が行われている。
(1)読み出し動作中に変化する信号（クロック信号等）は、データ線DATABに隣接させない。
(2)データ線DATABと隣接する他の信号との配線間隔を広くする。
【００１２】
(3)データ線DATABをシールドする。
しかしながら、上記(2)では、レイアウト面積が増大するという問題があった。
図９は、上記(3)を考慮したレイアウトの例を示している。
この例では、接地線VSSが、データバス線DBUSの外側にそれぞれ配置されている。接地線VSS（０V）は、読み出し動作時にその電圧が変化しない。
【００１３】
図１０は、図９に示した回路の読み出し動作を示している。
データ線DATABと接地線VSSとの電位差は、データ線DATABの電圧の上昇とともに大きくなり、電位差に応じた電荷は、両線間に形成される寄生容量に蓄積される。電荷の蓄積量は、外側のデータ線DATABほど大きい。このため、接地線VSSに隣接する外側のデータ線DATAB(0)、DATAB(n-1)の立ち上がりが遅くなってしまう。
【００１４】
一方、内側のデータ線DATAB(1)-DATAB(n-2)では、隣接するデータ線DATABとの電位差は小さい。このため、これ等データ線DATAB(1)-DATAB(n-2)の間に形成される寄生容量への電荷の移動は少ない。この結果、内側のデータ線DATAB(1)-DATAB(n-2)の立ち上がりは、高速かつ同一のタイミングになる。
読み出し時間（アクセス時間）は、複数ビットの読み出しデータのうち、最も確定するのが遅いデータに合わせなくてはならない。このため、接地線VSSによるデータ線DATABシールドは、高速動作の妨げとなっていた。
【００１５】
本発明の目的は、メモリセルに記憶されたデータを高速に読み出すことができる半導体集積回路を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１の半導体集積回路は、複数のデータ線と、センスアンプと、ダミーデータ線とを備えている。データ線は互いに隣接して配線され、メモリセルから読み出されるデータを伝達する。センスアンプは、データを受け、増幅した信号を出力する。ダミーデータ線は、データ線からなるデータバス線の外側に沿って配線されている。ダミーデータ線は、メモリセルに記憶されたデータの読み出し動作時に、データ線の電圧と同様の電圧変化をする。このため、読み出し動作時に、データ線とダミーデータ線との電位差は小さくなる。すなわち、読み出し動作時に、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量は、最小限になる。この結果、外側のデータ線と内側のデータ線とでカップリング特性がほぼ等しくなり、データ線に読み出されるデータの立ち上がり時間は、ほぼ等しくなる。複数のデータ線の立ち上がり時間のばらつきが小さくなるため、読み出し時間（アクセス時間）が高速になる。
【００１７】
例えば、半導体集積回路は、読み出し動作時のセンスアンプの動作と同様に動作する制御回路を備えている。ダミーデータ線は、制御回路に接続されている。このため、ダミーデータ線は、読み出し動作時に、容易にデータ線の電圧と同様の電圧変化をする。
請求項３の半導体集積回路では、ダミーデータ線は、データバス線の外側に沿って配置された複数の配線片で形成されている。配線片は、複数のデータ線のそれぞれに接続されている。ダミーデータ線は、複数のデータ線にそれぞれ接続された配線片から形成されているため、データ線の電圧と同じ電圧変化をする。このため、特別な制御回路を使用することなく、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量は最小限になり、読み出し時間（アクセス時間）が高速になる。
【００１８】
請求項４の半導体集積回路では、各データ線に接続された配線片の配線長の和は、互いに等しくされている。このため、例えば、ダミーデータ線の外側に別の配線が配置されている場合、全てのデータ線は、この別の配線の影響を均等に受ける。したがって、読み出し動作時に、複数のデータ線の立ち上がり時間が、ばらつくことが防止される。この結果、隣接する別の配線の影響を受けて、読み出し時間（アクセス時間）が遅くなることが防止される。
【００１９】
請求項５の半導体集積回路では、配線片は、同じ長さかつ等間隔で配置されている。このため、各データ線に接続された配線片の配線長の和は、容易に等しくできる。レイアウト設計において、同一の配線片を繰り返し配置すればよいため、レイアウト設計が容易になる。
請求項６の半導体集積回路では、ダミーデータ線の外側に、接地線または読み出し動作時に接地電位になる配線が配置されている。このため、例えば、ダミーデータ線の外側に別の配線が配置されている場合、データ線がこの別の配線の影響を受けることが防止される。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態の要部を示している。この実施形態は、請求項１および請求項２に対応している。従来技術で説明した要素と同一の要素については、同一の符号を付し、これ等要素については、詳細な説明を省略する。
【００２１】
この半導体集積回路は、シリコン基板上にCMOSプロセス技術を使用してフラッシュメモリとして形成されている。図１に示した以外の構成は、図５と同一である。
この実施形態では、データバス線DBUSの外側に、データ線DATABに平行にダミーデータ線DMYがそれぞれ配置されている。ダミーデータ線DMYは、制御回路２０に接続されている。それ以外の構成は、上述した図６と同一である。
【００２２】
制御回路２０は、読み出し動作時に、ダミーデータ線DMYの電圧をデータ線DATABの電圧と同様に変化させるための回路である。制御回路２０は、センスアンプ１０の出力ノードOUTにダミーの負荷を接続して形成されている。すなわち、制御回路２０は、読み出し動作時に、センスアンプ１０とほぼ同じ動作をする。
図２は、読み出し動作時におけるデータ線DATABの電圧の変化を示している。
【００２３】
この実施形態では、ダミーデータ線DMYの電圧は、制御回路２０により制御され、例えば、“０”読み出しされるデータ線DATABの電圧と同じ変化をする。このため、データ線DATABとダミーデータ線DMYとの電位差は、“０”読み出しと、“１”読み出しとにおけるデータ線DATABの電圧差である数十mV以下になる。すなわち、データ線DATAB（特に、データ線DATAB(0)、DATAB(n-1)）とダミーデータ線DMYとの間に形成される寄生容量への電荷の蓄積量は、最小限になる。この結果、外側のデータ線DATAB(0)、DATAB(n-1)と内側のデータ線DATAB(1)-DATAB(n-2)とでカップリング特性がほぼ等しくなり、データ線DATAB(0)-DATAB(n-1)に読み出されるデータの立ち上がり時間は、ほぼ等しくなる。データ線DATAB(0)-DATAB(n-1)の立ち上がり時間のばらつきが小さくなるため、読み出し時間（アクセス時間）が高速になる。
【００２４】
以上、本発明の半導体集積回路では、データバス線DBUSの外側に、データ線DATABの電圧と同じ変化をするダミーデータ線DMYを配置した。このため、データ線DATAB(0)-DATAB(n-1)の立ち上がり時間を等しくでき、読み出し時間（アクセス時間）を高速にできる。
特に、センスアンプを複数のブロックで共有し、データ線DATABの配線長が長くなるときに有効である。
【００２５】
図３は、本発明の半導体集積回路の第２の実施形態の要部を示している。この実施形態は、請求項３ないし請求項５に対応している。従来技術および第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等要素については、詳細な説明を省略する。
この実施形態は、データバス線DBUSの外側に、複数配線片M1が、データ線DATABに平行に等間隔Ｓで配置されている。配線片M1は、データ線DATABと同じ配線層を使用して形成されている。配線片M1は、データ線DATABに直交して配置された配線M2を介してデータ線DATABに接続されている。配線M2は、データ線DATABより上側の配線層を使用して形成されている。すなわち、配線片M1は、データ線DATAB(0)-DATAB(n-1)を均等に配置して形成されている。そして、これ等配線片M1によりダミーデータ線DMY2が形成されている。本実施形態の構成は、制御回路２０（図１）が配置されていないこと、ダミーデータ線DMY2がデータ線DATAB(0)-DATAB(n-1)により形成されていることを除き、第１の実施形態と同一である。
【００２６】
この実施形態では、ダミーデータ線DMY2は、データ線DATAB(0)-DATAB(n-1)と同じ変化をする。このため、第１の実施形態と同様に、データ線DATAB（特に、データ線DATAB(0)、DATAB(n-1)）とダミーデータ線DMY2との間に形成される寄生容量への電荷の蓄積量は最小限になる。また、ダミーデータ線DMY2を制御する制御回路２０（図１）が不要になる。
【００２７】
さらに、配線片M1は、データ線DATAB(0)-DATAB(n-1)を均等に配置して形成されている。このため、ダミーデータ線DMY2の外側に別の配線が配置されている場合、全てのデータ線DATAB(0)-DATAB(n-1)は、この別の配線の影響を均等に受ける。したがって、読み出し動作時において、データ線DATAB(0)-DATAB(n-1)の立ち上がり時間がばらつくことはない。この結果、隣接する別の配線の影響を受けて、読み出し時間（アクセス時間）が遅くなることが防止される。
【００２８】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ダミーデータ線DMY2をデータ線DATAB(0)-DATAB(n-1)を引き出すことで形成した。このため、ダミーデータ線DMY2を制御する制御回路を不要にできる。この結果、チップサイズを低減できる。
図４は、本発明の半導体集積回路の第３の実施形態の要部を示している。この実施形態は、請求項６に対応している。従来技術および上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等要素については、詳細な説明を省略する。
【００２９】
この実施形態は、ダミーデータ線DMY2の外側に、接地線VSSがそれぞれ配置されている。それ以外の構成は、第２の実施形態と同一である。
この実施形態では、データ線DATAB(0)-DATAB(n-1)と、接地線VSSとの間に形成される寄生容量への電荷の蓄積量は、ほぼ均等になる。外側のデータ線DATAB(0)、DATAB(n-1)と内側のデータ線DATAB(1)-DATAB(n-2)とでカップリング特性が等しくなるため、データ線DATAB(0)-DATAB(n-1)の立ち上がり時間は等しくなる。また、ダミーデータ線DMY2の外側に別の配線が配置されている場合、データ線DATAB(0)-DATAB(n-1)がこの別の配線の影響を受けることを防止できる。
【００３０】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
なお、上述した第１の実施形態では、ダミーデータ線DMYの電圧の変化を、“０”読み出しされるデータ線DATABの電圧の変化と同じにした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、“１”読み出しされるデータ線DATABの電圧の変化と同じにしてもよい。あるいは、ダミーデータ線DMYの電圧の変化を、“０”読み出しおよび“１”読み出しされるデータ線DATABの電圧の変化の間にしてもよい。
【００３１】
上述した実施形態では、本発明をフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、EPROM（Electrically Programmable ROM）またはマスクROMを形成しても良い。さらに、本発明を、フラッシュメモリのメモリコアを搭載したシステムLSIに適用してもよい。
なお、上述した第３実施形態では、ダミーデータ線DMY2の外側に接地線VSSを配置した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、読み出し動作時に、０Vになるテスト用の信号等を配置してもよい。
【００３２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００３３】
【発明の効果】
請求項１の半導体集積回路では、読み出し動作時に、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量を最小限にできる。この結果、複数のデータ線の立ち上がり時間のばらつきを小さくでき、読み出し時間（アクセス時間）を高速にできる。
【００３４】
また、ダミーデータ線は、読み出し動作時に、容易にデータ線の電圧と同様の電圧変化をできる。
請求項３の半導体集積回路では、特別な制御回路を使用することなく、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量を最小限にでき、読み出し時間（アクセス時間）を高速にできる。
【００３５】
請求項４の半導体集積回路では、読み出し動作時に、複数のデータ線の立ち上がり時間が、ばらつくことを防止できる。この結果、隣接する別の配線の影響を受けて、読み出し時間（アクセス時間）が遅くなることを防止できる。
請求項５の半導体集積回路では、レイアウト設計において、同一の配線片を繰り返し配置すればよいため、容易にレイアウト設計できる。
請求項６の半導体集積回路では、ダミーデータ線の外側に別の配線が配置されている場合、データ線がこの別の配線の影響を受けることを防止できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態の要部を示すブロック図である。
【図２】読み出し動作時におけるデータ線の電圧の変化を示す波形図である。
【図３】本発明の半導体集積回路の第２の実施形態の要部を示すレイアウト図である。
【図４】本発明の半導体集積回路の第３の実施形態の要部を示すレイアウト図である。
【図５】従来のフラッシュメモリの概要を示すブロック図である。
【図６】図５の要部を示すブロック図である。
【図７】図６のセンスアンプを示す回路図である。
【図８】従来の読み出し動作時におけるデータ線の電圧の変化を示す波形図である。
【図９】データ線をシールドした例を示すレイアウト図である。
【図１０】図９の読み出し動作時におけるデータ線の電圧の変化を示す波形図である。
【符号の説明】
２ アドレスバッファ
４ Ｘデコーダ
６ メモリセルアレイ
８ Ｙデコーダ
１０ センスアンプ
１０ａ インバータ
１０ｂ nMOSトランジスタ
１０ｃ 負荷
１２ 出力バッファ
１４ 制御回路
１６ データ線スイッチ
１８ ブロックデコーダ
２０ 制御回路
BL ビット線
BLK0、BLK1、BLK2 ブロック
DATAB(0)-DATAB(n-1) データ線
DBUS データバス線
DMY、DMY2 ダミーデータ線
M1 配線片
M2 配線
MC メモリセル
OUT 出力ノード
VCC 電源線
VSS 接地線
WL ワード線
Claims (6)
- 互いに隣接して配線され、メモリセルから読み出されるデータを伝達する複数のデータ線と、
前記データを受け、増幅した信号を出力するセンスアンプと、
前記データ線からなるデータバス線の外側に沿って配線されたダミーデータ線と、
前記ダミーデータ線に接続され、読み出し動作時に、前記メモリセルに記憶された論理に応じて変化する前記データ線のいずれかの電圧変化と同じ電圧変化を前記ダミーデータ線にさせる制御回路とを備えたことを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記センスアンプは、読み出し動作前に前記データ線をチャージするための負荷を有し、
前記制御回路は、読み出し動作前に前記ダミーデータ線をチャージするための負荷を有することを特徴とする半導体集積回路。 - 互いに隣接して配線され、メモリセルから読み出されるデータを伝達する複数のデータ線と、
前記データバス線の外側に沿って配置された複数の配線片で形成されたダミーデータ線とを備え、
前記配線片は、前記複数のデータ線のそれぞれに接続されていることを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記各データ線に接続された前記配線片の配線長の和は、互いに等しいことを特徴とする半導体集積回路。 - 請求項４記載の半導体集積回路において、
前記配線片は、同じ長さかつ等間隔で配置されていることを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記ダミーデータ線の外側に、接地線または前記読み出し動作時に接地電圧になる配線が配置されていることを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064580A JP3924107B2 (ja) | 2000-03-09 | 2000-03-09 | 半導体集積回路 |
| US09/725,278 US6407957B2 (en) | 2000-03-09 | 2000-11-29 | Semiconductor memory |
| KR1020000071794A KR100597565B1 (ko) | 2000-03-09 | 2000-11-30 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064580A JP3924107B2 (ja) | 2000-03-09 | 2000-03-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001256789A JP2001256789A (ja) | 2001-09-21 |
| JP3924107B2 true JP3924107B2 (ja) | 2007-06-06 |
Family
ID=18584261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000064580A Expired - Fee Related JP3924107B2 (ja) | 2000-03-09 | 2000-03-09 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6407957B2 (ja) |
| JP (1) | JP3924107B2 (ja) |
| KR (1) | KR100597565B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448709B1 (ko) * | 2001-11-29 | 2004-09-13 | 삼성전자주식회사 | 데이터 버스 시스템 및 그 제어방법 |
| US6542407B1 (en) * | 2002-01-18 | 2003-04-01 | Sandisk Corporation | Techniques of recovering data from memory cells affected by field coupling with adjacent memory cells |
| AU2003216160A1 (en) * | 2002-02-06 | 2003-09-02 | Sun Microsystems, Inc. | Signal wire shielding technique |
| US7155695B2 (en) * | 2002-02-06 | 2006-12-26 | Sun Microsystems, Inc. | Signal shielding technique using active shields for non-interacting driver design |
| US6828852B2 (en) * | 2002-08-13 | 2004-12-07 | Sun Microsystems, Inc. | Active pulsed scheme for driving long interconnects |
| KR100958619B1 (ko) | 2002-12-31 | 2010-05-20 | 동부일렉트로닉스 주식회사 | 엔드 타입 플래시 메모리셀 제조방법 |
| JP4060330B2 (ja) | 2003-06-06 | 2008-03-12 | スパンション エルエルシー | 半導体記憶装置、および半導体記憶装置のビット線選択方法 |
| JP4012144B2 (ja) | 2003-12-25 | 2007-11-21 | 株式会社東芝 | 半導体記憶装置 |
| KR100729365B1 (ko) | 2006-05-19 | 2007-06-15 | 삼성전자주식회사 | 더미 스트링으로 인한 읽기 페일을 방지할 수 있는 플래시메모리 장치 |
| JP6467159B2 (ja) * | 2014-07-25 | 2019-02-06 | ローム株式会社 | パラレルインタフェースおよび集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723695B2 (ja) * | 1991-07-02 | 1998-03-09 | シャープ株式会社 | 半導体記憶装置 |
| DE69228919T2 (de) * | 1991-12-17 | 1999-08-26 | Stmicroelectronics | Tristate-Treiberschaltung für interne Datenbusleitungen |
| US5383155A (en) * | 1993-11-08 | 1995-01-17 | International Business Machines Corporation | Data output latch control circuit and process for semiconductor memory system |
| US6034908A (en) * | 1997-02-11 | 2000-03-07 | Artisan Components, Inc. | Sense amplifying methods and sense amplification integrated devices |
-
2000
- 2000-03-09 JP JP2000064580A patent/JP3924107B2/ja not_active Expired - Fee Related
- 2000-11-29 US US09/725,278 patent/US6407957B2/en not_active Expired - Lifetime
- 2000-11-30 KR KR1020000071794A patent/KR100597565B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001256789A (ja) | 2001-09-21 |
| KR100597565B1 (ko) | 2006-07-10 |
| US20010021118A1 (en) | 2001-09-13 |
| US6407957B2 (en) | 2002-06-18 |
| KR20010088298A (ko) | 2001-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7738306B2 (en) | Method to improve the write speed for memory products | |
| US6104655A (en) | Semiconductor storage device | |
| US7663942B2 (en) | Semiconductor memory device having local and global bit lines | |
| JP4909619B2 (ja) | 半導体記憶装置 | |
| KR100452322B1 (ko) | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 | |
| CN100375193C (zh) | 半导体存储器 | |
| US7613057B2 (en) | Circuit and method for a sense amplifier | |
| US20080106945A1 (en) | Self-reference sense amplifier circuit and sensing method | |
| US6519198B2 (en) | Semiconductor memory device | |
| JP3924107B2 (ja) | 半導体集積回路 | |
| KR100426912B1 (ko) | 반도체 메모리 장치 | |
| US6552951B1 (en) | Dual-port memory location | |
| JP2000090682A (ja) | 半導体記憶装置 | |
| JP5116588B2 (ja) | ダイナミック型半導体記憶装置 | |
| KR100769492B1 (ko) | 반도체 집적 회로 | |
| US6314038B1 (en) | Semiconductor memory device for reducing parasitic resistance of the I/O lines | |
| JP2001143470A (ja) | 半導体記憶装置 | |
| US7433239B2 (en) | Memory with reduced bitline leakage current and method for the same | |
| JP2002367386A (ja) | 半導体メモリ装置 | |
| US20060092720A1 (en) | Semiconductor memory | |
| KR100298451B1 (ko) | 2포트 에스램회로 | |
| KR100442849B1 (ko) | 동기식 반도체 메모리장치 | |
| JP2011119012A (ja) | 半導体記憶装置 | |
| KR19990086386A (ko) | 계층적 비트라인 구조를 갖는 반도체 메모리장치 | |
| KR19990004937A (ko) | 반도체 메모리 소자의 지연 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061208 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070223 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130302 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140302 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |