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JPH0422318B2 - - Google Patents

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Publication number
JPH0422318B2
JPH0422318B2 JP61315317A JP31531786A JPH0422318B2 JP H0422318 B2 JPH0422318 B2 JP H0422318B2 JP 61315317 A JP61315317 A JP 61315317A JP 31531786 A JP31531786 A JP 31531786A JP H0422318 B2 JPH0422318 B2 JP H0422318B2
Authority
JP
Japan
Prior art keywords
bit line
memory
memory cell
precharge
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61315317A
Other languages
English (en)
Other versions
JPS63166090A (ja
Inventor
Masaki Matsui
Tetsuya Iizuka
Junichi Tsujimoto
Takayuki Ootani
Mitsuo Isobe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP61315317A priority Critical patent/JPS63166090A/ja
Priority to US07/136,769 priority patent/US4813022A/en
Publication of JPS63166090A publication Critical patent/JPS63166090A/ja
Publication of JPH0422318B2 publication Critical patent/JPH0422318B2/ja
Granted legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリ、特にMOS型FET（絶
縁ゲート型電界効果トランジスタ）を用いたスタ
テイツク型メモリのビツト線回路部に関する。
（従来の技術） この種の従来のスタテイツク型メモリにおける
メモリセルアレイの各カラムに対応するビツト線
回路部の一例を第５図に示している。即ち、BL，
BLは一対のビツト線、MC…はスタテイツク型
メモリセル、WLはワード線、５１はビツト線プ
リチヤージ・イコライズ回路、５２はビツト線プ
ルアツプ回路、Q6およびQ7はカラム選択用トラ
ンジスタ、５３はセンスアンプ・書き込み制御回
路である。上記メモリセルMCは、駆動用のＮチ
ヤネルトランジスタQ8，Q9および高抵抗負荷R1，
R2により構成されたフリツプフロツプと、ワー
ド線選択制御信号により選択制御される伝送ゲー
ト用のＮチヤネルトランジスタQ10，Q11とから
なり、この伝送ゲート用トランジスタQ10，Q11
の各一端は上記フリツプフロツプの一対の入出力
ノードに接続され、各他端が前記ビツト線BL，
BLに接続されている。
上記ビツト線回路部の読み出し時の動作を第６
図に示すタイミングチヤートを参照して説明す
る。アドレス入力等の外部入力信号の変化によ
り、ワード線選択動作開始までの間に生成される
ビツト線プリチヤージ・イコライズ信号φBPLによ
りビツト線プリチヤージ・イコライズ回路５１の
ＮチヤネルトランジスタQ5，Q4，Q5がオン状態
になると、ビツト線対BL，の電位はイコライ
ズ用トランジスタQ5によりイコライズされなが
ら、プリチヤージ負荷用トランジスタQ5，Q4に
より電圧レベル（VDD−VTN）まで引き上げられ
る。ここで、VDDはVDD電源電位であり、VTNはＮ
チヤネルトランジスタの閾値電圧である。次に、
ワード線選択が行われ、選択されたワード線WL
に接続されているメモリセルMCにおけるオン状
態（低電位側）の駆動用トランジスタQ11によ
り、低電位側のビツト線（ここでは）の電位
をビツト線プルアツプ回路５２の常時オン型トラ
ンジスタQ2の駆動電流とセルの低電位側の引き
込み電流との引きあいで決定されるVDD電源電位
とVSS接地電位との中間電位まで下げる。一方、
高電位側のビツト線（ここではBL）の電位はセ
ルの高電位側は電流の引き込みを行なわないので
殆んど前記プリチヤージ電位VDD−VTNのままで
あり、電位変化は僅かであるので、ビツト線対
BL，間に電位差ΔVが生じ、メモリ内容の読
み出しが可能になる。常時オン型トランジスタ
Q2はビツト線電位ΔVが大きくなりすぎ、ビツト
線の動作が遅くなることを防ぐために設けられて
いる。
ところで、上記した従来のスタテイツク型メモ
リでは、ビツト線プルアツプ用トランジスタQ1，
Q2とビツト線プリチヤージ用トランジスタQ3，
Q4とが同じ閾値電圧VTNであるので、上述したよ
うな読み出し時に低電位側のビツト線（ここでは
BL）に接続されている常時オン型のビツト線プ
ルアツプ用トランジスタQ2がオンになり、図中
点線で示すようにVDD電源ノード→ビツト線プル
アツプ用トランジスタQ2→選択されたメモリセ
ルMCの伝送ゲート用トランジスタQ11および駆
動用トランジスタQ9→VSS接地ノードの経路で直
流的な貫通電流が流れる。これにより、上記メモ
リセルMCの低電位側の引き込み電流の一部が上
記貫通電流により相殺され、その分だけビツト線
容量の電荷を放電して前記ビツト線電位差ΔVを
生成するために用いられるメモリセル引き込み電
流分が減少し、上記ビツト線電位差ΔVの開く速
度が遅くなつてしまう。従つて、センスアンプの
センス動作が遅くなり、その結果、メモリの読み
出し速度が遅くなるという問題点があつた。
（発明が解決しようとする問題点） 本発明は、上記したように読み出し時にビツト
線を流れる貫通電流が生じるという問題点を解決
すべくなされたもので、上記貫通電流が生じなく
なり、ビツト線電位差の開く速度を速くし、読み
出し動作を高速化し得るスタテイツク型メモリを
提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明のスタテイツク型メモリは、メモリセル
アレイの各カラム毎のビツト線対とVDD電源ノー
ドとの間または複数カラムに共通に接続されたデ
ータ線対とVDD電源ノードとの間の少なくとも一
方に接続されるビツト線プリチヤージ・イコライ
ズ回路におけるビツト線プリチヤージ用のＮチヤ
ネルトランジスタの閾値電圧を、上記各カラム毎
のビツト線対とVDD電源ノードとの間に接続され
たビツト線プルアツプ用の常時オン型のＮチヤネ
ルトランジスタの閾値電圧よりも小さく設定した
ことを特徴とする。
（作用） 読み出し時におけるビツト線プリチヤージ・イ
コライズ動作からビツト線対の低電位側ビツト線
の電位がある値以下になるまでの間はビツト線プ
ルアツプ用トランジスタがオフになり、ビツト線
に貫通電流経路が生じない。
従つて、ビツト線対間の電位差はメモリセルに
よるビツト線容量の放電だけで決まり、メモリ読
み出し動作が高速になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図はスタテイツク型メモリにお
けるメモリセルアレイのうち、代表的に１カラム
分のビツト線、メモリセルおよびメモリセル周辺
回路を示している。即ち、ビツト線BL，に
は、複数個のスタテイツク型メモリセルMC…
と、ビツト線プリチヤージ・イコライズ回路１
と、ビツト線プルアツプ回路２と、カラム選択用
トランジスタ対Q6，Q7と、センスアンプ・書き
込み制御回路３とが接続されており、上記メモリ
セルMC…にはそれぞれワード線WL…が接続さ
れている。上記メモリセルMC…は、駆動用のＮ
チヤネルトランジスタQ8，Q9および高抵抗負荷
R1，R2により構成されたフリツプフロツプと、
ワード線選択制御信号により選択制御される伝送
ゲート用のＮチヤネルトランジスタQ10，Q11と
からなり、この伝送ゲート用トランジスタQ10，
Q11の各一端はフリツプフロツプの一対の入出力
ノードに接続され、各他端が前記ビツト線BL，
BLに接続されている。前記ビツト線プリチヤー
ジ・イコライズ回路１は、VDD電源ノードとビツ
ト線BL，との間にそれぞれ直列接続されたビ
ツト線プリチヤージ負荷用のＮチヤネルトランジ
スタQ3，Q4と、ビツト線BL，間に接続され
たビツト線イコライズ用のＮチヤネルトランジス
タQ5とからなり、これらの各トランジスタQ3，
Q4，Q5はゲートにビツト線プリチヤージ・イコ
ライズ信号φBPLが与えられることによつて選択制
御される。前記ビツト線プルアツプ回路２は、読
み出し時の低電位側ビツト線の電位を制御するた
めに設けられており、VDD電源ノードと前記ビツ
ト線BL，との間にそれぞれ接続され、ドレイ
ンゲートと相互が接続された常時オン型のビツト
線プルアツプ負荷用トランジスタQ1，Q2からな
る。前記カラム選択用トランジスタ対Q6，Q7は、
それぞれＮチヤネルトランジスタであつてゲート
にカラム選択信号のCDが与えられることによつ
て選択制御されるものであり、このカラム選択用
トランジスタ対Q6，Q7を介してセンスアンプ・
書き込み制御回路３がビツト線対BL，に接続
されている。
そして、本実施例においては、メモリセルMC
の駆動用トランジスタQ8，Q9と伝送ゲート用ト
ランジスタQ10，Q11およびビツト線プルアツプ
回路２のプルアツプ用トランジスタQ1，Q2の閾
値電圧VTN1に比べて、ビツト線プリチヤージ・
イコライズ回路１のトランジスタQ3，Q4，Q5お
よびカラム選択用トランジスタQ6，Q7の閾値電
圧VTN2が小さく設定されている。
次に、上記メモリにおける読み出しモードのビ
ツト線駆動動作について第２図を参照して説明す
る。各カラムでは、アドレスサイクル内でワード
線の選択が始まる前にビツト線プリチヤージ・イ
コライズ信号φBPLによつてビツト線プリチヤー
ジ・イコライズ回路１が動作し、ビツト線BL，
BLのプリチヤージ・イコライズが行われ、ビツ
ト線BL，の電位は等しくVDD−VTN2に充電さ
れる。次に、上記φBPL信号が非アクテイブ状態に
なつてプリチヤージが終了し、ワード線選択およ
びカラム選択が行われ、選択されたワード線WL
により選択されたメモリセルMCの伝送ゲート用
トランジスタQ10，Q11がオンし、各カラムのビ
ツト線上にデータが出力されると、上記選択され
たメモリセルMCの駆動用トランジスタQ8，Q9の
うちオンしている方のトランジスタ（本例では
Q9）に接続されている低電位側のビツト線（本
例では）の電位が下がり始め、高電位側のビ
ツト線の電位は殆んど変らない。このとき、ビツ
ト線プリチヤージ用トランジスタQ3，Q4は前記
φBPL信号が非アクテイブ状態に戻ると同時にオフ
しており、またビツト線プルアツプ用トランジス
タQ1，Q2はビツト線電位がVDD−VTN1以下になる
まではオンしない。従つて、低電位側のビツト線
電位がプリチヤージ電位VDD−VTN2から上記VDD
−VTN1に下るまでの領域では、低電位側ビツト
線に充電されていた電荷が選択メモリセルMCに
より放電されるのみであるので、ビツト線の貫通
電流経路が発生せず、ビツト線対BL，間の電
位差ΔVが高速に開き、メモリの読み出し動作が
高速に行われる。そして、低電位側のビツト線電
位がVDD−VTN1より低くなると、この低電位側ビ
ツト線に接続されているプルアツプ用トランジス
タQ2がオンし、低電位側ビツト線電位は上記プ
ルアツプ用トランジスタQ2および選択メモリセ
ルMCの駆動力によつて決まる中間電位に定ま
る。
上述したように本実施例によれば、読み出し時
に低電位側ビツト線に貫通電流が生じなくなるの
で、ビツト線電位差の開く速度が速くなり、メモ
リ読み出し速度が高速になる。また、ビツト線の
プリチヤージ電位が従来例に比べてVTN2−VTN1
だけ高くなるので、高抵抗負荷型メモリセルを用
いる場合に電源動作マージンが更に大きくなる。
また、ビツト線プリチヤージ用としてＰチヤネル
トランジスタを用いる場合に比べて、ビツト線電
位がVDD電源電位よりVTN2だけ低いのでメモリセ
ルMCの伝送ゲート用トランジスタQ10，Q11のソ
ース、ドレイン間にかかる電圧が低くなり、上記
トランジスタQ10，Q11が劣化し難くなり、メモ
リセルの信頼性が向上する。
なお、ビツト線プリチヤージ・イコライズ信号
φBPLは、メモリの読み出し動作開始後にアクテイ
ブ状態になつたのち非アクテイブ状態に戻るタイ
ミングは、ワード線選択と必らずしも同時でなく
てもよく、前後に若干ずれてもよく、ほぼ同時で
あればよい。
また、メモリセルMCとしては、高抵抗負荷
R1，R2の代りにＰチヤネルトランジスタを用い
た完全CMOS型メモリセルを用いてもよい。
第３図は他の実施例を示しており、ビツト線プ
リチヤージ・イコライズ回路１およびセンスアン
プ・書き込み制御回路３を複数カラムで共用する
ようにしたものである。即ち、第１図に示した実
施例に比べて、各カラム毎のビツト線対にはビツ
ト線プリチヤージ・イコライズ回路を接続しない
で、このような複数カラムに共通接続されたデー
タ線DL，とVDD電源ノードとの間にビツト線
（データ線）プリチヤージ・イコライズ回路１を
接続し、このデータ線対DL，に前記センスア
ンプ・書き込み制御回路３を共通に接続した点が
異なり、その他の部分は第１図中と同じであるの
で同じ符号を付している。
上記第３図のメモリにおける読み出しモードの
ビツト線駆動動作について第４図を参照して説明
する。各カラムでは、アドレスサイクル内で、先
ずビツト線プリチヤージ・イコライズ信号φBPLに
よつてビツト線イコライズ・プリチヤージ回路１
が動作する。この間に、カラム選択信号によつて
選択された１つのカラムのカラム選択用トランジ
スタQ6，Q7がオンし、ビツト線対BL，のプ
リチヤージ・イコライズが行われ、各ビツト線は
VDD−VTN2の電位にプリチヤージされる。次に、
上記φBPL信号が非アクテイブ状態になつてプリチ
ヤージが終了し、ワード線選択が行われ、選択さ
れたフード線WLにより選択されたメモリセル
MCのデータがビツト線BL，に現われ、低電
位側のビツト線電位が上記VDD−VTN2からVDD−
VTN1まで低下する間はビツト線の貫通電流経路
が存在しないので、ビツト線電位差ΔVが高速に
開くようになる。
上記したような第３図のメモリによれば、各カ
ラムに１個づつプリチヤージ・イコライズ回路を
設ける必要がなくなり、複数カラムに１個のプリ
チヤージ・イコライズ回路１を設ければよいの
で、プリチヤージ・イコライズ回路の総数が減少
し、各カラムのビツト線電位制御系が単純にな
る。
なお、第１図と第３図との組合せによる実施も
可能である。即ち、第３図の実施例の各カラムに
おけるビツト線対とVDD電源ノードとの間にビツ
ト線プリチヤージ・イコライズ回路を付加するよ
うにしてもよい。このようにすれば、カラム選択
信号の立上りのタイミングを第１図の実施例にお
けると同様にワード線選択制御信号の立上りのタ
イミングと同じくし、各ビツト線対を各対応する
ビツト線プリチヤージ・イコライズ回路によりプ
リチヤージ・イコライズさせ、センスアンプ・書
き込み制御回路３に接続されているデータ線対
DL・を複数カラムに共通のビツト線（データ
線）プリチヤージ・イコライズ回路１によりプリ
チヤージ・イコライズさせることができる。これ
により、カラム選択信号とビツト線プリチヤー
ジ・イコライズ信号φBPLとのタイミングの調整が
簡単になり、ビツト線対とデータ線対とのプリチ
ヤージ電位が等しく設定できるという利点があ
る。
［発明の効果］ 上述したように本発明のスタテイツク型メモリ
によれば、ビツト線プリチヤージ・イコライズ用
トランジスタの閾値電圧を常時オン型のビツト線
プルアツプ用トランジスタの閾値電圧よりも小さ
く設定することによつて、読み出し時におけるビ
ツト線貫通電流が生じなくなるので、ビツト線電
位差の開く速度を速くし、読み出し動作の高速化
を実現できる。
【図面の簡単な説明】
第１図は本発明のスタテイツク型メモリの一実
施例における１カラム分を示す回路図、第２図は
第１図のメモリにおける読み出しモードでの各部
動作を示す信号波形図、第３図は同じく本発明の
他の実施例における要部を示す回路図、第４図は
第３図のメモリにおける読み出しモードでの各部
動作を示す信号波形図、第５図は従来のスタテイ
ツク型メモリにおける１カラム分を示す回路図、
第６図は第５図のメモリにおける読み出しモード
での各部動作を示す信号波形図である。 MC…メモリセル、BL，…ビツト線、WL
…ワード線、DL，…データ線、Q1，Q2…ビ
ツト線プルアツプ用トランジスタ、Q3，Q4…ビ
ツト線プリチヤージ用トランジスタ、Q5…ビツ
ト線イコライズ用トランジスタ、１…ビツト線プ
リチヤージ・イコライズ回路。

Claims (1)

  1. 【特許請求の範囲】 １ MOS型のＮチヤネルトランジスタを用いた
    フリツプフロツプおよび伝送ゲート用トランジス
    タ対からなるスタテイツク型メモリセルのアレイ
    を有するメモリセルアレイと、メモリセルアレイ
    の各カラム毎のビツト線対をプリチヤージ・イコ
    ライズするためのビツト線プリチヤージ・イコラ
    イズ回路と、上記各カラムのビツト線対とVDD電
    源ノードとの間に接続されたビツト線プルアツプ
    用の常時オン型のＮチヤネルトランジスタとを具
    備するスタテイツク型メモリにおいて、上記ビツ
    ト線プルアツプ用トランジスタの閾値電圧よりも
    前記ビツト線プリチヤージ・イコライズ回路のビ
    ツト線プリチヤージ用のＮチヤネルトランジスタ
    の閾値電圧を小さく設定してなることを特徴とす
    るスタテイツク型メモリ。 ２ 前記ビツト線プリチヤージ・イコライズ回路
    は、メモリセルアレイの各カラム毎にビツト線対
    とVDD電源ノードとの間に接続されていることを
    特徴とする前記特許請求の範囲第１項記載のスタ
    テイツク型メモリ。 ３ 前記ビツト線プリチヤージ・イコライズ回路
    は、メモリセルアレイの複数カラムにカラムトラ
    ンスフアゲートを介して共通に接続されたデータ
    線対とVDD電源ノードとの間に接続されているこ
    とを特徴とする前記特許請求の範囲第１項記載の
    スタテイツク型メモリ。
JP61315317A 1986-12-26 1986-12-26 スタティック型メモリ Granted JPS63166090A (ja)

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JPS63166090A JPS63166090A (ja) 1988-07-09
JPH0422318B2 true JPH0422318B2 (ja) 1992-04-16

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