JPH076588A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
- Publication number
- JPH076588A JPH076588A JP6103318A JP10331894A JPH076588A JP H076588 A JPH076588 A JP H076588A JP 6103318 A JP6103318 A JP 6103318A JP 10331894 A JP10331894 A JP 10331894A JP H076588 A JPH076588 A JP H076588A
- Authority
- JP
- Japan
- Prior art keywords
- random access
- access memory
- transistors
- gate
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 電力消費量を抑えることができるスタティッ
クランダムアクセスメモリ用の電流感知読み出し装置を
提供する。 【構成】 読み出し動作と読み出し動作の間で、負荷ト
ランジスタ４及び５、１３及び１４を、列選択トランジ
スタ１１及び１２と同様に、オフに切り換え、トランジ
スタ９及び１１間と１０及び１２間のノードを読み出し
動作中オフに切り換えられるトランジスタ１５及び１６
によって等化する。一対の差動の電流ミラー回路１８及
び１９からの出力信号を出力ラッチ２４とゲート装置２
５とに供給し、このゲート装置２５からこれら出力信号
の適当なレベルの発散に応答してデータ有効信号を生じ
させ、上記出力信号によって表されたデータ値をラッチ
２４にラッチするとともに、読み出し動作を終了させ
る。
クランダムアクセスメモリ用の電流感知読み出し装置を
提供する。 【構成】 読み出し動作と読み出し動作の間で、負荷ト
ランジスタ４及び５、１３及び１４を、列選択トランジ
スタ１１及び１２と同様に、オフに切り換え、トランジ
スタ９及び１１間と１０及び１２間のノードを読み出し
動作中オフに切り換えられるトランジスタ１５及び１６
によって等化する。一対の差動の電流ミラー回路１８及
び１９からの出力信号を出力ラッチ２４とゲート装置２
５とに供給し、このゲート装置２５からこれら出力信号
の適当なレベルの発散に応答してデータ有効信号を生じ
させ、上記出力信号によって表されたデータ値をラッチ
２４にラッチするとともに、読み出し動作を終了させ
る。
Description
【０００１】
【産業上の利用分野】この発明はランダムアクセスメモ
リ（ＲＡＭ）に関し、詳しくは、ランダムアクセスメモ
リに対する読み出し感知装置に関する。
リ（ＲＡＭ）に関し、詳しくは、ランダムアクセスメモ
リに対する読み出し感知装置に関する。
【０００２】
【従来の技術】スタティックランダムアクセスメモリ
は、それぞれが一対の交差接続されたインバータとそれ
ぞれのアクセストランジスタを通じて一対のビットライ
ンに接続されている一対の入力／出力アクセスパス（電
路）とからなるメモリセルのアレイから構成できる。こ
れらメモリセルは行及び列に配列され、各列のメモリセ
ルはそれぞれの対のビットラインへのアクセスを共有す
る。読み出し又は書き込み動作中を除き、これらビット
ラインは予充電（プリチャージ）回路によって共通の一
定の電位に保持される。
は、それぞれが一対の交差接続されたインバータとそれ
ぞれのアクセストランジスタを通じて一対のビットライ
ンに接続されている一対の入力／出力アクセスパス（電
路）とからなるメモリセルのアレイから構成できる。こ
れらメモリセルは行及び列に配列され、各列のメモリセ
ルはそれぞれの対のビットラインへのアクセスを共有す
る。読み出し又は書き込み動作中を除き、これらビット
ラインは予充電（プリチャージ）回路によって共通の一
定の電位に保持される。
【０００３】読み出し動作中、１つの列の任意の１つの
メモリセルのアクセスパスはアクセストランジスタのゲ
ート電極に接続されたそれぞれのワードラインの電位を
上昇させることによって可能化され、その結果、それぞ
れのビットラインの電流／電圧状態はメモリセルに保持
されたデータ値に依存した向きに発散し始める。この電
流／電圧が発散する速度はメモリセルからのドライブ
（駆動）及びビットラインのキャパシタンスのようなフ
ァクタによって決定される。典型的なメモリデバイスは
多くのこれら対のビットラインを組み込むから、電力消
費量についての効果は大いに注目され得ることである。
メモリセルのアクセスパスはアクセストランジスタのゲ
ート電極に接続されたそれぞれのワードラインの電位を
上昇させることによって可能化され、その結果、それぞ
れのビットラインの電流／電圧状態はメモリセルに保持
されたデータ値に依存した向きに発散し始める。この電
流／電圧が発散する速度はメモリセルからのドライブ
（駆動）及びビットラインのキャパシタンスのようなフ
ァクタによって決定される。典型的なメモリデバイスは
多くのこれら対のビットラインを組み込むから、電力消
費量についての効果は大いに注目され得ることである。
【０００４】
【発明が解決しようとする課題】電圧感知技術を使用す
る既知のメモリの設計は小さなビットライン差電圧信号
を取り、これを数段にわたって増幅して応答（レスポン
ス）が高速の必要なデータ信号レベルを得ている。しか
し、そうような技術は電力消費量や必要な電圧の変化を
生じさせるのにかかる遅延のような多くの欠点を有す
る。
る既知のメモリの設計は小さなビットライン差電圧信号
を取り、これを数段にわたって増幅して応答（レスポン
ス）が高速の必要なデータ信号レベルを得ている。しか
し、そうような技術は電力消費量や必要な電圧の変化を
生じさせるのにかかる遅延のような多くの欠点を有す
る。
【０００５】アイ・イー・イー・イー・ジャーナル・オ
ブ・ソリッド・ステート・サーキッツ(IEEE Journal of
Solid State Circuits)の第２６巻、第４号、１９９１
年４月の第５２５頁〜第５３５頁にシービンク(Seevinc
k)等によって記載されている技術のような電流感知技術
を使用する設計が提案されている。例として、速いＣＭ
ＯＳ ＳＲＡＭ’ｓ用の簡単な４−トランジスター電流
感知増幅器が提案されており、これは、ビットライン及
びデータバスラインのような高キャパシタンスモードが
電圧を変化させる必要がないので、電力消費量が少ない
という利点がある。しかしながら、これら既知の電流感
知装置は、電流感知増幅器がオンにされたときに、速い
応答を可能にするクリチカルノードの有効な等化の対応
措置を講じておらず、従って、一般に電流の感知が生じ
得る前の整定を考慮に入れるために、ある長さの時間を
必要とする。
ブ・ソリッド・ステート・サーキッツ(IEEE Journal of
Solid State Circuits)の第２６巻、第４号、１９９１
年４月の第５２５頁〜第５３５頁にシービンク(Seevinc
k)等によって記載されている技術のような電流感知技術
を使用する設計が提案されている。例として、速いＣＭ
ＯＳ ＳＲＡＭ’ｓ用の簡単な４−トランジスター電流
感知増幅器が提案されており、これは、ビットライン及
びデータバスラインのような高キャパシタンスモードが
電圧を変化させる必要がないので、電力消費量が少ない
という利点がある。しかしながら、これら既知の電流感
知装置は、電流感知増幅器がオンにされたときに、速い
応答を可能にするクリチカルノードの有効な等化の対応
措置を講じておらず、従って、一般に電流の感知が生じ
得る前の整定を考慮に入れるために、ある長さの時間を
必要とする。
【０００６】
【課題を解決するための手段】この発明の１つの観点に
よれば、行及び列に配列された複数のメモリセルを含
み、各メモリセルがアレイの任意の列のメモリセルに関
してその列と関連した一対のビットラインのそれぞれの
一方に接続される差動のアクセスパスを有する、半導体
集積回路のスタティックランダムアクセスメモリにおい
て、電流感知読み出し装置が、１つの列に関連したビッ
トラインと複数の列に関連した一対のデータバスライン
との間に挿入された電流搬送体及び列選択手段と、この
電流搬送体及び列選択手段の中間のノードに実質的に等
しい電位を選択的に供給する手段とから構成され、上記
中間のノードの電位が読み出し動作の直前に等化できる
ようになっている。
よれば、行及び列に配列された複数のメモリセルを含
み、各メモリセルがアレイの任意の列のメモリセルに関
してその列と関連した一対のビットラインのそれぞれの
一方に接続される差動のアクセスパスを有する、半導体
集積回路のスタティックランダムアクセスメモリにおい
て、電流感知読み出し装置が、１つの列に関連したビッ
トラインと複数の列に関連した一対のデータバスライン
との間に挿入された電流搬送体及び列選択手段と、この
電流搬送体及び列選択手段の中間のノードに実質的に等
しい電位を選択的に供給する手段とから構成され、上記
中間のノードの電位が読み出し動作の直前に等化できる
ようになっている。
【０００７】上記電流搬送体及び列選択手段は、各ビッ
トラインとそれぞれのデータバスラインとの間に縦続接
続されたそれぞれの第１及び第２のトランジスタを含
み、それぞれの第１のトランジスタのゲート及びドレイ
ン電極が交差接続されることが好ましい。これら４つの
トランジスタは読み出し動作中飽和状態で動作するよう
に構成されている。
トラインとそれぞれのデータバスラインとの間に縦続接
続されたそれぞれの第１及び第２のトランジスタを含
み、それぞれの第１のトランジスタのゲート及びドレイ
ン電極が交差接続されることが好ましい。これら４つの
トランジスタは読み出し動作中飽和状態で動作するよう
に構成されている。
【０００８】この発明の他の観点によれば、行及び列に
配列された複数のメモリセルを含み、これらメモリセル
が、読み出し動作中、差動のデータ出力パスにデータ信
号を提供する読み出し感知手段に選択的に接続されるよ
うに構成されている差動のアクセスパスを有する、半導
体集積回路のスタティックランダムアクセスメモリにお
いて、上記差動の出力パスが接続されるゲート手段（ゲ
ート作用手段）と、このゲート手段からのデータ有効出
力に応答して上記読み出し動作を事実上終了させる手段
とが設けられる。
配列された複数のメモリセルを含み、これらメモリセル
が、読み出し動作中、差動のデータ出力パスにデータ信
号を提供する読み出し感知手段に選択的に接続されるよ
うに構成されている差動のアクセスパスを有する、半導
体集積回路のスタティックランダムアクセスメモリにお
いて、上記差動の出力パスが接続されるゲート手段（ゲ
ート作用手段）と、このゲート手段からのデータ有効出
力に応答して上記読み出し動作を事実上終了させる手段
とが設けられる。
【０００９】上記ゲート手段からの上記データ有効出力
に応答して上記出力パスのデータ値を記録するように構
成されたラッチ手段を設けることが好ましい。上記ゲー
ト手段は排他的ＯＲ（オア）ゲートからなるものでよ
い。
に応答して上記出力パスのデータ値を記録するように構
成されたラッチ手段を設けることが好ましい。上記ゲー
ト手段は排他的ＯＲ（オア）ゲートからなるものでよ
い。
【００１０】
【実施例】以下、この発明によるスタティックランダム
アクセスメモリ用の読み出し感知構成の一実施例につい
て図面を参照して説明する。
アクセスメモリ用の読み出し感知構成の一実施例につい
て図面を参照して説明する。
【００１１】図面を参照すると、１つだけが図示されて
いる１つの列のメモリセル１は差動のビットライン２及
び３を通じて共通にアクセスされる。これらビットライ
ンはそれらの一端がｐチャネル負荷トランジスタ４及び
５を通じて正の電源に接続され、他端が電流感知増幅器
６を通じてそれぞれのデータバスライン７及び８に接続
されている。この電流感知増幅器６は電流搬送体回路の
機能及び列選択の機能を兼備し、４つのｐチャネルトラ
ンジスタ９〜１２は読み出し動作中飽和状態で動作し、
そしてトランジスタ９及び１０のゲート及びドレインが
交差接続されているため、ビットライン２及び３の電圧
は、たとえこれらビットラインの電流分布がどのような
状態であっても、実質的に等しく保持される。データバ
スライン７及び８はそれぞれのｎチャネル負荷トランジ
スタ１３及び１４を通じて接地電位に接続されている。
いる１つの列のメモリセル１は差動のビットライン２及
び３を通じて共通にアクセスされる。これらビットライ
ンはそれらの一端がｐチャネル負荷トランジスタ４及び
５を通じて正の電源に接続され、他端が電流感知増幅器
６を通じてそれぞれのデータバスライン７及び８に接続
されている。この電流感知増幅器６は電流搬送体回路の
機能及び列選択の機能を兼備し、４つのｐチャネルトラ
ンジスタ９〜１２は読み出し動作中飽和状態で動作し、
そしてトランジスタ９及び１０のゲート及びドレインが
交差接続されているため、ビットライン２及び３の電圧
は、たとえこれらビットラインの電流分布がどのような
状態であっても、実質的に等しく保持される。データバ
スライン７及び８はそれぞれのｎチャネル負荷トランジ
スタ１３及び１４を通じて接地電位に接続されている。
【００１２】読み出し動作と読み出し動作の間で、負荷
トランジスタ４及び５、１３及び１４は、列選択トラン
ジスタ１１及び１２と同様に、オフに切り換えられ、ト
ランジスタ９及び１１間と１０及び１２間のノードは読
み出し動作中オフに切り換えられるトランジスタ１５及
び１６によって等化される。
トランジスタ４及び５、１３及び１４は、列選択トラン
ジスタ１１及び１２と同様に、オフに切り換えられ、ト
ランジスタ９及び１１間と１０及び１２間のノードは読
み出し動作中オフに切り換えられるトランジスタ１５及
び１６によって等化される。
【００１３】読み出し動作中、メモリセル１がアクセス
されると、このセルからの差電流がビットライン１及び
３を流れる。これらビットライン１及び３それ自体はそ
れぞれの負荷トランジスタ４及び１３、５及び１４を通
じて微小な静止電流を流している。しかしながら、感知
増幅器６の動作によってこれらビットラインの電圧は殆
ど全く変化しないが、しかしセル１からの差電流はデー
タバスライン７及び８へ流れる。
されると、このセルからの差電流がビットライン１及び
３を流れる。これらビットライン１及び３それ自体はそ
れぞれの負荷トランジスタ４及び１３、５及び１４を通
じて微小な静止電流を流している。しかしながら、感知
増幅器６の動作によってこれらビットラインの電圧は殆
ど全く変化しないが、しかしセル１からの差電流はデー
タバスライン７及び８へ流れる。
【００１４】４つのｎチャネルトランジスタより構成さ
れる他の電流感知増幅器１７がデータバスライン７及び
８と一対の差動の電流ミラー回路１８及び１９との間に
接続されている。この電流感知増幅器１７はデータバス
ラインを等しい電位に保持し、かつ事実上任意の差電流
をｐチャネル負荷トランジスタ２０及び２１へ流すよう
に動作する。これらｐチャネル負荷トランジスタ２０及
び２１は差電流を差電圧に変換する。再び、感知増幅器
１７の中間のノードはｎチャネルトランジスタ２２及び
２３によって読み出し動作と読み出し動作の間で等化さ
れるように配置されている。
れる他の電流感知増幅器１７がデータバスライン７及び
８と一対の差動の電流ミラー回路１８及び１９との間に
接続されている。この電流感知増幅器１７はデータバス
ラインを等しい電位に保持し、かつ事実上任意の差電流
をｐチャネル負荷トランジスタ２０及び２１へ流すよう
に動作する。これらｐチャネル負荷トランジスタ２０及
び２１は差電流を差電圧に変換する。再び、感知増幅器
１７の中間のノードはｎチャネルトランジスタ２２及び
２３によって読み出し動作と読み出し動作の間で等化さ
れるように配置されている。
【００１５】電流ミラー回路１８及び１９からの出力信
号は出力ラッチ２４とＮＯＲゲートとして図示されてい
るゲート装置２５とに供給される。このゲート装置２５
は事実上排他的ＯＲ機能を有するけれど、これら出力信
号の適当なレベルの発散に応答してデータ有効信号を提
供し、上記出力信号によって表されたデータ値をラッチ
２４にラッチし、かつ読み出し動作を終了させる。これ
はメモリ構成に依存する自己時間調整回路の必要を軽減
し、電力消費量のある程度の自己調整を可能にする。か
くして、周囲温度が降下し、トランジスタに対する駆動
電流が増加した場合、通常は電力消費量の増大を招く
が、この発明では動作速度が付随して速くなるので、ゲ
ート装置２５からの応答が速くなり、読み出し動作が速
く終了することにより電力の増大を抑えることができ
る。
号は出力ラッチ２４とＮＯＲゲートとして図示されてい
るゲート装置２５とに供給される。このゲート装置２５
は事実上排他的ＯＲ機能を有するけれど、これら出力信
号の適当なレベルの発散に応答してデータ有効信号を提
供し、上記出力信号によって表されたデータ値をラッチ
２４にラッチし、かつ読み出し動作を終了させる。これ
はメモリ構成に依存する自己時間調整回路の必要を軽減
し、電力消費量のある程度の自己調整を可能にする。か
くして、周囲温度が降下し、トランジスタに対する駆動
電流が増加した場合、通常は電力消費量の増大を招く
が、この発明では動作速度が付随して速くなるので、ゲ
ート装置２５からの応答が速くなり、読み出し動作が速
く終了することにより電力の増大を抑えることができ
る。
【００１６】
【発明の効果】以上説明したように、この発明によれ
ば、トランジスタに対する駆動電流が増加した場合に動
作速度が付随して速くなるので、ゲート装置の応答が速
くなり、これによって読み出し動作が速く終了するた
め、従来のように電力消費量が増大しないという効果が
ある。
ば、トランジスタに対する駆動電流が増加した場合に動
作速度が付随して速くなるので、ゲート装置の応答が速
くなり、これによって読み出し動作が速く終了するた
め、従来のように電力消費量が増大しないという効果が
ある。
【図１】この発明によるランダムアクセスメモリの一部
分の回路構成を示す回路図である。
分の回路構成を示す回路図である。
１ メモリセル ２、３ ビットライン ４、５ ｐチャネル負荷トランジスタ ６、１７ 電流感知増幅器 ７、８ データバスライン ９〜１２ ｐチャネルトランジスタ １３、１４ ｎチャネル負荷トランジスタ １５、１６ トランジスタ １８、１９ 電流ミラー回路 ２０、２１ ｐチャネル負荷トランジスタ ２２、２３ ｎチャネル負荷トランジスタ ２４ 出力ラッチ ２５ ゲート装置
フロントページの続き (72)発明者 デイヴィッド ウィリアムズ イギリス，ピーエル３ ４アールエイチ, デボン，プリマス，マナミード，ハーミテ ィジ ロード 16
Claims (6)
- 【請求項１】 行及び列に配列された複数のメモリセル
を含み、該各メモリセルがアレイの任意の列のメモリセ
ルに関してその列と関連した一対のビットラインのそれ
ぞれの一方に接続される差動のアクセスパスを有する、
半導体集積回路のスタティックランダムアクセスメモリ
において、電流感知読み出し装置が、１つの列に関連し
たビットラインと複数の列に関連した一対のデータバス
ラインとの間に挿入された電流搬送体及び列選択手段
と、該電流搬送体及び列選択手段の中間のノードに実質
的に等しい電位を選択的に供給する手段とから構成され
ており、前記中間のノードの電位が読み出し動作の直前
に等化できるようになっていることを特徴とするランダ
ムアクセスメモリ。 - 【請求項２】 前記電流搬送体及び列選択手段は、各ビ
ットラインとそれぞれのデータバスラインとの間に縦続
接続されたそれぞれの第１及び第２のトランジスタを含
み、前記それぞれの第１のトランジスタのゲート及びド
レイン電極が交差接続されている請求項１に記載のラン
ダムアクセスメモリ。 - 【請求項３】 前記４つのトランジスタは読み出し動作
中飽和状態で動作するように構成されている請求項２に
記載のランダムアクセスメモリ。 - 【請求項４】 行及び列に配列された複数のメモリセル
を含み、これらメモリセルが、読み出し動作中、差動の
データ出力パスにデータ信号を提供する読み出し感知手
段に選択的に接続されるように構成されている差動のア
クセスパスを有する、半導体集積回路のスタティックラ
ンダムアクセスメモリにおいて、前記差動の出力パスが
接続されるゲート手段と、該ゲート手段からのデータ有
効出力に応答して前記読み出し動作を事実上終了させる
手段とが設けられていることを特徴とするランダムアク
セスメモリ。 - 【請求項５】 前記ゲート手段からの前記データ有効出
力に応答して前記出力パスのデータ値を記録するように
構成されたラッチ手段が設けられている請求項４に記載
のランダムアクセスメモリ。 - 【請求項６】 前記ゲート手段は排他的ＯＲゲートから
なる請求項４又は５に記載のランダムアクセスメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9308208A GB2277390B (en) | 1993-04-21 | 1993-04-21 | Random access memory |
| GB9308208.9 | 1993-04-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076588A true JPH076588A (ja) | 1995-01-10 |
Family
ID=10734195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103318A Pending JPH076588A (ja) | 1993-04-21 | 1994-04-18 | ランダムアクセスメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5467312A (ja) |
| EP (1) | EP0621602A3 (ja) |
| JP (1) | JPH076588A (ja) |
| GB (1) | GB2277390B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604705A (en) * | 1995-08-22 | 1997-02-18 | Lucent Technologies Inc. | Static random access memory sense amplifier |
| JPH0973791A (ja) * | 1995-09-06 | 1997-03-18 | Fujitsu Ltd | 増幅器 |
| JP3449676B2 (ja) * | 1996-10-03 | 2003-09-22 | シャープ株式会社 | 半導体記憶装置のビット線プリチャージ回路 |
| US5754010A (en) * | 1997-05-21 | 1998-05-19 | Motorola, Inc. | Memory circuit and method for sensing data |
| US5815452A (en) * | 1997-06-12 | 1998-09-29 | Enable Semiconductor, Inc. | High-speed asynchronous memory with current-sensing sense amplifiers |
| US6147917A (en) * | 1998-10-15 | 2000-11-14 | Stmicroelectronics, Inc. | Apparatus and method for noise reduction in DRAM |
| US6301179B1 (en) * | 1999-06-01 | 2001-10-09 | Bae Systems Information And Electronic Systems Integration, Inc. | Self-equalized low power precharge sense amp for high speed SRAMs |
| US6130847A (en) * | 1999-07-21 | 2000-10-10 | United Microelectronics Corp. | Semiconductor device with fast write recovery circuit |
| US6370072B1 (en) * | 2000-11-30 | 2002-04-09 | International Business Machines Corporation | Low voltage single-input DRAM current-sensing amplifier |
| TWI537975B (zh) * | 2014-11-27 | 2016-06-11 | 常憶科技股份有限公司 | 自我時序差動放大器 |
| US11328752B2 (en) | 2020-05-20 | 2022-05-10 | Silicon Storage Technology, Inc. | Self-timed sensing architecture for a non-volatile memory system |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588537A (en) * | 1969-05-05 | 1971-06-28 | Shell Oil Co | Digital differential circuit means |
| JPS57130285A (en) * | 1981-02-02 | 1982-08-12 | Fujitsu Ltd | Static semiconductor memory |
| JPS60182096A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体記憶装置 |
| GB2172761B (en) * | 1985-03-18 | 1988-11-09 | Texas Instruments Ltd | Random access memory using semiconductor data storage elements |
| US4800552A (en) * | 1985-12-18 | 1989-01-24 | Fujitsu Limited | Semiconductor memory device with reset signal generating circuit |
| US4751680A (en) * | 1986-03-03 | 1988-06-14 | Motorola, Inc. | Bit line equalization in a memory |
| JPS6383991A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | スタテイツク型メモリ |
| JPH01119982A (ja) * | 1987-10-31 | 1989-05-12 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| NL8802973A (nl) * | 1988-12-02 | 1990-07-02 | Philips Nv | Geintegreerde geheugenschakeling. |
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| US5091879A (en) * | 1989-02-14 | 1992-02-25 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| US4969125A (en) * | 1989-06-23 | 1990-11-06 | International Business Machines Corporation | Asynchronous segmented precharge architecture |
| JPH0469896A (ja) * | 1990-07-10 | 1992-03-05 | Sharp Corp | センスアンプ回路 |
| KR930008311B1 (ko) * | 1990-12-28 | 1993-08-27 | 삼성전자 주식회사 | 센스 앰프의 출력 제어회로 |
| US5272674A (en) * | 1992-09-21 | 1993-12-21 | Atmel Corporation | High speed memory sense amplifier with noise reduction |
-
1993
- 1993-04-21 GB GB9308208A patent/GB2277390B/en not_active Expired - Fee Related
-
1994
- 1994-03-16 EP EP94301874A patent/EP0621602A3/en not_active Withdrawn
- 1994-03-31 US US08/221,073 patent/US5467312A/en not_active Expired - Fee Related
- 1994-04-18 JP JP6103318A patent/JPH076588A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0621602A3 (en) | 1995-05-17 |
| EP0621602A2 (en) | 1994-10-26 |
| GB9308208D0 (en) | 1993-06-02 |
| US5467312A (en) | 1995-11-14 |
| GB2277390A (en) | 1994-10-26 |
| GB2277390B (en) | 1997-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5365483A (en) | Random access memory architecture including primary and signal bit lines and coupling means therefor | |
| EP0136811B1 (en) | Bit line load and column circuitry for a semiconductor memory | |
| US6181640B1 (en) | Control circuit for semiconductor memory device | |
| KR100391020B1 (ko) | 데이터 유지회로 | |
| KR100574181B1 (ko) | 고속기입회복을갖춘메모리장치및그에관련된기입회복방법 | |
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| JPH0422318B2 (ja) | ||
| JPH11510944A (ja) | 電荷転送センス増幅器 | |
| KR0129790B1 (ko) | 개량된 증폭기 회로와 그것을 이용한 반도체 기억장치 | |
| JPH076588A (ja) | ランダムアクセスメモリ | |
| KR20000057968A (ko) | 모든 메모리 셀에 의해 공유되는 워드선 구동 회로를구비하는 스태틱 램 | |
| KR100257911B1 (ko) | 반도체 기억장치 | |
| JPH06162784A (ja) | 半導体集積回路装置 | |
| US5570312A (en) | SRAM cell using word line controlled pull-up NMOS transistors | |
| US5724299A (en) | Multiport register file memory using small voltage swing for write operation | |
| JPH09185886A (ja) | データ保持回路 | |
| US5646892A (en) | Data reading circuit | |
| US5305269A (en) | Differential latching inverter and random access memory using same | |
| JP2937719B2 (ja) | 半導体記憶装置 | |
| JPH1011968A (ja) | 半導体記憶装置 | |
| JP2001319476A (ja) | 半導体メモリ | |
| US5463580A (en) | Static semiconductor memory device having improved read operation margin and speed | |
| JPH09320276A (ja) | センスアンプ回路 | |
| KR100386620B1 (ko) | 에스램(ｓｒａｍ)의 전원 전압 제어 회로 | |
| JPH07230694A (ja) | 半導体記憶装置 |