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KR0129790B1 - 개량된 증폭기 회로와 그것을 이용한 반도체 기억장치 - Google Patents

개량된 증폭기 회로와 그것을 이용한 반도체 기억장치

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Publication number
KR0129790B1
KR0129790B1 KR1019930017287A KR930017287A KR0129790B1 KR 0129790 B1 KR0129790 B1 KR 0129790B1 KR 1019930017287 A KR1019930017287 A KR 1019930017287A KR 930017287 A KR930017287 A KR 930017287A KR 0129790 B1 KR0129790 B1 KR 0129790B1
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KR
South Korea
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field effect
amplifier circuit
effect transistor
signal
conductivity type
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KR1019930017287A
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Inventor
겐이지 오꾸무라
Original Assignee
기다오까 다까시
미쓰비씨 뎅끼 가부시끼가이샤
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Publication date
Application filed by 기다오까 다까시, 미쓰비씨 뎅끼 가부시끼가이샤 filed Critical 기다오까 다까시
Publication of KR940008227A publication Critical patent/KR940008227A/ko
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Abstract

2개의 상보입력신호 VI/VI에 응답하고 증폭된 출력신호 V0을 출력하는 개선된증폭기 회로가 개지된다.
이 증폭기 회로에서는, 입력신호 VI에 응답하고 교호로 도통하는 PMOS 트랜지스터 21 및 트랜지스터 4 가 전원전위 Vcc와 접지전위간에 직렬로 접속된다.
고 레벨의 입력신호 VI가 제공되는 경우에 있어, 트랜지스터 4 가 ON하나, 트랜지스터 1은 OFF한다.
전원전위에서 접지전위로 향해 흐르는 관통전류가 방지되므로, 전력소비 및 동작속도가 개선된다.

Description

개량된 증폭기 회로와 그것을 사용하는 반도체 기억장치
제1도는 본 발명의 일 실시예를 도시한 증폭기 회로의 개략도.
제2도는 제1도에 도시한 증포기 회로의 동작을 도시한 타이밍 챠트.
제3도는 본 발명의 다른 실시예를 도시한 증폭기 회로의 개략도.
제4도는 본 발명의 더욱 다른 실시예를 도시한 증폭기 회로의 개략도.
제5도는 본 발명의 더욱 또 다른 실시예를 도시한 증폭기 회로의 개략도.
제6도는 종래의 DRAM 블록도.
제7도는 제6도에 도시한 테이터 출력회로의 블록도.
제8도는 제7도에 도시한 프리 앰프 회로내에 설치되는 증폭기 회로의 개략도.
본 발명은 일반적으로 증폭기 회로에 관한 것으로, 특히 커런트미러(current mirror)형 증폭기 회로의 개선에 관한 것이다.
본 발명은 반도체 기억장치, 바람직하게는 다이나믹 랜덤 액세스 메모리 장치(DRAM)에 특별한 응용성을 가지고 있다.
근년, 반도체 집적회로 장치의 고집적화의 발잔에 따라, 전력소비의 감소가 요망되고 있다.
동시에, 반도체 집적회로 장치가 보다 고속으로 동작하는 것도 요망되고 있다.
일반적으로, 반도체 메모리와 같은 반도체 집적회로 장치는 증폭기 회로를 구비하고 있다.
따라서, 반도체 기판상에 형서오디는 증폭기 회로에 대해서도 저 소비전력 및 고속동작이 요망되고 있다.
본 발명은 일반적으로 반도체 집적회로 장치내에 설치되는 증폭기 회로에 적용가능하나, 이하의 지개에서는, 본 발명이 다이나믹 랜덤 액세스 메모리(이하 「DRAM」이라 한다)에 적용되는 예에 대하여 설명한다.
제6도는, 종래의 DRAM의 블록도이다.
제6도를 참조하면, 이 DRAM (100)은 다수의 메모리 셀을 구비한 메모리 셀 어레이 (85)와, 외부에서 인가되는 어드레스 신호 AO 내지 An을 받는 어드레스 버퍼 (81)와, 수신된 어드레스 신호에 응답하여 메모리 셀 어레이 (85)의 행과 열을 각각 지정하기 위한 로우 디코더 (82) 및 컬럼 디코더 (83)와, 메모리 셀에서 판독된 데이터 신호를 증폭하기 위한 센스 앰프 (84)를 포함 한다.
입력 데이터 Di는, 데이터 입력회로 (86)을 통하여 제공된다.
출력 데이터 Do는 데이터 출력회로 (87)을 통하여 출력된다.
DRAM (100)은 외부에서 제공되는 컬럼 어드레스 스트로브 신호 /CAS를 받는 CAS 입력버퍼 (91)와, 외부에서 제공되는 로우 어드레스 스트로브 신호 /RAS를 받는 RAS 입력버퍼 (92)와, DRAM (100)내의 각종 회로를 제어하기 위한 클럭신호를 발생하는 클럭 제너레이터 (88)를 더욱 포함한다.
데이터 기록동작에 있어서, 축적되어야할 입력 에이터 Di가 테이터 입력회로 (86)에 제공되고, 회로 (86)에 의해 증폭된 신호가 도면에 도시 되어 있지 않은 스위칭 회로(Y게이트 회로)에 제공된다.
컬럼 디코더 (83)는 컬럼 어드레스 신호에 응답하여 메모리 셀 어레이 (85)내의 1개의 열을 선택하므로, 데이터 신호가 1개의 비트선(도시되지 않음)에 제공된다.
한편, 로우 디코더 (82)가 로우 어드레스 신호에 응답하여 1개의 워드선(도시되지 않음)을 활성화한다. 데이터 신호는 로우 디코더 (82) 및 컬럼 디코더 (83)에 의해 선택된 메모리 셀 (도시되지 않음)에 기록된다.
데이터 판독 동작에 있어서, 로우 디코더 (82)에 의해 활성화된 워드선에 접속되어 있는 메모리 셀에서, 축적되어 있는 데이터 신호가 비트선 (도시되지 않음)에 제공된다.
각 비트선상의 데이터 신호는 센스 앰프 (84)에 의해 증폭된 후, 컬럼 디코더 (83)에 의해 선택된 1개의 증폭된 신호가 데이터 출력회로 (87)에 제공된다.
데이터 출력회로 (87)는 제7도에 도시한 회로구성을 가지고 있고, 제공된 데이터 신호를 증폭한 후, 출력 데이터 DO를 출력한다.
제7도는 제6도에 도시한 데이터 회로 (87)의 블록도이다.
제7도를 참조하면, 데이터 출력회로 (87)는 상보 입력신호 VI 및 /VI를 증폭하는 프리 앰프회로 (61)와, 프리 앰프회로 (61)에서의 출력 신호 VO를 증폭하는 메인 앰프회로 (62)와, 출력 데이터 DO를 외부로 출력하는 출력 버퍼회로 (63)를 포함한다.
프리 앰프회로 (61)는 제6도에 도시한 클럭 제너레이터 (88)에서 제공되는 프리 앰프 활성화 신호 PAE에 응답하여 활성화된다.
제8도는 제7도에 도시한 프리 앰프회로 (61)내에 설치되는 증폭기 회로의 회로도이다.
제8도를 참조하면, 이 커런트 미러형 증폭기 회로 (40)는 커런트 미러 회로를 구성하는 PMOS 트랜지스터 (1) 및 (3)과, 상보 입력신호 VI 및 /VI에 응답하여 각각 동작되는 nmos 트랜지스터 (4) 및 (2)와, 활성화 제어를 위한 NMOS 트랜지스터 (7)과, 이쿼라이즈를 위한 트렌스 미션 게이트를 구성하는 PMOS 트랜지스터 (10) 및 NMOS 트랜지스터 (11)을 포함한다.
고 레벨의 프리 앰프 활성화 신호 PAE가 제공되었을 때, 프리 앰프회로 (40)가 활성화된다.
즉, 트랜지스터 (7)가 ON 하고, 트랜지스터 (10) 및 (11)이 OFF한다.
저 레벨의 입력신호 VI가 제공되는 경우에는, 트랜지스터 (1), (3) 및 (4)가 OFF하고, 한편, 트랜지스터 (2)는 고 레벨의 입력신호 VI에 응답하여 ON한다.
결과적으로, 출력노드 NO를 통하여 저 레벨의 출력신호 VO가 출력된다.
고 레벨의 입력 신호 VI가 제공되는 경우에는, 우선 트랜지스터 (4)가 ON된다.
트랜지스터 (4)의 도통에 의해, 트랜지스터 (1) 및 (3)의 게이트 전압이 접지전위로 향하여 저하된다.
그 결과, 트랜지스터 (1)가 ON되므로, 출력노드 NO를 통하여 고 레벨의 출력신호 VO가 출력된다.
비활성화 기간에는, 저 레벨과 프리 앰프 활성화신호 PAE가 제공된다.
신호 PAE에 응답시, 트랜지스터 (7)가 OFF되고, 한편 트랜지스터 (10) 및 (11)이 ON된다.
트랜지스터 (10) 및 (11)의 도통에 의해 2개의 노드 NO 및 NI의 전위가 이쿼라이즈 된다.
상술한 바와 같이, 고 레벨의 입력 신호 VI가 제공되는 경우에는, 트랜지스터 (4)가 ON되고, 트랜지스터 (1) 및 (3)도 도통한다.
따라서, 이 경우에는, 전원전위 Vcc에서 접지전위로 향하여 제8도에 도시한 관통전류 I'가 흐른다.
관통전류 I'의 존재에 의해, 불필요한 전류소비가 증가된다.
더욱이, 트랜지스터 (4) 및 (7)을 통하여 전류 I'가 흐르기 때문에 노드 NI의 전위가 상승된다.
따라서, 트랜지스터 (1) 및 (3)의 게이트 전압이 상승되므로, 트랜지스터 (1)가 충분히 도통하는데 장시간을 요하게 된다.
즉, 제2도의 타이밍 차트에 도시한 바와 같이, 시각 t3 후에 관통전류 I'가 흐르기 때문에 출력신호 VO'의 전압레벨은 이쿼라이즈 레벨에서 일단 강하한후 점차 상승한다.
따라서, 출력신호 VO'가 소망하는 고 레벨에 도달하는 시각 t5 까지 시간 ΔT1을 요하기 때문에, 이 경우에 고속의 증폭 동작이 행하여 지지 않는다.
본 발명의 목적은 증폭기 회로의 소비 전력을 감소하는 것이다.
본 발명의 다른 목적은 증폭기 회로의 동작속도를 개선하는 것이다.
본 발명의 또 다른 목적은 반도체 기억장치에서 소비 전력을 감소시키는 것이다.
본 발명의 더욱 다른 목적은 반도체 기억장치의 데이터 판독속도를 개선하는 것이다.
요약하면, 본 발명에 의한 증폭기 호로는 제1과 제2전원전위 사이에 직렬로 접속된 제1도전형의 제1전계효과 트랜지스터 및 제2도전형의 제2전계효과 트랜지스터와, 스위칭 회로와, 제1과 제2전원 전위사이에 직렬로 접속된 제1도전형의 제3전계효과 트랜지스터와 제2도전형의 제4전계효과 트랜지스터를 포함한다.
제1과 제3전계효과 트랜지스터는 제3과 제4전계 효과 트랜지스터의 공통 접속노드에 접속된 게이트 전극을 갖는다.
제2전계효과 트랜지스터는 제1상보입력신호를 받기 위해 접속되는 게이트 전극을 갖는다.
제4전계효과 트랜지스터는 제2상보입력신호를 받기 위해 접속되는 게이트 전극을 갖는다.
스위칭 회로는 제1 또는 제2상보입력신호에 응답하여 제4전계효과 트랜지스터와 교대로 도통하게 된다.
동작시, 스위칭 수단이 제1 또는 제2상보입력신호에 응답하여 제4전계효과 트랜지스터와 교대로 도통하므로, 스위칭 수단, 제1및 제2전계효과 트랜지스터를 통하여 관통 전류가 흐르지 않는다.
따라서, 제4전계효과 트랜지스터가 도통될 때, 제1및 제3전계효과 트랜지스터의 게이트 전압이 관통전류에 의해 영향을 받지 않으므로, 출력신호의 레벨이 신속하게 변화될 수 있다.
본 발명의 또 다른 국면에 의한 증폭기 회로는 제1과 제2상보입력신호에 응답하고 제1출력신호를 출력하는 제1증폭회로와, 제1과 제2상보입력신호에 응답하고 제2출력신호를 출력하는 제2증폭회로와, 제1과 제2출력신호에 응답하여 제3출력신호를 출력하는 제3증폭회로를 포함한다.
제2증폭회로는 제1과 제2출력신호가 상보관계에 있도록 제1과 제2상보입력신호를 받는다.
제1과 제2증폭회로의 각각은 제1항에 기재된 증폭기 회로에 의해 구성된다.
본 발명의 더욱 또 다른 국면에 의한 반도체 기억장치는 행과열로 배열된 복수의 메모리셀과, 외부에서 인가된 행 어드레스 신호에 응답하여 메모리 셀 어레이에서 행을 선택하는 행 선택회로와, 외부에서 인가된 열 어드레스 신호에 응답하여 메모리 셀 어레이에서 열을 선택하는 열선택회로와, 제1과 제2상보신호를 제공하기 위해 행 선택회로와 열 선택회로에 의해 선택되는 행과 열로 표시되는 메모리 셀에서 제공되는 데이터 신호를 증폭하는 센스 앰프와, 센스 앰프에서 제공되는 제1과 제2상보신호에 응답하여 증폭된 데이터 신호를 제공하는 증폭기 회로를 포함한다.
증폭기 회로는 제1과 제2전원전위사이에 직렬로 접속된 제1도전형의 제1전계효과 트랜지스터와, 제2도전형의 제2전계효과 트랜지스터와, 스위칭 회로와 제1과 제2전원전위사이에 직열로 접속된 제1도전형의 제3전계효과 트랜지스터 및 제2도전형의 제4전계효과 트랜지스터를 포함한다.
제1과 제3전계효과 트랜지스터는 그들의 게이트전극이 제3과 제4전계 효과 트랜지스터의 공통 접속노드에 접속된다.
제4전계효과 트랜지스터는 그의 게이트 전극이 제1상보신호를 받도록 접속된다.
제2전계효과 트랜지스터는 그의 게이트 전극이 제1상보신호를 받도록 접속된다.
스위칭 회로는 제 1 또는 제 2 상보신호에 응답하여 제 4 전계효과 트랜지스터와 교대로 도통된다.
제4전계효과 트랜지스터는 그의 게이트 전극이 제2상보신호를 받도록 접속된다.
[실시예]
제1도를 참조하면, 제8도에 도시한 증폭기 회로 (40)와 비교하여, 이 증폭기 회로(30)는 전원전위 Vcc와 PMOS 트랜지스터 (3)의 소오스 사이에 병렬로 접속된 PMOS 트랜지스터 (21) 및 (22)를 더욱 포함한다.
트랜지스터 (21)는 그의 게이트가 게이트 입력신호 VI를 받도록 접속된다.
트랜지스터 (22)는 그의 게이트가 프리 앰프 활성화신호 PAE를 받도록 접속된다.
동작에 있어서, 고 레벨의 프리 앰프 활성화신호 PAE가 제공 되었을 때, 증폭기회로 (30)는 활성된다.
즉, 트랜지스터 (7)이 ON하고, 한편, 트랜지스터 (10, 11) 및 (22)가 OFF한다.
저 레벨의 입력신호 VI가 제공되는 경우에는, 트랜지스터 (1, 3) 및 (4)가 OFF되고, 트랜지스터 (21)이 ON된다.
트랜지스터 (2)는 고 레벨의 입력신호/VI에 응답하여 ON한다.
그 결과, 출력노드 NO를 통하여 저 레벨의 출력신호 VO가 출력된다.
구 레벨의 입력신호 VI가 제공되는 경우에는, 트랜지스터 (1, 3) 및 (4)가 ON하고, 트랜지스터 (2) 및 (21)이 OFF한다.
따라서, 출력노드 NO를 통하여 고 레벨의 출력신호 VO가 출력된다.
이 경우에 있어, 트랜지스터 (21)이 고 레벨의 입력신호 VI에 응답하여 ON하고 있으므로, 전원전우 Vcc에서 접지전위에 향하여 트랜지스터 (3) 및 (4)를 통하여 흐르는 관통전류가 존재하지 않는다.
따라서, 불피요한 전력소비가 방지된다.
더욱이, 노드 NI의 전위가 상승되지 않으므로, PMOS 트랜지스터 (1) 및 (3)의 게이트에 접지전위가 제공될 수 있다.
따라서, 트랜지스터 (1)가 신속히 ON할 수 있고, 전원전위 Vcc를 가지는 출력신호 VO가 재빨리 출력될 수 있다.
이것은, 제2도의 타이밍 차트를 참조하여 다음과 같이 설명된다.
제2도를 참조하면, 시각 t1 에서 신호 /RAS가 강하 한후, 시각 t2에서 신호 /CAS가 강하한다.
시각 t3에서 고 레벨의 프리 앰프 활성화신호 PAE가 제공되고 동시에 입력신호 VI의 전위가 상승된다.
따라서, 시각 t3후, 약간의 시간기간 ΔT2 동안, 트랜지스터 (21, 3) 및 (4)를 통하여 관통전류 1가 약간 흐른다. 그러나, 이 전류 I는 트랜지스터 (21)가 OFF하므로, 시각 t4에서 대략 0 레벨이 된다.
그 결과, 노드 NI의 전위가 접지레벨이 되므로, 트랜지스터 (1)가 신속히 도통되고, 전원전위 Vcc레벨의 출력신호 VO가 출력된다.
제2도에 도시한 바와 같이, 신호 PAE가 상승한 후 출력신호 VO가 소망하는 고 레벨로 될 때까지 요하는 시간은 ΔT2 이고, 시간길이 ΔT1과 비교하여 단축되어 있다.
즉, 증폭된 출력신호 VO가 소망하는 고 레벨에 도달하는데 요하는 시간이 짧게 되므로, 고속 동작이 달성될 수 있다.
저 레벨의 프리 앰프 활성화신호 PAE가 제공되었을 때, 트랜지스터 (7)는 OFF하나, 트랜지스터 (10, 11) 및 (22)는 ON한다.
따라서, 프리 챠지 전위가 트랜지스터 (22)를 통하여 노드 NI에 제공되고, 노드 NO 및 NI간의 이쿼라이즈가 트랜지스터 (10) 및 (11)의 도통에 의해 수행된다.
제3도는 본 발명의 다른 실시예를 도시한 증폭기 회로의 회로도이다.
제3도를 참조하면, 제1도에 되한 증폭기 회로(30)와 비교하여, 이 증폭기 회로 (31)는 PMOS 트랜지스터 (21)의 위치에 NMOS 트랜지스터 (23)를 구비하고 있다.
트랜지스터 (23)는 그의 게이트가 입력신호 /VI를 받도록 접속된다.
다른 회로구성은 제1도에 도시한 호로 (30)와 동일하므로 그의 설명은 생략한다.
제3도에 도시한 증폭기 회로(31)는 제1도에 도시한 회로 (30)와 동일하게 동작하므로, 전력소비 및 동작속도가 개선될 수 있다.
제4도는 본 발명의 또다른 실시예를 나타낸 증폭기 회로의 회로도이다.
제4도를 참조하면, 증폭기 회로 (50)는 제1도에 도시한 증폭기 회로 (30)에 의해 각각 구성되는 증촉회로 (30a, 30b) 및 (30c)를 포함한다.
이 증폭기 회로 (50)은 상보 입력 신호 VI' 및 /VI'에 응답하에 증폭된 출력 신호 VO'를 출력한다.
제1입력신호 VI'는 증폭회로 (30a)의 입력 신호 VI로서 제공되고, 또한 증폭회로 (30b)의 입력신호 /VI 로서도 제공될 수 있다.
제2입력신호 /VI'는 증폭회로 (30a)의 입력 신호 /VI로서 제공되고, 또한 증폭회로 (30b)의 입력신호 VI 로서도 제공된다.
이에 의해, 증폭회로 (30a) 및 (30b)에서 상보의 관계의 출력신호 VO'' 및 /VO''가 출력된다.
증폭회로 (30c)는 입력신호 VI로서 출력신호 VO''를 입력받고, 또 입력신호 /VI로서 출력신호 /VO''를 입력 받는다.
그 결과, 증폭회로 (30c)의 출력신호 VO가 증폭기 회로 (50)의 출력 신호 VO'로서 출력된다.
제4도에 도시한 증포기 회로 (50)는 제1도에 도시한 증폭기 회로 (30)만으로 충분한 이득을 얻을 수 없을 경우에 적용된다.
즉, 증폭기 회로 (50)는 3개의 증폭회로 (30a, 30b) 및 (30c)를 사용하고 있으므로, 보다 큰 이득을 얻을 수 있다.
따라서, 제4도에 도시한 증폭기 회로 (50)는 제7도에 도시한 프리앰프회로 (61)로서 바람직하게 사용될 수 있다.
제5도는 본 발명의 더욱 다른 실시예를 나타낸 증폭기 회로의 회로도이다.
제5도를 참조하면, 증폭기 회로 (51)는 각각 제1도에 도시한 증폭기 회로 (30)에 의해 구성된 증폭회로 (30a) 및 (30b)와 제 8도에 도시한 증폭기 회로 (40)에 의해 구성된 증폭회로 (40)을 포함한다.
제4도에 도시한 증폭기 회로 (50)에서는 제1도에 도시한 증폭기 회로 (30)만으로 3개의 증폭회로 (30a, 30b) 및 (30c)가 구성 되었으나, 제5도에 도시한 실시예에서는, 후단의 증폭회로가 제8도에 도시한 증폭기 회로 (40)에 의해 구성되어 있다.
따라서, 이 실시예에 있어서도 증폭회로 (30a) 및 (30b)가 사용되고 있으므로, 그들의 사용에 의한 이점, 즉 전력소비 및 동작속도에 있어 이점을 얻게된다.
상술한 바와 같이, 제1도 및 제3도에 도시한 증폭기 호로 (30) 및 (31)에서는 트랜지스터 (4)와 교대로 도통하는 트랜지스터 (21) 및 (23)가 설치되어 있으므로, 전원전위 Vcc에서 접지전위로 향하여 트랜지스터 (3) 및 (4) 를 통하여 흐르는 전류가 방지된다.
그것에 의해, 노드 NI의 정위의 상승이 방지되므로, 트랜지스터 (1)을 신속히 도통되게 할 수 있다.
즉, 트랜지스터 (1)를 통하여 소망하는 고 레벨의 출력신호 VO가 신속히 출력되므로, 증폭기 회로 (30) 및 (31)의 동작속도를 개선할 수 있다.
제1도 및 제3도에 도시한 증폭기 회로 (30) 및 (31)는 경우에 따라서는 제4도 및 제5도에 도시한 구성으로 사용된다.
즉, 이들의 증폭기 회로 (30) 또는 (31)을 제4도 또는 제5도에 도시한 접속방식으로 사용하는 것에 의해, 필요에 따라 보다 큰 이득을 얻을 수 있다.
상기의 증폭기 회로 (30, 31, 50) 및 (51)는 제6도에 도시한 DRAM(100)뿐만 아니라, 반도체 집적회로 장치에서 일반적으로 넓게 사용될 수 있음을 가리킨다.
본 발명은 상세하게 설명되고 나타내어 졌다할지라도, 보기와 설명이 같고 그리고 제한되지 않은 것이 명백하게 이해되고, 본 발명의 정신과 범위는 청구 범위에 의해서만 제한된다.

Claims (11)

  1. 제1과 제2상호 입력신호에 응답하여 증폭된 출력신호를 공급하는 증폭기 회로에 있어서, 제1과 제2전원 전위의 사이에 직렬로 접속된 제1도전형의 제1전계효과 트랜지스터 (1) 및 제2도전형의 제2전계효과 트랜지스터 (2)와, 제1과 제2전원 전위간의 직렬로 접속된 스위칭 수단 (21, 22)과, 제1도전형의 제3전계효과 트랜지스터 (3)와, 제2도전형의 제4전계효과 트랜지스터(4)를 포함하며, 상기 제1과 제3전계효과 트랜지스터는 게이트전극이 상기 제3과 제4전계 효과 트랜지스터의 공통 접속노드에 접속되고, 상기 제2전계효과 트랜지스터는 게이트전극이 제1상보입력신호를 받도록 접속되고, 상기 제4전계효과 트랜지스터는 게이트 전극이 제2상보 입력 신호를 받도록 접속되며, 상기 스위칭 수단은 제1 또는 제2상보 입력신호에 응답하여 상기 제4전계효과 트랜지스터와 교대로 도통하는 것을 특징으로 하는 증폭기 회로.
  2. 제1항에 있어서, 상기증폭기 회로의 비활성화 주기 동안 소정의 전위로 상기 제1과 제2전계효과 트랜지스터의 공통접속 노드 및 상기 제3과 제4전계효과 트랜지스터의 공통 접속노드를 이쿼라이즈하는 이쿼라이즈 수단(10, 11, 22)을 더욱 포함하는 증폭기 회로.
  3. 제2항에 있어서, 상기 이쿼라이즈 수단이 상기 제1스위칭 수단에 교차 접속되고 비활성화 신호에 응답하여 도통되는 제2스위칭 수단 (22)과, 상기 제1과 제2전계효과 트랜지스터의 공통접속 노드와 상기 제3과 제4전계 효과 트랜지스터의 공통 접속노드 사이에 접속되어 비활성화 신호에 응답하여 도통되는 제3스위칭 수단(10, 11)을 포함하는 증폭기 회로.
  4. 제3항에 있어서, 상기 제3스위칭 수단이 상기 제1과 제2전계효과 트랜지스터의 공통접속 노드와 상기 제3과 제4전계효과 트랜지스터의 공통 접속 노드 사이에 접속되어, 비활성화 신호에 응답하여 도통되는 CMOS 트랜스미션 게이트 (10, 11)를 포함하는 증폭기 회로.
  5. 제1항에 있어서, 상기 제1스위징 수단이 제1도전형의 제5전계효과 트랜지스터 (21)이고, 상기 제5전계효과 트랜지스터가 제2상보입력 신호를 받도록 접속된 게이트 전극을 가지는 증포기 회로.
  6. 제1항에 있어서, 상기 제1스위칭 수단이 제2도전형의 제6전계효가 트랜지스터 (31)이고, 상기 제6전계효가 트랜지스터가 제1상보입력 신호를 받도록 접속된 게이트 전극을 가지는 증폭기 회로.
  7. 제5항에 있어서, 상기 제1도전형은 P 채널형이고, 상기 제2도전형은 N 채널형인 증폭기 회로.
  8. 제1과 제2상보 이력신호에 응답하여 제1출력신호를 공급하는 제1증폭회로 (30a)와, 제1과 제2상보 입력 신호에 응답하여 제2출력신호를 공급하는 제2증폭회로 (30b)를 포함하고, 상기 제1과 제2증폭회로는 제1항에 기재된 증폭기 회로에 의해 구성되고, 상기 제2증폭회로는 상기 제2출력신호가 상기 제1출력신호와 상보관계를 가지도록 상기 제1과 제2상보 입력신호를 받으며, 상기 제1과 제2출력신호에 응답하여 제3출력신호를 공급하는 제3증폭회로를 포함하는 증폭기 회로.
  9. 제8항에 있어서, 상기 제3증폭회로가 제1항에 기재된 증폭기 회로에 의해 구성되는 증폭기 회로.
  10. 제8항에 있어서, 상기 제3증폭회로가 제1과 제2전원전위 사이에 직렬로 접속된 제1도전형의 제7전계효과 트랜지스터(1) 및 제2도전형의 제8전계효과 트랜지스터(2)와, 제1과 제2전원전위 사이에 직렬로 접속된 제1도전형의 제9전계효과 트랜지스터와 제2도전형의 제10전계효과 트랜지스터를 포함하고, 상기 제7과 제9전계효과 트랜지스터는 그들의 게이트전극이 상기 제9와 제10전계효과 트랜지스터의 공통 접속노드에 접속되고, 상기 제8전계효과 트랜지스터는 그의 게이트전극이 상기 제1증폭 회로에서의 출력신호를 받을수 있도록 접속되며, 상기 제 9 전계효과 트랜지스터는 그의 게이트전극이 상기 제 2 증폭기 회로에서 출력신호를 받을 수 있도록 접속되는 증폭기 회로.
  11. 행과 열로 배열된 복수의 메모리 셀을 포함하는 메모리셀 어레이 (85)와, 외부에서 인가된 행 어드레스 신호에 응답하여 상기 메모리 셀 어레이에서 행을 선택하는 행 선택수단 (82)과, 외부에서 인가된 열 에드레스 신호에 응답하여 상기 메모리 셀 어레이에서 열을 선택하는 열 선택수단 (83)과, 상기 행 선택수단과 상기 열 선택수단에 의해 선택된 행과 열에 의해 지정된 메모리 셀에서 제공되는 데이터 신호를 증폭하여 제1과 제2상보신호를 공급하는 센스 앰프수단 (84)과, 상기 센스앰프 수단의 출력에 접속되고, 제1과 제2상보신호에 응답하여 증폭된 데이터신호를 공급하는 증폭기 수단(61)을 포함하는 반도체 메모리 장치에 있어서, 상기 증폭기 수단은, 제1과 제2전원전위 사이에 직렬로 접속된 제1도전형의 제1전계효과 트랜지스터 (1)와 제2도전형의 제2전계효과 트랜지스터(2)와 스위치 수단과, 제1과 제2전원전위 사이에 직렬로 접속된 제1도전형의 제3전계효과 트랜지스터 (3)와 제2도전형의 제4전계효과 트랜지스터 (4)를 포함하고, 상기 제1과 제2전계효과 트랜지스터는 그들의 게이트 전극이 상기 제3과 제4전계 효과 트랜지스터의 공통 접속노드에 접속되고, 상기 제2전계효과 트랜지스터는 그의 게이트전극이 제1상보입력 신호를 받도록 접속되며, 상기 제4전계효과 트랜지스터는 그의 게이트전극이 제2상보입력 신호를 받도록 접속되고, 상기 스위칭 수단은 제1 또는 제2상보입력신호에 응답하여 상기 제4전계효와 트랜지스터와 교대로 도통되는 반도체 기억장치.
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