JPH10326493A - 複合化フラッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 データの書込み又は消去をしながら読出しも
同時に行えるようにする。 【解決手段】 メモリ部としてフラッシュメモリ素子の
メモリアレイからなる制御命令メモリ部１２Ａと、やは
りフラッシュメモリ素子の小さなセクターサイズ群で構
成されるデータメモリ部１２Ｂを備え、制御命令メモリ
部１２Ａのアクセスを可能にするＰＦＥ信号とデータメ
モリ部１２Ｂのアクセスを可能にするＤＦＥ信号の切換
えによって、選択されたメモリ部で使用される。ＤＦＥ
信号によってデータメモリ部１２Ｂを選択して書込み又
は消去が開始されると、その後はＤＦＥ信号とＰＦＥ信
号を切り換えて制御命令メモリ部１２Ａのアクセスを可
能にすることにより、制御命令メモリ部１２Ａの情報を
読み出すことができるようになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子手帳、電話
機、音声認識・記憶装置、コンピュータ等、信号処理回
路の記憶装置や携帯用機器の記憶装置などに用いられる
フラッシュメモリ装置に関するものである。

【０００２】

【従来の技術】電気的に書換え及び消去可能な不揮発性
半導体記憶装置（ＥＥＰＲＯＭ）の中で、フラッシュメ
モリ（フラッシュＥＥＰＲＯＭとも呼ばれる）が近年注
目を浴び、業界全体で量産に向けた開発が盛んに行われ
ている。フラッシュメモリは、製造過程でユーザの仕様
に従って制御命令の情報を焼き付けていくマスクＲＯＭ
や紫外線で消去するＥＰＲＯＭとは異なり、電気的に書
込み及び消去ができることから、マスクＲＯＭやＥＰＲ
ＯＭに置き代わる製品として広く使用されようとしてい
る。従来のＥＥＰＲＯＭは一般に単ビット消去を基本に
しているのに対し、フラッシュメモリはブロック単位で
の消去を前提としており、使いにくい面もあるが、１ビ
ットの単素子化やブロック消去等の採用により、ＤＲＡ
Ｍに匹敵するか、或いはそれ以上の集積度が期待できる
次世代のメモリ装置として注目されており、その市場の
大きさは計り知れない。フラッシュメモリは、オンボー
ド（実装状態）で書替えの必要な用途はもとより、ソフ
トのデバッグが出荷の寸前までできるという利便性から
ユーザに大きく支持されている。

【０００３】フラッシュメモリに関して、これまでに各
社から種々の構造・方式が提案されており、一般にフロ
ーティングゲート型の不揮発性メモリでは、絶縁体で囲
まれたフローティングゲート中に電荷を保持し、コント
ロールゲートにバイアスをかけたときにソース・ドレイ
ン間にチャネルが形成されるしきい値電圧が、フローテ
ィングゲート中の電荷量により変化することを利用して
データの記憶を行っているが、書込み、消去方法が各方
式によって異なっている。

【０００４】図１は従来のフラッシュメモリ装置の一例
を示したものである。メモリ部として一つのメモリアレ
イ２が設けられている。メモリアレイ２は複数のセクタ
ーに分割されており、メモリ素子のデータの消去は、初
めからセクター単位で、又は選択された複数のセクター
間でセクター単位で順次に消去される。アドレス信号Ａ
０〜Ａ１８はアドレスラッチ４を経てＸデコーダ６とＹ
デコーダ８に供給され、Ｘデコーダ６によりメモリアレ
イ２中のワードラインが選択され、Ｙデコーダ８により
Ｙゲート／センスアンプ１０を介してメモリアレイ２中
のビット線が選択される。１４は書込みに用いられるプ
ログラム電圧を発生する発生器であり、１６は消去時の
消去電圧を発生する発生器であり、プログラム電圧と消
去電圧はそれぞれデコーダ６，８とメモリアレイ１２に
供給される。

【０００５】データの入出力に関し、データを一時ラッ
チするデータラッチ１８と、入出力バッファ２０が設け
られている。２２はタイマー、２４はシステム制御命令
レジスタであり、電源としてＶｃｃとＧＮＤ電位が与え
られ、制御命令として書込み動作の開始信号となるライ
トイネーブル信号（ＷＥ）、読出し動作の開始信号とな
る出力イネーブル信号（ＯＥ）、及びデバイスの選択信
号であるチップイネーブル信号（ＣＥ）がシステム制御
命令レジスタ２４に与えられ、システム制御命令レジス
タ２４から各部の動作を決める信号が各部に与えられ
る。

【０００６】

【発明が解決しようとする課題】フラッシュメモリは読
出しに比べて書込みと消去に長い時間がかかる。そのた
め、オンボードでメモリアレイ２のデータ領域を書き換
える場合、そのデータ領域の書込み又は消去の時間中に
メモリアレイ２の他の領域から情報（例えばＣＰＵの制
御情報など）を読み出すことができれば好都合である
が、図１のように単一のメモリアレイを備えている場合
には不可能である。

【０００７】メモリアレイとして標準品が使用されてい
る場合、例えば今まで４Ｍビットの容量のフラッシュメ
モリを使っていたが、ソフトウエアが肥大化して４Ｍビ
ットでは足りず、もう少しメモリ容量が必要であるとい
う状況になると、次は８Ｍビットのフラッシュメモリを
使用せざるを得ないことになる。これはユーザにとって
大幅なコストアップとなる。このことはデータ格納用の
メモリについても同様であり、必要以上の容量を持つこ
とはユーザにとってはコストアップとなり、製造側にと
っては原価アップとなる。

【０００８】メモリのデータの消去の際、従来はセクタ
ーを一つずつ消去する機能のほかに、複数のセクターを
選択して順次消去するモードがあるが、いずれにしても
セクター単位で消去するので長時間かかってしまい、ユ
ーザのニーズに合致しない場合がある。フラッシュメモ
リではチップ全体を一度に消去するモードもあるが、そ
れではデータ部分で残したい情報まで消えてしまうとい
う問題が生じる。

【０００９】本発明の第１の目的は、データの書込み又
は消去をしながら読出しも同時に行えるようにすること
である。本発明の第２の目的は、制御命令格納用のメモ
リ部とデータ格納用のメモリ部のサイズを自由に設計で
き、所望のサイズの組合わせのフラッシュメモリ装置を
実現できるようにして、ユーザにとっても製造側にとっ
ても経済的な容量サイズを持つフラッシュメモリ装置を
実現することである。本発明の第３の目的は、例えば携
帯電話の電話番号帳に使用するような細かいデータに対
しては小さいセクターを一つずつ消去できるようにし、
例えば音声録音のような比較的大きなデータに対しては
複数のセクターを同時に消去できるようにして消去に対
する自由度を増すことである。

【００１０】

【課題を解決するための手段】本発明の複合化フラッシ
ュメモリ装置は、フラッシュメモリ素子からなるメモリ
部として、制御命令格納用の制御命令メモリ部とデータ
格納用のデータメモリ部とを備え、データメモリ部が複
数個のメモリ素子からなる最小消去単位としてのセクタ
ーに分割されており、制御命令メモリ部とデータメモリ
部がアドレスピンを共用しそれぞれのアドレス空間の全
部又は一部を使用してアクセスされ、データメモリ部の
書込み又は消去時に制御命令メモリ部の読出しを行なう
ことができるようになっている。

【００１１】両メモリ部は適当な大きさの単位に機能ブ
ロック化されており、かつその両メモリ部は機能ブロッ
クを単位として適当な大きさのメモリサイズに設計され
たものであることが好ましい。これにより、両メモリ部
を自由な大きさのメモリサイズに設計し、所望の容量サ
イズの組合せを実現することができるようになる。

【００１２】また、データメモリ部は、セクター単位で
消去するモードと、複数のセクターをまとめて同時に消
去するモードとを任意に選択できる選択回路を備えてい
ることが好ましい。これにより、例えば携帯電話の電話
番号帳のような細かいデータに対してはセクター単位で
消去し、また例えば音声録音のような比較的大きなデー
タに対しては複数のセクターをまとめて同時に消去する
ことにより高速に消去する、というように、用途に応じ
た消去モードを選択することができるようになる。

【００１３】

【実施例】図２は一実施例のブロック図である。図１と
同じ機能をする部分には同一の符号を付す。メモリ部と
して制御命令格納用の制御命令メモリ部１２Ａとデータ
格納用のデータメモリ部１２Ｂを備えている。制御命令
メモリ部１２Ａはフラッシュメモリ素子のメモリアレイ
であり、その容量は例えば４Ｍビットで、全体で１つの
セクターを構成している。それに対し、データメモリ部
１２Ｂもフラッシュメモリ素子のメモリアレイである
が、容量は例えば２.５Ｍビットであり、１２８バイト
（１バイトは８ビット）のメモリ素子を１セクターとし
て、２５６０セクターに分割されている。セクターは消
去の最小単位である。

【００１４】アドレスラッチ４、Ｘデコーダ６及びＹデ
コーダ８は両メモリ部１２Ａ，１２Ｂのワードライン、
データラインを選択する。また、制御命令メモリ部１２
Ａのアクセスを可能にするＰＦＥ（プログラム・フラッ
シュ・イネーブル）信号とデータメモリ部１２Ｂのアク
セスを可能にするＤＦＥ（データ・フラッシュ・イネー
ブル）信号を切り換えることによって、選択されるメモ
リ部を切り換える。

【００１５】それぞれのメモリ部１２Ａ，１２Ｂには、
ビット線を選択しセンスするＹゲート／センスアンプ１
０Ａ，１０Ｂが設けられており、Ｙゲート／センスアン
プ１０Ａ，１０Ｂはそれぞれデータラッチ１８Ａ，１８
Ｂを介して入出力バッファ２０に接続されている。プロ
グラム電圧発生器１４からのプログラム時の電圧及び消
去電圧発生器１６からの消去時に用いられる電圧は、そ
れぞれデコーダ６，８及び両メモリ部１２Ａ，１２Ｂに
供給される。

【００１６】制御命令として、書込み動作の開始信号と
なるライトイネーブル信号（ＷＥ）と読出し動作の開始
信号となる出力イネーブル信号（ＯＥ）の外に、図１の
チップイネーブル信号（ＣＥ）に代るものとして、制御
命令メモリ部１２Ａのアクセスを可能にするＰＦＥ信号
とデータメモリ部１２Ｂのアクセスを可能にするＤＦＥ
信号が用いられている。３０は出力制御回路であり、デ
バイスが自動アルゴリズム実行中か終了したかをホスト
システムに知らせる信号レディ／ビジィ（ＲＹ／ＢＹ）
を発生する。

【００１７】いずれのメモリ部１２Ａ，１２Ｂもメモリ
素子をアクセスするためにＸデコーダ６とＹデコーダ８
を別々にもっている。書込みが指定された後は書込みア
ルゴリズムが自動的に実行される。また、消去はセクタ
ー単位で又は複数のセクターを含むブロックとしてまと
めて行なわれるが、消去の際も消去を行なう最初のセク
ターと最後のセクターが指定された後、自動消去アルゴ
リズムによって消去が実行される。そのため、ＤＦＥ信
号によってデータメモリ部１２Ｂを選択して書込み又は
消去が開始されると、その後はＤＦＥ信号とＰＦＥ信号
を切り換えて制御命令メモリ部１２Ａのアクセスを可能
にすることにより、制御命令メモリ部１２Ａの情報を読
み出すことができるようになる。

【００１８】図３にデータメモリ部１２Ｂの構成を更に
具体的に説明する。１２８バイトのメモリ素子を含むセ
クターが６４個で１ブロックを構成している。１ブロッ
クは８Ｋバイトである。８Ｋバイトのブロックが４０個
存在し、全体として２.５Ｍビットの容量をもってい
る。

【００１９】図４はデータメモリ部１２Ｂの消去に関
し、セクター単位での消去とブロック単位での消去が選
択できるようになった実施例の選択回路の例を示したも
のである。８Ｋバイトのブロック４０には符号４２−１
〜４２−６４で示されるように６４個のセクターが含ま
れている。それぞれのセクター４２−１〜４２−６４の
メモリ素子に消去用の電圧 Ｖerase を印加するために
ＭＯＳトランジスタ４４−１〜４４−６４が接続されて
いる。各ＭＯＳトランジスタ４４−１〜４４−６４のゲ
ート電極にはＮＯＲ回路とインバータからなるＯＲ回路
４６−１〜４６−６４を介して、セクターを個別に選択
して消去用の電圧を印加するためのセクター選択信号
と、１つのブロック内の全てのセクター４２−１〜４２
−６４をまとめて消去するために一斉に消去用の電圧を
印加するためのまとめ消去イネーブル信号とが入力され
るようになっている。

【００２０】まとめ消去モードでは、コマンドがコマン
ドレジスタ５０を経てステートマシーン５２に供給さ
れ、それぞれのブロックのレジスタ５４に保持される。
コマンドにより、消去する最初のブロック（ビギン・セ
クター・ブロック）と最後のブロック（エンド・セクタ
ー・ブロック）が指示されると、カウンタ５６によりそ
の範囲のブロックが順次指定されて、まとめ消去イネー
ブル信号が対応するブロックに順次供給されていく。こ
のように、ブロック単位で消去できるようにしたことに
より高速消去が可能になる。セクター単位での消去モー
ドでは、セクター選択信号が所定のブロックの所定のセ
クターのＯＲ回路に供給されることにより、そのセクタ
ーのみのデータが消去される。

【００２１】制御命令メモリ部１２Ａとデータメモリ部
１２Ｂの所望のメモリサイズの組合わせを可能にするた
めに、両メモリ部１２Ａと１２Ｂをそれぞれ適当なサイ
ズの機能ブロックに分割し、両メモリ部１２Ａと１２Ｂ
に対してＸデコーダ６とＹデコーダ８のアドレス空間の
全部又は一部を使用して選択できるようにすることがで
きる。

【００２２】図５はそのように機能ブロックに分割し、
メモリサイズの組合わせを異ならせた例を示したもので
ある。（Ａ）は制御命令メモリ部１２Ａが２.５Ｍビッ
ト、データメモリ部１２Ｂが１.５Ｍビットで、全体と
して４Ｍビットの容量をもたせた例であり、制御命令メ
モリ部１２Ａに対してはアドレス空間のうちアドレス０
０〜４ＦＦＦＦを使用し、データメモリ部１２Ｂに対し
てはアドレス空間のうちアドレス００〜２ＦＦＦＦを使
用してアクセスを行なう。

【００２３】（Ｂ）は制御命令メモリ部１２Ａが４Ｍビ
ット、データメモリ部１２Ｂが２.５Ｍビットで、全体
として６.５Ｍビットの容量をもたせた例であり、制御
命令メモリ部１２Ａに対してはアドレス空間のうちアド
レス００〜７ＦＦＦＦを使用し、データメモリ部１２Ｂ
に対してはアドレス空間のうちアドレス００〜４ＦＦＦ
Ｆを使用してアクセスを行なう。

【００２４】（Ｃ）は制御命令メモリ部１２Ａが７Ｍビ
ット、データメモリ部１２Ｂが３Ｍビットで、全体とし
て１０Ｍビットの容量をもたせた例であり、制御命令メ
モリ部１２Ａに対してはアドレス空間のうちアドレス０
０〜ＤＦＦＦＦを使用し、データメモリ部１２Ｂに対し
てはアドレス空間のうちアドレス００〜５ＦＦＦＦを使
用してアクセスを行なう。データメモリ部１２Ｂのセク
ターサイズは均一な大きさのものでなくてもよく、サイ
ズの異なる２種類以上のセクターを含む複数のメモリマ
ットをもった構成とすることもできる。

【００２５】

【発明の効果】本発明では、フラッシュメモリ素子から
なるメモリ部を制御命令メモリ部とデータメモリ部とに
分け、データメモリ部を複数個のメモリ素子からなる最
小消去単位としてのセクターに分割したので、データメ
モリ部には音声データを初め、従来はＥＥＰＲＯＭに格
納していたような電話番号帳や各種コードなど、ユーザ
のニーズにあった種類のデータを格納することができる
ようになる。また、制御命令メモリ部とデータメモリ部
がアドレスピンを共用しそれぞれのアドレス空間の全部
又は一部を使用してアクセスされるように切り換えて共
通されるので、制御命令の切換えにより、データメモリ
部の書込み又は消去動作中に制御命令メモリ部の読出し
を行なうことができるようになる。両メモリ部を適当な
大きさの単位に機能ブロック化することにより、両メモ
リ部を自由な大きさのメモリサイズに設計し、所望の容
量サイズの組合せを実現することができるようになる。
また、データメモリ部は、セクター単位で消去するモー
ドと、複数のセクターをまとめて同時に消去するモード
とを任意に選択できる選択回路を備えていることによ
り、用途に応じた消去モードを選択することができるよ
うになる。その結果、データメモリ部のある領域に対す
る消去を高速にできるようになり、ユーザの待ち時間を
短縮することができるようになる。

【図面の簡単な説明】

【図１】従来のフラッシュメモリ装置を示すブロック図
である。

【図２】一実施例のフラッシュメモリ装置を示すブロッ
ク図である。

【図３】一実施例におけるデータメモリ部の構成を示す
概念図である。

【図４】一実施例におけるデータメモリ部のデータ消去
のための選択回路を示すブロック図である。

【図５】（Ａ）から（Ｃ）は制御命令メモリ部とデータ
メモリ部のメモリサイズの組合わせの例を示す概念図で
ある。

【符号の説明】

４ アドレスラッチ ６ Ｘデコーダ ８ Ｙデコーダ １０Ａ，１０Ｂ Ｙゲート／センスアンプ １２Ａ 制御命令メモリ部 １２Ｂ データメモリ部 ４０ ブロック ４２−１〜４２−６４ セクター

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 正浩 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 阿部 浩久 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フラッシュメモリ素子からなるメモリ部
   として、制御命令格納用の制御命令メモリ部とデータ格
   納用のデータメモリ部とを備え、 データメモリ部は複数個のメモリ素子からなる最小消去
   単位としてのセクターに分割されており、 制御命令メモリ部とデータメモリ部は、アドレスピンを
   共用しそれぞれのアドレス空間の全部又は一部を使用し
   てアクセスされ、データメモリ部の書込み又は消去時に
   制御命令メモリ部の読出しを行なうことができることを
   特徴とする複合化フラッシュメモリ装置。
2. 【請求項２】 制御命令メモリ部とデータメモリ部は適
   当な大きさの単位に機能ブロック化されており、かつそ
   の両メモリ部は機能ブロックを単位として適当な大きさ
   のメモリサイズに設計されたものである請求項１に記載
   の複合化フラッシュメモリ装置。
3. 【請求項３】 前記データメモリ部は、セクター単位で
   消去するモードと、複数のセクターをまとめて同時に消
   去するモードとを任意に選択できる選択回路を備えてい
   る請求項１又は２に記載の複合化フラッシュメモリ装
   置。