JPH05283708A - 不揮発性半導体記憶装置，その製造方法および試験方法 - Google Patents

Abstract

(57)【要約】 【目的】 過剰消去状態のメモリセルの存在により不良
品として判別されたフラッシュメモリを一度だけプログ
ラム可能な記憶装置（ＯＴＰＲＯＭ）として使用するこ
とにより、不良品率を低減することを目的とする。 【構成】 ウエハレベルの試験中に過剰消去により不良
品と判別されたベアチップ状態の記憶装置を、その過剰
消去メモリセルの存在を示す情報を不揮発的かつ読出可
能な態様で識別メモリ回路（１）に記憶し、その後紫外
線などのエネルギー線照射によりメモリセルアレイのメ
モリセルを電気的に中性状態の消去状態に復帰させる。
この紫外線などのエネルギー線により消去されたチップ
はＯＴＰＲＯＭとしてアセンブリされ試験される。この
とき、メモリセルへのデータの書込および消去を制御す
るための書込／消去制御回路はメモリ回路（１）に格納
された情報に従って動作禁止状態とされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関し、特に、電気的に書込および消去が可能な読出
専用記憶装置に関する。より特定的には、メモリセルが
１個のフローティングゲート型トランジスタからなるフ
ラッシュメモリに関する。

【０００２】

【従来の技術】情報を不揮発的に記憶する半導体記憶装
置の１つにフラッシュメモリと呼ばれるものがある。フ
ラッシュメモリにおいては、消去時にメモリセルアレイ
のすべてのメモリセルが同時に消去状態とされる。

【０００３】図９はフラッシュメモリにおける１個のメ
モリセルの断面構造を概略的に示す図である。図９にお
いて、メモリセルは、たとえばｐ型の半導体基板１００
の表面に形成されるたとえばｎ型の不純物領域１０２お
よび１０４と、不純物領域１０２および１０４の間のチ
ャネル領域１１２上にゲート絶縁膜１１０を介して形成
されるフローティングゲート１０６と、フローティング
ゲート１０６上に層間絶縁膜１１４を介して形成される
コントロールゲート１０８を含む。フローティングゲー
ト１０６はその周囲が絶縁膜１１０および１１４により
取り囲まれており、電気的にフローティング状態とされ
ている。このメモリセルはＭＯＳ（金属−絶縁膜−半導
体）型トランジスタの構成を備え、不純物領域１０２が
ドレイン領域を構成し、不純物領域１０４がソース領域
となる。

【０００４】図１０はこの図９に示すメモリセルの電気
的な等価回路図である。コントロールゲート１０８の電
極ＣＧはワード線ＷＬに接続され不純物領域１０２のド
レイン電極Ｄはビット線ＢＬに接続される。不純物領域
１０４のソースは、通常、ソース線Ｓを介してソース電
位発生回路１１６に結合される。

【０００５】フラッシュメモリにおいては、このメモリ
セルが行列状に配置され、１本のワード線ＷＬには１行
のメモリセルが接続され、１本のビット線ＢＬには１列
のメモリセルが配置される。図９および図１０に示すメ
モリセルへのデータの書込、消去および読出は以下のよ
うにして行なわれる。

【０００６】書込時においては、コントロールゲート１
０８へ約１２Ｖ程度の高電圧Ｖｐｐがワード線ＷＬを介
して印加され、ドレイン不純物領域１０２へはビット線
ＢＬを介して約６Ｖ程度の電圧が印加され、かつソース
不純物領域１０４へはソース電位発生回路１１６により
接地電位が印加される。この状態では、ドレイン不純物
領域１０２からソース不純物領域１０４へとチャネル領
域１１２を介して電流が流れる。このドレイン不純物領
域１０２からの電流内の電荷がドレイン不純物領域１０
２の近傍に形成される高電界により励起され、ホットエ
レクトロンが発生する。このホットエレクトロンにより
アバランシェ降伏が生じ、大量のホットエレクトロンが
発生する。このアバランシェ降伏により発生したホット
エレクトロンはコントロールゲート１０８へ印加された
高電圧によりフローティングゲート１０６へと加速さ
れ、このフローティングゲート１０６にトラップされ
る。フローティングゲート１０６に電子が注入（捕獲）
された状態においてはこのメモリセルのしきい値電圧Ｖ
ｔｈが正の方向へ移動する。

【０００７】消去時においては、コントロールゲート１
０８へは接地電位が印加され、ソース不純物領域１０４
へはソース電位発生回路から約１２Ｖ程度の高電圧Ｖｐ
ｐが印加され、ドレイン不純物領域１０２はフローティ
ング状態とされる。この状態においては、ゲート絶縁膜
１１０（極めて薄い）を介してフローティングゲート１
０６からソース不純物領域１０４へとトンネル現象によ
り電子が引き抜かれる。フローティングゲート１０６か
ら電子が引き抜かれた状態においてはこのメモリセルの
しきい値電圧Ｖｔｈが負の方向へ移動する。

【０００８】上述のように、フローティングゲート１０
６に存在する電子の量に従ってメモリセルはデータ
“０”および“１”を記憶する。

【０００９】すなわち、図１１に示すように、フローテ
ィングゲート１０６へ電子が注入された状態（書込状
態）はそのしきい値電圧Ｖｔｈが正方向に移動しており
Ｖｒ２のしきい値電圧を有する。一方、フローティング
ゲート１０６から電子が引き抜かれた消去状態において
はそのしきい値電圧が負方向へ移動し、メモリセルは、
しきい値電圧Ｖｒ１を有する。通常、フローティングゲ
ート１０６に電子が注入された書込状態はデータ“０”
を記憶する状態と定義され、フローティングゲート１０
６から電子が引き抜かれた消去状態はデータ“１”が記
憶された状態と定義される。

【００１０】データ読出時においては、ソース不純物領
域１０４へは接地電位が印加され、コントロールゲート
１０８へはワード線ＷＬを介して電源電圧Ｖｃｃ程度の
“Ｈ”の信号が伝達される。この状態において、メモリ
セルがデータ“０”を記憶している場合にはこのメモリ
セルはオフ状態であり、一方、データ“１”を記憶して
いる場合にはこのメモリセルはオン状態となる。ビット
線ＢＬには読出電位が与えられており、メモリセルの記
憶データに応じて電流が流れるか否かを電流駆動型セン
スアンプで検出することによりデータの読出が行なわれ
る。

【００１１】上述のようなメモリセルの構造の場合、フ
ローティングゲート１０６に存在する電子の量に応じて
データが記憶されるため、電源が切られてもこのフロー
ティングゲート１０６内には電子が保存されるため、情
報を不揮発的に記憶することができ、不揮発性メモリセ
ルは、様々な分野で利用されている。

【００１２】図１２は、従来の不揮発性半導体記憶装置
（フラッシュメモリ）の全体の構成を示す図であり、た
とえば特開平２−１０５９６号公報に開示されている。
図１２において、不揮発性半導体記憶装置２００は、図
９に示す構造のメモリセルが行および列状に配置された
メモリセルアレイ１３を含む。不揮発性半導体記憶装置
２００はさらに、与えられたアドレスビットＡ０〜Ａｍ
をラッチして内部アドレスビットを発生するアドレスラ
ッチ１０と、アドレスラッチ１０からの内部行アドレス
ビットをデコードしてメモリセルアレイ１３の１行を選
択するＸデコーダ１２と、アドレスラッチ１０からの内
部列アドレスビットをデコードしてメモリセルアレイ１
３の対応の列を選択する列選択信号を発生するＹデコー
ダ１１と、Ｙデコーダ１１からの列選択信号に応答して
メモリセルアレイ１３の対応の列を内部データバス１２
３ｂまたはデータラッチ１５へ接続するＹゲート回路１
４を含む。

【００１３】この不揮発性半導体記憶装置は８ビット
（１バイト）単位でデータの入出力が実行されるため、
Ｙデコーダ１１からの列選択信号はメモリセルアレイ１
３における８列を指定し、Ｙゲート回路１４はこの列選
択信号に応答して８本の列を内部データバス１２３ｂま
たはデータラッチ１５へ接続する。

【００１４】不揮発性半導体記憶装置２００はさらに、
８ビット双方向データバス１２０に結合される入出力バ
ッファ６と、内部データバス１２３上に現われた電流の
有無を検出してメモリセルデータを読取るためのセンス
回路７を含む。センス回路７の出力は入出力バッファ６
に含まれる出力バッファへ伝達され、次いでデータバス
１２０上へ読出データとして出力される。入出力バッフ
ァ６は、データ書込時（プログラム時）においてはデー
タバス１２０に与えられたデータＤ０〜Ｄ７から内部デ
ータを生成してデータバス１２３ａを介してデータラッ
チ１５へ与える。

【００１５】不揮発性半導体記憶装置２００はさらに、
メモリセルデータの消去およびプログラムを実行するた
めに、ライトイネーブル信号／ＷＥ、チップイネーブル
信号／ＣＥおよびプログラム高電圧Ｖｐｐに応答して、
各種制御信号を発生する指令ポートコントローラ２と、
指令ポートコントローラ２からの制御信号に応答して、
プログラム高電圧Ｖｐｐから消去電圧を発生してメモリ
セルアレイ１３のメモリセルの各ソースへこの消去電圧
（消去動作時１２Ｖ程度の高電圧）を印加する消去電圧
発生回路５と、指令ポートコントローラ２からの制御信
号に応答してプログラム高電圧Ｖｐｐを受けてプログラ
ム電圧を発生してＹデコーダ１１およびＸデコーダ１２
へ与えるプログラム電圧発生回路４と、チップイネーブ
ル信号／ＣＥおよび出力イネーブル信号／ＯＥに応答し
て入出力バッファ６のデータ入出力動作を制御するＣＥ
／ＯＥ論理回路８と、指令ポートコントローラ２からの
制御信号に応答して、消去／プログラム動作時にベリフ
ァイ電圧を発生する消去／プログラム検査発生回路９を
含む。消去／プログラム検査発生回路９から出力される
電圧はＸデコーダ１２へ与えられ、消去／プログラムベ
リファイ（確認）動作時において、Ｘデコーダ１２を介
してメモリセルアレイ１３の選択されたワード線上へ伝
達される。

【００１６】指令ポートコントローラ２は、ライトイネ
ーブル信号／ＷＥおよびチップイネーブル信号／ＣＥの
状態の組合せに従って、入出力バッファ６から与えられ
たデータを動作指令信号として受取り、この指令信号を
デコードして必要な制御信号を発生する。指令ポートコ
ントローラ２は、外部から与えられるプログラム高電圧
Ｖｐｐが１２Ｖの高圧値にあるときには動作状態とな
り、一方、このプログラム電圧Ｖｐｐが５Ｖの通常動作
電源電圧レベルの場合には非動作状態とされる。指令ポ
ートコントローラ２が解読することのできる命令は、２
ⁿ 種類（ｎはデータバス１２０を介して与えられるデー
タビットの数）となる。

【００１７】この不揮発性半導体記憶装置２００は、通
常５Ｖ程度の動作電源電圧Ｖｃｃと、通常接地電位レベ
ルの電位Ｖｓｓと、プログラム高電圧Ｖｐｐとを外部か
ら受取る。チップイネーブル信号／ＣＥがローレベルと
なった場合にはこの不揮発性半導体記憶装置２００が選
択され、指定された動作を実行する。すなわち、指令ポ
ートコントローラ２が、ローレベルのチップイネーブル
信号／ＣＥに応答して入出力バッファ６からの指令を受
取る状態となる。指令ポートコントローラ２は、ライト
イネーブル／ＷＥがローレベルからハイレベルへ立上が
る立上がりエッジでこの入出力バッファ６からの指令を
信号線１２３ａを介して受取り、デコードする。プログ
ラム高電圧Ｖｐｐが５Ｖとなった場合には、指令ポート
コントローラ２は非動作状態となり、この不揮発性半導
体記憶装置２００は常にデータ読出モードのみで動作す
る。

【００１８】またデータラッチ１５およびアドレスラッ
チ１０は、それぞれプログラムモード時において指令ポ
ートコントローラ２からのストローブ信号ＳＴＢに応答
して与えられた信号をラッチする。

【００１９】図１３は図１２に示す指令ポートコントロ
ーラの構成を示すブロック図である。図１３において、
指令ポートコントローラ２は、チップイネーブル信号／
ＣＥのローレベルに応答して活性化され、ライトイネー
ブル信号／ＷＥに従って内部書込イネーブル信号ＣＷＥ
を発生するＷＥ・ＣＥ制御論理２３１と、チップイネー
ブル信号／ＣＥに応答して活性化され、内部書込イネー
ブル信号ＣＷＥに従って図１２に示すアドレスラッチ１
０へラッチタイミング信号ＳＴＢを与えるアドレスクロ
ック発生器２３２と、内部書込イネーブル信号ＣＷＥに
応答してクロック信号を発生する状態クロック発生器２
３３と、状態クロック発生器２３３からのクロック信号
に応答して、内部データバス１２３ａ上に入出力バッフ
ァ６から伝達されたデータを指令コードとして格納する
状態レジスタ２３５と、状態レジスタ２３５からの出力
信号に応答して活性化され、内部書込イネーブル信号Ｃ
ＷＥに応答して指令クロックおよびデータクロックを発
生するクロック発生器２３４を含む。

【００２０】クロック発生器２３４は、データラッチ
（図１２参照）のデータラッチタイミングを与えるスト
ローブ信号ＳＴＢを発生するデータクロック発生器２３
４ｂと、指令レジスタ２３７がデータバス２２３ａ上の
データを指令コードとして受取るタイミングを与える指
令クロックを発生する指令クロック発生器２３４ａを含
む。

【００２１】指令ポートコントローラ２はさらに、状態
レジスタ２３５および指令レジスタ２３７に格納された
指令コードをデコードして、消去電圧発生器、プログラ
ム電圧発生器および消去／プログラム検査発生器の動作
を制御する信号を発生するとともにアドレスクロック発
生器２３２および状態レジスタ２３５の動作をもまた規
定する状態デコーダ２３６を含む。

【００２２】動作モードは、ライトイネーブル信号／Ｗ
Ｅおよびチップイネーブル信号／ＣＥにより与えられる
書込サイクルにおいて、データバス１２３ａを介して与
えられるデータにより指定される。アドレスクロック発
生器２３２は、チップイネーブル信号／ＣＥがローレベ
ルとなったとき、ライトイネーブル信号／ＷＥの立下が
りエッジ（すなわち、内部書込イネーブル信号ＣＷＥの
立上がりエッジ）に応答してアドレスストローブ信号Ｓ
ＴＢを発生して図１２に示すアドレスラッチ１０へ与え
る。アドレスラッチ１０は、この与えられたアドレスス
トローブ信号ＳＴＢに応答してラッチ状態となり、与え
られていたアドレスをラッチする。

【００２３】一方、ライトイネーブル信号／ＷＥの立上
がりエッジで、状態レジスタ２３５および指令レジスタ
２３７または状態レジスタ２３５およびデータラッチ１
５へデータがラッチされる。状態デコーダ２３６は、状
態レジスタ２３５および指令レジスタ２３７に格納され
たデータをデコードし、対応の回路を駆動する。

【００２４】消去動作モード時においては、消去電圧発
生器５がこの状態デコーダ２３６の出力に応答してプロ
グラム高電圧Ｖｐｐを発生してメモリセルアレイ１３の
各メモリセルのソースへ与える。

【００２５】プログラム電圧発生器４は、状態デコーダ
２３６の出力によりプログラムモード時（データ書込
時）にプログラム高電圧Ｖｐｐを選択してＸデコーダ１
２およびＹデコーダ１１へ与える。これによりＹデコー
ダ１１およびＸデコーダ１２からの列選択信号およびワ
ード線駆動信号は高電圧Ｖｐｐレベルとなる。消去／プ
ログラム検査発生回路９は、プログラムベリファイ（確
認）および消去ベリファイのときに、正確にプログラム
されているかおよび消去が実行されているかを検証する
ために、プログラム高電圧Ｖｐｐから確認電圧を生成し
てＸデコーダ１２へあたえる。次に動作について説明す
る。

【００２６】データ読出時においては、チップイネーブ
ル信号／ＣＥおよび出力イネーブル信号／ＯＥがローレ
ベルとなり、ＣＥ／ＯＥ論理回路８が活性化される。Ｃ
Ｅ／ＯＥ論理回路８は、このとき、所定のタイミングで
入出力バッファ６に含まれる出力バッファを駆動する。
一方、アドレスラッチ１０は、与えられたアドレスビッ
トＡ０〜Ａｍをラッチせずに通過させ、内部アドレスビ
ットを生成する。Ｘデコーダ１２およびＹデコーダ１１
は与えられた内部アドレスビットをデコードしてメモリ
セルアレイ１３の行および列を選択するための信号を発
生する。読出動作モード時においては通常、Ｘデコーダ
１２およびＹデコーダ１１から出力される選択信号は動
作電源電圧Ｖｃｃレベルである。メモリセルアレイ１３
の選択されたメモリセルのデータはＹゲート回路１４を
介してデータバス１２３ｂへ伝達される。センス回路７
はこのデータバス１２３ｂに電流が流れるか否かに応答
してメモリセルデータを読取り、読取ったデータを入出
力バッファ６に含まれる出力バッファへ与える。出力バ
ッファはこのＣＥ／ＯＥ論理回路８の制御の下にこのセ
ンス回路７から読出されたデータから外部読出データを
生成して８ビット双方向データバス１２０上に伝達す
る。

【００２７】消去動作モードは２つのサイクルを含む。
第１のサイクルにおいては、指令レジスタ２３７および
状態レジスタ２３５へ消去コードが書込まれる。第２の
サイクルにおいては、状態レジスタ２３５へ消去確認コ
ードが書込まれる。消去確認コードが状態レジスタ２３
５へ書込まれるとすぐに消去動作が開始される。状態デ
コーダ２３６はまず消去電圧発生器５へ制御信号を与
え、消去電圧発生器５からメモリセルアレイ１３のすべ
てのメモリセルのソースへ１２Ｖの高電圧Ｖｐｐを与え
るとともに、Ｘデコーダ１２の出力をすべて接地電位に
設定する。これにより、各メモリセルにおいてコントロ
ールゲートとソースとの間に高電界が生じ、トンネル電
流によりフローティングゲートに格納された電子がソー
ス線へと引き抜かれる。

【００２８】次いで、状態レジスタ２３５および指令レ
ジスタ２３７に消去検査コードが書込まれるとこの消去
動作が終了し、検査すべきメモリセルの位置を示すアド
レスをラッチするため、アドレスクロック発生器２３２
からアドレスストローブ信号ＳＴＢが発生される。ま
た、消去／プログラム検査発生器９は消去検査電圧をプ
ログラム高電圧Ｖｐｐから生成してＸデコーダ１２へ与
える。Ｘデコーダ１２がこの消去検査電圧をワード線上
へ伝達する。Ｙデコーダ１１がＹゲート回路１４を介し
てメモリセルアレイ１３内の対応の列をデータバス１２
３ｂへ接続する。消去状態のメモリセルのしきい値電圧
は消去検査電圧よりも低い電圧であり、アドレスされた
メモリセルはオン状態となり、正常な場合にはデータ
“１”が読出される。このアドレスされたメモリセルの
データは、出力イネーブル信号／ＯＥをローレベルに立
下げることにより外部装置が入出力バッファ６を介して
読出すことができ、外部装置がこのデータに従ってメモ
リセルのデータが消去されているか否かを判別すること
ができる。この消去検査動作がすべてのアドレスについ
て実行される。

【００２９】プログラミング動作は消去動作と同様２つ
のサイクルを含む。第１のサイクルにおいては、状態レ
ジスタ２３５および指令レジスタ２３７にプログラム指
令コードが格納される。第２のサイクルにおいては、ア
ドレスラッチ１０およびデータラッチ１５がラッチ状態
とされ、アドレスビットＡ０〜Ａｍおよびプログラムデ
ータがそれぞれアドレスラッチ１０およびデータラッチ
１５にラッチされる。第２のサイクルにおいてライトイ
ネーブル信号／ＷＥが立上がると、状態デコーダ２３６
は、この状態レジスタ２３５および指令レジスタ２３７
に格納された命令をデコードし、プログラム電圧発生器
４へ制御信号を与えてプログラミングを開始する。

【００３０】プログラム電圧発生器４は、指令ポートコ
ントローラ２（状態デコーダ２３６）からの信号に応答
してプログラム高電圧ＶｐｐをＸデコーダ１２およびＹ
デコーダ１１へ与える。Ｘデコーダ１２およびＹデコー
ダ１１はアドレスラッチ１０にラッチされていた内部ア
ドレスビットをデコードし、プログラム高電圧Ｖｐｐレ
ベルの高電圧をメモリセルアレイ１３の対応のワード線
上へ伝達するとともに、Ｙゲート回路１４へ列選択信号
を与える。またデータラッチ１５は、データ“０”に対
応するビット線上に書込高電圧を伝達する。これによ
り、アドレスされたメモリセルのコントロールゲートお
よびドレインに高電圧が印加され、フローティングゲー
トへ電子が注入され、データ“０”が書込まれる。

【００３１】次いで、状態レジスタ２３５および指令レ
ジスタ２３７にプログラム検査指令を書込むことにより
プログラム動作が終了し、新たにプログラムされたメモ
リセルのデータを検査するための内部検査電圧が発生さ
れる。この消去／プログラム検査発生器９から発生され
たプログラム検査電圧はＸデコーダ１２を介してメモリ
セルアレイ１３の選択されたワード線上へ伝達される。
このメモリセルアレイ１３のアドレス指定されたメモリ
セルのデータはＹゲート回路１４を介してセンス回路７
へ伝達され、センス回路７で検知増幅されて入出力バッ
ファ６の出力バッファへ伝達される。出力イネーブル信
号／ＯＥをローレベルとすることによりＣＥ／ＯＥ論理
回路８が入出力バッファ６に含まれる出力バッファを活
性化し、センス回路７からのデータをデータバス１２０
上へ伝達する。このデータバス１２０上のデータは外部
でプログラムデータとの一致／不一致が判別され、正確
にデータの書込（プログラム）がされたか否かの判別が
行なわれる。正確にプログラムされていない場合には、
再度プログラムサイクルが実行され、再びプログラムが
行なわれる。次に、この消去動作およびプログラム動作
についてより詳細に説明する。

【００３２】図１４はこの不揮発性半導体記憶装置の消
去動作を示すフロー図である。まず初期設定段階におい
て、プログラム高電圧Ｖｐｐが指令ポートコントローラ
２へ与えられ、指令ポートコントローラ２が動作状態と
される（ステップＳ２）。次いで、すべてのバイト（デ
ータの入出力がバイト単位で実行され、消去もバイト単
位で実行される）に対し特定のデータ（００Ｈ）がプロ
グラムされる（ステップＳ４）。各メモリセルを書込状
態とし、そのしきい値電圧を揃えるためである。また各
カウンタが所定の初期設定値にプリセットされる（ステ
ップＳ６）。このカウンタは、消去パルス幅ＴＥＷの増
加回数ＣＵＭＴＥＷをカウントするカウンタ、消去パル
スが発生された回数ＰＬＳＣＮＴをカウントするカウン
タを含む。アドレスは０に設定される。

【００３３】次いで、消去セットアップ指令が指令ポー
トコントローラ２（状態レジスタ２３５および指令レジ
スタ２３７）へ書込まれ（ステップＳ８）、続いて消去
指令が消去ポートコントローラ２へ書込まれる（ステッ
プＳ１０）。この消去指令の書込に従って全てのメモリ
セルに対する消去が実行される（ステップＳ１２）。所
定の時間が経過すると、このメモリセルの消去が完了し
たと判断され、消去検査指令が指令ポートコントローラ
２（状態レジスタ２３５および指令レジスタ２３７）へ
書込まれる（ステップＳ１４）。この消去検査指令に従
って、消去／プログラム検査発生器９から消去検査電圧
が発生され、Ｘデコーダ１２を介してメモリセルアレイ
の選択ワード線上へ伝達される（ステップＳ１６）。所
定の時間が経過する（時間Ｔ２）と、データの読出が実
行される（ステップＳ１８）。

【００３４】この読出されたデータが消去されていれ
ば、そのデータは“１”であり、未消去であればデータ
は“０”である。このデータが値に従って消去されてい
るか否かの判別が行なわれる（ステップＳ２０）。デー
タが消去されていない場合には、データを消去するため
に印加される消去パルス幅が所定の値だけ増分され、こ
の増分された消去パルス幅がＴＥＷカウンタに記憶され
る（ステップＳ２２）。このＴＥＷカウンタに記憶され
た消去パルス幅が最大限界値に到達しているか否かの判
別に続いて消去パルス印加回数が所定値（６４回）印加
されたか否かの判別が行なわれる（ステップＳ２４）。
消去パルス印加回数ＰＬＳＣＮＴが所定値（６４回）に
到達している場合には、この場合、そのメモリセルに対
しては消去が実行できないと判別され、消去誤りが記憶
される（ステップＳ２６）。ステップＳ２４において、
消去パルス印加回数ＰＬＳＣＮＴが所定値に達していな
い場合には再びステップＳ８へ戻り、消去セットアップ
指令、消去指令の書込および消去動作が実行される。

【００３５】ステップＳ２０において、メモリセルデー
タが消去されている場合には、そのアドレスが最終アド
レスであるか否かの判別が行なわれ（ステップＳ２
８）、最終アドレスでない場合には、アドレスが増分さ
れ（ステップＳ３０）、ステップＳ１４へ戻る。すなわ
ち、増分されたアドレスに従って消去検査（ベリファ
イ）が行なわれる。ステップＳ２８において最終アドレ
スのメモリセルのデータが検査された場合、指令レジス
タ２３７および状態レジスタ２３５をリセットするため
に、レジスタ２３５および２３７に読出指令が書込まれ
（ステップＳ３２）、消去サイクルは終了する。

【００３６】上述のように、消去サイクルにおいては、
メモリセルデータが消去されていない場合には、消去パ
ルス幅ＴＥＷが増分され、消去シーケンスが繰返され
る。検査シーケンスは、最後の未消去メモリセルから開
始される。

【００３７】図１５はプログラミング時の動作を示すフ
ロー図である。図１２、図１３および図１５を参照して
不揮発性半導体記憶装置のプログラミング動作について
説明する。

【００３８】プログラミングサイクルは１２Ｖの高電圧
Ｖｐｐを外部から印加し（ステップＳ５２）、かつパル
スカウンタを初期設定することにより開始される。

【００３９】次いで、プログラムセットアップ指令が指
令レジスタ２３７および状態レジスタ２３５に書込まれ
（ステップＳ５４）、続いて外部からのアドレスビット
Ａ０〜Ａｍおよびデータをラッチする（ステップＳ５
６）。このデータおよびアドレスのラッチ後、指令ポー
トコントローラ２の制御の下にアドレスされたメモリセ
ルへのデータの書込が実行される。所定時間Ｔ１が経過
すると（ステップＳ５８）、プログラム検査指令が指令
レジスタ２３７および状態レジスタ２３５へ書込まれる
（ステップＳ６０）。このプログラム検査指令に従っ
て、消去／プログラム検査発生器９からプログラム検査
電圧が発生され、Ｘデコーダ１２を介して、アドレスさ
れたメモリセルが接続されるワード線上へこのプログラ
ム検査電圧が印加される。次いで所定時間（Ｔ２）が経
過すると（ステップＳ６２）、プログラムされたデータ
を検査するためにアドレスされたメモリセルからデータ
が読出される（ステップＳ６４）。

【００４０】このデータの読出は出力イネーブル信号／
ＯＥをローレベルに立下げることにより実現される。こ
の読出されたデータがプログラムデータと等しいかどう
かが判別され（ステップＳ６６）、等しくない場合に
は、プログラム時間を延長するためにパルスカウントＰ
ＬＳＣＮＴが増分され、かつこのパルス数ＰＬＳＣＮＴ
が所定値（２３）であるか否かの判別が行なわれ、所定
値未満の場合にはステップＳ５４へ戻り、再びプログラ
ムシーケンスが実行される（ステップＳ６８）。

【００４１】ステップＳ６８において、パルス数ＰＬＳ
ＣＮＴが所定値（２３）に達していない場合には、その
メモリセルはプログラム不能であると判別され、プログ
ラム誤りが記憶される（ステップＳ７０）。すなわち、
所定幅のパルスが最大２５のカウント値に達するまで繰
返し印加することによりプログラミング時間が延長さ
れ、このプログラミング時間が所定値に達した場合には
不揮発性半導体記憶装置のプログラム誤りが検出され
る。

【００４２】ステップＳ６６においてデータが一致した
場合には、別のバイトデータをプログラムするか否かの
判別が行なわれ（ステップＳ７２）、このステップＳ７
２で別のバイトへデータを書込むと判断された場合には
次のアドレスがラッチされ、ステップＳ５２からのプロ
グラムシーケンスが繰返される（ステップＳ７４）。ス
テップＳ７２においてプログラムすべきメモリセルの最
後のアドレスに到達した場合には、状態レジスタ２３５
および指令レジスタ２３７に読出命令が書込まれ、両レ
ジスタ２３５および２３７がリセット状態とされる。

【００４３】この図１５に示すプログラミングシーケン
スは、図１４に示す消去シーケンスにおいて全メモリセ
ルへ“００Ｈ”を書込み、各メモリセルをすべて書込状
態としてそのしきい値電圧を調整するための動作シーケ
ンス（ステップＳ４に対する）としても利用される。

【００４４】

【発明が解決しようとする課題】上述のような不揮発性
半導体記憶装置においては、メモリセルデータの消去は
電気的にフローティングゲートからトンネル電流により
電子を引き抜くことにより行なわれる。この場合、図１
６に示すように、フローティングゲート１０６から過剰
に電子が引き抜かれ、フローティングゲート１０６が正
に滞電する状態が出現する。この状態は過剰消去状態と
呼ばれる。過剰消去状態においては、フローティングゲ
ート１０６に蓄積された正電荷によりチャネル領域１１
２表面には電子が引き寄せられ、コントロールゲート１
０８が接地電位に保持されていてもこのチャネル領域１
１２が出現し、図１１に破線で示すようにメモリセルは
常時オン状態となる（デプレッション状態となる）。

【００４５】通常、このような過剰消去状態を防止する
ために、消去サイクルの最初にすべてのメモリセルに対
し“００Ｈ”のデータを書込みそのしきい値電圧を十分
大きい値に揃えた後に消去動作が実行される。しかしな
がら、消去サイクルにおいて未消去メモリセルが検出さ
れた場合、消去パルスが全メモリセルに印加されて消去
シーケンスが繰返される。このため既に消去状態にある
メモリセルに対しても消去電圧が印加されるため、過剰
消去状態が必然的に生じる。このような過剰消去状態の
メモリセルの問題を図１７を参照して説明する。

【００４６】図１７においては、３本のワード線ＷＬ
１、ＷＬ２およびＷＬ３と１本のビット線ＢＬの交点に
配置されたメモリセルＭＣ、ＭＣ２およびＭＣ３が代表
的に示される。メモリセルＭＣ１は消去状態のデータ
“１”を格納しており、メモリセルＭＣ２が過剰消去状
態にあり、メモリセルＭＣ３が書込状態のデータ“０”
を記憶している場合を想定する。今、メモリセルＭＣ１
の記憶データ“１”を読出す場合を考える。この場合、
ワード線ＷＬ１の電位が“Ｈ”に立上がり、ワード線Ｗ
Ｌ２およびＷＬ３は接地電位にある。この場合、メモリ
セルＭＣ１はデータ“１”を格納しており、ビット線Ｂ
Ｌに電流が流れるため、データ“１”が読出される。こ
の状態は何ら問題は生じない。メモリセルＭＣ３のデー
タを読出す場合には、ワード線ＷＬ３の電位がハイレベ
ルの“Ｈ”に設定され、ワード線ＷＬ１およびＷＬ２は
接地電位に維持される。この場合、メモリセルＭＣ３は
データ“０”を記憶しており、オフ状態にある。しかし
ながら、メモリセルＭＣ２が過剰消去状態にあるため、
ワード線ＷＬ２の電位が接地電位にあっても、ビット線
ＢＬからこのメモリセルＭＣ２を介してソースＳへと電
流が流れる。このためメモリセルＭＣ３はデータ“１”
を記憶していると判別され、誤ったデータの読出が行な
われる。したがって、過剰消去のメモリセルが存在した
場合、確実なデータの読出を実行することができなくな
るという問題が生じる。

【００４７】このような過剰消去状態のメモリセルは、
消去パルス印加回数が少ない場合でも、メモリアレイに
おける局所的な効果（すなわちゲート絶縁膜の膜厚の薄
さ、コントロールゲート１０８とフローティングゲート
１０６との容量結合の強さ）などの影響により生じる。
このような過剰消去状態のメモリセルが存在した場合、
他のメモリセルが正常状態であったとしても正確なデー
タのプログラミングおよび読出を実行することができな
くなるため、不良品として処分され、半導体記憶装置の
製品歩留まりが低下するという問題が生じる。

【００４８】それゆえ、この発明の目的は、過剰消去さ
れたメモリセルが存在しても、不良品として破棄される
率を大幅に低減することのできる不揮発性半導体記憶装
置を提供することである。

【００４９】この発明の他の目的は、過剰消去されたメ
モリセルが存在しても他品種の不揮発性半導体記憶装置
として利用することのできるフラッシュメモリを提供す
ることである。

【００５０】この発明のさらに他の目的は、過剰消去さ
れたメモリセルが存在しても不良品として破棄される製
品率を大幅に低減することのできる不揮発性半導体記憶
装置の製造方法を提供することである。

【００５１】この発明のさらに他の目的は、不良品とし
て判定された不揮発性半導体記憶装置から別品種の不揮
発性半導体記憶装置として利用可能な不揮発性半導体記
憶装置を見出す試験方法を提供することである。

【００５２】

【課題を解決するための手段】請求項１に係る不揮発性
半導体記憶装置は、メモリセルアレイ内に存在する過剰
消去状態のメモリセルがエネルギー線照射により消去状
態とされたか否かを示す情報を記憶するメモリ種類記憶
手段と、メモリセルアレイの選択されたメモリセルのデ
ータの消去および書込動作を制御するための消去／書込
制御手段と、メモリ種類記憶手段の記憶する情報に従っ
て、この書込／消去制御手段を動作禁止状態または動作
可能状態のいずれかに設定するメモリ種類設定手段を含
む。

【００５３】請求項２に係る不揮発性半導体記憶装置
は、請求項１の不揮発性半導体記憶装置において、メモ
リ種類情報読出指示信号に応答して、メモリ種類記憶手
段が記憶する情報を装置外部へ読出す手段をさらに備え
る。

【００５４】請求項３に係る不揮発性半導体記憶装置の
製造方法は、ベアチップ状態において過剰消去のメモリ
セルが存在するか否かを判別するステップと、過剰消去
メモリセルが存在しない場合には電気的に書込および消
去が複数回可能なメモリとしてアセンブリするステップ
と、過剰消去メモリセルが存在する場合、チップのメモ
リセルアレイ部へエネルギー線を照射してこのメモリセ
ルをすべて消去状態にするステップと、このエネルギー
線照射後該チップを一度だけプログラム可能なメモリと
してアセンブリするステップとを備える。

【００５５】請求項４に係る不揮発性半導体記憶装置の
製造方法は、この不揮発性半導体記憶装置がメモリセル
へのデータの書込および消去を制御する書込／消去制御
手段を含んでおり、エネルギー線照射を示す情報をメモ
リアレイ部と異なる位置に設けられた記憶素子に不揮発
的かつ読出可能な態様で記憶させるステップと、この記
憶情報に従ってエネルギー線照射後書込／消去制御手段
の消去および書込制御動作を禁止状態とするステップを
備える。

【００５６】請求項５に係る不揮発性半導体記憶装置の
試験方法は、ベアチップ状態においてメモリセルアレイ
に過剰消去のメモリセルが存在するか否かを判別するス
テップと、過剰消去状態のメモリセルが存在しないと
き、このチップをアセンブリして消去／プログラムが複
数回可能なメモリとしてのチップレベルのテストを行な
うステップと、過剰消去状態のメモリセルが存在する場
合、メモリセルアレイ部へエネルギー線を照射してメモ
リセルアレイのメモリセルを消去状態とするステップ
と、このエネルギー線照射を受けたチップをアセンブリ
してチップレベルで一度だけ書込可能な読出専用記憶装
置としてのテストを実行するステップとを備える。

【００５７】請求項６に係る試験方法は、過剰消去メモ
リセルが存在するとき、このメモリセルアレイ部へエネ
ルギー線照射を行なったことを示す情報をメモリセルア
レイのメモリセルとと別の位置に設けられた記憶素子に
不揮発的かつ読出可能な態様で記憶させるステップと、
この記憶情報を読出して該チップが一度だけ書込可能な
読出専用記憶装置であるか否かを判別するステップを備
える。

【００５８】請求項７に係る不揮発性半導体記憶装置の
試験方法は、この不揮発性半導体記憶装置がメモリセル
アレイの選択されたメモリセルへのデータの書込および
消去を制御する書込／消去制御手段を含んでおり、不揮
発的かつ読出可能に記憶された記憶情報に従ってこの書
込／消去制御手段を消去動作時および書込動作時に動作
禁止状態と設定するステップを含む。

【００５９】

【作用】請求項１記載の不揮発性半導体記憶装置におい
ては、過剰消去状態のメモリセルが存在した場合、エネ
ルギー線照射により消去が行なわれ、その過剰消去状態
が解消される。この不揮発性半導体記憶装置は、書込／
消去制御手段の動作を禁止状態として外部回路の制御の
下に一度だけデータの書込を実行することのできる記憶
装置として利用することができる。

【００６０】請求項２記載の不揮発性半導体記憶装置に
おいては、メモリ種類記憶手段の記憶情報が外部へ読出
されるため、該不揮発性半導体記憶装置がエネルギー線
照射により消去状態とされた記憶装置であるか否かの判
別を行なうことができ、この不揮発性半導体記憶装置の
使用を誤ることはない。請求項３記載の不揮発性半導体
記憶装置の製造方法においては、ベアチップ状態におい
て過剰消去メモリセルが存在した場合には紫外線照射に
よりすべてのメモリセルが消去状態とされてアセンブリ
されるため、過剰消去メモリセルが存在しても一度だけ
プログラム可能な読出制御記憶装置として利用すること
ができる。

【００６１】請求項４記載の不揮発性半導体記憶装置に
おいては、不揮発的かつ読出可能な態様でエネルギー線
照射情報が記憶されるため、この情報に従って不揮発性
半導体記憶装置の種類を判別することができるととも
に、この記憶情報に従って内蔵の書込／消去制御手段の
動作が禁止状態とされるため、複数回にわたるメモリセ
ルの消去および書込が禁止され、一度だけプログラム可
能なメモリとしての使用が保障される。

【００６２】請求項５記載の不揮発性半導体記憶装置の
試験方法においては、一度だけプログラム可能な読出専
用記憶装置として利用できる記憶装置を不良品の中から
判別し、この一度だけプログラム可能な不揮発性半導体
記憶装置としての動作テストを行ない、一方、過剰消去
メモリセルが存在しない良品は良品として最終テストが
行なわれるため、不良品として破棄される不揮発性半導
体記憶装置の数が大幅に低減される。

【００６３】請求項６記載の不揮発性半導体記憶装置に
おいてはエネルギー線照射を示す情報がチップ上に設け
られた記憶素子に記憶されており、この記憶情報に従っ
てこの不揮発性半導体記憶装置の種類を判別することが
可能となり、その利用法を誤ることはない。

【００６４】請求項７記載の試験方法においては、記憶
情報に従って書込／消去制御手段の動作が禁止状態とさ
れるため、一度だけプログラム可能な読出専用記憶装置
として用いる記憶装置の試験をより確実に実行すること
ができる。

【００６５】

【実施例】図１はこの発明の一実施例である不揮発性半
導体記憶装置の全体の構成を示すブロック図である。図
１においては、メモリセルアレイ１３のメモリセルすべ
てが同時に消去状態とされるフラッシュメモリの構成が
示される。この構成は図１２に示す従来の不揮発性半導
体記憶装置の構成と対応する。しかしながら本発明の構
成は、メモリセルアレイ１３の全メモリセルが同時に消
去されるフラッシュメモリのみならず、セクタ単位、ワ
ード線単位またはバイト単位で消去が行なわれる形式の
不揮発性半導体記憶装置に対しても適用可能である。図
１においては、図１２に示す従来の不揮発性半導体記憶
装置と対応する部分に同一の参照番号を付しその詳細説
明は省略する。

【００６６】図１においてこの発明の一実施例である不
揮発性半導体記憶装置は、この不揮発性半導体記憶装置
がフラッシュメモリであるか一度だけプログラム可能な
読出専用メモリ（以下、ＯＴＰＲＯＭと称す）であるか
の情報を不揮発的かつ読出可能な態様で記憶するフラッ
シュ／ＯＴＰ識別メモリ回路１と、フラッシュ／ＯＴＰ
識別メモリ回路１の記憶情報に従ってプログラム時にお
ける高電圧Ｖｐｐの発生経路を切換えるフラッシュ／Ｏ
ＴＰＶｐｐ切換回路３と、フラッシュ／ＯＴＰ識別メモ
リ回路１の記憶情報をデータバス１２０へ読出すメモリ
読出回路１７と、指令ポートコントローラ２からの制御
信号に応答して内部で高電圧Ｖｐｐと電源電圧Ｖｃｃの
いずれかを発生するＶｐｐ／Ｖｃｃスイッチ２１を含
む。このＶｐｐ／Ｖｃｃスイッチ２１はチャージポンプ
回路を含み、内部で高電圧Ｖｐｐを発生する。Ｖｐｐ／
Ｖｃｃスイッチ２１からは高電圧Ｖｃｃまたは動作電源
電圧Ｖｃｃのいずれかがその動作モードに応じて発生さ
れる（図においてＶｐｐ／Ｖｃｃとして示される）。

【００６７】フラッシュ／ＯＴＰ識別メモリ回路１は、
この不揮発性半導体記憶装置がウエハレベル（ベアチッ
プ状態）におけるテスト時に過剰消去状態とされまたメ
モリセルが存在した場合、エネルギー線（通常紫外線が
用いられる）照射により消去状態とされた場合には、そ
のことを示す情報を記憶する。フラッシュ／ＯＴＰ識別
メモリ回路１は、エネルギー線照射されたことを示す情
報を記憶している場合には、指令ポートコントローラ２
をリセット状態とし、この指令ポートコントローラ２の
消去および書込制御動作を禁止する。具体的には図１３
に示すＷＥ・ＣＥ制御論理２３１ヘこのフラッシュ／Ｏ
ＴＰ識別メモリ回路１からの出力信号ＯＴＰおよび／ま
たは信号／ＯＴＰが与えられ、このＷＥ・ＣＥ制御論理
２３１がリセット状態とされ、内部書込イネーブル信号
ＣＷＥは固定的に不活性状態に設定される。

【００６８】この場合、記憶情報に対応する信号ＯＴＰ
とライトイネーブル／ＷＥとのＯＲ演算を施した信号が
ＷＥ・ＣＥ制御論理２３１へ与えられる構成が用いられ
てもよい。他の構成が用いられてもよい。フラッシュ／
ＯＴＰＶｐｐ切換回路３は、このフラッシュ／ＯＴＰ識
別メモリ回路１の記憶情報がエネルギー線照射を示して
いる場合には外部から与えられる高電圧Ｖｐｐを通過さ
せてＹデコーダ１１およびＸデコーダ１２へ与え、そう
でない場合にはこのフラッシュ／ＯＴＰＶｐｐ切換回路
３はプログラム電圧発生器４からのプログラム電圧をＹ
デコーダ１１およびＸデコーダ１２へ与える。データラ
ッチ１５へはまた外部から高電圧Ｖｐｐが与えられる。
他の構成は図１２に示す従来の不揮発性半導体記憶装置
と同様である。

【００６９】ここで、Ｖｐｐ／Ｖｃｃスイッチ２１が設
けられている場合には、誤ってこのＶｐｐ端子がオープ
ン状態とされても、Ｖｐｐ／Ｖｃｃスイッチ２１により
内部動作電源電圧Ｖｃｃが発生されるため、ＯＴＰＲＯ
Ｍとして動作する。通常ＯＴＰＲＯＭとして利用する場
合、このＶｐｐ入力端子へは５Ｖの電圧が印加される。

【００７０】図２は、図１に示す不揮発性半導体記憶装
置の製造後から製品として出荷されるまでの流れを示す
フロー図である。以下、図１および図２を参照して、こ
の不揮発性半導体記憶装置の製造後製品になるまでの流
れについて説明する。

【００７１】まず所定の製造プロセスを経て形成された
不揮発性半導体記憶装置はウエハレベルすなわち半導体
ウエハ上に製造されたベアチップ状態で正常に動作する
か否かのテストが行なわれる（ステップＳ１００）。こ
の場合所定の試験治具を用いて、図１に示す指令ポート
コントローラを動作させて図１４および図１５に示すよ
うなフローに従った消去試験および書込試験が実行され
る。この場合、様々な試験データパターンが入出力バッ
ファ６を介して与えられて消去特性、書込特性などが試
験される。

【００７２】このウエハレベルで様々な試験を行なうこ
とにより、各チップ単位で良品であるか不良品であるか
否かの判別が行なわれる（ステップＳ１０２）。ステッ
プＳ１０２において不良品であると判別された場合に
は、その不良原因は過剰消去によるものか否かの判別が
行なわれる（ステップＳ１０４）。この過剰消去である
か否かの判別は、Ｘデコーダ１２の出力をすべて接地電
位に維持した状態で、Ｙデコーダ１１からの列選択信号
を順次選択状態として、データを読出すことにより実行
される。この過剰消去か否かのテストモードはたとえば
図１に示す指令ポートコントローラ２へ入出力バッファ
６を介して過剰消去テストモードを指令することにより
容易に実現される。

【００７３】過剰消去状態のメモリセルが存在する場
合、ビット線ＢＬには電流が流れ、センス回路７の出力
はデータ“１”状態となる。このセンス回路７の出力を
信号／ＯＥをローレベルに立下げて入出力バッファ６か
らデータバス１２０へ読出すことにより、過剰消去状態
のメモリセルが存在するか否かの判別が行なわれる。過
剰消去状態のメモリセルが存在しない場合には、この読
出されたデータはすべて“０”であり、その場合、過剰
消去以外の原因で不良品であると判別されそのチップは
処分される（ステップＳ１０６）。

【００７４】一方、データ“１”が読出された場合、そ
のチップの不良原因は、他に不良箇所が存在しない場
合、過剰消去状態のメモリセルによるものと判別され
る。この場合、アドレスビット入力端子Ａ０を１０Ｖ程
度の高電圧に設定することにより、フラッシュ／ＯＴＰ
識別メモリ回路１へ、データ“０”が書込まれる。この
フラッシュ／ＯＴＰ識別メモリ回路１は、このデータ
“０”を不揮発的かつ読出可能な態様で記憶する（この
構成については後に詳細に説明する。）。

【００７５】このステップＳ１０８において識別メモリ
回路１へデータ“０”を書込んだ後、過剰消去状態のメ
モリセルにより不良品であると判別されたチップのメモ
リアレイ部１３へたとえば紫外線であるエネルギー線を
照射し、メモリセルアレイ１３のすべてのメモリセルを
中性状態の消去状態へと移行させる（ステップＳ１１
０）。

【００７６】この紫外線照射による消去動作後、ウエハ
上のチップ（ベアチップ：パッケージに収納されていな
いチップ）をダイシングして、各チップ単体に分離した
後パッケージへ収納する（ステップＳ１１２）。

【００７７】このステップＳ１１２によるアセンブリの
後、この不揮発性半導体記憶装置のファイナルテストが
実行される。すなわち、まずステップＳ１１４におい
て、メモリ読出回路１７へアドレスビットＡ１を高電圧
として印加し、このフラッシュ／ＯＴＰ識別メモリ回路
１に記憶された情報をデータバス１２０上に読出す。読
出されたデータが“０”の場合には、その不揮発性半導
体記憶装置はＯＴＰＲＯＭであり、データ“１”の場合
にはフラッシュメモリであると識別される。

【００７８】このステップＳ１１４による記憶装置の種
類識別の後、ＯＴＰＲＯＭとして識別された記憶装置に
対しては、すべてのメモリセルが消去状態にあるか否か
のブランクチェックテストが実行され、そのブランクチ
ェックテストにより良品として判別された製品はＯＴＰ
ＲＯＭとして出荷される（ステップＳ１１６）。

【００７９】一方、フラッシュメモリとして識別された
記憶装置に対しては、フラッシュメモリとして、パッケ
ージ収納後の各種試験すなわち様々なパターンデータ書
込による動作確認、消去特性、書込特性および読出特性
等の試験が実行された後、良品と判別されたものはフラ
ッシュメモリとして出荷される（ステップＳ１１８）。

【００８０】上述のように、過剰消去状態のメモリセル
の存在にのみより不良品として判別された不揮発性半導
体記憶装置をＯＴＰＲＯＭとして利用することにより、
不揮発性半導体記憶装置の不良品として処分される個数
を大幅に低減することが可能となる。

【００８１】通常のＯＴＰＲＯＭは、紫外線消去型のＥ
ＰＲＯＭ（電気的にプログラム可能な読出専用記憶装
置）において、高価な紫外線透過窓を削除したプラスチ
ックパッケージに収納して紫外線消去性能を失くした記
憶装置である。このＯＴＰＲＯＭは、実使用時におい
て、一旦プログラムしたデータをほとんど書換える必要
のない用途において、安価な記憶装置として広く利用さ
れている。

【００８２】この記憶装置をフラッシュメモリとして利
用する場合には、指令ポートコントローラ２の制御の下
に消去および書込が実行される。ＯＴＰＲＯＭとして救
済してプログラムを行なう場合には、指令ポートコント
ローラ２はフラッシュ／ＯＴＰ識別メモリ回路１の記憶
データ（データ“０”）により動作禁止状態とされてい
る。この場合、アドレスラッチ１０およびデータラッチ
１５は与えられたデータをそのまま通過させるスルー状
態となっている。この状態においては、フラッシュ／Ｏ
ＴＰＶｐｐ切換回路３が外部からの高電圧Ｖｐｐを選択
してＸデコーダ１２およびＹデコーダ１１へ与える。デ
ータラッチ１５へは、外部高電圧Ｖｐｐが与えられてい
る。したがってこの場合には与えられたアドレスビット
Ａ０〜Ａｍおよび入出力バッファ６からの書込データに
従ってデータのプログラムが実行される。このＯＴＰＲ
ＯＭにおいては、データの書込が実行されるだけであ
り、何らプログラムデータのチェックは行なわれない。
アドレスビットＡ０〜ＡｍとプログラムデータＤ０〜Ｄ
７の書込タイミングの調整は、外部の制御装置が実行す
る。

【００８３】高電圧Ｖｐｐ印加端子へは、ＯＴＰＲＯＭ
の場合には、５Ｖの動作電源電圧Ｖｃｃレベルの電圧が
印加される。指令ポートコントローラ２は、この高電圧
Ｖｐｐが５Ｖの場合動作不能状態とされる。したがっ
て、ＯＴＰＲＯＭにおけるデータ読出しは、単にチップ
イネーブル信号／ＣＥと出力イネーブル信号／ＯＥとに
従って、チップイネーブル／出力イネーブル論理回路８
の制御の下に、アドレスビットＡ０〜Ａｍが指定するア
ドレスのメモリセルのデータをデータバス１２０へ読出
すことができる。

【００８４】フラッシュメモリの場合には、指令ポート
コントローラ２のレジスタ２３５および２３７へは読出
指令が与えられており、指令ポートコントローラ２はリ
セット状態とされており、データ読出動作はこの指令ポ
ートコントローラ２の制御を離れて信号／ＣＥおよびＯ
Ｅの制御の下に実行される。

【００８５】次に、フラッシュ／ＯＴＰ識別メモリ回路
１、フラッシュ／ＯＴＰＶｐｐ切換回路３およびメモリ
読出回路１７の具体的構成について説明する。

【００８６】図３は、過剰消去状態のメモリセルを電気
的中性状態の消去状態に復帰させるための方法を例示す
る図である。図３においては、たとえば紫外線であるエ
ネルギー線がメモリセルアレイ全体にわたって照射され
る。この照射エネルギー線（紫外線）のフォトンエネル
ギーｈνにより、フローティングゲート１０６に存在す
る正電荷が励起され、この励起された正電荷が半導体基
板１００、コントロールゲート１０８などへ移動する。
これにより、フローティングゲート１０６が電気的に中
性状態に復帰する。

【００８７】図４は、フラッシュ／ＯＴＰ識別メモリ回
路に含まれる、識別情報を記憶するための記憶素子の構
成を示す断面図である。図４において、フラッシュ／Ｏ
ＴＰＲＯＭ識別情報を記憶するための記憶素子は、半導
体基板３００の表面に形成されたｎ型の不純物領域３０
２および３０４と、不純物領域３０２および３０４の間
のチャネル領域上に絶縁膜を介して形成されるフローテ
ィングゲート３０６と、フローティングゲート３０６上
に層間絶縁膜を介して形成されるコントロールゲート３
０８を含む。この構成は、メモリセルアレイ内に形成さ
れたフラッシュメモリセルと同様の構成を備える。この
記憶素子はさらに、メモリセル領域を規定するフィール
ド絶縁膜３１０ａおよび３１０ｂと、このコントロール
ゲート３０８、およびフローティングゲート３０６なら
びに不純物領域３０２および３０４を覆うように形成さ
れるたとえばアルミニウムからなる紫外線遮蔽層３２０
を備える。この紫外線遮蔽層３２０は図４においてはフ
ィールド絶縁膜３１０ａおよび３１０ｂに接触するよう
に示されているが、これは照射エネルギー線（紫外線）
がフローティングゲート３０６へ照射されるのを防止す
る構成であれば他の構成が用いられてもよい。

【００８８】図４の構成を備える記憶素子の構造はＵＰ
ＲＯＭ（アンイレーザブル・プログラマブルＲＯＭ）と
して知られている。エネルギー線の照射時においてはメ
モリセルアレイ部へエネルギー線（紫外線）が照射され
る。この場合、エネルギー線（紫外線）はメモリセルア
レイ部のみに照射されず、他の周辺回路領域にも照射さ
れる。図４に示す記憶素子の構造を用いることにより、
このエネルギー線遮蔽層３２０により、照射エネルギー
線は吸収または反射され、フローティングゲート３０６
に格納された電子は何らこの照射エネルギー線からエネ
ルギーを受けることはなく、この記憶素子は記憶情報を
安定に記憶する。

【００８９】図５は、図１に示すフラッシュ／ＯＴＰ識
別メモリ回路およびメモリ読出回路の具体的構成を示す
図である。図５において、フラッシュ／ＯＴＰ識別メモ
リ回路１は、アドレス信号ビットＡ０をその一方導通端
子に受け、そのゲートに電源電圧Ｖｃｃを受け、かつそ
の他方導通端子がノードＮ１に接続されるｐチャネルＭ
ＯＳトランジスタ３０２と、その一方導通端子が接地電
位に接続され、かつその他方導通端子がノードＮ１に接
続され、そのゲートに動作電源電圧Ｖｃｃを受けるｎチ
ャネルＭＯＳトランジスタ３０４と、ノードＮ１の電位
を受けるインバータ回路３０６および３０８を含む。イ
ンバータ回路３０６および３０８は互いに並列に設けら
れる。トランジスタ３０４は常時オン状態であり、一方
トランジスタ３０２はアドレスビットＡ０が電源電圧Ｖ
ｃｃよりも高い電圧レベルとなったときに導通状態とな
る。

【００９０】識別メモリ回路１はさらに、そのゲートに
電源電圧Ｖｃｃを受け、インバータ回路３０６の出力を
通過させるｎチャネルＭＯＳトランジスタ３１０と、Ｖ
ｐｐ／Ｖｃｃスイッチ２１の出力とスイッチ電位との間
に互いに相補的に接続され、かつトランジスタ３１０の
出力電圧をそのゲートに受けるｐチャネルＭＯＳトラン
ジスタ３１４およびｎチャネルＭＯＳトランジスタ３１
６と、トランジスタ３１０と並列に設けられかつそのゲ
ートに電源電圧Ｖｃｃを受けてインバータ回路３０６の
出力を通過させる、ｎチャネルＭＯＳトランジスタ３１
２と、Ｖｐｐ／Ｖｃｃスイッチ２１（図１参照）の出力
ノードと電源電圧Ｖｃｃとの間に互いに相補的に接続さ
れ、トランジスタ３１２の出力をそのゲートに受けるｐ
チャネルＭＯＳトランジスタ３１８およびｎチャネルＭ
ＯＳトランジスタ３２０を含む。トランジスタ３１０お
よび３１２は常時オン状態であり、抵抗としてまたはデ
カップリングトランジスタとして機能しランジスタ３１
４および３１８の一方導通端子へ高電圧Ｖｐｐが印加さ
れ、それらのゲート電位が容量結合により動作電源電圧
レベルよりも上昇した場合にはオフ状態となり、この高
電圧がインバータ回路３０６へ悪影響を及ぼさないよう
にする機能を備える。

【００９１】識別メモリ回路１はさらに、高電圧Ｖｐｐ
に結合される負荷手段として機能する抵抗接続されたｎ
チャネルＭＯＳトランジスタ３２２と、トランジスタ３
２２の出力をその一方導通端子に受け、そのゲートにト
ランジスタ３１４および３１６からなるインバータ回路
の出力を受けるｎチャネルＭＯＳトランジスタ３２４
と、ノードＮ２と接地電位との間に設けられ、トランジ
スタ３１８および３２０の出力電圧をそのゲートに受
け、フラッシュ／ＯＴＰＲＯＭ識別情報を不揮発的に記
憶するためのＵＰＲＯＭセル１６を含む。このＵＰＲＯ
Ｍセル１６は、図４に示す構造を備える。

【００９２】識別メモリ回路１はさらに、インバータ回
路３０８の出力をそのゲートに受け、ノードＮ２とノー
ドＮ３とを選択的に接続するｎチャネルＭＯＳトランジ
スタ３２６と、電源投入時にその容量結合によりノード
Ｎ３の電位レベルをハイレベルに設定するためのキャパ
シタ３２８と、ノードＮ３の出力電位をそのゲートに受
ける、Ｖｐｐ／Ｖｃｃ伝達ノードと接地電位との間に互
いに相補的に接続されるｐチャネルＭＯＳトランジスタ
３３２および３３４と、トランジスタ３３２および３３
４からなる回路の出力をそのゲートに受ける、Ｖｐｐ／
Ｖｃｃ伝達ノードと接地電位との間に互いに相補的に接
続されるｐチャネルＭＯＳトランジスタ３３６およびｎ
チャネルＭＯＳトランジスタ３３８と、トランジスタ３
３２および３３４からなる回路の出力をそのゲートに受
け、ノードＮ３の電位を選択的にＶｐｐ／Ｖｃｃのレベ
ルに設定するためのｎチャネルＭＯＳトランジスタ３３
０を含む。

【００９３】トランジスタ３３０は、トランジスタ３３
２および３３４からなる回路の出力に従ってノードＮ３
の電位を設定し、このトランジスタ３３２および３３４
からなる回路の動作を安定化する機能を備える。トラン
ジスタ３３２および３３４からなる回路から識別信号／
ＯＴＰが出力され、トランジスタ３３６および３３８か
らなる回路から識別信号ＯＴＰが出力される。信号／Ｏ
ＴＰがローレベルのときには、この記憶装置はＯＴＰＲ
ＯＭとして機能することが示される。信号／ＯＴＰおよ
びＯＴＰは指令ポートコントローラ２へ与えられ（正確
には図１３に示すＷＥ・ＣＥ制御論理２３１）へ与えら
れ、指令ポートコントローラ２の動作を選択的にリセッ
ト状態（動作不能状態）に設定する。まずこの識別メモ
リ回路１の動作について説明する。

【００９４】電源投入時またはアドレスビットＡ０が電
源電圧Ｖｃｃレベル以下の場合には、ノードＮ１の電位
はローレベルであり、インバータ回路３０６および３０
８の出力はハイレベル、またノードＮ３の電位レベルは
キャパシタ３２８によりハイレベルにある。ノードＮ２
の電位レベルは、トランジスタ３２４がオフ状態にあ
り、またＵＰＲＯＭセル１６は初期状態においては消去
状態にあり、かつそのゲートに電源電圧Ｖｃｃをトラン
ジスタ３２０を介して受けてオン状態であるため、ロー
レベルとなる。キャパシタ３２８により注入された電荷
は初期状態時においては、ＵＰＲＯＭセル１６により放
電され、ノードＮ３はローレベルとなり、信号／ＯＴＰ
がハイレベル、信号ＯＴＰはローレベルにある。

【００９５】今、この記憶装置に過剰消去メモリセルが
存在し、エネルギー線（紫外線）照射を行なう必要があ
る場合には、ＵＰＲＯＭセル１６へデータ“０”が書込
まれる。すなわち、アドレスビットＡ０を１０Ｖ程度の
高電圧レベルに設定する。これによりトランジスタ３０
２がオン状態となり、ノードＮ１の電位レベルはトラン
ジスタ３０２および３０４のオン抵抗の比で決定される
電圧レベルとなり、ノードＮ１の電位レベルはインバー
タ回路３０６および３０８によりハイレベルと判定され
る電位レベルとなる。これにより、インバータ回路３０
６および３０８の出力がローレベルとなり、トランジス
タ３２６がオフ状態となる。

【００９６】一方、インバータ回路３０６からのローレ
ベルの信号により、トランジスタ３１４および３１８が
オン状態となり、トランジスタ３１６および３２０がオ
フ状態となる。これによりトランジスタ３２４のゲート
へは高電圧Ｖｐｐが印加されかつＵＰＲＯＭセル１６の
コントロールゲートへも高電圧Ｖｐｐが印加される。ノ
ードＮ２へはトランジスタ３２２および３２４を介して
高電圧Ｖｐｐが印加される。これによりＵＰＲＯＭセル
１６のコントロールゲートおよびドレイン（ノードＮ
２）の電位が高電圧レベルとなり、そのフローティング
ゲートへの電子の注入が行なわれ、ＵＰＲＯＭセル１６
のしきい値電圧が正方向へ移動し、データ“０”が書込
まれる。

【００９７】このＵＰＲＯＭセル１６へのデータ“０”
の書込が完了すると、アドレスビットＡ０の高電圧レベ
ルはローレベルへと戻される。これに応じてノードＮ１
の電位がローレベルとなり、トランジスタ３１４および
３１８がオフ状態、トランジスタ３１６およびトランジ
スタ３２０がオン状態となる。ＵＰＲＯＭセル１６のコ
ントロールゲートへはトランジスタ３２０を介して電源
電圧Ｖｃｃが印加される。データ“０”が書込まれた場
合このＵＰＲＯＭセル１６はこのコントロールゲートへ
与えられる電位にかかわらずオフ状態である。

【００９８】通常この識別メモリ回路１のＵＰＲＯＭセ
ル１６へのデータの書込後エネルギー線（紫外線）照射
が実行され、その後アセンブリされる。ＵＰＲＯＭセル
１６の記憶する情報はエネルギー線（紫外線）照射にか
かわらず保持される。このノードＮ２の電位レベルはＵ
ＰＲＯＭセル１６がデータ“０”を記憶している場合に
はキャパシタ３２８によりハイレベルに設定される。Ｕ
ＰＲＯＭセル１６がデータ“１”を記憶しており、フラ
ッシュメモリとして機能することを示している場合に
は、このノードＮ２の電位レベルはローレベルとなる。
このノードＮ２の電位レベルはノードＮ３、トランジス
タ３３２，３３４，３３６および３３８を介して伝達さ
れ、信号／ＯＴＰおよびＯＴＰとして出力される。これ
により、この信号／ＯＴＰおよびＯＴＰがフラッシュメ
モリ／ＯＴＰＲＯＭの品種に従ってその信号レベルが決
定される。信号／ＯＴＰがローレベルにありＯＴＰＲＯ
Ｍとして動作する場合には指令ポートコントローラ２の
動作が禁止される。

【００９９】通常動作時においては、このアドレスビッ
トＡ０へは最大電源電圧Ｖｃｃレベルの電圧しか印加さ
れないため、トランジスタ３０２は常時オフ状態であ
り、このノードＮ２およびＮ３の電位レベルは確実にＵ
ＰＲＯＭセル１６の記憶する情報に対応した値となる。

【０１００】次にこの記憶装置がフラッシュメモリであ
るかＯＴＰＲＯＭであるかを識別するためのＵＰＲＯＭ
セル１６の記憶情報を装置外部へ読出すための構成につ
いて説明する。この識別情報読出は、図１および図５に
示すメモリ読出回路１７により実行される。

【０１０１】再び図５を参照して、メモリ読出回路１７
は、アドレスビットＡ１をその一方導通端子に受け、そ
のゲートに電源電圧Ｖｃｃを受けるｐチャネルＭＯＳト
ランジスタ３５２と、その一方導通端子が接地電位に接
続され、そのゲートに動作電源電圧Ｖｃｃを受けるｎチ
ャネルＭＯＳトランジスタ３５４を含む。トランジスタ
３５２および３５４の他方導通端子はノードＮ４へ接続
される。

【０１０２】メモリ読出回路１７はさらに、ノードＮ４
の電位を受ける２段の縦続接続されたインバータ回路３
５６および３５８と、インバータ回路３５６および３５
８の出力に応答して識別信号／ＯＴＰを選択的に通過さ
せるためのｐチャネルＭＯＳトランジスタ３６０および
ｎチャネルＭＯＳトランジスタ３６２と、インバータ回
路３５６および３５８の出力に応答して、センス回路７
で読出されたデータを伝達するためのｐチャネルＭＯＳ
トランジスタ３６４およびｎチャネルＭＯＳトランジス
タ３６６を含む。トランジスタ３６０および３６２は互
いに並列に接続され、トランスミッションゲートを構成
し、トランジスタ３６４および３６６は並列に接続され
てトランスミッションゲートを構成する。トランジスタ
３６０および３６６はそれらのゲートにインバータ回路
３５６の出力を受け、トランジスタ３６２および３６４
はインバータ回路３５８の出力をそれらのゲートに受け
る。次に動作について説明する。

【０１０３】アセンブリ後において、この記憶装置の品
種を識別するために、識別メモリ回路１に記憶された情
報の読出が実行される。この識別メモリ読出モードにお
いては、アドレスビットＡ１に電源電圧Ｖｃｃよりも高
い高電圧が印加される。これによりトランジスタ３５２
がオン状態となり、ノードＮ４の電位がハイレベルとな
る。これにより、インバータ回路３５６の出力がローレ
ベル、インバータ回路３５８の出力がハイレベルとな
り、トランジスタ３６０および３６２がオン状態、トラ
ンジスタ３６４および３６６がオフ状態となる。このオ
ン状態のトランジスタ３６０および３６２を介して識別
メモリ回路１からの識別信号／ＯＴＰがデータビットＤ
０として出力される。この信号／ＯＴＰのハイレベル／
ローレベルを見ることにより、この記憶装置がＯＴＰＲ
ＯＭであるかフラッシュメモリであるかを識別すること
ができ、その後のテストシーケンスを決定することがで
きる。

【０１０４】通常動作時においては、アドレスビットＡ
１の電位レベルは最大電源電圧Ｖｃｃレベルであり、ト
ランジスタ３５２は常時オフ状態である。この場合、ト
ランジスタ３６４および３６６がオン状態、トランジス
タ３６０および３６２がオフ状態となり、センス回路７
でセンスされたデータがデータビットＤ０として出力さ
れる。

【０１０５】なお図５に示すメモリ読出回路の構成にお
いては、トランスミッションゲートを構成するトランジ
スタ３６０、３６２、３６４および３６６の出力がデー
タビットＤ０として出力されるように示されている。こ
のトランジスタ３６０、３６２、３６４および３６６は
図１に示す入出力バッファ６の出力段に設けられてもよ
く、また入出力バッファ６の出力バッファの入力段に設
けられてもよい。センス回路７から読出されるデータと
識別信号／ＯＴＰとが選択的に装置外部へ出力される構
成であればよい。

【０１０６】図６は図１に示すフラッシュ／ＯＴＰＶｐ
ｐ切換回路３の構成を示す図である。図６において、フ
ラッシュ／ＯＴＰＶｐｐ切換回路３は、識別信号／ＯＴ
Ｐをそのゲートに受けるｐチャネルＭＯＳトランジスタ
３８０と、トランジスタ３８０と並列に設けられ、識別
信号ＯＴＰをそのゲートに受けるｎチャネルＭＯＳトラ
ンジスタ３８２と、識別信号／ＯＴＰをそのゲートに受
けるｎチャネルＭＯＳトランジスタ３８６と、トランジ
スタ３８６と並列に設けられ、識別信号ＯＴＰをそのゲ
ートに受けるｐチャネルＭＯＳトランジスタ３８４を含
む。

【０１０７】トランジスタ３８０および３８２は１つの
トランスミッションゲートを構成し、外部から与えられ
る高電圧Ｖｐｐを通過させる。トランジスタ３８４およ
び３８６は他方のトランスミッションゲートを構成し、
プログラム電圧発生器４から発生されたプログラム電圧
を通過させる。このＶｐｐ切換回路３の出力は図１に示
すＸデコーダ１２およびＹデコーダ１１へ与えられる。
データラッチ１５へも与えられてもよい。

【０１０８】動作時において、フラッシュメモリとして
機能する場合には、識別信号／ＯＴＰがハイレベル、識
別信号ＯＴＰがローレベルであり、トランジスタ３８４
および３８６がオン状態、トランジスタ３８０および３
８２がオフ状態となり、プログラム電圧発生器４から発
生されるプログラム電圧が選択され、各必要な回路へ伝
達される。

【０１０９】ＯＴＰＲＯＭとして動作する場合には、識
別信号／ＯＴＰがローレベル、識別信号ＯＴＰがハイレ
ベルであり、トランジスタ３８０および３８２がオン状
態、トランジスタ３８４および３８６がオフ状態とな
り、外部から与えられる高電圧Ｖｐｐがプログラム電圧
として各回路へ伝達される。この構成により、ＯＴＰＲ
ＯＭとして機能する場合指令ポートコントローラ２の動
作が禁止されていても、外部高電圧Ｖｐｐが必要な回路
へ伝達されるため、データの書込は容易に実現される。

【０１１０】図７は、図１に示すデータラッチ１５にお
ける１ビットの部分の構成を示す図である。図７におい
て、データラッチ１５は、指令ポートコントローラ２か
らのストローブ信号に応答して入出力バッファ６から与
えられたデータをラッチするためのラッチ回路３９０
と、ラッチ回路３９０の出力に応答して対応のビット線
ＢＬ上へＹゲート回路１４を介して高電圧Ｖｐｐを伝達
するｎチャネルＭＯＳトランジスタ３９２を含む。入力
データが“０”の場合、ラッチ回路３９０はハイレベル
の信号を出力する。この構成はラッチ回路３９０をイン
バータラッチで構成することにより容易に実現される。
すなわち、入力データが“０”の場合、ラッチ回路３９
０の出力がハイレベルとなり、トランジスタ３９２がオ
ン状態となる。

【０１１１】トランジスタ３９２はそのゲートとドレイ
ンとの間の容量結合によりそのゲート電位を昇圧させ
（セルフブートストラップ機能）。これによりビット線
ＢＬ上へ高電圧Ｖｐｐを伝達する。フラッシュメモリの
場合には、ラッチ回路３９０のラッチ動作は指令ポート
コントローラ２からの信号により制御されるが、ＯＴＰ
ＲＯＭとして動作する場合には、このラッチ回路３９０
はラッチ動作を行なわず、入力データをラッチすること
なくトランジスタ３９２のゲートへ伝達する。

【０１１２】図８は、図１に示すアドレスラッチ１０の
構成を示すブロック図である。図８において、アドレス
ラッチ１０は、アドレスビットＡｉ（Ａ０〜Ａｍのいず
れか）を指令ポートコントローラ２からのストローブ信
号に応答してラッチし、内部アドレスビットＡｉおよび
／Ａｉを生成するラッチ回路３９５を含む。フラッシュ
メモリとして動作する場合にはこのラッチ回路３９５が
ラッチ動作を実行し、所定のタイミングで内部アドレス
ビットＡｉ、／Ａｉを生成する。ＯＴＰＲＯＭとして動
作する場合には、このラッチ回路３９５はラッチ動作を
行なわず、スルー状態となり、与えられたアドレスビッ
トＡｉから内部アドレスビットＡｉおよび／Ａｉを生成
する。したがって、入力アドレスビットＡｉの変化に従
って内部アドレスビットＡｉおよび／Ａｉも変化する。

【０１１３】ＯＴＰＲＯＭとしてプログラムを実行する
場合には、この与えられたアドレスビットＡ０〜Ａｍの
変化に従ってＸデコーダ１２およびＹデコーダ１１がデ
コード動作を実行して対応のアドレスされたメモリセル
へのデータの書込が実行される。

【０１１４】なお上記実施例においては、指令ポートコ
ントローラ２が外部制御信号／ＣＥおよび／ＷＥの状態
の組合せに従って、入出力バッファ１２３ａからのデー
タを指令コマンドとして取込んで必要な制御動作を実行
している。この発明は、このような指令ポートコントロ
ーラ２を備える不揮発性半導体記憶装置のみならず、メ
モリセルとしてフローティングゲート型トランジスタを
１個備える不揮発性半導体記憶装置であれば適用可能で
ある。また、入出力データのビット幅は１バイトに限定
されず、他のビット幅が用いられてもよい。

【０１１５】さらに、消去動作時においては、すべての
メモリセルが同時に消去されるのではなく、プログラム
されるべきメモリセルのみが消去される構成であっても
上記実施例と同様の効果を得ることができる。すなわ
ち、ワード線単位、バイト単位などまたはセクタ単位で
データの消去が実行される不揮発性半導体記憶装置であ
っても上記実施例と同様の効果を得ることができる。

【０１１６】

【発明の効果】以上のように、この請求項１〜請求項７
に記載の発明によれば、過剰消去状態のメモリセルによ
り不良品として判別された不揮発性半導体記憶装置を一
度だけプログラム可能な読出専用記憶装置として利用す
ることが可能となり、不良品として廃棄される記憶装置
の数を大幅に低減することが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例である不揮発性半導体記憶
装置の全体の構成を示す図である。

【図２】この発明の不揮発性半導体記憶装置の製造から
製品に至るまでの流れを示すフロー図である。

【図３】この発明において、過剰消去状態のメモリセル
を電気的に中性な消去状態に復帰させるための方法を例
示する図である。

【図４】図１に示すフラッシュ／ＯＴＰ識別メモリ回路
１に含まれるＵＰＲＯＭセルの構造を概略的に示す図で
ある。

【図５】図１に示すフラッシュ／ＯＴＰ識別メモリ回路
およびメモリ読出回路の具体的構成例を示す図である。

【図６】図１に示すフラッシュ／ＯＴＰＶｐｐ切換回路
の具体的構成を示す図である。

【図７】図１に示すデータラッチの構成を概略的に示す
図である。

【図８】図１に示すアドレスラッチの具体的構成を示す
図である。

【図９】フローティングゲート型トランジスタからなる
フラッシュメモリセルの構造を概略的に示す図である。

【図１０】図９に示すフラッシュメモリセルの電気的等
価回路を示す図である。

【図１１】フラッシュメモリセルの記憶情報としきい値
電圧との関係を示す図である。

【図１２】従来の不揮発性半導体記憶装置の構成を概略
的に示すブロック図である。

【図１３】図１２に示す指令ポートコントローラの構成
を概略的に示す図である。

【図１４】従来の不揮発性半導体記憶装置における消去
動作を示すフロー図である。

【図１５】従来の不揮発性半導体記憶装置におけるプロ
グラム動作を示すフロー図である。

【図１６】従来の不揮発性半導体記憶装置における過剰
消去状態のメモリセルの状態を例示する図である。

【図１７】過剰消去状態のメモリセルが及ぼす悪影響を
説明するための図である。

【符号の説明】

１ フラッシュ／ＯＴＰ識別メモリ回路 ２ 指令ポートコントローラ ３ フラッシュ／ＯＴＰＶｐｐ切換回路 ４ プログラム電圧発生器 ５ 消去電圧発生器 ６ 入出力バッファ ７ センス回路 ８ チップイネーブル／出力イネーブル論理回路 ９ 消去／プログラム検査発生器 １０ アドレスラッチ １１ Ｙデコーダ １２ Ｘデコーダ １３ メモリセルアレイ １４ Ｙゲート回路 １５ データラッチ １６ ＵＰＲＯＭセル １７ メモリ読出回路 ２１ Ｖｐｐ／Ｖｃｃスイッチ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 29/00 ３０３ Ｆ 6741−5Ｌ Ｈ０１Ｌ 27/115 6741−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ｚ 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４

Claims (7)

【特許請求の範囲】
1. 【請求項１】 フローティングゲート型トランジスタか
   らなるメモリセルが複数個配列されたアレイを含む不揮
   発性半導体記憶装置であって、 前記アレイ内に存在する電気的に過剰消去されたメモリ
   セルがエネルギー線照射により消去状態とされたか否か
   を示す情報を記憶するメモリ種類記憶手段、 前記アレイの選択されたメモリセルのデータの消去およ
   び書込動作を制御するためのプログラム制御手段、およ
   び前記メモリ種類記憶手段の記憶情報に応答して、前記
   プログラム制御手段の動作を禁止状態または動作可能状
   態のいずれかに設定するメモリ種類設定手段を備える、
   不揮発性半導体記憶装置。
2. 【請求項２】 メモリ種類情報読出指示信号に応答し
   て、前記メモリ種類記憶手段に記憶された情報を読出す
   手段をさらに備える、請求項１記載の不揮発性半導体記
   憶装置。
3. 【請求項３】 フローティングゲート型トランジスタか
   らなるメモリセルが複数個配列されたアレイを含む不揮
   発性半導体記憶装置の製造方法であって、 （ａ） ベアチップ状態において、過剰消去状態のメモ
   リセルが存在するか否かを判別するステップ、 （ｂ） 前記ステップ（ａ）において過剰消去状態のメ
   モリセルが存在しない場合、電気的に書込消去が複数回
   可能なメモリとして該チップをアセンブリするステッ
   プ、 （ｃ） 前記ステップ（ａ）において、過剰消去状態の
   メモリセルが存在する場合、アレイ部にエネルギー線を
   照射して該チップ上のメモリセルをすべて消去状態にす
   るステップ、および （ｄ） 前記エネルギー線照射後該チップを一度だけプ
   ログラム可能なメモリとしてアセンブリするステップを
   備える、不揮発性半導体記憶装置の製造方法。
4. 【請求項４】 前記不揮発性半導体記憶装置は、アレイ
   内のメモリセルの消去および書込動作を制御する制御手
   段を含み、 前記エネルギー線照射を示す情報を該チップに設けられ
   た記憶素子に不揮発的かつ読出可能な態様で記憶するス
   テップと、 前記記憶されたエネルギー線照射を示す情報に従って、
   前記エネルギー線照射後、前記制御手段の消去および書
   込制御動作を禁止状態に設定するステップを備える、請
   求項３記載の不揮発性半導体記憶装置の製造方法。
5. 【請求項５】 フローティングゲート型トランジスタか
   らなるメモリセルが複数個配列されたアレイを備える不
   揮発性半導体記憶装置の試験方法であって、 （ａ） ベアチップ状態において、前記アレイに過剰消
   去状態のメモリセルが存在するか否かを判別するステッ
   プ、 （ｂ） 前記ステップ（ａ）において過剰消去状態のメ
   モリセルが存在しないと判別された場合、該チップをア
   センブリしかつ電気的に書込および消去が複数回可能な
   メモリとしてのチップレベルでの良品／不良品判別のた
   めの試験を行なうステップ、 （ｃ） 前記ステップ（ａ）において、過剰消去状態の
   メモリセルが存在する場合、該アレイへエネルギー線を
   照射して該アレイのメモリセルを消去状態にするステッ
   プ、および （ｄ） 前記エネルギー線照射により消去状態とされた
   チップをアセンブリして一度だけプログラム可能な記憶
   装置としてチップレベルでの良品／不良品判別のための
   試験を実行するステップと備える、不揮発性半導体記憶
   装置の試験方法。
6. 【請求項６】 前記ステップ（ｂ）とステップ（ｃ）の
   間に、 該チップ上にメモリアレイ内のメモリセルと別の位置に
   設けられた記憶素子に、前記エネルギー線の照射を示す
   情報を不揮発的かつ読出可能な態様で記憶するステップ
   と、 前記記憶素子に記憶された情報を読出して該チップが一
   度だけプログラム可能な記憶装置であるか否かを判別す
   るステップとを備える、請求項５記載の不揮発性半導体
   記憶装置の試験方法。
7. 【請求項７】 前記不揮発性半導体記憶装置は、アレイ
   内の選択されたメモリセルの消去および書込を制御する
   ための制御手段を含み、 前記記憶素子に記憶された情報に従って前記制御手段を
   動作禁止状態に設定するステップを含む、請求項５記載
   の不揮発性半導体記憶装置の試験方法。