[go: up one dir, main page]

KR100758299B1 - 플래쉬 메모리 장치 및 그것의 쓰기 방법 - Google Patents

플래쉬 메모리 장치 및 그것의 쓰기 방법 Download PDF

Info

Publication number
KR100758299B1
KR100758299B1 KR1020060069891A KR20060069891A KR100758299B1 KR 100758299 B1 KR100758299 B1 KR 100758299B1 KR 1020060069891 A KR1020060069891 A KR 1020060069891A KR 20060069891 A KR20060069891 A KR 20060069891A KR 100758299 B1 KR100758299 B1 KR 100758299B1
Authority
KR
South Korea
Prior art keywords
write
memory cell
memory
decoder
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020060069891A
Other languages
English (en)
Inventor
이승원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060069891A priority Critical patent/KR100758299B1/ko
Priority to US11/769,334 priority patent/US7564712B2/en
Application granted granted Critical
Publication of KR100758299B1 publication Critical patent/KR100758299B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C2029/1802—Address decoder

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 사용자의 메모리셀 쓰기조건과 동일한 상태에서 다수의 메모리셀을 동시에 쓰기동작하는 플래쉬 메모리장치에 관한 것으로, 본 발명의 플래쉬 메모리 장치는 다수의 메모리셀을 구비한 메모리셀 어레이, 상기 메모리 셀에 쓰여질 데이터를 임시저장하는 쓰기 데이터 버퍼, 상기 메모리 셀의 쓰기 동작을 제어하는 제어회로, 그리고 상기 제어회로의 제어에 응답해서 상기 메모리 셀의 쓰기 어드레스를 디코딩하고 상기 디코딩 결과를 근거로 하여 선택된 비트라인으로 일정한 레벨의 전류가 흐르도록 제어하는 디코더를 포함한다. 상기 디코더는 노말 쓰기 동작시 메모리 셀 단위의 어드레스 디코딩 및 전류 제어를 수행하고 테스트 쓰기 동작시 블록 단위의 어드레스 디코딩 및 전류 제어를 수행한다.
불휘발성, 반도체, 메모리

Description

플래쉬 메모리 장치 및 그것의 쓰기 방법 {Flash memory device and program method thereof}
도 1은 스택 게이트 구조를 갖는 노어 플래쉬 메모리 셀의 단면도이다.
도 2는 스플리트 게이트 구조를 갖는 노어 플래쉬 메모리 셀의 단면도이다.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 장치의 구성을 보여주는 블록도이다.
도 4은 본 발명의 다른 실시예에 따른 플래쉬 메모리장치의 구성을 보여주는 블록도이다.
도 5는 쓰기 동작시 본 발명에 따른 전류 제어 방식을 설명하기 위한 도면이다.
도 6은 도 5에 도시된 블록도의 구성을 예시적으로 보여주는 회로도이다.
도 7은 도 6의 회로의 쓰기 및 독출 동작시 인가되는 전압을 예시적으로 보여주는 그래프이다.
도 8 및 도 9는 도 6에 도시된 전류제어회로의 회로 구성과, 쓰기 및 읽기 동작시의 디코딩 경로를 예시적으로 표현한 회로도이다.
도 10은 본 발명에 따른 플래쉬 메모리 장치의 쓰기 방법을 보여주는 순서도이다.
도 11은 본 발명에 따른 플래쉬 메모리 장치가 적용된 시스템의 구성을 예시적으로 보여주는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
100, 200 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : X-디코더 130, 230 : Y-디코더
140, 240 : 전류제어회로 150, 250 : 바이어스회로
160 : 쓰기 데이터 버퍼 190 : 제어회로
본 발명은 불휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로는 테스트 시간을 단축할 수 있는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리장치는 읽고 쓰는 속도가 빠르지만 외부전원 공급이 끊기면 저장된내용이 사라져 버리는 단점이 있다. 반면에, 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치 중에서도 플래쉬(flash) EEPROM(electrically erasable programmable read-only memory)은 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다.
플래쉬 메모리는 일반적으로 낸드형과 노어형으로 구분된다. 낸드 플래쉬 메모리는 F-N 터널링(Fowler-Nordheim tunneling) 방식에 의해 쓰기 및 소거 동작을 수행한다. 반면에, 노어 플래쉬 메모리는 열 전자 주입(Hot Electron Injection) 방식에 의해 쓰기 동작을 수행하고, F-N 터널링(Fowler-Nordheim tunneling) 방식에 의해 소거 동작을 수행한다. 노어 플래쉬 메모리는 코드 저장형 메모리로서, 낸드 플래쉬 메모리에 비해 동작 속도가 빠르기 때문에 고속 데이터 처리가 필수적인 이동전화 단말기 등에 주로 사용된다.
노어 플래쉬 메모리는 메모리 셀의 게이트 구조에 따라 스택 게이트 형(stack gate type)과 스플리트 게이트 형(split gate type)으로 구분된다.
도 1은 스택 게이트 구조를 갖는 노어 플래쉬 메모리 셀(10)의 단면도이다.
도 1을 참조하면, 메모리 셀(10)은 p형 기판(19)에 형성된 N+형의 소스 영역(13) 및 드레인 영역(14), 채널 영역 위에 순차적으로 형성된 100Å이하의 얇은 절연막(15)과 플로팅 게이트(Floating Gate; FG)(16), 그리고 그 위에 형성된 다른 절연막(ONO막)(17)과, 컨트롤 게이트 (Control Gate; CG)(18)를 포함한다. 소스 영역(13), 드레인 영역(14), 컨트롤 게이트(18)에는 각각 소스 라인(SL), 비트 라인(BL), 워드 라인(WL)이 연결된다.
쓰기 동작 시, 스택 게이트 구조를 갖는 노어 플래쉬 메모리 셀(10)의 소스 라인(SL)과 기판(19)은 접지된다. 그리고 워드 라인(WL)에는 약 10V의 워드 라인 전압이 인가되고, 비트 라인(BL)에는 약 5V의 비트 라인 전압이 인가된다. 이러한 바이어스 조건하에서, 전자들은 드레인 영역(14)에 인접한 채널 영역으로부터 플로팅 게이트(16)로 주입된다. 이러한 메커니즘을 열 전자 주입(Hot Electron Injection) 방식이라고 한다.
일반적으로, 쓰기 동작 동안에 약 5V의 전압이 메모리 셀의 드레인 영역(14)에 인가될 때, 약 200μA의 셀 전류가 채널 영역을 통해 드레인 영역(14)에서 접지된 소스 영역(13)으로 흐른다. 예를 들어, 바이트/워드 단위의 데이터 비트들이 동시에 쓰기되면, 바이트 단위에서는 최대 1.6㎃(200㎂×8)의 전류가 그리고 워드 단위에서는 최대 3.2㎃(200㎂×16)의 전류가 필요하게 된다.
도 2는 스플리트 게이트 구조를 갖는 노어 플래쉬 메모리 셀(20)의 단면도이다.
도 2를 참조하면, 메모리 셀(20)은 p형 기판(29)에 형성된 N+형의 소스 영역(23) 및 드레인 영역(24)과, 채널 영역 위에 형성된 게이트 산화막(25)과 플로팅 게이트(Floating Gate; FG)(26)를 포함한다. 플로팅 게이트(26) 상부에는 터널 산화막(27)이 형성된다. 터널 산화막(27)과 채널 위에 형성된 게이트 산화막(25)의 상부에는 컨트롤 게이트(Control Gate; CG)(28)가 형성된다. 소스 영역(23), 드레인 영역(24), 컨트롤 게이트(28)에는 각각 소스 라인(SL), 비트 라인(BL), 워드 라인(WL)이 연결된다.
일반적으로, 쓰기 동작 시 스플리트 게이트 구조를 갖는 노어 플래쉬 메모리 셀(20)의 소스 라인(SL)에는 약 9V의 소스 라인 전압(VSL)이 인가되고, 워드 라 인(WL)에는 약 2V의 워드 라인 전압(VWL)이 인가된다. 그리고 비트 라인(BL)에는 쓰기 데이터에 따라 약 0.5V 또는 약 2V의 비트 라인 전압(VBL)이 인가된다. 이러한 바이어스 조건하에서, 전자들은 열 전자 주입 방식에 의해 소스 영역(24)에 인접한 채널 영역으로부터 플로팅 게이트(26)로 주입된다. 스플리트 게이트 구조를 갖는 노어 플래쉬 메모리(20)는 쓰기 동작 시에 소스 라인(SL)으로 약 9V의 쓰기 전압을 인가한다.
앞에서 설명한 바와 같이, 스택 게이트 구조를 갖는 노어 플래쉬 메모리 셀(10)은 쓰기시 메모리 셀의 드레인(drain)에 4V 내지 6V 정도의 고전압이 인가되기 때문에 일정 수준 이상의 쓰기 전류(current)를 필요로 한다. 노어 플래쉬 메모리 장치에서 쓰기에 사용되는 고전압은 칩 내부에 구비된 챠지 펌프(charge pump)를 통해 생성된다. 따라서, 전류의 소모를 줄이기 위해 동시에 쓰기할 수 있는 메모리 셀의 개수는 일정 개수(예를 들면 4 비트, 8 비트, 16 비트, 32 비트) 이내로 제한된다. 이와 같은 쓰기 비트 수의 제한은 스택 게이트 구조의 노어 플래쉬 메모리 셀(10) 보다 높은 전압이 인가되는 스플리트 게이트 구조의 노어 플래쉬 메모리(20)에는 더욱 타이트하게 적용된다.
또한, 상기 쓰기 비트 수의 제한은 제품의 양산시 수행되는 테스트시에도 그대로 적용된다. 일반적으로, 양산 테스트는 제품 출하 이전에 제품 자체의 기능을 테스트하는 것이므로, 소모되는 전류의 양에 크게 제한을 받지 않는다. 그럼에도 불구하고, 앞에서 설명한 노어 플래쉬 메모리 장치가 전류 소모를 방지하기 위해 가지고 있는 쓰기 비트 수의 제한 때문에 테스트 시간이 길어지는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 메모리 셀의 쓰기 조건에는 변화를 주지 않으면서도 테스트 쓰기 동작을 고속으로 수행할 수 있는 플래쉬 메모리 장치 및 그것의 쓰기 방법을 제공하는 데 있다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 플래쉬 메모리 장치는, 다수의 메모리셀을 구비한 메모리셀 어레이 상기 메모리 셀에 쓰여질 데이터를 임시저장하는 쓰기 데이터 버퍼, 상기 메모리 셀의 쓰기 동작을 제어하는 제어회로, 그리고 상기 제어회로의 제어에 응답해서 상기 메모리 셀의 쓰기 어드레스를 디코딩하고 상기 디코딩 결과를 근거로 하여 선택된 비트라인으로 일정한 레벨의 전류가 흐르도록 제어하는 디코더를 포함한다. 상기 디코더는 노말 쓰기 동작시 메모리 셀 단위의 어드레스 디코딩 및 전류 제어를 수행하고, 테스트 쓰기 동작시 블록 단위의 어드레스 디코딩 및 전류 제어를 수행하는 것을 특징으로 한다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 플래쉬 메모리 장치는, 다수의 메모리셀을 구비한 메모리셀 어레이 상기 메모리 셀에 쓰여질 데이터를 임시저장하는 쓰기 데이터 버퍼, 상기 메모리 셀의 쓰기 동작을 제어하는 제어회로, 그리고 상기 제어회로의 제어에 응답해서 상기 메모리 셀의 쓰기 어드레스를 디코딩하고 상기 디코딩 결과를 근거로 하여 선택된 비트라인으로 일정한 레벨의 전류가 흐르도록 제어하는 디코더를 포함한다. 상기 디코더 는 노말 쓰기 동작시 메모리 셀 단위의 어드레스 디코딩을 수행하고 테스트 쓰기 동작시 블록 단위의 어드레스 디코딩을 수행하는 디코딩부, 상기 디코딩된 결과와 바이어스 전압에 응답해서 선택된 비트라인으로 일정 레벨의 쓰기 전류가 흐르도록 제어하는 전류제어회로, 그리고 상기 전류제어회로로 상기 바이어스 전압을 제공하는 바이어스회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 전류제어회로는 전류미러회로(current mirror)를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디코더는 상기 메모리셀 어레이에 구비된 복수 개의 메모리셀들을 동시에 선택하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디코더는 상기 메모리 셀 어레이의 각각의 메모리 블록에 대응되며, 다수의 메모리 블록들을 동시에 지정하여 쓰기동작하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디코더는 노말 쓰기 동작시 메모리 셀 단위의 전류 제어를 수행하고, 테스트 쓰기 동작시 블록 단위의 전류 제어를 수행하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 바이어스 회로는 읽기 동작과 쓰기 동작시 각기 다른 전압을 인가하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디코더는 읽기 동작과 쓰기 동작시 메모리셀을 선택하기 위한 디코딩라인이 각각 상이하게 존재하는 것을 특징으로 한다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한본 발명의 특징에 의하면, 플래쉬 메모리 장치의 쓰기 방법은, 플래쉬 메모리의 동작 모드를 판별하는 단계, 상기 판별 결과 상기 동작 모드가 노말 쓰기 모드이면 셀 단위의 어드레스 디코딩을 수행하는 단계, 디코딩된 메모리 셀의 비트라인으로 일정 레벨의 전류가 흐르도록 제어하는 단계, 상기 비트라인을 통해 쓰기 버퍼에 저장되어 있는 데이터를 디코딩된 메모리 셀로 쓰는 단계, 상기 판별 결과 상기 동작 모드가 테스트 쓰기 모드이면 메모리 블록 단위의 어드레스 디코딩을 수행하는 단계, 디코딩된 메모리 블록의 비트라인으로 일정 레벨의 전류가 흐르도록 제어하는 단계, 그리고 상기 디코딩된 비트라인을 통해 상기 쓰기 버퍼에 저장되어 있는 데이터를 상기 디코딩된 메모리 블록으로 동시에 쓰는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 노말 쓰기 모드시 상기 메모리 셀에 쓸 수 있는 데이터의 개수는 일정 개수 이내로 제한되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 테스트 쓰기 모드시 상기 쓰기 데이터 버퍼에 저장된 데이터 범위 내에서 상기 복수 개의 메모리 셀에 대한 동시 쓰기 동작이 수행되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 테스트 쓰기 모드시 하나 또는 그 이상의 메모리 블록들에 대한 쓰기 동작이 동시에 수행되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 장치(100)의 구성을 보여주 는 블록도이다. 도 3에는 본 발명이 적용되는 실시예로서 쓰기 동작시 선택된 셀을 통해 일정한 쓰기 전류가 흐르도록 하는 스플리트 게이트 노어형 플래쉬 메모리 장치의 구성이 예시적으로 도시되어 있다.
도 3을 참조하면, 본 발명에 따른 플래쉬 메모리 장치(100)는 메모리 셀 어레이(110), X-디코더(120), Y-디코더(130), 전류제어회로(140), 바이어스회로(150), 쓰기 데이터 버퍼(write data buffer ; 160), 및 제어회로(190)를 포함한다.
메모리 셀 어레이(110)는복수개의 스플리트 게이트 노어형 플래쉬 메모리 셀들로 구성되며, 각각의 메모리 셀은 도 2에 도시된 메모리 셀(20)의 구성과 실질적으로 동일하다. 메모리 셀 어레이(110)에는 복수 개의 비트 라인들(BL)과 복수 개의 워드 라인들(WL)이 교차하여 배열된다. 제어회로(190)는 메모리 셀 어레이(110)에 포함된 메모리 셀들의 쓰기 동작과 관련된 제어를 수행한다.
X-디코더(120)는 메모리 셀의 로우(row) 어드레스(X_Add)를 디코딩하여 워드라인(WL)을 선택한다. Y-디코더(130)는 메모리 셀의 칼럼(column) 어드레스(Y_Add)를 디코딩하여 비트라인(BL)을 선택한다. Y-디코더(130)는 노말 쓰기 동작시에는 쓰기 동작이 수행될 메모리 셀의 칼럼 어드레스를 디코딩하고, 테스트 쓰기 동작시에는 제어회로(190)의 제어에 응답해서 테스트될 복수 개의 칼럼 어드레스(예를 들면, 메모리 블록에 대응되는 칼럼 어드레스)를 디코딩한다. 그리고, Y-디코더(130)는 선택된 복수 개의 비트라인들로 일정한 전류를 제공하는 전류 조절 기능을 수행한다. Y-디코더(130)의 전류 조절 기능은 노말 쓰기 동작과 테스트 쓰기 동작 모두에 대해 수행된다. 아래에서 상세히 설명되겠지만, 이와 같은 Y-디코더(130)의 동 작에 따르면 비트라인 선택 기능과 전류 제어 기능이 모두 Y-디코더(130) 내에서 수행되기 때문에, 동시에 써지는 메모리 셀의 개수에 제한을 받지 않게 된다. 따라서, 노말 쓰기 동작에 적용되는 쓰기 조건을 그대로 유지하면서도 테스트 쓰기 동작시에는 복수 개의 메모리 셀들(예를 들면, 메모리 블록 단위의 메모리 셀들)에 대한 쓰기 동작을 동시에 수행할 수 있게 된다.
스플리트 게이트 노어형 플래쉬 메모리는, 고유의 동작 특성 상 선택된 비트라인들로 일정한 전류가 제공되어야 한다. 이를 위해 Y-디코더(130) 내부에는 전류제어회로(140)가 구비되어, 노말 쓰기 동작은 물론 테스트 쓰기 동작시 선택된 비트라인(BL)으로 일정한 전류를 제공한다. 전류제어회로(140)는 비트라인(BL)에 일정한 전류가 흐르도록 전류의 양을 조절하는 복수 개의 전류 싱크 회로(current sink circuit)를 포함한다. 각각의 전류 싱크 회로는 각각의 비트라인에 접속되며, 전류제어회로(140)의 구성은 도 6 및 도 8을 참조하여 이래에서 상세히 설명될 것이다.
바이어스회로(150)는 제어회로(190)의 제어에 응답해서 전류제어회로(140)로 바이어스 전압(Bias)을 인가한다. 바이어스회로(150)로부터 제공되는 바이어스 전압(Bias)은 전류제어회로(140)에 구비된 복수 개의 전류 싱크 회로들로 공통으로 인가된다. 복수 개의 전류 싱크 회로들로 바이어스 전압(Bias)을 동시에 인가하게 되면, 전류가 충분치 않아 바이어스 전압(Bias)의 레벨이 떨어질 수 있다. 이와 같은 문제를 방지하기 위해, 전류제어회로(140)는 Y-디코더(130)를 구성하는 트랜지스터와 동종의 트랜지스터를 사용하여 구성될 수도 있고, 또는 전류미러회로를 사 용하여 구성될 수도 있다.
쓰기 드라이버(write driver)로도 불리는 쓰기 데이터 버퍼(160)는, 쓰기 데이터(write data)를 소정 단위(예를 들면, 8 비트, 16 비트, 32 비트 등)로 입력받는다. 쓰기 데이터에는 데이터 '0' 또는 데이터 '1'을 포함한다. 여기서, 데이터 '0'은 메모리 셀 어레이(210)에 실제로 써질 데이터이며, 데이터 '1'은 써지지 않는 쓰기 금지 데이터(program inhibit data)이다. 일반적으로, 쓰기 데이터가 '0'인 경우에는 선택된 비트 라인으로 약 0.5V가 제공된다. 이때 메모리 셀은 데이터 '1'에서 데이터 '0'으로 쓰기된다. 반면에, 쓰기 데이터가 '1'인 경우에는 선택된 비트 라인으로 약 2V가 제공된다. 이때 메모리 셀은 쓰기 금지되며, 데이터 '1'의 상태를 그대로 유지한다.
쓰기 데이터 버퍼(160)에 저장된 데이터는 다음과 같은 바이어스 조건에 의해 선택된 메모리 셀에 쓰여진다. 선택된 메모리 셀의 소스 라인(SL)에는 약 9V의 소스 라인 전압(VSL)이 인가되고, 워드 라인(WL)에는 약 2V의 워드 라인 전압(VWL)이 인가된다. 그리고 선택된 메모리셀의 비트 라인(BL)에는 쓰기 데이터에따라 약 0.5V 또는 약 2V의 비트 라인 전압(VBL)이 인가된다. 이러한 바이어스 조건하에서, 전자들은 열 전자 주입 방식에 의해 소스 영역에 인접한 채널 영역으로부터 플로팅 게이트로 주입되어, 쓰기 동작이 수행된다.
도 4은 본 발명의 다른 실시예에 따른 플래쉬 메모리장치(200)의 구성을 보여주는 블록도이다. 도 4을 참조하면, 본 발명에 따른 플래쉬 메모리 장치(200)는 Y-디코더(230) 내부에 전류제어회로(240) 및 바이어스회로(250)가 모두 구비되는 점을 제외하면, 도 3에 도시된 플래쉬 메모리 장치(100)의 구성과 실질적으로 동일하다. 따라서, 설명의 중복을 피하기 위해 동일한 구성 요소에 대해서는 동일한 참조부호를 부가하였고, 중복되는 설명은 이하 생략하기로 한다.
한편, 도 4에 도시된 Y-디코더(230), 전류제어회로(240) 및 바이어스회로(250)에서 수행되는 기능 역시 도 3에서 설명된 것과 동일하다. 따라서, 상기 기능 블록(230, 240, 250) 각각에 대한 중복되는 설명 또한 이하 생략하기로 한다.
아래에서 상세히 설명되겠지만, 본 발명에 따른 플래쉬 메모리 장치(100, 200)는, Y-디코더(130, 230) 내부에 전류 싱크 기능이 구비되기 때문에, 테스트 쓰기 동작시 Y-디코더(130. 230)의 어드레스 디코딩 동작을 인위적으로 컨트롤하여 동시에 쓰기될 수 있는 메모리 셀의 개수를 증가시킨다. 즉, 본 발명에 따른 플래쉬 메모리 장치(100, 200)는 테스트 쓰기 동작시, 동시에 쓰기 가능한 메모리 셀의 개수에 제한을 받지 않고 쓰기 데이터 버퍼(160, 260)에 저장되는 데이터만큼 동시에 쓰기 동작을 수행할 수 있다. 이와 같은 동작은 Y-디코더(130, 230) 내부에 전류제어회로(140, 240)가 구비되어 있어, 쓰기 동작을 실행할 때 선택된 모든 비트라인들로 동시에 일정한 전류를 제공할 수 있기 때문에 가능해 진다.
도 5는 쓰기 동작시 본 발명에 따른 전류 제어 방식을 설명하기 위한 도면이다.
도 3 및 도 5를참고하면, 메모리 셀 어레이(110)는 복수 개의 메모리 블록들(111, 112, , 11n)을 포함하며, Y-디코더(130)는 각각의 메모리 블록(111, 112, , 11n)에 대응되는 복수개의 디코더들(131, 132, , 13n)을 포함한다. 그리고, 각각의 디코더들(131, 132, , 13n) 내부에는 전류제어회로블록(141, 142, , 14n)이 각각 구비된다. 전류제어회로블록들(141, 142, , 14n)은 바이어스 전압라인(Bias)을 공유하여, 대응되는 메모리 블록(111, 112, , 11n)으로 일정한 전류를제공한다.
노말 쓰기 동작시, Y-디코더(130)에 의해 제한된 개수(예를 들면, 4 비트, 8비트, 16 비트, 32 비트)의 비트라인들이 선택된다. Y-디코더(130)에 구비된 복수 개의 전류제어회로블록들(141, 142, , 14n)은, 노말 쓰기 동작시 바이어스 회로(150)로부터 입력되는 바이어스 전압(Bias)에 응답해서 선택된 비트라인들로 일정한 레벨의 전류를 제공한다.
반면, 테스트 쓰기 동작시에는 Y-디코더(130)에 의해 쓰기 데이터 버퍼(160)에 저장된 데이터(예를 들면, 하나의 블록에 해당되는 데이터)에 해당되는 복수 개의 비트라인들이 동시에 선택된다. Y-디코더(130)에 구비된 복수 개의 전류제어회로블록들(141, 142, , 14n)은, 테스트 쓰기 동작시 바이어스 회로(150)로부터 입력되는 바이어스 전압(Bias)에 응답해서 선택된 복수 개의 비트라인들로 일정한 레벨의 전류를 제공한다. 그 결과, 쓰기 데이터 버퍼(160)의 정보가 선택된 메모리블록에 포함된 복수 개의 메모리 셀들로 동시에 쓰여지게 된다.
전류제어회로(140)는 Y-디코더(130) 내부에 위치한다. 따라서, 테스트 쓰기 동작시 메모리 블록내 여러 메모리셀들을 동시에 선택하여 쓰거나, 다수의 메모리블록을 동시에 지정하여 쓸 수 있다. 또한, 노말 쓰기 동작시에는 선택된 메모리 셀에 대해서만 일정 전류를 제공하기 때문에, 메모리 셀의 쓰기 조건에는 변화를 주지 않고 안정적인 쓰기 동작을 수행할 수 있다.
도 6은 도 5에 도시된 블록도의 구성을 예시적으로 보여주는 회로도이다. 도 6에는 도 5에 도시된 복수 개의 메모리 블록들(111, 112, , 11n) 중 하나의 메모리 블록(111)과, 이에 대응되는 회로 구성을 예시적으로 보여주고 있다.
도 6을 참조하면, Y-디코더(130)는 디코더(131)를 통해 복수 개의 비트라인들 (BL[0] ~ BL[n])중 하나 또는 다수를 선택할 수 있다. 전류제어회로(140)의 구체적인 동작방법은 도 8에서 설명한다.
스플리트 게이트 노어형 메모리장치의 일반적인 동작은 아래와 같다. 아래 설명에서 메모리셀에 데이터를 저장하는 것을 쓰기 또는 프로그램이라 한다.
소거시 메모리셀 어레이 블록(111)의 워드 라인들(WL[0] ~ WL[n])로 고전압(약 9V)이 인가되고 소스 라인들(SL[0] ~ SL[n]) 및 비트 라인들(BL[0] ~ BL[n])로 접지전압이 인가되어 소거가 수행된다. 그리고, 쓰기동작시에는 소스 라인들(SL[0] ~ SL[n])중 선택된 소스 라인으로 고전압(약 9V)이 인가되고, 선택되지 않은 소스 라인들로 접지전압이 인가된다. 그리고 워드 라인들(WL[0] ~ WL[n])중 선택된 워드 라인으로 소정전압(약 1.2V)이 인가되고, 선택되지 않은 워드 라인들로 접지전압이 인가된다. 이러한 상태에서, 비트 라인들 (BL[0] ~ BL[n])로 소정 전압(약 0.3V)이 인가되면 해당 메모리 셀이 쓰기 동작을 수행하게 되고, 전원전압이 인가되면 해당 메모리 셀이 쓰기 동작을 수행하지 않게 된다. 읽기동작시에는 소스 라인들(SL[0] ~ SL[n])은 선택된 소스라인으로 접지전압이 인가되고, 선택되지 않은 소스라인들로 전원전압이 인가된다. 그리고 워드 라인들(WL[0] ~ WL[n])중 선택된 워드 라인으로 전원전압이 인가되고, 선택되지 않은 워드 라인들로 접지전 압이 인가된다. 이때, 비트 라인들 (BL[0] ~ BL[n])중 선택된 비트라인으로 소정 전압(약 0.5V)이 인가되고, 선택되지 않은 비트라인들로 접지전압이 인가되면, 해당 메모리셀이 읽기모드로 진입하게 된다. 스탠바이시에는 소스 라인들(SL[0] ~ SL[n]), 워드 라인들(WL[0] ~ WL[n]), 및 비트 라인들(BL[0] ~ BL[n])로 접지전압 레벨이 인가된다.
도 7은 도 6의 회로의 쓰기 및 독출 동작시 인가되는 전압을 예시적으로 보여주는 그래프이다.
도 5 내지 도 7을 참조하면, 쓰기동작시, 메모리셀(20)소스라인 SL[i]에는 9V가 인가되며 워드라인 WL[i]에는 1.2V가량의 전압이 인가된다. 도 5에서 설명한 쓰기전압에 따라 사용자가 쓰기동작을 실행시, 비트라인(BL[j])에는 약 0.35V~0.5V가 측정된다. 사용자가 메모리셀 쓰기 조건과 동일한 조건에서 쓰기동작을 수행한다. 이때 Y-디코더(130)의 메모리셀 선택라인 중 YA[k]에는 디코더 트랜지스터를 켤수 있는정도의 소정의 전압이 인가되고 nYB[0:1]에는 전류제어 트랜지스터를 켤수 있는 바이어스전압이 인가되어 쓰기 전류를 제어하게 된다. 전류제어 트랜지스터의 소스와 드레인으로 흐르는 전류가 소정의 전류가 되도록 하며 게이트라인에 전압을 인가한다.
읽기동작시에는, 워드라인(WL[i])에 전원전압을인가하고 Y-디코더(130)의 YA[k]와 nYB[m]에 바이어스전압을 인가하므로써 읽기시에도 전류를 제어할 수 있다. 상기 바이어스 전압은 CMOS를 통하여 입력되는 로직전압이 될수도 있고, 아날로그 전압이 될 수도 있다.
본 발명에서는 쓰기 동작과 읽기 동작시 메모리 셀을 선택하기 위한 디코딩 경로가 각각 별도로 구성될 수 있다. 이에 대한 구성은 도 8 및 도 9를 참조하여 설명될 것이다.
도 8 및 도 9는 도 6에 도시된 전류제어회로(141)의 회로 구성과, 쓰기 및 읽기 동작시의 디코딩 경로를 예시적으로 표현한 회로도이다. 도 8에는 쓰기 동작시 메모리 셀을 선택하기 위한 디코딩 경로가 도시되어 있다. 그리고, 도 9에는 읽기 동작시 메모리 셀을 선택하기 위한 디코딩 경로가 도시되어 있다.
먼저 도 8을 참조하면, 전류제어회로(141)는 전압인가회로(1411)와 복수 개의 전류싱크회로(1412)로 구성된다.
전압인가회로(1411)는 바이어스 전압(Bias)과 접지 사이에 직렬로 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된다. 전압인가회로(1411)를 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터는 nYB[0] 신호를 반전하여 출력하는 인버터로서의 기능을 수행한다. 전압인가회로(1411)의 출력은 복수 개의 전류싱크회로(1412)로 공통으로 인가된다. 각각의 전류싱크회로(1412)는 전압인가회로(1411)의 출력에 응답해서, 대응되는 비트라인(BL[i])으로 일정한 전류를 흘려보내 준다. 이를 위해 전류싱크회로(1412)는 게이트 단자로 전압인가회로(1411)의 출력을 받아들여 턴/오프되는 NMOS 트랜지스터로 구성된다. 전류제어회로(141)는 바이어스회로(150)로부터 인가되는 바이어스 전압(Bias)이 갑자기 떨어지는 것을 방지할 수 있도록 하기 위해, 전류미러회로로 구성될 수 있다.
메모리셀(20)은 소스라인(SL[i])과 워드라인(WL[i]) 및 비트라인(BL[j])에 연결된다. 메모리셀(20)의 쓰기 동작시, 소스라인(SL[i])에서 비트라인(BL[j])으로 전류가 흐른다. 비트라인(BL[j])과 전류싱크회로(1412)사이에는 다른 소자가 있을 수 있다.
전압인가회로(1411)의 입력단자에 하이 레벨의 nYB[0] 신호가 입력되면, 전압인가회로(1411)의 NMOS 트랜지스터는 턴 온 되고, PMOS 트랜지스터는 턴 오프된다. 그 결과, 전압인가회로(1411)는 OV, 즉 로우 레벨의 신호를 출력한다. 각각의 전류싱크회로(1412)는 전압인가회로(1411)로부터 출력되는 0V의 전압에 응답해서 턴 오프된다. 따라서, 선택된 비트라인으로 전류가 흐르지 못하게 된다. 반대로 전압인가회로(1411)의 입력단자에 로우 레벨(예를 들면, 0V)의 nYB[0] 신호가 입력되면, 전압인가회로(1411)의 PMOS 트랜지스터가 턴 온되고, 바이어스전압(Bias)이 전류싱크회로(1412)의 게이트 단자로 인가된다. 그 결과, 전압인가회로(1411)는 바이어스전압(Bias)에 대응되는 전압, 즉 하이 레벨의 신호를 출력한다. 전류싱크회로(1412)를 통과하는 전류량은 게이트 단자로 인가되는 바이어스전압(Bias)에 의해 제어된다.
각각의 전류싱크회로(1412)의 게이트 단자는 전압인가회로(1411)의 출력단과 공통으로 연결되어, 전압인가회로(1411)로부터 제공되는 바이어스전압(Bias)을 전달받는다. 따라서, 전압인가회로(1411)는 게이트 단자가 공통으로 연결된 복수 개의 전류싱크회로(1412)들을 통과하는 전류량을 동시에 제어할 수 있다. 바이어스 전압(Bias)은 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어진 CMOS 인버터의 상단과 연결된 로직신호로써, 복수 개의 전류싱크회로(1412)들을 제어한다. 한편, 쓰기 동작 시 메모리셀(20)의 소스라인(SL[i])으로 인가되는 전압(9V)은 전류용량에 따라서 외부에서 인가할 수 있다.
도 9에는 쓰기 동작시의 디코딩 경로와 별도로 구성된 읽기 동작시의 디코딩 경로가 도시되어 있다.
도 9를 참조하면, 본 발명에 따른 플래쉬 메모리 장치(100)는 읽기 동작시의 디코딩 경로를 디코딩하는 디코딩 트랜지스터(30)를 구비할 수 있다. 이 경우, 상기 디코딩 트랜지스터(30)는 읽기 동작시 활성화되는 nYB[2] 신호에 의해 제어를 받는다. 예를 들면, 쓰기 동작시에는 YA[k]와 nYB[0:1]에 의해 디코딩이 수행되고, 읽기 동작시에는 YA[k]와 nYB[2]에 의해 디코딩이 수행된다.
그 결과, 본 발명에 따른 Y-디코더(130)는 쓰기 동작과 읽기 동작의 디코딩이 각각 별도로 수행 될 수 있게 되어, 읽기 동작에는 아무런 영향도 미치지 않으면서도 고속의 쓰기 동작을 수행할 수 있게 된다.
도 10은 본 발명에 따른 플래쉬 메모리 장치의 쓰기 방법을 보여주는 순서도이다.
도 10을 참조하면, 본 발명에 따른 쓰기 방법은 먼저 플래쉬 메모리(100)의 동작 모드를 판별한다(S1000 단계). 동작 모드의 판별은 제어회로(190)에 의해 수행된다. 제어회로(190)는 동작 모드의 판별 결과에 따라서, Y-디코더(130)의 디코딩 동작과, Y-디코더(130)의 내부에 구비되어 있는 전류제어회로(140)의 전류 제어 동작을 제어한다.
S1000 단계에서의 판별 결과, 동작 모드가 노말 쓰기 모드이면 X-디코 더(120) 및 Y-디코더(130)는 쓰기될 메모리 셀의 어드레스를 디코딩한다(S1100 단계). 이어서, Y-디코더(130) 내부에 구비된 전류제어회로(140)는, 바이어스 회로(150)로부터 제공되는 바이어스 전압(Bias)에 응답해서, 선택된 메모리 셀의 비트라인(BL[i])으로 일정 레벨의 전류가 흐르도록 해당 비트라인(BL[i])의 바이어스를 제어한다(S1200 단계). 그리고 나서, 도 7에 도시된 스플리트 게이트 형 노어 플래쉬 메모리의 바이어스 조건에 따라 쓰기 데이터 버퍼(160)에 저장된 데이터가 선택된 메모리 셀에 쓰여지는 셀 단위의 쓰기 동작이 수행되고(S1300 단계), 수순은 종료된다. S1300 단계에서 수행되는 쓰기 동작은 메모리 셀 단위로 수행된다. 노말 쓰기 모드시에는, 플래쉬 메모리 장치의 전류의 소모를 줄일 수 있도록 동시에 쓸 수 있는 메모리 셀의 개수가 일정 개수(예를 들면 4 비트, 8 비트, 16 비트, 32 비트) 이내로 제한된다.
계속해서, S1000 단계에서의 판별 결과, 동작 모드가 테스트 쓰기 모드이면 X-디코더(120) 및 Y-디코더(130)는 쓰기될 메모리 블록의 어드레스를 디코딩한다(S1500 단계). S1500 단계에서 Y-디코더(130)는 제어회로(190)의 제어에 응답해서 메모리 블록 전체에 데이터가 쓰기될 수 있도록 인위적으로 칼럼 어드레스를 디코딩한다. 이어서, Y-디코더(130) 내부에 구비된 전류제어회로(140)는, 바이어스 회로(150)로부터 제공되는 바이어스 전압(Bias)에 응답해서, 선택된 메모리 블록의 비트라인들(BL[0]-BL[n])로 일정 레벨의 쓰기 전류가 흐르도록 비트라인들(BL[0]-BL[n])의 바이어스를 조절한다(S1600 단계). 이때 바이어스되는 비트라인들(BL[0]-BL[n])은 예를 들면, 하나의 메모리 블록에 대응된다. 그리고 나서, 도 7에 도시된 스플리트 게이트 형 노어 플래쉬 메모리의 바이어스 조건에 따라 쓰기 데이터 버퍼(160)에 저장된 데이터가 선택된 메모리 블록에 쓰여지는 블록 단위의 쓰기 동작이 수행되고(S1700 단계), 수순은 종료된다.
테스트 모드시에는, 플래쉬 메모리 장치의 전류 소모 양을 고려할 필요가 없다. 그러므로, 본 발명에서는 테스트 모드시 메모리 블록 단위로 동시에 쓰기를 수행한다. 그 결과, 테스트에 소요되는 시간이 메모리 셀 단위로 수행되는 종래의 방식에 비해 현저히 줄어들게 된다. 또한, 앞에서 알 수 있는 바와 같이 본 발명에서는 스플리트 게이트 형 노어 플래쉬 메모리의 바이어스 조건을 그대로 따르기 때문에, 노말 모드의 동작에 대해 아무런 영향도 미치지 않게 된다. 그리고, 비록 도면에는 도시되어 있지 않지만, S1300 및 S1700 단계에서 쓰기가 수행되고 나면, 쓰기 결과를 검증하는 쓰기 베리파이(program verify) 동작이 수행될 수 있다. 또한, 테스트 쓰기 동작의 경우에는 S1700 단계의 쓰기 동작이 수행되고 나면, 쓰기 결과를 검증하여 셀의 결함 유무를 판단하는 테스트 검증 동작이 수행될 수있다.
이상에서는, 본 발명의 실시예로서 테스트시 메모리 블록 단위로 쓰기되는 경우를 예시적으로 설명하였다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 다양한 형태로 변형 및 변경이 가능하다. 예를 들면, 쓰기 데이터 버퍼(160)의 용량이 허용하는 범위 내에서, 테스트시 하나 또는 복수 개의 메모리 블록들에 대한 동시 쓰기가 가능하다. 또한, 이상과 같은 동시 쓰기 가능한 본 발명의 특징은 스플리트 게이트형의 노어 플래시 메모리 장치 뿐만 아니라, 다른 형태의 불휘발성 메모리 장치들에도 적용 가능하다.
도 11은 본 발명에 따른 플래쉬 메모리 장치(100)가 적용된 시스템(500)의 구성을 예시적으로 보여주는 블록도이다. 도 11에서는 본 발명에 따른 플래쉬 메모리 장치(100)가 적용된 메모리 카드 시스템의 예가 도시되어 있다.
도 11를 참조하면 메모리 카드 시스템(500)은, 암호화를 위한 암호화 회로(510), 로직 회로(520), 전용 프로세서인 DSP(Digital Sinal Processor ; 530), 그리고 메인 프로세서(540)를 포함한다. 그리고 메모리 카드 시스템(500)은 본 발명에서 설명된 플래쉬 메모리(100)와, 다양한 종류의 메모리들, 예를 들면 SRAM(Static Random Access Memory ; 550), DRAM(Dynamic Random Access Memory ;560), ROM(Read Only Memory ; 570)을 포함한다. 그 외에도 메모리 카드 시스템(500)은, RF(고주파/마이크로파) 회로(580)와 입출력 회로(590)를 포함한다. 메모리 카드 시스템(500)에 구비된 기능 블록들(510-590)은 시스템 버스를 통해 상호 연결된다.
메모리 카드 시스템(500)은 외부의 호스트(미 도시됨)의 제어에 따라 동작하며, 본 발명의 플래쉬메모리(100)는 호스트의 제어에 따라 시스템 데이터를 저장하거나 저장된 데이터를 출력하는 기능을 수행한다. 본 발명에 따른 플래쉬 메모리 장치(100)는 메모리 카드 시스템(500)과 같은 휴대용 저장 장치에 적합하도록 전류 소모가 작으며, 칩 사이즈 또한 작게 구성될 수 있다. 또한, 본 발명에 따른 플래쉬 메모리 장치(100)는 이와 같은 조건을 모두 만족하면서도 제품 양산시 고속의 테스트가 가능하다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동 작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
본 발명에 따른 플래쉬 메모리장치는 메모리 셀의 쓰기 조건에는 변화를 주지 않으면서도 테스트 모드시 복수 개의 메모리셀들을 동시에 쓰기동작할 수 있다. 따라서, 칩의 테스트 시간을 단축할 수 있다.

Claims (18)

  1. 다수의 메모리셀을 구비한 메모리셀 어레이;
    상기 메모리 셀에 쓰여질 데이터를 임시저장하는 쓰기 데이터 버퍼;
    상기 메모리 셀의 쓰기 동작을 제어하는 제어회로; 그리고
    상기 제어회로의 제어에 응답해서 상기 메모리 셀의 쓰기 어드레스를 디코딩하고, 상기 디코딩 결과를 근거로 하여 선택된 비트라인으로 일정한 레벨의 전류가 흐르도록 제어하는 디코더를 포함하며,
    상기 디코더는 노말 쓰기 동작시 메모리 셀 단위의 어드레스 디코딩 및 전류 제어를 수행하고, 테스트 쓰기 동작시 블록 단위의 어드레스 디코딩 및 전류 제어를 수행하는 플래쉬 메모리 장치.
  2. 제 1항에 있어서,
    상기 디코더는 전류미러회로(current mirror)로 구성된 전류제어회로를 포함하는 플래쉬 메모리 장치.
  3. 제 1항에 있어서,
    상기 디코더는 상기 메모리셀 어레이내에 구비된 복수 개의 메모리셀들을 동시에 선택하여 쓰기동작하는 플래쉬 메모리장치.
  4. 제 1항에 있어서,
    상기 디코더는 상기 메모리 셀 어레이의 각각의 메모리 블록에 대응되며, 다수의 메모리 블록들을 동시에 지정하여 쓰기동작하는 플래쉬 메모리장치.
  5. 제 1항에 있어서,
    상기 디코더로 일정한 바이어스 전압을 제공하는 바이어스 회로를 더 포함하는 플래쉬 메모리 장치.
  6. 제 5항에 있어서,
    상기 바이어스 회로는 읽기동작과 쓰기 동작시 각기 다른 전압을 인가하는 플래쉬 메모리 장치.
  7. 제 1항에 있어서,
    상기 디코더는 읽기동작과 쓰기 동작시, 메모리셀을 선택하기 위한 디코딩라인이 각각 별도로 존재하는 플래쉬 메모리장치.
  8. 다수의 메모리셀을 구비한 메모리셀 어레이;
    상기 메모리 셀에 쓰여질 데이터를 임시저장하는 쓰기 데이터 버퍼;
    상기 메모리 셀의 쓰기 동작을 제어하는 제어회로; 그리고
    상기 제어회로의 제어에 응답해서 상기 메모리 셀의 쓰기 어드레스를 디코딩 하고, 상기 디코딩 결과를 근거로 하여 선택된 비트라인으로 일정한 레벨의 전류가 흐르도록 제어하는 디코더를 포함하며,
    상기 디코더는 노말 쓰기 동작시 메모리 셀 단위의 어드레스 디코딩을 수행하고, 테스트 쓰기 동작시 블록 단위의 어드레스 디코딩을 수행하는 디코딩부;
    상기 디코딩된 결과와 바이어스 전압에 응답해서, 선택된 비트라인으로 일정 레벨의 쓰기 전류가 흐르도록 제어하는 전류제어회로; 그리고
    상기 전류제어회로로 상기 바이어스 전압을 제공하는 바이어스회로를 포함하는 플래쉬 메모리 장치.
  9. 제 8항에 있어서,
    상기 전류제어회로는 전류미러회로(current mirror)를 포함하는 플래쉬 메모리 장치.
  10. 제 8항에 있어서,
    상기 디코더는 상기 메모리셀 어레이에 구비된 복수 개의 메모리셀들을 동시에 선택하는 플래쉬 메모리장치.
  11. 제 8항에 있어서,
    상기 디코더는 상기 메모리 셀 어레이의 각각의 메모리 블록에 대응되며, 다수의 메모리 블록들을 동시에 지정하여 쓰기동작하는 플래쉬 메모리장치.
  12. 제 8항에 있어서,
    상기 디코더는 노말 쓰기 동작시 메모리 셀 단위의 전류 제어를 수행하고, 테스트 쓰기 동작시 블록 단위의 전류 제어를 수행하는 플래쉬 메모리 장치.
  13. 제 8항에 있어서,
    상기 바이어스 회로는 읽기 동작과 쓰기 동작시 각기 다른 전압을 인가하는 플래쉬 메모리 장치.
  14. 제 8항에 있어서,
    상기 디코더는 읽기 동작과 쓰기 동작시 메모리셀을 선택하기 위한 디코딩라인이 각각 상이하게 존재하는 플래쉬 메모리장치.
  15. 플래쉬 메모리의 동작 모드를 판별하는 단계;
    상기 판별 결과, 상기 동작 모드가 노말 쓰기 모드이면 셀 단위의 어드레스 디코딩을 수행하는 단계;
    디코딩된 메모리 셀의 비트라인으로 일정 레벨의 전류가 흐르도록 제어하는 단계;
    상기 비트라인을 통해 쓰기 버퍼에 저장되어 있는 데이터를 디코딩된 메모리 셀로 쓰는 단계;
    상기 판별 결과, 상기 동작 모드가 테스트 쓰기 모드이면 메모리 블록 단위의 어드레스 디코딩을 수행하는 단계;
    디코딩된 메모리 블록의 비트라인으로 일정 레벨의 전류가 흐르도록 제어하는 단계; 그리고
    상기 디코딩된 비트라인을 통해 상기 쓰기 버퍼에 저장되어 있는 데이터를 상기 디코딩된 메모리 블록으로 동시에 쓰는 단계를 포함하는 플래쉬 메모리의 쓰기 방법.
  16. 제 15 항에 있어서,
    상기 노말 쓰기 모드시 상기 메모리 셀에 쓸 수 있는 데이터의 개수는 일정 개수 이내로 제한되는 플래쉬 메모리의 쓰기 방법.
  17. 제 15 항에 있어서,
    상기 테스트 쓰기 모드시 상기 쓰기 데이터 버퍼에 저장된 데이터 범위 내에서 상기 복수 개의 메모리 셀에 대한 동시 쓰기 동작이 수행되는 플래쉬 메모리의 쓰기 방법.
  18. 제 15 항에 있어서,
    상기 테스트 쓰기 모드시 하나 또는 그 이상의 메모리 블록들에 대한 쓰기 동작이 동시에 수행되는 플래쉬 메모리의 쓰기 방법.
KR1020060069891A 2006-07-25 2006-07-25 플래쉬 메모리 장치 및 그것의 쓰기 방법 Active KR100758299B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060069891A KR100758299B1 (ko) 2006-07-25 2006-07-25 플래쉬 메모리 장치 및 그것의 쓰기 방법
US11/769,334 US7564712B2 (en) 2006-07-25 2007-06-27 Flash memory device and writing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060069891A KR100758299B1 (ko) 2006-07-25 2006-07-25 플래쉬 메모리 장치 및 그것의 쓰기 방법

Publications (1)

Publication Number Publication Date
KR100758299B1 true KR100758299B1 (ko) 2007-09-12

Family

ID=38737643

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060069891A Active KR100758299B1 (ko) 2006-07-25 2006-07-25 플래쉬 메모리 장치 및 그것의 쓰기 방법

Country Status (2)

Country Link
US (1) US7564712B2 (ko)
KR (1) KR100758299B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022126073A1 (en) * 2020-12-11 2022-06-16 Micron Technology, Inc. Decoding for a memory device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8362615B2 (en) * 2007-08-29 2013-01-29 Macronix International Co., Ltd. Memory and manufacturing method thereof
US9093161B2 (en) 2013-03-14 2015-07-28 Sillicon Storage Technology, Inc. Dynamic programming of advanced nanometer flash memory
US20140282092A1 (en) * 2013-03-14 2014-09-18 Daniel E. Riddell Contextual information interface associated with media content
US11069411B2 (en) 2013-03-14 2021-07-20 Silicon Storage Technology, Inc. Programming circuit and method for flash memory array
CN106486160B (zh) * 2015-08-31 2019-08-27 中芯国际集成电路制造(上海)有限公司 存储器解码系统控制方法及装置
TWI575537B (zh) * 2015-10-22 2017-03-21 華邦電子股份有限公司 快閃記憶體與增進快閃記憶體可靠性的方法
CN106653080B (zh) * 2015-11-04 2019-11-01 华邦电子股份有限公司 快闪存储器与增进快闪存储器可靠性的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950001779A (ko) * 1992-12-03 1995-01-03 세끼사와 다까시 전기적 및 집합적으로 소거 가능한 특성을 갖는 영속성 반도체 메모리장치
KR20000019464A (ko) * 1998-09-11 2000-04-15 김영환 메모리셀 어레이 구조
KR20000038595A (ko) * 1998-12-08 2000-07-05 윤종용 비휘발성 반도체 메모리장치
KR20050022077A (ko) * 2003-08-26 2005-03-07 삼성전자주식회사 프로그램 동작시 가변되는 비트 라인의 전압 레벨을조절하는 플래쉬 메모리 장치의 프로그램 제어회로 및 그제어방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4858187A (en) 1988-02-01 1989-08-15 Texas Instruments Incorporated Programming implementation circuit
JPH05283708A (ja) * 1992-04-02 1993-10-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置，その製造方法および試験方法
JPH0612875A (ja) 1992-06-29 1994-01-21 Hitachi Ltd デコード回路
KR950001779B1 (ko) 1992-12-15 1995-03-02 금성기전주식회사 플라즈마 아크 절단용 전원 장치
US5862074A (en) * 1996-10-04 1999-01-19 Samsung Electronics Co., Ltd. Integrated circuit memory devices having reconfigurable nonvolatile multi-bit memory cells therein and methods of operating same
JP3693453B2 (ja) 1997-04-08 2005-09-07 松下電器産業株式会社 デコーダ回路
KR100332950B1 (ko) * 1998-04-10 2002-08-21 삼성전자 주식회사 단일비트동작모드와다중비트동작모드를갖는불휘발성반도체메모리장치및그것의기입/독출방법
US6498757B2 (en) 2000-11-23 2002-12-24 Macronix International Co., Ltd. Structure to inspect high/low of memory cell threshold voltage using current mode sense amplifier
US6584006B2 (en) 2001-01-24 2003-06-24 Infineon Technologies North America Corp. MRAM bit line word line architecture
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
TW200534202A (en) * 2004-04-09 2005-10-16 Toppoly Optoelectronics Corp Active matrix oled pixel structure and driving method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950001779A (ko) * 1992-12-03 1995-01-03 세끼사와 다까시 전기적 및 집합적으로 소거 가능한 특성을 갖는 영속성 반도체 메모리장치
KR20000019464A (ko) * 1998-09-11 2000-04-15 김영환 메모리셀 어레이 구조
KR20000038595A (ko) * 1998-12-08 2000-07-05 윤종용 비휘발성 반도체 메모리장치
KR20050022077A (ko) * 2003-08-26 2005-03-07 삼성전자주식회사 프로그램 동작시 가변되는 비트 라인의 전압 레벨을조절하는 플래쉬 메모리 장치의 프로그램 제어회로 및 그제어방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022126073A1 (en) * 2020-12-11 2022-06-16 Micron Technology, Inc. Decoding for a memory device
US11417394B2 (en) 2020-12-11 2022-08-16 Micron Technology, Inc. Decoding for a memory device
US11790987B2 (en) 2020-12-11 2023-10-17 Micron Technology, Inc. Decoding for a memory device

Also Published As

Publication number Publication date
US7564712B2 (en) 2009-07-21
US20080175056A1 (en) 2008-07-24

Similar Documents

Publication Publication Date Title
US8339861B2 (en) Method and apparatus of performing an erase operation on a memory integrated circuit
US8565019B2 (en) Method for controlling threshold value in nonvolatile semiconductor memory device
KR100758299B1 (ko) 플래쉬 메모리 장치 및 그것의 쓰기 방법
US7529126B2 (en) Nonvolatile memory device and semiconductor device
US6400638B1 (en) Wordline driver for flash memory read mode
KR100781980B1 (ko) 불휘발성 메모리 장치에서의 디코더 및 그에 의한 디코딩방법
US7221587B2 (en) Semiconductor device and programming method
KR20020094355A (ko) 계층적 섹터구조를 갖는 불휘발성 반도체 메모리 장치
US7251161B2 (en) Semiconductor device and method of controlling said semiconductor device
JP4338656B2 (ja) 半導体記憶装置の書き込み方法
US6831860B2 (en) Nonvolatile semiconductor memory device
KR100851547B1 (ko) 프로그램 특성을 향상시킬 수 있는 플래시 메모리 장치
US8248854B2 (en) Semiconductor memory device
US6853586B2 (en) Non-volatile memory architecture and method thereof
US20120140572A1 (en) Semiconductor memory device and method of operating the same
US6349061B1 (en) Non-volatile semiconductor memory
JP3263636B2 (ja) 不揮発性半導体メモリ装置
US7924627B2 (en) Semiconductor memory device
JP3258956B2 (ja) 不揮発性半導体メモリ
JP2007080373A (ja) 不揮発性メモリ
JP2009245589A (ja) 不揮発性半導体記憶装置
KR20130097406A (ko) 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
JP2011028845A (ja) 半導体装置および半導体装置の制御方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060725

PA0201 Request for examination
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070831

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070906

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070907

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100830

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110830

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20120831

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130902

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140901

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20150831

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20180831

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20190830

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20200831

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20210825

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20220824

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20240823

Start annual number: 18

End annual number: 18