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JP2003123493A - ソース電位を制御してプログラム動作を最適化した不揮発性メモリ - Google Patents

ソース電位を制御してプログラム動作を最適化した不揮発性メモリ

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Publication number
JP2003123493A
JP2003123493A JP2001315174A JP2001315174A JP2003123493A JP 2003123493 A JP2003123493 A JP 2003123493A JP 2001315174 A JP2001315174 A JP 2001315174A JP 2001315174 A JP2001315174 A JP 2001315174A JP 2003123493 A JP2003123493 A JP 2003123493A
Authority
JP
Japan
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potential
source
source line
cell transistor
generating circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001315174A
Other languages
English (en)
Inventor
Keisuke Watabe
敬介 渡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Priority to US10/098,338 priority patent/US6680865B2/en
Priority to KR1020020018160A priority patent/KR20030030824A/ko
Publication of JP2003123493A publication Critical patent/JP2003123493A/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

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Abstract

(57)【要約】 【課題】ビット線の電圧降下によりプログラム対象のセ
ルトランジスタのドレイン電圧が低下して，プログラム
動作が遅くなったり不具合を生じることを防止する。 【解決手段】不揮発性メモリにおいて，ビット線に印加
されるプログラム電圧発生回路(10)とプログラム対象の
選択セルトランジスタとの距離に応じて，当該選択セル
トランジスタのソース電位を変更するよう制御すること
を特徴とする。好ましい実施例では，選択セルトランジ
スタとプログラム電圧発生回路(10)との間が第１の距離
の時に，当該選択セルトランジスタのソース電位を第１
の電位にし，第１の距離より長い第２の距離の時に，選
択セルトランジスタのソース電位を第１の電位より低い
第２の電位に制御する。それにより，プログラム対象の
選択セルトランジスタのドレイン・ソース間電圧を最適
化して，プログラム動作の最適化を実現することができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，半導体不揮発性メ
モリに関し，特に，ソース電位を制御してプログラム動
作を最適化した不揮発性メモリに関する。
【０００２】
【従来の技術】半導体不揮発性メモリの一つに，フロー
ティングゲートを有するセルトランジスタを利用したフ
ラッシュメモリがある。フラッシュメモリは，電源オフ
状態でデータを保持することができると共に，大容量，
高速読み出しが可能であることから，携帯電話や携帯情
報端末などで広く採用されている。
【０００３】図１は，フラッシュメモリの一般的な構成
を示す構成図である。図１には，ワード線WL1,2,3とビ
ット線BLとの交差位置に，フローティングゲートFGを有
するトランジスタからなるメモリセルMC1,2,3が配置さ
れる。各セルトランジスタは，Ｐ型基板表面にＮ型のソ
ース領域Ｓ，ドレイン領域Ｄが形成され，それら領域の
間のチャネル領域上に，絶縁膜を介してフローティング
ゲートFG，コントロールゲートCGが形成される。コント
ロールゲートCGはワード線WL1,2,3に接続され，ドレイ
ン領域Ｄはビット線BLに接続され，ソース領域Ｓはソー
ス線SLに接続される。
【０００４】セルトランジスタは，フローティングゲー
トFGにチャージ（例えば電子）が注入されないデータ
「１」の状態と，チャージが注入されたデータ「０」の
状態とを保持し，データ「１」では閾値電圧が低く，デ
ータ「０」では閾値電圧が高くなる。従って，ワード線
WLに両閾値電圧の中間レベルを印加し，ソース線SLをグ
ランド電位にすることにより，２つの状態でのドレイン
電流の違いから，記憶データが読み出される。また，多
値メモリセルの場合は，フローティングゲートのチャー
ジ量が３つ以上の状態を持ち，それらの状態がドレイン
電流を介して検出される。
【０００５】プログラム動作では，フローティングゲー
トにチャージが注入されていないデータ「１」（消去状
態）のセルトランジスタに対して，ビット線BLを例えば
６Ｖと高い電位にし，ワード線WLを例えば１０Ｖと高い
電位にし，ソース線SLをグランドなどの低い電位にす
る。それにより，ソース・ドレイン間に高い電圧を印加
してホットエレクトロンを生成し，そのホットエレクト
ロンをフローティングゲートに注入する。その場合，非
選択ワード線WLには，グランド電位が印加され，プログ
ラム対象でないセルトランジスタがオン状態にならない
ようにしている。
【０００６】消去動作では，ワード線WLをグランド電位
または負電位に，ソース線SLを高い電位に，ビット線を
フローティング状態にして，フローティングゲート内の
チャージをソース領域側に引き抜く。
【０００７】図２は，従来のソース線電圧発生回路とセ
ルアレイを示す回路図である。セルアレイを有するセク
タSCTは，図１と同様に，ワード線WL1,2,3とビット線BL
との交差位置に，セルトランジスタMC1,2,3が配置され
る。各セルトランジスタのコントロールゲートはワード
線WL1,2,3に，ドレイン端子はビット線BLにそれぞれ接
続され，更に，セクタSCT内のセルトランジスタのソー
ス端子は，共通のソース線SLに接続される。
【０００８】ビット線BLには，プログラム動作時に前述
の高い電圧を生成するプログラム電圧発生回路１０が接
続されている。また，ソース線SLには，ソース線電圧発
生回路１２が接続される。
【０００９】プログラム時において，プログラム対象の
選択セルトランジスタ（図中例えばMC3）が接続された
ビット線BLに６Ｖ程度の高い電位を，同ワード線WL3に
１０Ｖ程度の高い電位を印加する。また，非選択のワー
ド線WL1,2に０Ｖを印加し，非選択セルトランジスタ
（図中MC1,MC2）が導通しないようにしている。
【００１０】しかしながら，非選択セルトランジスタMC
1,MC2のワード線WL1,2が０Ｖに制御されても，ビット線
BLに高い電位が印加され，それに接続されたドレイン領
域Ｄとのカップリング作用により，そのフローティング
ゲートFGの電位が上昇し，非選択セルトランジスタMC1,
MC2がオンする場合がある。それに伴い，ビット線BLに
非選択セルトランジスタからのリーク電流が発生し，ビ
ット線BLの寄生抵抗RBLによる電圧降下で選択セルトラ
ンジスタのドレイン電位が低下し，ソース・ドレイン電
圧が不十分になり，プログラム動作に不具合が生じる。
【００１１】このようなプログラム動作の不具合を防止
するために，従来例では，プログラム時のソース線電圧
をグランド電位より若干高い電位に制御している。即
ち，図２のソース線電圧発生回路１２は，プログラム動
作時にＬレベルに制御されるプログラム制御信号/PGMに
より，プログラム時は，ソース線SLの電位をグランド電
位Vssより若干高くし，プログラム動作ではない時にグ
ランド電位Vssに制御する。プログラム時は，トランジ
スタＱ１はオフ，トランジスタＱ２は，インバータ１４
を介してプログラム制御信号/PGMが印加されてオンにな
り，抵抗Ｒｐにより，ソース線SLの電位ARVssは，グラ
ンド電位Vssより若干高い電位に制御される。プログラ
ム時以外では，トランジスタＱ１がオンとなり，ソース
線電位ARVssは，グランド電位Vssに制御される。
【００１２】プログラム時において，ソース線SLの電位
ARVssをグランド電位Vssより高くすることで，非選択セ
ルトランジスタのソース電位を高くし，バックバイアス
効果により，実質的にセルトランジスタの閾値電圧を高
くし，非選択セルトランジスタのリーク電流の発生を抑
制している。
【００１３】
【発明が解決しようとする課題】しかしながら，近年に
おける不揮発性メモリの大容量化に伴い，セルアレイ領
域が大きくなり，ビット線BLの抵抗RBLや，ソース線SL
の抵抗RSLが無視できない程大きくなっている。それに
伴い，図２のメモリセルMC3のように，選択セルトラン
ジスタが，プログラム電圧発生回路１０からもソース線
電圧発生回路１２からも遠い位置に配置されている場
合，ビット線抵抗RBLによりドレイン電位が低下し，ソ
ース電位が上昇し，セルトランジスタMC3のドレイン・
ソース間電圧VDSが低くなる。不十分なドレイン・ソー
ス間電圧は，プログラム時間を長くしたり，プログラム
動作自体ができなくなるという問題を招く。
【００１４】そこで，本発明の目的は，上記の課題を解
決し，プログラム動作を最適化した不揮発性メモリを提
供することにある。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明の一つの側面は，不揮発性メモリにおい
て，ビット線に印加されるプログラム電圧発生回路とプ
ログラム対象の選択セルトランジスタとの距離に応じ
て，当該選択セルトランジスタのソース電位を変更する
よう制御することを特徴とする。好ましい実施例では，
選択セルトランジスタとプログラム電圧発生回路との間
が第１の距離の時に，当該選択セルトランジスタのソー
ス電位を第１の電位にし，第１の距離より長い第２の距
離の時に，選択セルトランジスタのソース電位を第１の
電位より低い第２の電位に制御する。それにより，プロ
グラム対象の選択セルトランジスタのドレイン・ソース
間電圧を最適化して，プログラム動作の最適化を実現す
ることができる。
【００１６】
【発明の実施の形態】以下，図面を参照して本発明の実
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
【００１７】図３は，本実施の形態例における不揮発性
メモリの全体構成図である。図示されるとおり，本実施
の形態例のメモリは，４つのメモリバンクBNK0〜3と，
各バンク毎に設けられたセンスアンプ回路SAと，チップ
の中央部に配置されたプログラム電圧発生回路１０及び
ソース線電圧発生回路１２とを有する。つまり，プログ
ラム電圧発生回路１０及びソース線電圧発生回路１２
は，メモリバンクBNK0,1とメモリバンクBNK2,3との間に
配置され，各メモリバンクの片側に配置される。
【００１８】各バンクは，複数のセクタに分割される。
例えば，メモリバンクBNK0,1は，それぞれ２つのセクタ
SCT0,1を有し，メモリバンクBNK2,3は，それぞれ４つの
セクタSCT0,1,2,3を有する。各バンクのセクタの数は一
例であり，上記の数に限定されるものではない。
【００１９】各セクタ内には，図１，２に示したよう
に，複数のビット線と，複数のワード線と，その交差位
置に配置された複数のセルトランジスタとを有する。各
セクタ内の複数のビット線は，各メモリバンクBNK0〜3
毎に設けられたグローバルビット線GBLに接続される。
このグローバルビット線GBLにセンスアンプ回路SAが接
続され，読み出し時において，選択されたセルトランジ
スタのドレイン電流が，セクタ内のローカルビット線と
バンク内のグローバルビット線GBLを介して，センスア
ンプ回路SAにて検出される。
【００２０】また，プログラム電圧発生回路１０は，プ
ログラム時に，高いビット線電圧を生成し，バンク選択
トランジスタQ0〜Q3を介して，グローバルビット線GBL
に印加する。そのビット線電圧は，グローバルビット線
GBLから図示しないセクタ内のローカルビット線に印加
される。バンク選択トランジスタQ0〜Q3は，プログラム
制御信号とバンク選択信号とから生成されたプログラム
用バンク選択信号PGM0〜3により制御される。
【００２１】各セクタ内の複数のセルトランジスタのソ
ース端子は，セクタ内で共通のローカルソース線LSLに
接続され，ローカルソース線LSLは，各セクタ選択スイ
ッチSW00〜SW33を介してグローバルソース線GSLに接続
可能になっている。このグローバルソース線GSLには，
ソース線電圧発生回路１２が生成するソース線電圧が印
加され，そのソース線電圧が，セクタ選択スイッチ及び
選択されたセクタのローカルソース線LSLを介して，セ
クタ内のセルトランジスタのソースに印加される。ソー
ス線電圧発生回路１２は，例えばプログラム時のソース
線電圧と，消去時のソース線電圧を生成する。
【００２２】図３の例では，セクタ選択スイッチSW33
が，バンクBNK3内のセクタSCT3のローカルソース線LSL
をグローバルソース線GSLに接続している。そして，残
りのセクタ選択スイッチSW00〜SW32が，グランド電位に
接続されている。従って，バンクBNK3内のセクタSCT3の
ローカルソース線LSLには，ソース線電圧発生回路１２
から，ソース線用のプログラム電圧または消去電圧が印
加される。つまり，ソース線電圧発生回路１２により，
プログラム時は，セクタSCT3の位置に応じた最適化され
たソース線電圧がセクタSCT3のローカルソース線LSLに
印加される。また，消去時は，ソース線電圧発生回路１
２により，消去用の高い電位がそのローカルソース線LS
Lに印加される。それにより，セクタ単位で一括して消
去が行われる。フラッシュメモリでは，セクタ単位での
消去動作が行われるので，図３の例では，セクタ内で共
通のローカルソース線LSLが設けられる。
【００２３】図３のメモリバンクBNK2,3は，メモリバン
クBNK0,1に比べて多くのセクタSCT0〜3を有する。それ
に伴い，メモリバンクBNK2,3のグローバルビット線GBL
及びローカルビット線LBLが長くなり，その抵抗値RBLの
電圧降下により，プログラム電圧発生回路１０から最も
遠くに位置するセクタSCT3でのビット線のプログラム電
圧は，大きく低下する。一方，同じ理由により，メモリ
バンクBNL2,3へのグローバルソース線GSL及びローカル
ソース線LSLも長くなり，その抵抗値RSLの電圧上昇によ
り，ソース線電圧発生回路１２から最も遠くに位置する
セクタSCT3でのソース線電圧は，大きく上昇する。
【００２４】その結果，セクタSCT3内のプログラム対象
のセルトランジスタのドレイン・ソース間電圧が，セク
タSCT0,1,2内のセルトランジスタよりも低くなる。従っ
て，セクタSCT3内のセルトランジスタへのプログラム動
作に長時間を要したり，最悪プログラムができない場合
がある。
【００２５】そこで，本実施の形態例では，プログラム
対象のセルトランジスタのセクタが，プログラム電圧発
生回路１０から近い位置に配置されているときは，その
ドレイン電圧の低下が少ないので，ソース線電圧発生回
路１２が，ソース線電圧を比較的高く制御する。一方，
プログラム対象のセルトランジスタのセクタが，プログ
ラム電圧発生回路１０から遠い位置に配置されていると
きは，そのドレイン電圧の低下が大きいので，ソース線
電圧発生回路１２が，ソース線電圧を比較的低く制御す
る。これらの制御は，図示しないセクタ選択信号に応じ
て行うことができる。その結果，プログラム対象のセル
トランジスタのドレイン・ソース間電圧が低くなりすぎ
て，プログラム動作に支障が生じるのが防止される。ま
た，逆に，非選択セルトランジスタのソース電位がドレ
イン電位に応じて最適化され，不必要なオン動作による
リーク電流の発生を抑えることができる。
【００２６】セルアレイがセクタに分割されていない場
合は，プログラム対象のセルトランジスタの位置に応じ
て，ソース線電圧発生回路１２がソース線電圧を制御し
て，プログラム対象セルトランジスタのドレイン・ソー
ス間電圧が最適化されるようにし，また，同じソース線
に接続される非選択セルトランジスタのリーク電流の発
生を抑制する。
【００２７】セルアレイがセクタに分割されている場合
に，セクタ内のセルトランジスタの位置に応じて，ソー
ス線電圧発生回路１２がソース線電圧を上記と同様に制
御しても良い。その場合は，ソース線電圧発生回路１２
は，プログラム対象セルトランジスタのアドレスに応じ
て，ソース線電圧を可変制御する。また、セルアレイが
複数のセクタからなる複数のブロックで構成されている
場合は、各ブロックの位置に応じてソース線電圧を上記
のように制御してもよい。その場合は、プログラム対象
ブロックのブロックアドレスに応じてソース線電圧を可
変制御する。
【００２８】図４は，本実施の形態例におけるプログラ
ム電圧発生回路及びソース電圧発生回路の詳細回路図で
ある。図４には，図３のメモリバンクBNK3と，それの片
側（図中上側）に位置するプログラム電圧発生回路１０
とソース線電圧発生回路１２とが示される。
【００２９】メモリバンクBNK3は，４つのセクタSCT0〜
3を有する。各セクタは，セクタSCT3に示されるよう
に，複数のローカルビット線LBL0,1と，複数のワード線
WL0,1と，それらの交差位置に配置される複数のセルト
ランジスタMCとを有する。セクタSCT3内の複数のローカ
ルビット線LBL0,1は，コラム選択信号CS0,1により制御
されるコラムゲートQC0,1により，選択される。また，
各セクタのローカルビット線群は，セクタ選択トランジ
スタQS0〜3を介して，グローバルビット線GBLに接続さ
れる。セクタ選択トランジスタQS0〜3は，セクタ選択信
号S#0〜S#3により導通，非導通に制御される。そして，
グローバルビット線GBLは，プログラム時において，選
択信号PGM3により制御されて導通するトランジスタQ3を
介して，プログラム電圧発生回路１０が生成するプログ
ラム電圧を印加される。
【００３０】従って，メモリバンクBNK3内のセクタSCT3
内のセルトランジスタにプログラムを行う場合は，トラ
ンジスタQ3，セクタ選択トランジスタQS3，いずれかの
コラムゲートQC0,1を介して，プログラム用ビット線電
圧がローカルビット線LBLに印加される。
【００３１】プログラム電圧発生回路１０は，電源Vcc
をクロックCLKにより昇圧する昇圧回路２０と，その昇
圧電位をグローバルビット線GBLに供給する電圧レギュ
レータ回路を構成するトランジスタQ10とコンパレータ
２２とを有する。ビット線電流が増大してノードN1の電
位が低下すると，コンパレータ２２の出力が高くなり，
トランジスタQ10がよりオン状態に制御され，ノードN1
の電位が一定になるように制御される。いずれにして
も，プログラム電圧発生回路１０は，プログラム時にお
いて，ビット線にプログラム用電圧を印加する。
【００３２】一方，ソース電圧発生回路１２は，トラン
ジスタQ20,Q21と，ＯＲゲート２４と，インバータ２６
とインピーダンス手段である抵抗Ｒｐとを有する。トラ
ンジスタQ20,21のソースは，グランド電位Vssに接続さ
れ，そのドレインは，直接または抵抗Ｒｐを介してグラ
ンドソース線GSLに接続される。
【００３３】ＯＲゲート２４には，プログラム時にＬレ
ベルになるプログラム制御信号/PGMと，セクタSCT3を選
択するセクタ選択信号S#3とが入力される。従って，プ
ログラム時は，メモリバンクBNK3内のセクタSCT0,1,2が
選択された時は，セクタ選択信号S#3がＬレベルとな
り，ＯＲゲート２４の出力はＬレベルで，トランジスタ
Q20が導通する。従って，ソース電圧発生回路１２が生
成するノードN2の電圧は，グランド電位Vssより抵抗Ｒ
ｐの電圧降下分高い電位になる。従って，セクタSCT0,
1,2内のセルトランジスタのソース電位は，グランド電
位から，挿入された抵抗Ｒｐとグローバルソース線GSL
の抵抗RSLの電圧降下分だけ高くなり，非選択セルトラ
ンジスタのリーク電流が適切に抑制される。
【００３４】また，プログラム時に，メモリバンクBNK3
内のセクタSCT3が選択された時は，セクタ選択信号S#3
がＨレベルとなり，トランジスタQ21が導通する。従っ
て，ノードN2の電圧は，グランド電位Vssとなる。従っ
て，セクタSCT3内のセルトランジスタのソース電位は，
グランド電位から，グローバルソース線GSLの抵抗RSLの
電圧降下分だけしか高くならず，選択セルトランジスタ
のドレイン・ソース間電圧が必要以上に低くなることが
防止される。つまり，セクタSCT３内のセルトランジス
タのソース電位は，他のセクタ内のセルトランジスタの
ソース電位よりも低くなるように制御されて，ビット線
の抵抗によるドレイン電位が低下しても，選択セルトラ
ンジスタのドレイン・ソース間電圧は十分なレベルに制
御される。
【００３５】図５は，ソース線電圧発生回路の別の例を
示す図である。図５には，バンクBNK3とソース線電圧発
生回路１２が示され，プログラム電圧発生回路１０やビ
ット線は省略されている。このソース線電圧発生回路１
２は，そのノードN2の出力電圧を，プログラム対象の選
択セクタに応じて異なる電圧に制御する。そのために，
トランジスタQ30〜Q33を有し，グランド電位Vssとグロ
ーバルソース線GSLとの間に，異なる抵抗Rp0〜Rp3を，
セクタ選択信号S#0〜S#3に応じて挿入する。即ち，プロ
グラム時において，プログラム制御信号/PGMがＬレベル
になると，その反転信号が入力されるANDゲート30〜33
のうち，Ｈレベルのセクタ選択信号S#0〜S#3を供給され
たANDゲートの出力がＨレベルになり，トランジスタQ30
〜Q33のいずれかが導通する。
【００３６】抵抗Rp0〜Rp3は，図示されるとおり，Rp3
＜Rp2＜Rp1＜Rp0の関係を有する。従って，ノードN2の
電位は，セクタSCT0,1,2,3の選択に対応して，順に低く
なる。その結果，セクタSCT0,1,2,3の各ローカルソース
線LSLの電位は，順に低くなる。このローカルソース線L
SLの電位の関係は，図示しないビット線の抵抗の電圧降
下に伴うセルトランジスタのドレイン電位の関係に対応
している。従って，各セクタのプログラム対象のセルト
ランジスタのドレイン・ソース間電圧は，いずれも最適
値に制御されて，プログラム動作が遅くなったり不具合
が生じたりすることは防止される。
【００３７】図５のソース線電圧発生回路１２は，更
に，プログラム制御信号/PGMにより制御されるトランジ
スタQ34を有し，プログラム時以外では，制御信号/PGM
がＨレベルになり，トランジスタQ34が導通し，グロー
バルソース線GSLには，グランド電位Vssが印加される。
【００３８】以上の説明したとおり，本実施の形態例で
は，ソース線電圧発生回路が，プログラム時の選択セル
トランジスタの位置に応じて，異なるソース線電圧を発
生するので，セルトランジスタのドレイン・ソース間電
圧が必要以上に低下して，プログラム動作が遅くなった
り，不具合を生じたりすることが防止される。
【００３９】以上，実施の形態例をまとめると以下の付
記の通りである。
【００４０】（付記１）複数のビット線及びワード線
と，その交差位置に配置され，ドレインが前記ビット線
に，ゲートが前記ワード線にそれぞれ接続された複数の
セルトランジスタと，前記セルトランジスタのソースに
接続されたソース線とを有するセルアレイと，前記ビッ
ト線に印加されるプログラム電圧を生成するプログラム
電圧発生回路と，前記プログラム電圧発生回路とプログ
ラム対象の選択セルトランジスタとの配線距離に応じ
て，当該選択セルトランジスタのソース電位を変更する
ソース線電圧発生回路とを有することを特徴とする不揮
発性メモリ。
【００４１】（付記２）付記１において，前記セルアレ
イは，複数のセルトランジスタと複数のビット線と複数
のワード線と共通のソース線とを有する複数のセクタを
有し，前記ソース線電圧発生回路は，プログラム対象の
選択セルトランジスタを有するセクタに応じて，前記ソ
ース電位を変更することを特徴とする不揮発性メモリ。
【００４２】（付記３）付記２において，前記ソース線
電圧発生回路は，プログラム時において，前記セクタ選
択信号に応答して，ソース線電圧を変更することを特徴
とする不揮発性メモリ。
【００４３】（付記４）付記１，２，３のいずれかにお
いて，前記ソース線電圧発生回路は，前記プログラム電
圧発生回路と選択セルトランジスタとの間が第１の配線
距離の時に，当該選択セルトランジスタのソース電位を
第１の電位にし，第１の配線距離より長い第２の配線距
離の時に，当該選択セルトランジスタのソース電位を第
１の電位より低い第２の電位に制御することを特徴とす
る不揮発性メモリ。
【００４４】（付記５）付記１，２，３のいずれかにお
いて，前記ソース線電圧発生回路は，前記プログラム電
圧発生回路と選択セルトランジスタとの間のビット線が
第１の長さの時に，当該選択セルトランジスタのソース
電位を第１の電位にし，第１の長さより長い第２の長さ
の時に，当該選択セルトランジスタのソース電位を第１
の電位より低い第２の電位に制御することを特徴とする
不揮発性メモリ。
【００４５】（付記６）付記１において，前記ソース線
電圧発生回路は，前記配線距離に応じて，前記ソース線
とグランド電位との間に異なるインピーダンス手段を挿
入することを特徴とする不揮発性メモリ。
【００４６】（付記７）付記６において，前記ソース線
電圧発生回路は，前記プログラム電圧発生回路と選択セ
ルトランジスタとの間が第１の配線距離の時に，第１の
インピーダンス手段を挿入し，第１の配線距離より長い
第２の配線距離の時に，前記第１のインピーダンス手段
より小さい第２のインピーダンス手段を挿入することを
特徴とする不揮発性メモリ。
【００４７】（付記８）付記６において，前記ソース線
電圧発生回路は，前記プログラム電圧発生回路と選択セ
ルトランジスタとの間のビット線が第１の長さの時に，
第１のインピーダンス手段を挿入し，第１の長さより長
い第２の長さの時に，前記第１のインピーダンス手段よ
り小さい第２のインピーダンス手段を挿入することを特
徴とする不揮発性メモリ。
【００４８】（付記９）付記１，２，３のいずれかにお
いて，前記ソース線電圧発生回路は，前記プログラム電
圧発生回路と選択セルトランジスタとの間が第１の配線
距離の時に，前記ソース線とグランド電位との間に前記
インピーダンス手段を挿入し，第１の配線距離より長い
第２の配線距離の時に，前記ソース線をグランド電位に
接続することを特徴とする不揮発性メモリ。
【００４９】（付記１０）付記１，２，３のいずれかに
おいて，前記ソース線電圧発生回路は，前記プログラム
電圧発生回路と選択セルトランジスタとの間のビット線
が第１の長さの時に，前記ソース線とグランド電位との
間に前記インピーダンス手段を挿入し，第１の長さより
長い第２の長さの時に，前記ソース線をグランド電位に
接続することを特徴とする不揮発性メモリ。
【００５０】（付記１１）付記１において，前記セルト
ランジスタはフローティングゲートを有し，プログラム
時において，前記プログラム電圧発生回路は，選択セル
トランジスタのビット線に第１の高電位を印加し，ワー
ド線は第２の高電位に制御されることを特徴とする不揮
発性メモリ。
【００５１】（付記１２）付記１において，前記プログ
ラム電圧発生回路及びソース線電圧発生回路は，前記セ
ルアレイの片側の位置に配置されていることを特徴とす
る不揮発性メモリ。
【００５２】（付記１３）複数のビット線及びワード線
と，その交差位置に配置され，ドレインが前記ビット線
に，ゲートが前記ワード線にそれぞれ接続された複数の
セルトランジスタと，前記複数のセルトランジスタのソ
ースに共通に接続されたソース線とを有する複数のセク
タ領域と，前記ビット線に印加されるプログラム電圧を
生成するプログラム電圧発生回路と，前記プログラム電
圧発生回路とプログラム対象の選択セクタとの配線距離
に応じて，当該ソース線の電位を変更するソース線電圧
発生回路とを有することを特徴とする不揮発性メモリ。
【００５３】（付記１４）付記１３において，前記ソー
ス線電圧発生回路は，前記プログラム電圧発生回路と選
択セクタとの間が第１の距離の時に，当該選択セクタの
ソース線電位を第１の電位にし，第１の距離より長い第
２の距離の時に，当該選択セクタののソース電位を第１
の電位より低い第２の電位に制御することを特徴とする
不揮発性メモリ。
【００５４】（付記１５）付記１３において，前記ソー
ス線電圧発生回路は，前記プログラム電圧発生回路と選
択セクタとの間のビット線が第１の長さの時に，当該選
択セクタのソース線電位を第１の電位にし，第１の長さ
より長い第２の長さの時に，当該選択セクタののソース
電位を第１の電位より低い第２の電位に制御することを
特徴とする不揮発性メモリ。
【００５５】（付記１６）付記１３において，前記プロ
グラム電圧発生回路とソース線電圧発生回路とが，前記
複数のセクタ領域の片側の位置に配置されていることを
特徴とする不揮発性メモリ。
【００５６】
【発明の効果】以上，本発明によれば，不揮発性メモリ
において，プログラム時の選択セルトランジスタとビッ
ト線にプログラム電圧を供給するプログラム電圧発生回
路との距離に応じて，セルトランジスタのソース電位が
制御されるので，そのドレイン・ソース間電圧が低くな
りすぎて，プログラム動作が遅くなったり不具合を生じ
ることが防止される。
【図面の簡単な説明】
【図１】フラッシュメモリの一般的な構成を示す構成図
である。
【図２】従来のソース線電圧発生回路とセルアレイを示
す回路図である。
【図３】本実施の形態例における不揮発性メモリの全体
構成図である。
【図４】本実施の形態例におけるプログラム電圧発生回
路及びソース線電圧発生回路の詳細回路図である。
【図５】ソース線電圧発生回路の別の例を示す図であ
る。
【符号の説明】
ＷＬ ワード線 GBL グローバルビット線 LBL ローカルビット線 GSL グローバルソース線 LSL ローカルソース線 ＭＣ メモリセル，セルトランジスタ １０ プログラム電圧発生回路 １２ ソース線電圧発生回路 Ｒｐ 抵抗，インピーダンス手段

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】複数のビット線及びワード線と，その交差
    位置に配置され，ドレインが前記ビット線に，ゲートが
    前記ワード線にそれぞれ接続された複数のセルトランジ
    スタと，前記セルトランジスタのソースに接続されたソ
    ース線とを有するセルアレイと，前記ビット線に印加さ
    れるプログラム電圧を生成するプログラム電圧発生回路
    と，前記プログラム電圧発生回路とプログラム対象の選
    択セルトランジスタとの配線距離に応じて，当該選択セ
    ルトランジスタのソース電位を変更するソース線電圧発
    生回路とを有することを特徴とする不揮発性メモリ。
  2. 【請求項２】請求項１において，前記セルアレイは，複
    数のセルトランジスタと複数のビット線と複数のワード
    線と共通のソース線とを有する複数のセクタを有し，前
    記ソース線電圧発生回路は，プログラム対象の選択セル
    トランジスタを有するセクタに応じて，前記ソース電位
    を変更することを特徴とする不揮発性メモリ。
  3. 【請求項３】請求項１，２のいずれかにおいて，前記ソ
    ース線電圧発生回路は，前記プログラム電圧発生回路と
    選択セルトランジスタとの間が第１の配線距離の時に，
    当該選択セルトランジスタのソース電位を第１の電位に
    し，第１の配線距離より長い第２の配線距離の時に，当
    該選択セルトランジスタのソース電位を第１の電位より
    低い第２の電位に制御することを特徴とする不揮発性メ
    モリ。
  4. 【請求項４】請求項１，２のいずれかにおいて，前記ソ
    ース線電圧発生回路は，前記プログラム電圧発生回路と
    選択セルトランジスタとの間のビット線が第１の長さの
    時に，当該選択セルトランジスタのソース電位を第１の
    電位にし，第１の長さより長い第２の長さの時に，当該
    選択セルトランジスタのソース電位を第１の電位より低
    い第２の電位に制御することを特徴とする不揮発性メモ
    リ。
  5. 【請求項５】請求項１において，前記ソース線電圧発生
    回路は，前記配線距離に応じて，前記ソース線とグラン
    ド電位との間に異なるインピーダンス手段を挿入するこ
    とを特徴とする不揮発性メモリ。
  6. 【請求項６】請求項１において，前記プログラム電圧発
    生回路及びソース線電圧発生回路は，前記セルアレイの
    片側の位置に配置されていることを特徴とする不揮発性
    メモリ。
  7. 【請求項７】複数のビット線及びワード線と，その交差
    位置に配置され，ドレインが前記ビット線に，ゲートが
    前記ワード線にそれぞれ接続された複数のセルトランジ
    スタと，前記複数のセルトランジスタのソースに共通に
    接続されたソース線とを有する複数のセクタ領域と，前
    記ビット線に印加されるプログラム電圧を生成するプロ
    グラム電圧発生回路と，前記プログラム電圧発生回路と
    プログラム対象の選択セクタとの配線距離に応じて，当
    該ソース線の電位を変更するソース線電圧発生回路とを
    有することを特徴とする不揮発性メモリ。
  8. 【請求項８】請求項７において，前記ソース線電圧発生
    回路は，前記プログラム電圧発生回路と選択セクタとの
    間が第１の距離の時に，当該選択セクタのソース線電位
    を第１の電位にし，第１の距離より長い第２の距離の時
    に，当該選択セクタののソース電位を第１の電位より低
    い第２の電位に制御することを特徴とする不揮発性メモ
    リ。
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