JP2000260190A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】通常の記憶装置との間でピン配置の互換性を持
ち、外部デコーダ回路を必要としないデュアルワークの
不揮発性半導体記憶装置を提供する。 【解決手段】不揮発性半導体記憶装置を１チップ用い
て、通常のフラッシュメモリを構成する場合は、入力バ
ッファ１３及びアドレス信号A19加工論理回路１４がデ
ィスエーブル状態に設定される。内部制御信号/CE発生
回路１６は、制御信号/CEのみをピン/ceから入力バッフ
ァ１２を介して外部から入力し、この制御信号/CEのみ
に応答して該１チップを動作可能な状態に設定する。同
記憶装置を２チップ用いて、デュアルワークのフラッシ
ュメモリを構成する場合は、入力バッファ１３及びアド
レス信号A19加工論理回路１４がイネーブル状態に設定
される。内部制御信号/CE発生回路１６は、ピンａ19か
ら入力バッファ１３を介してのアドレス信号A19の
“Ｈ”及び“Ｌ”に応答して、２チップのいずれかを選
択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータや情
報携帯機器に用いられる記憶装置に関し、特にデータの
書き込み及び消去が可能であって、１つのパッケージに
２個以上のチップを有する不揮発性半導体記憶装置に関
する。

【０００２】

【従来の技術】従来の不揮発性半導体記憶装置として
は、ＥＰＲＯＭ（Erasable Programmable Read-Only
Memory）がある。このＥＰＲＯＭにおいては、ユーザ
側でデータを書き込むことができ、データを消去すると
きには紫外線を照射することにより、メモリアレイ全体
に記憶されている全てのデータを一括して消去する。

【０００３】このＥＰＲＯＭは、メモリセルの面積が小
さいために大容量化に適しているものの、紫外線の照射
によりデータを消去するため、紫外線を通す窓をパッケ
ージに設ける必要があった。また、ライターと称される
書き込み装置によってデータを書き込むので、データの
消去及び書き換えの度に、ＥＰＲＯＭを基板から取り外
す必要があった。

【０００４】一方、ＥＥＰＲＯＭ（Electrically Eras
able Programmable Read-Only Memory）において
は、電気的にデータの消去及び書き換えが可能であるも
のの、ＥＰＲＯＭと比較すると、メモリセルの面積が
１.５〜２倍程度広くなるため、大容量化に適さず、コ
ストも高くなる。

【０００５】このため、最近では、両者の中間的な不揮
発性半導体記憶装置として、フラッシュメモリ（あるい
はフラッシュＥＥＰＲＯＭ）と称されるものが開発され
ている。このフラッシュメモリにおいては、メモリセル
の面積がＥＰＲＯＭと略同等であって、大容量化に適
し、しかもメモリセルアレイ全体のデータの一括消去だ
けでなく、任意の領域（セクタあるいはブロックと称さ
れる）内のメモリセルのデータの消去を電気的に行うこ
とができる。

【０００６】従来のフラッシュメモリとしては、例えば
米国特許Ｎｏ.5249158、米国特許Ｎｏ.5245570等に開示
されているものがある。図７に示す様に、この種のフラ
ッシュメモリのメモリセル７０は、浮遊ゲート型電界効
果トランジスタであって、１素子で１ビットのデータを
記憶し、メモリアレイの高集積化を可能にする。

【０００７】メモリセル７０へのデータの書き込みは、
例えば制御ゲート電極７１に電圧１２Ｖを加え、ドレイ
ン７４に電圧７Ｖを加え、ソース７３に電圧０Ｖを加
え、ドレイン接合の近傍で発生したホットエレクトロン
を浮遊ゲート電極７２に注入することによって行われ
る。この書き込みによって制御ゲート電極７１のしきい
値電圧が高くなる。

【０００８】メモリセル７０のデータの読み出しは、例
えばソース７３に電圧０Ｖを加え、ドレイン７４に電圧
１Ｖを加え、制御ゲート電極７１に電圧５Ｖを加え、こ
のときに流れるチャンネル電流の大きさ（データの値を
示す）を検出することによって行われる。ドレイン電圧
を低電圧に設定するのは、寄生的な弱い書き込みを防止
するためである。

【０００９】また、制御ゲート電極７１に加えられる電
圧を変化させたり、ドレイン７４の電圧を変化させた
り、ドレイン７４の電圧をパルス信号とし、そのパルス
幅を変化させることによって、制御ゲート電極７１のし
きい値電圧を調節し、しきい値電圧を数百mＶの間隔で
２のｎ乗の状態で変化させれば、メモリセル７０に多値
のデータを記憶することが可能となる。

【００１０】多値のデータを読み出すときには、例えば
ソース７３に電圧０Ｖを加え、ドレイン７４に電圧１Ｖ
を加え、チャンネル電流が流れるときの制御ゲート電極
７１の電圧を検出することによって行われる。

【００１１】メモリセル７０のデータの消去は、例えば
制御ゲート電極７１を接地し、かつソース７３に１２Ｖ
の高電圧を加えて、浮遊ゲート電極７２とソース７３間
に高電界を発生させ、薄いゲート酸化膜を通じてのトン
ネル現象を利用して、浮遊ゲート電極７２に蓄積された
電子をソース７３側に引き抜くことによって行われる。
この書き込みによって制御ゲート電極７１のしきい値電
圧が低くなる。

【００１２】この様なデータの消去は、複数のメモリセ
ル７０を含むブロック単位（例えば１６Ｋバイトや６４
Ｋバイト）で行われる。また、ブロック内の全てのメモ
リセルを一括して消去するので、消去以前の各メモリセ
ルの制御ゲート電極７１のしきい値電圧に応じて消去後
の各メモリセルの制御ゲート電極７１の電圧が変動する
傾向にあり、過剰消去によりしきい値電圧が負になると
致命的な不良となる（読み出し時に正しいデータを読み
出すことができない）。

【００１３】また、上記メモリセル７０においては、書
き込みをドレイン７４側で行い、消去をソース７３側で
行うので、ドレイン接合のプロファイルとソース接合の
プロファイルを個別に最適化することが望ましく、ドレ
イン７４とソース７３は非対称構造となっている。ドレ
イン接合では書き込み効率を高めるために電界集中型プ
ロファイルを適用し、ソース接合では高電圧を印加可能
にするために電界緩和型プロファイルを適用している。

【００１４】データを消去するときには、高電圧をソー
ス７３に印加するので、ソース接合の耐電圧を高める必
要があり、ソース電極を微細化し難い。また、ソース７
３近傍でホットホールが発生し、その一部がトンネル絶
縁膜中にトラップされ、セルの信頼性が低下する等の問
題がある。

【００１５】そこで、消去方法として、例えば制御ゲー
ト電極７１に負電圧−１０Ｖの負電圧を加え、ソース７
３に電圧５Ｖを加え、トンネル電流によってデータを消
去するという方法がある。この方法では、ソース７３に
印加される電圧が低いので、ソース接合の耐電圧が低く
て済み、メモリセルのゲート長を短くすることができ
る。更に、消去されるブロックサイズを小さくして、セ
クタ単位での消去が可能になる。

【００１６】また、高電圧をソース７３に印加する消去
方法では、バンド間トンネル電流が流れ、その電流値は
メモリアレイ全体で数mＡになるので、記憶装置内の昇
圧回路によって高電圧を形成することが困難であり、外
部から高電圧を供給する必要がある。これに対して負電
圧による消去方法では、ソース７３の電圧を電源電圧に
よって供給することができるので、電源の単一化を比較
的容易に実現することができる。

【００１７】更に、ホットエレクトロンを利用した書き
込み方法では、書き込み時に１メモリセル当たり１mＡ
程度の電流が流れる。このため、ＦＮトンネル電流を利
用して書き込みを行い、１メモリセル当たりの電流量を
減少させた書き込み方法がある。

【００１８】一方、半導体プロセスの微細化や電池駆動
の携帯型機器の普及に伴い、動作電圧の低下が望まれて
おり、５Ｖの動作電圧、３Ｖの動作電圧、２.７Ｖの動
作電圧という様に、動作電圧が徐々に下降している。

【００１９】電源電圧３Ｖや２.７Ｖによって動作する
フラッシュメモリにおいては、電源電圧をそのまま制御
ゲート電極に印加するか、あるいは動作の高速化と動作
マージンの拡大のために、電源電圧を昇圧した電圧５Ｖ
を制御ゲート電極に印加している。

【００２０】また、不揮発性半導体記憶装置において
は、書き込みと読み出しを短時間で行い得るＲＡＭと比
較すると、書き込み、ブロック消去、メモリアレイ全体
の一括消去、状態レジスタの読み出し等の多くの動作状
態を持つので、これらの動作状態を選択的に実行せねば
ならない。このため、外部から入力される制御信号（/C
E，/WE）の種類も多くなり、更なる動作状態の多様化に
伴い、既存の各制御信号を組み合わせても、制御信号の
種類が不足し、新たな制御信号の追加が必要となり、記
憶装置の使い勝手が悪くなった。

【００２１】そこで、例えば米国特許Ｎｏ.5053990に開
示されている様に制御信号の種類を増加させず、制御信
号の代わりに、コマンドを記憶装置に与えることによっ
て各種の動作を選択的に行うというコマンド方式が現在
の主流になっている。このコマンド方式では、コマンド
をコマンドステートマシン（ＣＳＭ）と称されるコマン
ドを認識する回路に入力し、ライトステートマシン（Ｗ
ＳＭ）がコマンドに対応する動作を実行する。

【００２２】例えば、図８に示す様にブロック消去コマ
ンドの場合は、制御信号/CE及び/WEが共に“Ｌ”となる
第１サイクルでデータ20H（Hは１６進数を示す）を入力
し、引き続き制御信号/CE及び/WEが共に“Ｌ”となる第
２サイクルでデータDOHと消去すべきブロックのアドレ
スを入力する。また、消去中断コマンドの場合は、制御
信号/CE及び/WEが共に“Ｌ”となる第１サイクルでデー
タBOHを入力し、消去再開コマンドの場合は、制御信号/
CE及び/WEが共に“Ｌ”となる第１サイクルでデータDOH
を入力する。更に、書き込みコマンドの場合は、制御信
号/CE及び/WEが共に“Ｌ”となる第１サイクルでデータ
40H（Hは１６進数を示す）を入力し、引き続き制御信号
/CE及び/WEが共に“Ｌ”となる第２サイクルで書き込む
べきデータとメモリセルのアドレスを入力する。

【００２３】この様なコマンド方式の記憶装置には、米
国特許Ｎｏ.5245570に開示されている様に消去される各
ブロックの大きさを均等にしたものばかりでなく、米国
特許Ｎｏ.5249158に開示されている様に消去される各ブ
ロックの大きさを不均等にしたものがある。

【００２４】あるいは、書き込み及び消去共に、ＦＮト
ンネル電流を利用して行う記憶装置や、メモリセルを８
個又は１６個直列接続したＮＡＮＤ型と称される記憶装
置もある。ＮＡＮＤ型は、ＮＯＲ型と比較して、読み出
し速度が遅くなるものの、メモリセルを小さくすること
ができる。

【００２５】また、先に述べた様に１つのメモリセルに
２値（１ビット）を記憶するだけでなく、４値（２ビッ
ト）や８値（３ビット）、更には１６値（４ビット）と
いう多値の書き込みが試みられている。

【００２６】更に、不揮発性半導体記憶装置において
は、書き込み及び読み出しを１００ナノ秒程度で行う一
般的なＳＲＡＭやＤＲＡＭ等と比較すると、読み出し動
作が１００ナノ秒程度と変わらないものの、書き込み動
作が約２０マイクロ秒と遅く、消去動作が数百ミリ秒と
更に遅くなる。このため、消去動作を一旦開始すると、
この消去動作が終了するまで待機するか、消去動作の一
時中断コマンドを発行し、このコマンドにより数百マイ
クロ秒をかけて消去動作が中断した後に、読み出し動作
を行う必要がある。

【００２７】ところで、不揮発性半導体記憶装置には、
１パッケージに２チップの記憶装置を内蔵したものがあ
る。この種の不揮発性半導体記憶装置においては、２チ
ップのうちの一方を選択するために、２つの制御信号/C
Eを入力し、これらの制御信号/CEに応答して一方の１チ
ップの書き込み及び消去動作を行っているときに、他方
のチップの読み出し動作、書き込み及び消去動作を行
う。

【００２８】また、特開平6-180999号公報、特開平7-25
4292号公報及び特開平9-198880号公報等に記載の不揮発
性半導体記憶装置には、１パッケージに１チップの記憶
装置を内蔵し、１チップの記憶装置を第１アドレス空間
と第２アドレス空間に分割し、第１アドレス空間の書き
込み読み出し動作を行っているときに、第２アドレス空
間の読み出し動作を行うものがある。この様な動作を１
チップデュアルワークと称している。

【００２９】

【発明が解決しようとする課題】しかしながら、上記従
来の１パッケージに２チップの記憶装置を内蔵した不揮
発性半導体記憶装置においては、２つの制御信号/CEを
入力するための２つの入力ピンを必要とし、２つの制御
信号/CEのいずれかを選択するためのデコーダ回路を外
部に必要とする。同様に、１パッケージに３チップ以上
の記憶装置を内蔵する場合も、チップと同じ数の制御信
号/CE並びに入力ピンを必要とし、各制御信号/CEのいず
れかを選択するためのデコーダ回路を外部に必要とす
る。不揮発性半導体記憶装置にデコーダ回路を内蔵する
ことと比較すると、外部のデコーダ回路は、その負荷が
大きく、遅延時間も大きくなるので、高速動作に不利で
ある。また、１パッケージに１チップの記憶装置を内蔵
し、１つの制御信号/CEのみを入力する通常の不揮発性
半導体記憶装置と比較すると、制御信号/CEを入力する
ための入力ピンの数が増加するので、該通常の不揮発性
半導体記憶装置との間でピン配置の互換性がない。

【００３０】例えば、図９に示す様に１パッケージに８
メガビットのフラッシュメモリを２チップ内蔵してなる
１６メガビットのデュアルワークの不揮発性半導体記憶
装置においては、各アドレスA0〜A18を入力するための
各アドレスピンa0〜a18は８メガビットのフラッシュメ
モリと同じ様にあり、制御信号/CE（/CEの代わりに、/B
Eと称することもある）を入力するためのピン/ceは８メ
ガビットのフラッシュメモリと異なり２つある。

【００３１】図１０に示す様に制御信号/CEは、入力バ
ッファ８１を介して内部回路へと伝送される。入力バッ
ファ８１は、リセット信号Rによってリセットされる。

【００３２】一方、上記従来の１チップの記憶装置を第
１アドレス空間と第２アドレス空間に分割した不揮発性
半導体記憶装置においては、チップ内のレイアウトによ
りメモリアレイ領域が決まるので、メモリ容量を任意に
分割することが困難であり、またチップ面積が大きくな
るので、２チップの記憶装置を同時に書き込み消去する
回路構成を実現することが困難である。更に、通常の汎
用チップとは全く異なる構造となるため、１チップデュ
アルワークを開発する期間と人員が必要になる。

【００３３】そこで、本発明は、上記従来の課題に鑑み
なされたものであり、通常の不揮発性半導体記憶装置と
の間でピン配置の互換性を持ち、外部のデコーダ回路を
必要としないデュアルワークの不揮発性半導体記憶装置
を提供することを目的とする。

【００３４】

【課題を解決するための手段】以上説明した様に本発明
の不揮発性半導体記憶装置は、記憶容量分のアドレス空
間を指定するアドレス信号を入力する第１アドレスバッ
ファ手段と、前記記憶容量分以上のアドレス空間を指定
する第２アドレスバッファ手段と、前記第２アドレスバ
ッファ手段をディスエーブルする制御手段とを備えてい
る。

【００３５】本発明によれば、第１アドレスバッファ手
段によって指定されるアドレス空間を第１アドレス空間
とすると、第２アドレスバッファ手段によって第２アド
レス空間を指定することができる。従って、第２アドレ
ス空間を追加することができる。第２アドレス空間を用
いないときには、制御手段によって第２アドレスバッフ
ァ手段をディスエーブルに設定する。これによって、例
えば１チップの記憶装置の第１アドレス空間を単独で用
いたり、２チップの記憶装置の第１及び第２アドレス空
間を用いることができる。また、１チップの記憶装置を
用いる場合は、第２アドレスバッファ手段をディスエー
ブルに設定するだけであるから、通常の記憶装置と互換
性を保つことができる。

【００３６】また、本発明の不揮発性半導体記憶装置
は、記憶容量分のアドレス空間を指定するアドレス信号
を入力する第１アドレスバッファ手段と、前記記憶容量
分以上のアドレス空間を指定する第２アドレスバッファ
手段と、前記第２アドレスバッファ手段によって指定さ
れたアドレス空間及び外部からの制御信号に基づいてメ
モリ領域を選択する選択手段とを備えている。

【００３７】本発明によれば、第２アドレスバッファ手
段によって指定されたアドレス空間及び外部からの制御
信号に基づいてメモリ領域を選択することができるの
で、例えば第１アドレスバッファ手段によって指定され
たアドレス空間に対応するアドレス領域を選択して用い
たり、第２アドレスバッファ手段によって指定された第
２アドレス空間に対応するアドレス領域を選択して用い
ることができる。

【００３８】更に、本発明の不揮発性半導体記憶装置
は、データの書き換えが可能な複数の不揮発性半導体記
憶装置と、１つの前記不揮発性半導体記憶装置の記憶容
量分のアドレス空間を指定するアドレス信号を入力する
第１アドレスバッファ手段と、前記記憶容量分以上のア
ドレス空間を指定する第２アドレスバッファ手段と、前
記第２アドレスバッファ手段によって指定されたアドレ
ス空間に基づいて前記各不揮発性半導体記憶装置のいず
れかを選択する選択手段とを備えている。

【００３９】また、本発明の不揮発性半導体記憶装置
は、データの書き換えが可能な相互に異なる記憶容量を
持つ複数の不揮発性半導体記憶装置と、１つの前記不揮
発性半導体記憶装置の記憶容量分のアドレス空間を指定
するアドレス信号を入力する第１アドレスバッファ手段
と、前記記憶容量分以上のアドレス空間を指定する第２
アドレスバッファ手段と、前記第２アドレスバッファ手
段によって指定されたアドレス空間及び外部からの制御
信号に基づいて前記各不揮発性半導体記憶装置のいずれ
かを選択する選択手段とを備えている。

【００４０】本発明によれば、第２アドレスバッファ手
段によって指定されたアドレス空間及び外部からの制御
信号に基づいて各不揮発性半導体記憶装置のいずれかを
選択することができるので、例えば第１アドレスバッフ
ァ手段によって指定されたアドレス空間に対応する不揮
発性半導体記憶装置を選択して用いたり、第２アドレス
バッファ手段によって指定された第２アドレス空間に対
応する不揮発性半導体記憶装置を選択して用いることが
できる。従って、通常の不揮発性半導体記憶装置の機能
とデュアルワークの不揮発性半導体記憶装置の機能のい
ずれをも実現することができ、両者の機能を個別に実現
することと比較すると、開発期間の短縮と開発費用の低
減が可能である。

【００４１】１実施形態では、前記データの書き換えが
可能な複数の不揮発性半導体記憶装置がそれぞれのチッ
プであり、該各チップが１パケージに収納されてなる。
また、前記データの書き換えが可能な複数の不揮発性半
導体記憶装置は、相互に重なることがない独立したそれ
ぞれのアドレス空間を有する。

【００４２】この場合、各不揮発性半導体記憶装置のア
ドレス空間を識別するための制御信号を必要とせず、こ
の制御信号をデコードするためのデコード回路も必要と
しない。このため、通常のメモリのパッケージを上記実
施形態のパッケージと共通化させることができ、ユーザ
側の負担も少ない。更に、各チップの構成が共通である
ため、生産性に優れ、管理し易く、コストの低減を図る
ことができる。

【００４３】

【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して説明する。

【００４４】図１は、本発明の不揮発性半導体記憶装置
の一実施形態を部分的に示すブロック図である。本実施
形態の不揮発性半導体記憶装置は、８メガビットのフラ
ッシュメモリ（１チップの記憶装置）であり、従来の８
メガビットのメモリと同様に１つのピン/ce及び各アド
レスピンa0〜a18を備えるだけでなく、アドレスピンa1
9、各入力バッファ１２，１３、アドレス信号A19加工論
理回路１４、制御回路１５及び内部制御信号/CE発生回
路１６等を更に付加してなる。

【００４５】入力バッファ１２は、リセット信号R1を入
力すると、このリセット信号R1に対応する出力を内部制
御信号/CE発生回路１６に加える。これに応答して内部
制御信号/CE発生回路１６は、内部制御信号を内部回路
に出力し、該１チップを完全にリセット状態にする（低
電力動作状態又はチップ非選択状態）。

【００４６】入力バッファ１３及びアドレス信号A19加
工論理回路１４は、制御回路１５からの制御信号CAM1，
CAM2に応答して、イネーブル又はディスエーブルに切り
換えられる。

【００４７】本実施形態の不揮発性半導体記憶装置を１
チップ用いて、通常のフラッシュメモリを構成する場合
は、入力バッファ１３及びアドレス信号A19加工論理回
路１４がディスエーブル状態に設定される。内部制御信
号/CE発生回路１６は、制御信号/CEのみをピン/ceから
入力バッファ１２を介して外部から入力し、この制御信
号/CEのみに応答して該１チップを動作可能な状態に設
定する。

【００４８】本実施形態の不揮発性半導体記憶装置を２
チップ用いて、デュアルワークのフラッシュメモリを構
成する場合は、入力バッファ１３及びアドレス信号A19
加工論理回路１４がイネーブル状態に設定される。内部
制御信号/CE発生回路１６は、ピンａ19から入力バッフ
ァ１３を介してのアドレス信号A19の“Ｈ”及び“Ｌ”
に応答して、２チップのいずれかを選択する。

【００４９】図２は、入力バッファ１２の一例を示す論
理回路図である。入力バッファ１２は、上記リセット信
号R1を入力する。リセット信号R1が“Ｈ”のときには、
入力バッファ１２がイネーブルとなり、ピン/ceからの
制御信号/CEを内部制御信号/CE発生回路１６へと伝送す
る。また、リセット信号R1が“Ｌ”のときには、入力バ
ッファ１２がディスエーブルとなり（非選択状態とな
り）、“Ｈ”の信号を内部制御信号/CE発生回路１６に
出力する。従って、内部制御信号/CE発生回路１６は、
入力バッファ１２から“Ｈ”の信号を入力すると、該１
チップをリセット状態に設定し、“Ｌ”の制御信号/CE
を入力すると、該１チップを動作可能な状態に設定す
る。

【００５０】図３は、アドレス信号A19加工論理回路１
４及び内部制御信号/CE発生回路１６の一例を示す論理
回路図である。アドレス信号A19加工論理回路１４はＸ
ＯＲ回路２１及びＮＯＲ回路２２からなり、内部制御信
号/CE発生回路１６はＯＲ回路２３からなる。ＮＯＲ回
路２２は、制御回路１５からの制御信号CAM1を入力す
る。制御信号CAM1が“Ｈ”のときには、アドレス信号A1
9の“Ｈ”及び“Ｌ”にかかわらずＮＯＲ回路２２の出
力が“Ｌ”となるので、ＯＲ回路２３がイネーブルとな
り、ピン/ceから内部制御信号/CE発生回路１６を介して
内部回路へと制御信号/CEが伝送される。すなわち、制
御信号CAM1が“Ｈ”のときには、アドレス信号A19加工
論理回路１４がディスエーブルとなり、制御信号/CEが
内部制御信号/CE発生回路１６を介して内部回路へと伝
送される。このとき、アドレス信号A19のピンａ19がそ
の機能を果たさないので、ピン/ceからの制御信号/CEの
みにより内部回路の動作及び非動作が設定され、通常の
フラッシュメモリと同等の制御がなされる。

【００５１】また、制御信号CAM1が“Ｌ”のときには、
ＸＯＲ回路２１の出力がＮＯＲ回路２２を介してＯＲ回
路２３に加えられる。ＸＯＲ回路２１は、制御回路１５
からの制御信号CAM2及びピンａ19から入力バッファ１３
を介してのアドレス信号A19を入力する。制御回路１５
によって制御信号CAM2が“Ｈ”に設定されているときに
は、アドレス信号A19が“Ｌ”になると、ＸＯＲ回路２
１の出力が“Ｈ”となってＮＯＲ回路２２の出力が
“Ｌ”となり、ＯＲ回路２３がイネーブルとなり、ピン
/ceから内部制御信号/CE発生回路１６を介して内部回路
へと制御信号/CEが伝送される。また、制御回路１５に
よって制御信号CAM2が“Ｌ”に設定されているときに
は、アドレス信号A19が“Ｈ”になると、ＸＯＲ回路２
１の出力が“Ｈ”となってＮＯＲ回路２２の出力が
“Ｌ”となり、ＯＲ回路２３がイネーブルとなり、ピン
/ceから内部制御信号/CE発生回路１６を介して内部回路
へと制御信号/CEが伝送される。すなわち、制御信号CAM
1が“Ｌ”のときには、制御信号CAM2が“Ｈ”になりか
つアドレス信号A19が“Ｌ”になるか、又は制御信号CAM
2が“Ｌ”になりかつアドレス信号A19が“Ｈ”になる
と、制御信号/CEによって内部回路の動作及び非動作を
設定することが可能になる。従って、制御信号CAM2の
“Ｈ”及び“Ｌ”を２つのアドレス空間に対応させてお
けば、アドレス信号A19を“Ｈ”及び“Ｌ”のいずれか
に設定することにより該各アドレス空間のいずれかを選
択することができ、制御信号/CEに応答して該選択され
たアドレス空間を動作状態及び非動作状態にすることが
できる。しかも、アドレス信号A19を検出するためのア
ドレストランジッション検出回路（ＡＴＤ）が不要であ
るため、アドレス信号A19のピンa19の付加によって回路
規模が大きくなることは殆どない。

【００５２】図４は、制御回路１５の一例を示す回路図
である。この制御回路１５は、一対のＰ型トランジスタ
３５、一対のＮ型トランジスタ３６、一対の不揮発性メ
モリセル３７、CAMプログラム回路３８及びノット回路
３９を備えている。CAMプログラム回路３８は、各不揮
発性メモリセル３７のしきい値電圧の一方を高くし、他
方を低く設定し、これによって制御信号CAM1（又はCAM
2）を“Ｈ”又は“Ｌ”に設定している。この様な回路
構成は、各制御信号CAM1，CAM2毎に設けられる。また、
該回路構成において、各不揮発性メモリセル３７をヒュ
ーズに置き換えることも可能である。

【００５３】図５は、本実施形態の不揮発性半導体記憶
装置を通常の８メガビット（５１２Ｋ×１６ビット）の
フラッシュメモリ（１チップの記憶装置）として用いた
ときのパッケージ４１のピン配置を示している。通常の
メモリとして用いる場合、メモリアレイを２つのアドレ
ス空間に分割しないので、アドレス信号A19のピンa19を
必要としない。このため、アドレス信号A19のピンa19を
パッケージ４１に設けていない。そして、パッケージ４
１内部において、図３に示す制御回路１５から“Ｈ”の
制御信号CAM1をアドレス信号A19加工論理回路１４のＮ
ＯＲ回路２２に加え、アドレス信号A19のピンａ19の機
能を果たせなくし、ピンａ19をワイヤーボンドによって
所定の電位（“Ｈ”又は“Ｌ”）に接続する。このパッ
ケージ４１のピン配置は、従来のフラッシュメモリと全
く同一であって互換性を有する。

【００５４】図６は、本実施形態の不揮発性半導体記憶
装置を２チップ封止してなるデュアルワークの１６メガ
ビットのフラッシュメモリのパッケージ４２を示してい
る。このパッケージ４２においては、１つのピン/ce及
び各アドレスピンa0〜a18を有する図５のパッケージ４
１と比較すると、アドレスピンa19を更に設けた点が異
なる。パッケージ４２内部においては、図３に示す制御
回路１５から“Ｌ”の制御信号CAM1をアドレス信号A19
加工論理回路１４のＮＯＲ回路２２に加え、アドレス信
号A19のピンａ19を利用する。制御信号CAM2の“Ｈ”及
び“Ｌ”を２つのチップのアドレス空間に対応させ、ア
ドレス信号A19を“Ｈ”及び“Ｌ”のいずれかに設定す
ることにより該各チップのアドレス空間のいずれかを選
択し、制御信号/CEに応答して該選択されたチップのア
ドレス空間を動作状態及び非動作状態にする。

【００５５】次に、メモリ容量が異なる２つのフラッシ
ュメモリを１つのパッケージに封止する。まず、例えば
本発明が適用された２メガビット（１２８Ｋ×１６）の
フラッシュメモリにおいては、既存の各アドレス信号A0
〜A16の各アドレスピンa0〜a16に加えて、アドレス信号
A17のアドレスピンa17を新たに付加する。また、本発明
が適用された４メガビット（２５６Ｋ×１６）のフラッ
シュメモリにおいては、既存の各アドレス信号A0〜A17
の各アドレスピンa0〜a17に加えて、アドレス信号A18の
アドレスピンa18を新たに付加する。更に、上記実施形
態の８メガビット（５１２Ｋ×１６）のフラッシュメモ
リにおいては、既存の各アドレス信号A0〜A18の各アド
レスピンa0〜a18に加えて、アドレス信号A19のアドレス
ピンa19を新たに付加する。また、本発明が適用された
１６メガビット（１０２４Ｋ×１６）のフラッシュメモ
リにおいては、既存の各アドレス信号A0〜A19の各アド
レスピンa0〜a19に加えて、アドレス信号A20のアドレス
ピンa20を新たに付加する。

【００５６】ここで、例えば本発明が適用された４メガ
ビットのフラッシュメモリと本発明が適用された１６メ
ガビットのフラッシュメモリを組み合わせる。この場
合、４メガビットのチップにおける新たなアドレス信号
A18のアドレスピンa18と１６メガビットのチップにおけ
る新たなアドレス信号A20のアドレスピンa20を共通化し
て、アドレスピンa20とする。図３に示す制御信号CAM2
の“Ｈ”及び“Ｌ”を２つのチップのアドレス空間に対
応させ、アドレス信号A20を“Ｈ”及び“Ｌ”のいずれ
かに設定することにより該各チップのアドレス空間のい
ずれかを選択し、制御信号/CEに応答して該選択された
チップのアドレス空間を動作状態及び非動作状態にす
る。

【００５７】この様な構成の不揮発性半導体記憶装置に
おいては、プログラム領域を４メガビットのチップに割
り当て、書き換えが頻繁に行われるデータ領域を１６メ
ガビットのチップに割り当て、データ領域の方を広く設
定することができる。

【００５８】尚、２のＮ乗のチップを１つのパッケージ
に内蔵する場合は、実際のアドレス記憶容量以上のアド
レス空間を設定し、アドレスとアドレスバッファ回路を
それぞれＮ個ずつ追加すれば良い。例えば、２個のチッ
プを１つのパッケージに内蔵する場合は、Ｎ＝１である
から１つのアドレスを追加し、また３個のチップを１つ
のパッケージに内蔵する場合は、Ｎ＝１では足りないの
でＮ＝２となり、アドレスを２個追加し、更に４個のチ
ップを１つのパッケージに内蔵する場合は、Ｎ＝２とな
り、アドレスを２個追加する。

【００５９】また、本発明においては、メモリセルとし
て図７に示すものでも良いし、強誘電体薄膜をゲート酸
化膜に用いたメモリセルでも構わない。強誘電体薄膜を
ゲート酸化膜に用いたメモリセルを用いると、分極反転
を利用するので、極薄いトンネル酸化膜を用いずに済
み、更に高集積化を図ることができる。更に、本発明の
不揮発性半導体記憶装置に揮発性半導体記憶装置を組み
合わせて、両者のメモリのいずれかを選択的に動作させ
ても良い。

【００６０】

【発明の効果】以上説明した様に本発明によれば、第１
アドレスバッファ手段によって第１アドレス空間を指定
し、第２アドレスバッファ手段によって第２アドレス空
間を指定することができる。第２アドレス空間を用いな
いときには、制御手段によって第２アドレスバッファ手
段をディスエーブルに設定する。これによって、例えば
１チップの記憶装置の第１アドレス空間を単独で用いた
り、２チップの記憶装置の第１及び第２アドレス空間を
選択的に用いることができる。また、１チップの記憶装
置を用いる場合は、第２アドレスバッファ手段をディス
エーブルに設定するだけであるから、通常の記憶装置と
互換性を保つことができる。

【００６１】また、本発明によれば、第１アドレスバッ
ファ手段によって指定されたアドレス空間に対応するア
ドレス領域を選択して用いたり、第２アドレスバッファ
手段によって指定された第２アドレス空間に対応するア
ドレス領域を選択して用いることができる。

【００６２】更に、本発明によれば、第１アドレスバッ
ファ手段によって指定されたアドレス空間に対応する不
揮発性半導体記憶装置を選択して用いたり、第２アドレ
スバッファ手段によって指定された第２アドレス空間に
対応する不揮発性半導体記憶装置を選択して用いること
ができる。従って、通常の不揮発性半導体記憶装置の機
能とデュアルワークの不揮発性半導体記憶装置の機能の
いずれをも実現することができ、両者の機能を個別に実
現することと比較すると、開発期間の短縮と開発費用の
低減が可能である。

【００６３】また、各不揮発性半導体記憶装置のアドレ
ス空間を識別するための制御信号を必要とせず、この制
御信号をデコードするためのデコード回路も必要としな
い。このため、通常のメモリのパッケージを上記実施形
態のパッケージと共通化させることができ、ユーザ側の
負担も少ない。更に、各チップの構成が共通であるた
め、生産性に優れ、管理し易く、コストの低減を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の一実施形態
を部分的に示すブロック図である。

【図２】図１の不揮発性半導体記憶装置における入力バ
ッファの一例を示す論理回路図である。

【図３】図１の不揮発性半導体記憶装置におけるアドレ
ス信号A19加工論理回路及び内部制御信号/CE発生回路の
一例を示す論理回路図である。

【図４】図１の不揮発性半導体記憶装置における制御回
路の一例を示す回路図である。

【図５】本実施形態の不揮発性半導体記憶装置を通常の
８メガビットのフラッシュメモリとして用いたときのパ
ッケージのピン配置を示す平面図である。

【図６】本実施形態の不揮発性半導体記憶装置を２チッ
プ封止してなるデュアルワークの１６メガビットのフラ
ッシュメモリのパッケージを示す平面図である。

【図７】フラッシュメモリのメモリセルを示す回路図で
ある。

【図８】従来のフラッシュメモリのコマンドを示す図表
である。

【図９】従来のデュアルワークの１６メガビットのフラ
ッシュメモリのパッケージを示す平面図である。

【図１０】従来のフラッシュメモリにおける入力バッフ
ァを示すブロック図である。

【符号の説明】

１２，１３ 入力バッファ １４ アドレス信号A19加工論理回路 １５ 制御回路 １６ 内部制御信号/CE発生回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 記憶容量分のアドレス空間を指定するア
   ドレス信号を入力する第１アドレスバッファ手段と、 前記記憶容量分以上のアドレス空間を指定する第２アド
   レスバッファ手段と、 前記第２アドレスバッファ手段をディスエーブルする制
   御手段とを備える不揮発性半導体記憶装置。
2. 【請求項２】 記憶容量分のアドレス空間を指定するア
   ドレス信号を入力する第１アドレスバッファ手段と、 前記記憶容量分以上のアドレス空間を指定する第２アド
   レスバッファ手段と、 前記第２アドレスバッファ手段によって指定されたアド
   レス空間及び外部からの制御信号に基づいてメモリ領域
   を選択する選択手段とを備える不揮発性半導体記憶装
   置。
3. 【請求項３】 データの書き換えが可能な複数の不揮発
   性半導体記憶装置と、 １つの前記不揮発性半導体記憶装置の記憶容量分のアド
   レス空間を指定するアドレス信号を入力する第１アドレ
   スバッファ手段と、 前記記憶容量分以上のアドレス空間を指定する第２アド
   レスバッファ手段と、 前記第２アドレスバッファ手段によって指定されたアド
   レス空間に基づいて前記各不揮発性半導体記憶装置のい
   ずれかを選択する選択手段とを備える不揮発性半導体記
   憶装置。
4. 【請求項４】 データの書き換えが可能な相互に異なる
   記憶容量を持つ複数の不揮発性半導体記憶装置と、 １つの前記不揮発性半導体記憶装置の記憶容量分のアド
   レス空間を指定するアドレス信号を入力する第１アドレ
   スバッファ手段と、 前記記憶容量分以上のアドレス空間を指定する第２アド
   レスバッファ手段と、 前記第２アドレスバッファ手段によって指定されたアド
   レス空間及び外部からの制御信号に基づいて前記各不揮
   発性半導体記憶装置のいずれかを選択する選択手段とを
   備える不揮発性半導体記憶装置。
5. 【請求項５】 前記データの書き換えが可能な複数の不
   揮発性半導体記憶装置がそれぞれのチップであり、該各
   チップが１パケージに収納されてなる請求項３又は４に
   記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記データの書き換えが可能な複数の不
   揮発性半導体記憶装置は、相互に重なることがない独立
   したそれぞれのアドレス空間を有する請求項３乃至５の
   いずれかに記載の不揮発性半導体記憶装置。