DE69832683T2

DE69832683T2 - Nichtflüchtiges Halbleiterspeicherbauelement

Info

Publication number: DE69832683T2
Application number: DE69832683T
Authority: DE
Inventors: Yasuaki Yamatokoriyama-shi Hirano
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-10-30
Filing date: 1998-10-29
Publication date: 2006-08-17
Anticipated expiration: 2018-10-30
Also published as: EP0913833B1; EP0913833A3; JP3558510B2; JPH11134886A; DE69832683D1; KR19990037481A; EP0913833A2; US6067251A; TW415070B

Description

HINTERGRUND DER ERFINDUNG
1. GEBIET DER ERFINDUNG:
Die Erfindung betrifft ein nichtflüchtiges Halbleiterspeicherbauelement. Insbesondere betrifft die Erfindung ein nichtflüchtiges Halbleiterspeicherbauelement, das Daten in einem FN-FN Betrieb durch alleiniges Anlegen positiver Spannungen schreiben und löschen kann, so dass keine negative Spannungspumpe benötigt wird und dadurch die auf einem Halbleiterchip benötigte Fläche reduziert werden kann.
2. BESCHREIBUNG DES STANDES DER TECHNIK:
In den vergangenen Jahren haben Logik LSIs mit unterschiedlichen Typen von Speicherbauelementen, z.B. DRAMs und Flash-Speicher, viel Beachtung gefunden. Unter anderem ermöglichen Flash-Speicher ein erneutes elektrisches Schreiben und Aufrechterhalten von Daten selbst nach Beenden der Leistungsversorgung. Deshalb werden Flash-Speicher oft zum Speichern interner Daten (siehe Definition unten) als auch zum Speichern von Programmcodes verwendet.
Flash-Speicher werden zum Speichern von internen Daten während des Betriebs eines Logik-LSIs verwendet. Es ist von Vorteil, einen derartigen Speicher derart zu konfigurieren, dass dieser lediglich bezüglich eines Versorgungsspannungspegels arbeitet. Erneutes Schreiben von in den Flash-Speichern gespeicherten Daten basierend auf lediglich einem Versorgungsspannungspegel erfordert den Einsatz einer Aufwärtspumpe („Step-up pump"). Erfreulicherweise ermöglicht diese Klasse von Flash-Speichern den Einbau einer Aufwärtspumpe, da diese Speicher im Allgemeinen eine große Kapazität aufweisen und deshalb eine große Fläche des Chips in Anspruch nehmen. Gegenüber einer derart großen Chipfläche kann die von einer Auf wärtspumpe typischerweise benötigte Fläche im Wesentlichen vernachlässigt werden.
Andererseits führen Flash-Speicher zum Speichern von Programmcodes einen erneuten Schreibvorgang lediglich während Updates durch (auf Anforderung wie etwa beim Aktualisieren eines Programms in Form einer nachfolgenden oder verbesserten Version). Aus diesem Grund durchläuft diese Klasse von Flash-Speichern lediglich eine geringe Anzahl von erneuten Schreibvorgängen und weist ebenso eine geringe Kapazität auf. Da die in derartigen Speichern eingebaute Speicherzelle eine verhältnismäßig kleine Fläche auf dem Chip im Vergleich zur Fläche einer Aufwärtspumpe einnimmt, kann es deshalb ausgeschlossen sein eine Aufwärtspumpe einzubauen, was jedoch wichtig bei der Realisierung einer Anordnung mit lediglich einem Versorgungsspannungspegel ist (nachfolgend als „Anordnung mit einem Versorgungsspannungspegel" bezeichnet).
Aus diesen Gründen kann es für Flash-Speicher zum Speichern von Programmcodes nicht von Vorteil sein, einen Aufbau mit einem Versorgungsspannungspegel basierend auf einer Aufwärtspumpe einzusetzen. Stattdessen kann es vorteilhaft sein, einen Aufbau mit zwei Versorgungsspannungspegeln durch Einführen einer höheren Spannung (welche zum Schreiben erforderlich ist) außerhalb des Speichers zusätzlich zu einer Logik-Spannung einzusetzen.
Es existiert eine Klasse von Flash-Speichern, die einen FN-FN Betrieb zum erneuten Schreiben von Daten verwendet. Ein derartiger Flash-Speicher ermöglicht folgende Vorteile:

(1) Die Chipfläche nichtflüchtiger Speicherbauelemente kann reduziert werden; und
(2) zumal ein sehr kleiner Strom (als „FN-Tunnelstrom" bezeichnet) beim erneuten Schreiben von Daten verwendet wird, kann ein geringerer Leistungsverbrauch im Vergleich zum erneuten Schreiben basierend auf heißen Kanalelektronen erzielt werden, was einen großen Strom und damit einen größeren Leistungsverbrauch mit sich bringen würde.

Mit Bezug zu 4A wird der Aufbau eines bekannten Flash-Speichers FM4 beschreiben. Der Flash-Speicher FM4 weist ein Flash-Speicherfeld 10A, einen Zeilendecoder 111, einen Spaltendecoder 112 und eine Leistungsversorgungssektion 115 auf. Die Leistungsversorgungssektion 115 enthält eine Regelmodul-Schaltung 13 und eine negative Spannungspumpe 14. Die Regelmodul-Schaltung 13 reguliert eine Spannung Vpp, die von einer externen Spannungsquelle (nicht dargestellt) bereitgestellt wird, zu einer Spannung Vpd, die ihrerseits dem Spaltendecoder 112 bereitgestellt wird. Die negative Spannungspumpe 14 wandelt die von der externen Spannungsquelle (nicht dargestellt) bereitgestellte Spannung Vpp in eine negative Spannung Vneg um, die ihrerseits dem Zeilendecoder 111 zugeführt wird. Die Leistungsversorgungssektion 115 stellt die Spannung Vpp von der externen Spannungsquelle dem Zeilendecoder 111 bereit. Somit ist die negative Spannungspumpe 14 in der Leistungsversorgungssektion 115 eines bekannten Flash-Speichers FM4 erforderlich um dem Zeilendecoder 111 eine negative Spannung Vneg bereitzustellen.
Nachstehend sind verschiedene Beispiele für Flash-Speicher angegeben, die ein erneutes Schreiben basierend auf FN-FN Betrieb durchführen:

(1) Flash-Speicher vom NOR Typ;
(2) Flash-Speicher vom NAND Typ;
(3) Flash-Speicher vom DINOR Typ;
(4) Flash-Speicher vom AND Typ;
(5) Flash-Speicher vom ACT („Asymmetrical contactless Transistor") Typ (= Typ mit virtueller Masse); und
(6) Flash-Speicher vom FLTOX Typ.

Nachfolgend wird das Funktionsprinzip und Probleme jeder der obigen Flash-Speicher beschrieben.
Es gilt zu beachten, dass jeder der hierin beschriebenen Flash-Speicher eine Zellstruktur vom „gestapelten Gate-Typ" („stack gate type") aufweist. Eine hierin verwendete Speicherzelle vom „gestapelten Gate-Typ" definiert eine Speicherzelle, die im Wesentlichen aus einem Transistor aufgebaut ist, wobei eine Speicherzelle „vom getrennten Gate-Typ" („split gate type") sich auf eine Speicherzelle bezieht, die im Wesentlichen aus zwei Transistoren aufgebaut ist.
Zunächst werden Schreib-, Lese- und Lösch-Vorgänge für eine Speicherzelle M00D vom NOR Typ mit Bezug zu 12A bis 12C beschrieben.
Mit Bezug zu 12A ereignet sich ein Schreibvorgang wie folgt. Eine Spannung Vpp (z.B. 12V) wird an ein Steuergate CGD angelegt, während z.B. 6V an ein Drain 5D und z.B. 0V an eine Source 4D angelegt werden. Als Resultat des Anlegens dieser Spannungen an das Steuergate CGD und das Drain 5D wird ein Stromfluss durch die Speicherzelle M00D ermöglicht. Zu diesem Zeitpunkt werden einige der durch die Speicherzelle M00D hindurchfließenden Elektronen durch ein hohes elektrisches Feld in der Umgebung des Drains 5D beschleunigt und in ein Floating-Gate FGD injiziert, worauf mit „Injektion heißer Kanalelektronen" Bezug genommen wird.
Mit Bezug zu 12B ereignet sich ein Löschvorgang wie folgt. Null Volt werden an das Steuergate CGD angelegt, während ein floatendes Potential am das Drain 5D und Vpp (z.B. 12V) an der Source 4D anliegen. Hieraus resultierend werden Elektronen aus dem Floating-Gate FGD extrahiert, wodurch die Schwellspannung der Speicherzelle M00D verringert wird.
Die Flash-Speicherzelle kann sich in einen Zustand begeben, in dem deren Floating-Gate Überschusselektronen aufweist oder in einen Zustand, bei dem keine Überschusselektronen vorliegen. Das Potential eines Floating-Gates mit Überschusselektronen wird niedriger als dasjenige eines Floating-Gates ohne Überschusselektronen. Da ein niedrigeres Potential des Floating-Gates letztlich eine höhere Steuergatespannung erfordert, wird einer Speicherzelle, deren Floating-Gate Überschusselektronen aufweist, eine „höhere" Schwellspannung zugeschrieben.
Mit Bezug zu 12C ereignet sich ein Lesevorgang wie folgt. Eine Spannung Vcc (z.B. 3V) wird an ein Steuergate CGD angelegt, während 1V an das Drain 5D und 0V an der Source 4D angelegt werden. Weist die ausgewählte Speicherzelle M00D eine niedrige Schwellspannung auf, fließt ein Strom durch diese hindurch; weist die ausgewählte Speicherzelle M00D eine hohe Schwellspannung auf, fließt kein Strom durch diese hindurch.
In einem Flash-Speicher vom NOR Typ ist es erforderlich, dass die die Source definierende Diffusionsschicht eine hohe Spannungsfestigkeit aufweist, da wie oben beschrieben ein hohes Potential an die Source 4D wäh rend des Löschens von Daten angelegt wird. Dies erfordert im Gegensatz eine tiefe Diffusion, was eine Verkleinerung der Zellfläche verhindert. Dies führt ebenso zu dem Problem des größeren Leistungsverbrauchs während des Schreibens.
Tabelle 1 beschreibt die jeweils während des Schreibens, Löschens und Lesens der Flash-Speicherzelle M00D vom NOR Typ angelegten Spannungen:
Tabelle 1

F: Floatender Zustand

Nachfolgend werden mit Flash-Speichern vom NAND Typ verbundene Probleme beschrieben. Aufgrund des NAND Feldaufbaus weisen Flash-Speicher vom NAND Typ den Vorteil einer vom Feld, d.h. Array beanspruchten reduzierten Chipfläche auf; jedoch weisen diese ebenso den Nachteil auf, dass der Feldaufbau eine mit den Bitleitungen verknüpfte hohe Kapazität erfordert, was zu langsamem wahlfreiem Zugriff führt. Deshalb eignen sich Flash-Speicher vom NAND Typ nicht zum Speichern von Programmcodes, wo wahlfreier Zugriff mit hoher Geschwindigkeit erforderlich ist.
Flash-Speicher vom DINOR Typ, Flash-Speicher vom AND Typ und Flash-Speicher vom ACT Typ basieren fundamental auf dem NOR Feldaufbau, der wahlfreien Zugriff mit hohen Geschwindigkeiten ermöglicht. Nachfolgend werden die grundlegenden Vorgänge in diesen Typen von Flash-Speichern beschrieben.
Ein Flash-Speicher vom DINOR Typ ist in „A 3 V single supply-level DINOR type flash memory", Journal of Institute of Electronics, Information and Communication Engineers of Japan, 1993, SDM 93, S. 15 beschrieben.
1 zeigt den Aufbau einer Speicherzelle M00A eines Flash-Speichers vom DINOR Typ. 1 zeigt ebenso eine allgemeine Darstellung eines Flash-Speichers M00A, auf den die Erfindung anwendbar ist, was später beschrieben wird.
Wie in 1 gezeigt, wird eine hauptsächlich U-förmige n Wanne 2A an der Oberfläche eines Substrats 1A ausgebildet. In dem Substrat 1A ist eine p Wanne 3A ausgebildet. Innerhalb der p Wanne 3A sind eine n+ Source 4A und ein n+ Drain 5A ausgebildet. Auf dem Bereich des Substrats 1A zwischen der Source 4A und dem Drain 5A ist ein Floating-Gate FGA ausgebildet mit einer dazwischen liegenden Tunneloxidschicht 6A. Auf dem Floating-Gate FGA ist eine Steuerelektrode CGA mit einer dazwischen liegenden Zwischenisolationsschicht 7A ausgebildet.
Nachfolgend werden die Funktionsprinzipien von Speichern vom DINOR Typ beschrieben.
Mit Bezug zu 13A ereignet sich ein Schreibvorgang in der Speicherzelle vom DINOR Typ in 1 wie folgt. Eine Referenzspannung Vss (z.B. 0V) wird an die p Wanne 3A angelegt während eine negative Spannung Vneg (z.B. –8V) an das Steuergate CGA und eine hohe positive Spannung Vpd (z.B. 4V) an das Drain 5A angelegt werden. Hieraus resultierend wird ein hohes elektrisches Feld in einem Bereich erzeugt, in dem das Drain 5A mit dem Floating-Gate FGA überlagert ist, so dass Elektronen aus dem Floating-Gate FGA extrahiert werden. Dadurch wird die Schwellspannung erniedrigt (welche zwischen 0V und 1.5V liegen kann).
Mit Bezug zu 13B ereignet sich ein Löschvorgang in der Speicherzelle vom DINOR Typ in 1 wie nachfolgend beschrieben. Da eine negative Spannung Ven (z.B. –4V) an die Source 4A angelegt wird, wird eine negative Spannung Ven (z.B. –4V) an die p Wanne 3A angelegt um zu verhindern, dass eine Vorwärtsspannung zwischen dem Substrat 1A und der Source 4A anliegt. Darüber hinaus wird eine hohe positive Spannung Veg (z.B 8V) an das Steuergate CGA angelegt, um ein hohes elektrisches Feld in der Source 4A und in einem Kanalbereich CHA zu erzeugen. Elektronen werden in das Floating-Gate FGA von allen Bereichen des Kanalbereichs CHA aus injiziert, wodurch der Schwellspannungswert vergrößert wird (der z.B. 4V betragen kann).
Mit Bezug zu 13C ereignet sich ein Lesevorgang in der Speicherzelle vom DINOR Typ in 1 wie folgt. Ein Volt wird an das Drain 5A und 3 Volt werden an das Steuergate CGA angelegt um einen Stromfluss durch die Speicherzelle M00A zu ermöglichen. Ist die Speicherzelle M00D eine „be schriebene" Speicherzelle, d. h. mit einem geringen Schwellspannungswert, so fließt ein Strom durch diese hindurch; weist die Speicherzelle M00D einen hohen Schwellspannungswert auf, so fließt kein Strom durch diese hindurch. Diese Zustände werden von einem Leseschaltkreis einschließlich Leseverstärker und weiterer Elemente ausgelesen, wodurch die gespeicherten Daten gelesen werden können.
Tabelle 2 beschreibt die jeweils während des Schreibens, Löschens und Lesens der Speicherzelle M00A vom DINOR Typ angelegten Spannungen:
Tabelle 2

F: Floatender Zustand

Nachfolgend werden die obigen Vorgänge detaillierter mit Bezug zu einem Flash-Speicher-Feld 10A erläutert, das in 14 dargestellt ist. Wie in 14 gezeigt, enthält das Flash-Speicher-Feld 10A Bitleitungen BL (BL0 bis BLm + 1), die an Drains 5A von Speicherzellen M (M00A bis MnmA) auf die dargestellte Weise angeschlossen sind sowie Wortleitungen WL (WL0 bis WLn), die an die Steuergates CGA angeschlossen sind, wobei die Speicherzellen M in einer Matrix angeordnet sind und an entsprechenden Kreuzungspunkten zwischen den Bitleitungen BL und den Wortleitungen WL liegen. Sources 4A sind an eine gemeinsame Source SL angeschlossen.
Zunächst wird der Schreibvorgang beschrieben. In einem Flash-Speicher vom DINOR Typ wird das Schreiben gleichzeitig für eine Mehrzahl von an eine einzelne Wortleitung WL angeschlossenen Speicherzellen durchgeführt, wodurch die Schreibgeschwindigkeit erhöht wird. 15 zeigt einen Zustand, in dem entsprechende Spannungen an den Flash-Speicher vom DINOR Typ angelegt sind. Wie in 15 gezeigt, wird beim Schreiben von Daten „1", „0", „1", ..., „0" in die an die Wortleitungen WL0 angeschlossenen Speicherzellen M00 bis M0m die ausgewählte Wortleitung WL0 auf –8V eingestellt und die nicht ausgewählten Wortleitungen WL 1, WL2, ... werden auf die Referenzspannung Vss (z.B. 0V) gebracht.
Die Bitleitungen BL weisen von den Daten abhängige verschiedene Spannungen auf. Entsprechen die zu schreibenden Daten „1", wird eine Schreibspannung von 4V an die Bitleitung BL ausgegeben. Entsprechen die Daten „0" wird die Referenzspannung Vss (z.B. 0V) an die Bitleitung BL zum Verhindern des Schreibens ausgegeben. Hieraus resultierend werden lediglich die Schwellspannungen der einer „1" entsprechenden Speicher-zellen über den oben beschriebenen Mechanismus erniedrigt.
Ein Löschvorgang führt zum Löschen aller Speicherzellen in dem in 14 gezeigten Speicherzellen-Feld. Insbesondere werden die Bitleitungen BL in einen floatenden Zustand gebracht und –4V an die p Wannen 3A und die gemeinsame Source SL angelegt. Durch Anlegen von 8V an alle Wortleitungen WL werden Elektronen in das Floating-Gate FGA durch den oben beschriebenen Mechanismus injiziert, wodurch die Schwellspannungswerte der Speicherzellen vergrößert werden.
Ein Lesevorgang vollzieht sich bei Anlegen von 3V an die ausgewählten Wortleitungen WL0 und 0V an die nicht ausgewählten Wortleitungen WL1 bis WLn. Ein Stromfluss wird durch jede zu lesende Speicherzelle M durch Anlegen von 1V an deren Drain und 0V an die gemeinsame Source ermöglicht.
Nachfolgend werden die grundlegenden Funktionsprinzipien eines Flash-Speichers vom AND Typ beschrieben. Ein Flash-Speicher vom AND Typ ist in „AND type cells for a 3V single supply-level 64 Mbit flash memory", Journal of Institute of Electronics, Information and Communication Engineers of Japan, 1993, SDM 93, S. 37 als auch in JP 6-77437 beschrieben.
Die Betriebsvorgänge in Flash-Speichern vom AND Typ sind grundlegend dieselben wie diejenigen der oben erwähnten Flash-Speicher vom DINOR Typ. Die nachfolgende Beschreibung bezieht sich lediglich auf Unterschiede dieser beiden Typen.
Der Aufbau von Flash-Speichern vom AND Typ gemäß der oben erwähnten Druckschriften betrifft keine Doppelwannenstrukturen, d. h. eine Struktur in der eine p Wanne in einem von einer n Wanne umgebenen Bereich vorgesehen ist, da die beschriebene Vorgehensweise keine negative Spannung an das Drain während des Löschens (wie später beschrieben) anlegt, so dass die Anforderung einer Doppelwannenstruktur entfällt.
Tabelle 3 beschreibt die jeweils während des Schreibens, Löschens und Lesens eines Flash-Speichers vom AND Typ anliegenden Spannungen:
Tabelle 3

F: Floatender Zustand

Die Schreib- und Lese-Vorgänge von Flash-Speichern vom AND Typ werden durch ähnliches Anlegen von Spannungen wie im Falle der oben erwähnten Flash-Speicher vom DINOR Typ durchgeführt. Deshalb wird auf eine Beschreibung derselbigen an dieser Stelle verzichtet.
Der Löschvorgang ist verschieden von demjenigen der Flash-Speicher vom DINOR Typ. 13D zeigt den Mechanismus bei einem Löschvorgang für Speicherzellen M00B in einem Flash-Speicher vom AND Typ. Wie in 13D gezeigt, werden das Drain 5B und die Source 4B in einen floatenden Zustand gebracht und eine positive Spannung wird an die Wortleitungen WL angelegt um ein hohes elektrisches Feld zwischen einem Kanalbereich CHB und einem Floating-Gate FGB zu erzeugen, wodurch Elektronen in das Floating-Gate FGB injiziert werden. Dadurch nimmt die Schwellspannung der Speicherzelle zu.
Bei dem in den obigen Druckschriften beschriebenen Flash-Speicher vom AND Typ werden die Bitleitungen und die Sourceleitungen durch Auswahltransistoren (nicht dargestellt) getrennt, um das Schreiben und Löschen für jede einzelne Wortleitung durchzuführen. Das Löschen einer einzelnen Wortleitung vollzieht sich durch Anlegen einer hohen positiven Spannung Vpp (z.B. 12V) an die ausgewählte Wortleitung, so dass Elektronen in das Floating-Gate FGB wie oben beschrieben injiziert werden. Durch Anlegen der hohen positiven Spannung Vpp (z.B. 12V) an alle der Wortleitungen in dem gesamten Speicherzellen-Feld ist es möglich, alle Daten in dem gesamten Speicher-Feld zu löschen wie auch im Falle von Flash-Speichern vom DINOR Typ.
Nachfolgend werden die grundlegenden Funktionsprinzipien eines Flash-Speichers vom ACT Typ beschrieben. Ein Flash-Speicher vom ACT Typ ist in „A New Cell Structure for Sub-quarter Micron High Density Flash Memory", IEDM Tech. Dig., S. 267 (1995) beschrieben.
Die grundlegenden Vorgänge in Flash-Speichern vom ACT Typ unterscheiden sich geringfügig von denjenigen von Flash-Speichern vom DINOR Typ und den Flash-Speichern vom AND Typ, da die Flash-Speicher vom ACT Typ ein Array, d.h. Feld mit virtueller Masse einsetzen um die Chipfläche des Speicherzellen-Feldes zu verringern.
6 zeigt eine Querschnittsansicht zur Darstellung einer Speicherzelle M00C in einem Flash-Speicher vom ACT Typ. 6 zeigt ebenso eine allgemeine Darstellung eines Flash-Speichers M00C, auf den die Erfindung wie später beschrieben angewandt werden kann.
Wie in 6 gezeigt weist die Fremdstoffdichte, d.h. Dotierstoffdichte einer Source 4C und eines Drains 5C jeweils eine verschiedene Verteilung innerhalb eines Bereichs direkt unterhalb des Floating-Gates FGC im Vergleich zu den weiteren Bereichen auf. Die mit den in 1 gezeigten Komponenten jeweils übereinstimmenden Komponenten werden mit denselben Bezugszeichen gekennzeichnet, wobei auf deren Beschreibung verzichtet wird.
Mit Bezug zu 16A ereignet sich ein Schreibvorgang in die Speicherzelle vom ACT Typ in 6 wie folgt. Eine negative Spannung Vneg (z.B. –8V) wird an das Steuergate CGC angelegt, während eine hohe positive Spannung Vpd (z.B. 4V) an eine Diffusionsschicht hoher Dichte (als n+ bezeichnet) des Drains 5C angelegt wird. Hieraus resultierend werden Elektronen durch den in 16A gezeigten Mechanismus extrahiert, wodurch der Schwellspannungswert absinkt. Dadurch werden Daten in die Speicherzelle geschrieben.
Andererseits werden Elektronen nicht in den Bereich geringer Dichte (als n– bezeichnet) der Source 4C als Ergebnis des Anlegens der positiven Spannung Vpd hin extrahiert, so dass der Schwellspannungswert nicht verringert wird. Dadurch wird ein Schreiben verhindert.
Nun wird der Schreibvorgang detaillierter mit Bezug zu 7 beschrieben, die den Zusammenhang zwischen einer Speicherzelle und einer benachbarten Speicherzelle erläutert. Wie der 7 entnommen werden kann, wird eine jede Source 4C oder Drain 5C ausbildende Diffusionsschicht (n+, n–) von zwei benachbarten Speicherzellen M00C geteilt. Somit dient eine Diffusionsschicht (n+, n–), die als Drain 5C einer Speicherzelle M00C dient, als Source 4C einer benachbarten Speicherzelle M00C.
Werden Daten in eine Speicherzelle M00C geschrieben, wird die positive Spannung Vpd (z.B. 4V) an das Drain 5C angelegt, während Vpd oder eine Spannung zum Verhindern des Schreibens an die Source 4C angelegt werden kann. Um einen Schreibvorgang für diese Speichezelle bei an die Source 4C angelegter Spannung zum Verhindern des Schreibens zu ermöglichen, muss deren zugehörige Diffusionsschicht (n+, n–) in einen floatenden, d.h. potentialfreien, Zustand gebracht werden.
Mit Bezug zu 16B ereignet sich ein Löschvorgang in der Speicherzelle vom ACT Typ in 6 wie folgt. Eine negative Spannung Vne (z.B. –4V) wird an die Diffusionsschicht (Source 4C oder Drain 5C) und die p Wanne 3C angelegt, während Veg (z.B. 8V) an das Steuergate CGC angelegt wird. Hieraus resultierend wird ein hohes elektrisches Feld zwischen einem Kanalbereich CHC und dem Floating-Gate FGC erzeugt, wodurch Elektronen in das Floating-Gate FGC injiziert werden.
Ein Lesevorgang ereignet sich in der Speicherzelle vom ACT Typ in 6 wie folgt. Eine Spannung Vbs (z.B. 1V) wird an das Drain 5C (oder an die Source 4C) angelegt und Vcc (z.B. 3V) wird an das Steuergate CGC angelegt. Dadurch wird ein Stromfluss durch die Speicherzelle M00C ermöglicht, die zum Durchführen des Lesens von Daten abgetastet wird.
Tabelle 4 beschreibt die jeweils während des Schreibens, Löschens und Lesens eines Flash-Speichers vom ACT Typ anliegenden Spannungen:
Tabelle 4

F: Floatender Zustand

Nun werden diese Vorgänge detaillierter mit Bezug zu 17 beschrieben, welche den Aufbau einer Speicherzelle zur Verwendung in einem Flash-Speicher vom ACT Typ 10C darstellt. Mit Bezug zu den entlang derselben Wortleitung WL in 17 angeordneten Speicherzellen wird eine Bitleitung BL von zwei benachbarten Speicherzellen geteilt. Beispielsweise ist die Bitleitung BL1 an beide der Speicherzellen M00 und M01 angeschlossen.
Der Schreibvorgang für dieses Speicherzellen-Feld wird nun beschrieben. Wie im Falle der vorhergehend erwähnten Flash-Speicher vom DINOR Typ und Flash-Speicher vom AND Typ wird das Schreiben gleichzeitig für eine Mehrzahl von an eine einzelne Wortleitung WL angeschlossenen Speicherzellen durchgeführt.
17 zeigt die an die entsprechenden Knoten in dem Feld angelegten Spannungen im Falle, dass die zu schreibenden Daten „1", „0", „1", ... und „0" entsprechen. Beim Schreiben in die Speicherzellen M00 bis M0m, die an die Wortleitung WL0 angeschlossen sind, wird eine Spannung Vnn (z.B. –8V) an die Wortleitung WL0 angelegt, während die Bitleitungen BL0, BL1, BL2, ..., BLn auf jeweils 4V, einem floatenden Potential, 4V, ..., und einem floatenden Potential gehalten werden. Dadurch werden die vorher erwähnten Daten in das Feld geschrieben.
Bei einem Löschvorgang werden alle Speicherzellen in dem Speicherzellen-Feld durch Anlegen von –4V an alle der Bitleitungen BL0 bis BLm + 1 sowie 8V an alle der Wortleitungen WL0 bis WLn gelöscht. Dadurch werden Elektronen am Floating-Gate FGC durch den eingangs erwähnten Mechanismus injiziert, wodurch der Schwellspannungswert vergrößert wird.
Ein Lesevorgang erfolgt durch Anlegen von 3V an ausgewählte Wortleitungen WL und 0V an nicht ausgewählte Wortleitungen. Insbesondere wird Vbs (z.B. 1V) an das Drain einer beliebigen zu lesenden Speicherzelle angelegt, während Vss (z.B. 0V) an deren Source angelegt wird, so dass ein Strom durch die Speicherzelle fließt. Beispielsweise können die in der Speicherzelle M00C gespeicherten Daten durch Anlegen von Vcc (z.B. 3V) an die Wortleitung WL0, Vbs an die Bitleitung BL0, und Vss an die Bitleitung BL1 gelesen werden.
Nachfolgend werden die grundlegenden Funktionsprinzipien eines Flash-Speichers vom FLTOX Typ beschrieben. 19 zeigt den Aufbau einer Speicherzelle M00E in einem Flash-Speicher vom FLTOX Typ. In einer Oberflächenschicht eines Substrats 1E sind eine n+ Source 4E und ein n+ Drain 5E ausgebildet. Ein Floating-Gate FGE ist mit einer dazwischen liegenden Feldoxidationsschicht 6E ausgebildet. Auf dem Floating-Gate FGA wird ein Steuergate CGE mit einer dazwischen liegenden Zwischenisolationsschicht 7E ausgebildet.
Ein Flash-Speicher vom FLTOX Typ mit dem obigen Aufbau ist beispielsweise in „16kb Electrical Erasable Non-volatile Memory", IEEE ISSCC, Dig. Tech. Pap; Seiten 152-153 (1980) offenbart.
Eine Anwendung eines Flash-Speichers mit dem obigen Zellaufbau in einem in 20 gezeigten Speicherzellen-Feld 10E wird beschrieben. Dieser Typ von Flash-Speicher weist keine Doppelwannenstruktur auf und die Wanne und das Substrat 1 werden immer auf demselben Potential, d.h. Vss (z.B. 0V), gehalten.
Ein Schreibvorgang vollzieht sich wie folgt. Eine Spannung Vss wird an das Steuergate CGE angelegt und Vpp (z.B. 12V) wird an die Bitleitung BL angelegt, falls Daten „1" in die Speicherzelle geschrieben werden sollen. Hieraus resultierend wird ein hohes elektrisches Feld zwischen einem Floating-Gate FGE und dem Drain 5E erzeugt, wodurch Elektronen vom Flating-Gate FGE extrahiert werden und der Schwellspannungswert absinkt.
Beim Schreiben einer „0" in die Speicherzelle wird eine Spannung Vinh (z.B. 6V) an die Bitleitung BL angelegt. Hieraus resultierend wird das elektrische Feld zwischen dem Floating-Gate und dem Drain 5E reduziert, wodurch der Schwellspannungswert auf einem hohen Niveau gehalten wird.
Um eine sogenannte Drainstörung („Drain disturbance") zu verhindern, wird Vinh an die nicht ausgewählten Wortleitungen WL angelegt.
Ein Löschvorgang vollzieht sich wie folgt. Die Spannung Vpp wird an alle Wortleitungen WL in dem ausgewählten Speicherzellen-Feld angelegt, während 0V an die Bitleitungen BL angelegt wird und die Sourceleiterbahnen in einen floatenden Zustand gebracht werden. Dadurch werden Elektronen von der Seite des Drains 5E aus injiziert, so dass der Schwellspannungswert ansteigt.
Tabelle 5 beschreibt die jeweils während des Schreibens, Löschens und Lesens eines Flash-Speichers vom FLTOX Typ anliegenden Spannungen:
Tabelle 5

F: Floatender Zustand

Die oben erläuterten Flash-Speicher vom DINOR Typ, Flash-Speicher vom AND Typ und Flash-Speicher vom ACT Typ, welche alle auf FN-FN Vorgängen basieren, verwenden negative Spannungen für das Schreiben und Löschen um einen Aufbau mit einer einzelnen Versorgungsspannung zu ermöglichen. Derart negative Spannungen werden durch eine interne Spannungspumpe erzeugt. Zusätzlich erfordern diese Vorgänge ebenso hohe positive Spannungen, welche ebenso intern durch eine Aufwärtspumpe erzeugt werden.
Wie oben beschrieben werden Logik LSIs unter Einbezug verschiedener Arten von Flash-Speichern zum Speichern von Programmcodes mit einer verhältnismäßig geringen Speicherkapazität ausgelegt. Deshalb ist es schwierig, eine Aufwärtspumpe und/oder eine negative Spannungspumpe zu verwenden, welche große Chipflächen in Anspruch nehmen würden.
Darüber hinaus ist die einzige extern lieferbare Spannung, die zusätzlich zu einer logischen Spannung benötigt wird, eine hohe Spannung von einer externen Hochspannungsquelle (die für erneute Schreibvorgänge erforderlich ist). Mit anderen Worten ist es unmöglich extern eine negative Span nung für die Flash-Speicher vom DINOR Typ, Flash-Speicher vom AND Typ und Flash-Speicher vom ACT Typ bereitzustellen.
Die Flash-Speicher vom FLTOX Typ weisen die folgenden Probleme auf:

(1) Wie in 19 gezeigt weist das Floating-Gate FGE einen komplizierten Aufbau und damit eine große Fläche auf. Dies macht es schwierig, die Zellfläche zu minimieren.
(2) Es ist erforderlich sicherzustellen, dass die Drains 5E eine hohe Spannungsfestigkeit aufweisen, da eine hohe Spannung an diese angelegt wird. Dies führt zwangsläufig zu einem großen Draingebiet und einer großen Zellfläche.

Damit erfordern Flash-Speicher vom FLTOX Typ eine noch größere Zellfläche als Flash-Speicher vom ETOX Typ. Deshalb lässt sich eine Minimierung der Zellfläche, die im Zusammenhang mit Flash-Speichern basierend auf FN-FN Betrieb als vorteilhaft angesehen wird, nicht angemessen erzielen.
US-A-5 546 402 (NIIJIMA HIDETO ET AL), 13. August 1996 (1996-08-13), auf die sich der einleitende Teil von Anspruch 1 bezieht, betrifft ein nichtflüchtiges Halbleiterspeicherbauelement vom Flash-Lösch-Typ mit einer Datenfläche und einer Markierungsfläche, so dass entsprechende Teile der zwei Flächen eine Wortleitung teilen, jedoch separat en bloc gelöscht werden können. Durch Anlegen einer Spannung an eine Wortleitung, Wanne und Source/Drain können Daten in die Zelle geschrieben und gelöscht werden.
EP-A-0 573 170 (NAT SEMICONDUCTOR CORP), 8 Dezember 1993 (1993-12-08) betrifft ein EEPROM Zellen-Feld mit hoher Dichte. Die Zelle wird durch Steuern der Spannungen am Steuergate, den Bitleitungen und Wannen, in denen aktive Gebiete ausgebildet sind, programmiert und gelöscht.
ZUSAMMENFASSUNG DER ERFINDUNG
Die Erfindung gibt ein nichtflüchtiges Halbleiterspeicherbauelement gemäß dem Patentanspruch 1 an.
In einer Ausführungsform wird die Source an eine gemeinsame Source angeschlossen.
In einer weiteren Ausführungsform der Erfindung ist die Source an eine der Bitleitungen angeschlossen, die einer zur Speicherzelle benachbarten Speicherzelle zugehörig ist.
In einer weiteren Ausführungsform der Erfindung weist das nichtflüchtige Halbleiterspeicherbauelement zusätzlich eine Leistungsversorgungssektion zum Bereitstellen einer Spannung an das Steuergate, die Wanne, und das Drain auf, wobei beim Schreiben von Daten in die Speicherzelle die Leistungsversorgungssektion die Referenzspannung an das Steuergate, die erste Spannung an die Wanne und die zweite Spannung an das Drain anlegt und wobei beim Löschen von Daten in der Speicherzelle die Leistungsversorgungssektion die dritte Spannung an das Steuergate und die Referenzspannung an die Wanne anlegt.
In einer weiteren Ausführungsform der Erfindung erhält die Leistungsversorgungssektion die zweite Spannung und die Referenzspannung von einer einzelnen externen Spannungsquelle, und die Leistungsversorgungssektion weist eine Regelmodul-Schaltung zum Regeln der zweiten Spannung zur ersten Spannung und dritten Spannung auf.
Bei einer weiteren Ausführungsform der Erfindung erhält die Leistungsversorgungssektion die erste Spannung, die zweite Spannung, die dritte Spannung und die Referenzspannung von externen Spannungsquellen.
Bei einer weiteren Ausführungsform der Erfindung stimmen die zweite Spannung und die dritte Spannung miteinander überein.
Bei einer weiteren Ausführungsform der Erfindung wird beim Schreiben von Daten in die Speicherzelle die erste Spannung an wenigstens eine der Wortleitungen angelegt, die mit einer nicht ausgewählten Speicherzelle zusammenhängen.
Bei einer weiteren Ausführungsform der Erfindung enthält jede Speicherzelle ein Floating-Gate, das zwischen dem Steuergate und der Drain/Source ausgebildet ist, eine zwischen dem Floating-Gate und dem Steuergate ausgebildete Zwischenisolationsschicht, und das Floating-Gate weist eine flache Form auf.
Entsprechend der obigen Konfiguration können Schreib- und Lösch-Vorgänge für Flash-Speicher (nichtflüchtige Halbleiterspeicherbauelemente) basierend auf FN-FN Vorgängen gemäß der Erfindung durch Anlegen positiver Spannungen sowie ohne Anlegen von negativen Spannungen durchgeführt werden. Wie der vergleichenden Darstellung in 4A und 4B entnommen werden kann, erfordert das Spannungssystem des Flash-Speichers keine negative Spannungspumpe, die beim Stand der Technik zum Schreiben von Daten erforderlich ist. Hieraus resultierend lässt sich die Chipfläche erheblich reduzieren.
Zusätzlich ist es erfindungsgemäß nicht notwendig, eine negative Spannung an einen Spaltendecoder 12A sowie einen Zeilendecoder 11A, wie in 4B gezeigt, anzulegen. Dadurch lässt sich der Schaltkreis des Decoders wesentlich vereinfachen.
Durch Einsatz einer Anordnung mit Speicherzellen mit virtuellem Massebezug lässt sich die Chipfläche zudem reduzieren.
Durch Anlegen des ersten Burst-Modus an die Wortleitung einer nicht ausgewählten Speicherzelle während des Schreibens von Daten ist es möglich, auf eine Regelmodul-Schaltung wie in 5 gezeigt zu verzichten. Somit kann die Chipfläche weiter reduziert werden.
Da erfindungsgemäß keine negative Spannung zum Schreiben oder Löschen verwendet wird, ist es nicht erforderlich, Transistoren mit einer Doppelwannenstruktur einzusetzen. Deshalb ist es möglich, die Chipfläche von umgebenden Schaltkreisen zu reduzieren, insbesondere diejenige Chipfläche, die für die Zeilendecodersektion und die Spaltendecodersektion erforderlich ist.
Da das Floating-Gate flach gestaltet werden kann, lässt sich dessen Größe verglichen mit derjenigen eines Flash-Speichers vom FLTOX Typ reduzieren. Deshalb kann die Chipfläche weiter reduziert werden.
Somit ermöglicht die Erfindung die Vorteile (1) Angeben eines nichtflüchtigen Halbleiterspeicherbauelementes, das eine positive Spannung für einen Schreibvorgang und einen Löschvorgang nützt, ohne dass eine negative Spannungspumpe erforderlich ist, weshalb die Chipfläche reduziert wird und die Einschränkungen hinsichtlich der Spannungsfestigkeit auf der Drainseite gelockert werden, sowie (2) Angeben eines nichtflüchtigen Halbleiterspeicherbauelements mit einem Floating-Gate mit flacher Form und minimaler Größe, wodurch die Zellfläche zudem abnimmt.
Diese und weitere Vorteile der Erfindung werden einem Fachmann beim Lesen und Verstehen der nachfolgenden detaillierten Beschreibung mit Bezug zu den begleitenden Figuren ersichtlich.
KURZBESCHREIBUNG DER ABBILDUNGEN
1 zeigt eine Querschnittsansicht zur Darstellung des Aufbaus einer Speicherzelle in einem Flash-Speicher gemäß einem Beispiel 1 der Erfindung.
2A zeigt eine Querschnittsansicht zur Erläuterung eines Schreibvorgangs in einer Speicherzelle eines Flash-Speichers gemäß dem Beispiel 1 der Erfindung.
2B zeigt eine Querschnittsansicht zur Erläuterung eines Löschvorgangs in einer Speicherzelle eines Flash-Speichers gemäß dem Beispiel 1 der Erfindung.
3 zeigt ein Schaltkreisdiagramm zur Darstellung des Schaltkreises eines Flash-Speicher-Feldes und entsprechender daran angelegter Schreibspannungen gemäß dem Beispiel 1 der Erfindung.
4A zeigt ein Blockdiagramm zur Darstellung des Aufbaus eines bekannten Flash-Speichers.
4B zeigt ein Blockdiagramm zur Darstellung des Aufbaus eines Flash-Speichers gemäß einer Ausführungsform der Erfindung.
5 zeigt ein Blockdiagramm zur Darstellung einer Variante eines Flash-Speichers gemäß einer Ausführungsform der Erfindung.
6 zeigt eine Querschnittsansicht zur Darstellung des Aufbaus eines Flash-Speichers gemäß einem Beispiel 2 der Erfindung.
7 zeigt eine Querschnittsansicht eines Flash-Speichers gemäß dem Beispiel 2 der Erfindung entlang der Richtung einer Wortleitung.
8A zeigt eine Querschnittsansicht zur Erläuterung eines Schreibvorgangs in einer Speicherzelle eines Flash-Speichers gemäß dem Beispiel 2 der Erfindung.
8B zeigt eine Querschnittsansicht zur Erläuterung eines Löschvorgangs in einer Speicherzelle eines Flash-Speichers gemäß dem Beispiel 2 der Erfindung.
9 zeigt ein Schaltkreisdiagramm zur Erläuterung des Aufbaus eines Speicherzellen-Feldes eines Flash-Speichers gemäß dem Beispiel 2 der Erfindung.
10 zeigt ein Schaltungsdiagramm zur Darstellung des Schaltkreises eines Flash-Speicher-Feldes und entsprechender daran angelegter Schreibspannungen gemäß dem Beispiel 2 der Erfindung.
11 zeigt eine Querschnittsansicht zur Darstellung des Aufbaus eines Transistors zur Verwendung in einer Ausführungsform der Erfindung.
12A zeigt eine Querschnittsansicht zur schematischen Erläuterung eines Schreibvorgangs in einer Speicherzelle eines bekannten Flash-Speichers vom NOR Typ.
12B zeigt eine Querschnittsansicht zur schematischen Erläuterung eines Löschvorgangs in einer Speicherzelle eines bekannten Flash-Speichers vom NOR Typ.
12C zeigt eine Querschnittsansicht zur schematischen Erläuterung eines Lesevorgangs in einer Speicherzelle eines bekannten Flash-Speichers vom NOR Typ.
13A zeigt eine Querschnittsansicht zur schematischen Erläuterung eines Schreibvorgangs in einer Speicherzelle eines bekannten Flash-Speichers vom DINOR Typ.
13B zeigt eine Querschnittsansicht zur schematischen Erläuterung eines Löschvorgangs in einer Speicherzelle eines bekannten Flash-Speichers vom DINOR Typ.
13C zeigt eine Querschnittsansicht zur Erläuterung eines Lesevorgangs in einer Speicherzelle eines bekannten Flash-Speichers vom DINOR Typ.
13D zeigt eine Querschnittsansicht zur Erläuterung eines Löschvorgangs in einer Speicherzelle eines bekannten Flash-Speichers vom AND Typ.
14 zeigt ein Schaltungsdiagramm zur Erläuterung des Aufbaus eines Speicherzellen-Feldes eines bekannten Flash-Speichers vom DINOR Typ.
15 zeigt ein Schaltungsdiagramm zur Erläuterung des Schaltkreises eines Flash-Speicher-Feldes eines bekannten Flash-Speichers vom DINOR Typ und entsprechende daran angelegte Schreibspannungen.
16A zeigt eine Querschnittsansicht zur Erläuterung eines Schreibvorgangs in einer Speicherzelle eines bekannten Flash-Speichers vom ACT Typ.
16B zeigt eine Querschnittsansicht zur Erläuterung eines Löschvorgangs in einer Speicherzelle eines bekannten Flash-Speichers vom ACT Typ.
17 zeigt ein Schaltungsdiagramm zur Darstellung des Schaltkreises eines Flash-Speicher-Feldes eines bekannten Flash-Speichers vom ACT Typ und entsprechende daran angelegte Schreibspannungen.
18A zeigt ein Schaltungsdiagramm zur Darstellung eines bekannten Zeilendecoders.
18B zeigt eine Querschnittsansicht zur Erläuterung eines beispielhaften Aufbaus eines CMOS Inverters, der in dem in 18A gezeigten Zeilendecoder enthalten ist.
19 zeigt eine Querschnittsansicht zur Erläuterung eines Zellaufbaus eines bekannten Flash-Speichers vom FLTOX Typ.
20 zeigt ein Schaltungsdiagramm zur Erläuterung eines Speicherzellen-Feldes, in das ein bekannter Flash-Speicher mit dem in 19 gezeigten Zellaufbau eingesetzt ist.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Nachfolgend wird die Erfindung anhand von Beispielen mit Bezug zu den begleitenden Figuren erläutert.
(Beispiel 1)
1 bis 5 zeigen nichtflüchtige Halbleiterspeicherbauelemente gemäß einem Beispiel 1 der Erfindung. 1 zeigt den Aufbau einer Speicherzelle M00A des nichtflüchtige Halbleiterspeicherbauelements gemäß dem Beispiel 1. Beispiel 1 zeigt eine Ausführungsform der Erfindung, wie sie auf einen Flash-Speicher vom DINOR Typ Anwendung findet.
Wie in 1 gezeigt, ist eine hauptsächlich U-förmige n Wanne 2A an der Oberfläche eines Substrats 1A ausgebildet. Innerhalb des Substrats 1A ist eine p Wanne 3A ausgebildet. Innerhalb der p Wanne 3A sind eine n+ Source 4A und ein n+ Drain 5A ausgebildet. Oberhalb des Bereichs des Substrats 1A zwischen der Source 4A und dem Drain 5A ist ein Floating-Gate FGA ausgebildet, wobei eine Tunneloxidschicht 6A dazwischen liegt. Auf dem Floating-Gate FGA ist ein Steuergate CGA mit einer dazwischen liegenden Zwischenisolationsschicht 7A ausgebildet.
Zu beachten ist, dass die p Wanne 3A, innerhalb der die Speicherzelle M00A liegt, derart ausgebildet werden muss, dass diese von der n Wanne 2A umgeben ist, wodurch eine Doppelwannenstruktur definiert wird.
Nachfolgend werden die Funktionsprinzipien der Speicherzelle M00A des Beispiels 1 der Erfindung mit Bezug zu 2A und 2B erläutert.
Tabelle 6 beschreibt die jeweils während des Schreibens, Löschens und Lesens der Speicherzelle M00A anliegenden Spannungen:
Tabelle 6

F: Floatender Zustand

Mit Bezug zu 2A ereignet sich ein Schreibvorgang wie folgt. Eine hohe positive Spannung Vpd (z.B. +5V) wird an die p Wanne 3A angelegt, während die hohe positive Spannung Vpd an die n Wanne 2A angelegt wird um einen Vorwärtsbetrieb zwischen der p Wanne 3A und der n Wanne 2A, die eine Doppelwannenstruktur ausbilden, zu verhindern. Eine hohe positive Spannung Vpp (z.B. +12V) wird an das Drain 5A angelegt. Zudem wird die Source 4A in einen floatenden Zustand gebracht und eine Referenzspannung Vss (z.B 0V) wird an das Steuergate CGA angelegt. Mit derart anliegenden Spannungen wird ein hohes elektrisches Feld in einem Bereich erzeugt, in dem das Drain 5A das Floating-Gate FGA überlagert. Aufgrund an der an die p Wanne 3A angelegten positiven Spannung Vpd können die die Spannungsfestigkeit des Drains 5A betreffenden Auflagen entspannter gestaltet werden.
Hieraus resultierend werden Elektronen von dem Floating-Gate FGA extrahiert, wodurch der Schwellspannungswert erniedrigt wird. Die hierbei eingesetzten hohen positiven Spannungen werden alle von einer einzelnen externen Hochspannungsquelle abgeleitet (z.B. 12V).
Nun werden die jeweils angelegten Spannungen mit Bezug zu einem in 3 gezeigten Speicher-Array 10A beschrieben. Wie im Falle eines bekannten Flash-Speichers vom DINOR Typ wird das Schreiben gleichzeitig für eine Mehrzahl von an eine einzelne Wortleitung WL angeschlossenen Speicherzellen durchgeführt. 3 zeigt den Fall, bei dem Daten „1", „0", „1", ..., "0" geschrieben werden sollen.
3 zeigt einen Zustand, in dem die entsprechenden Spannungen an die jeweiligen Knoten des Speicherzellen-Feldes 10A angelegt werden. Beim Schreiben in die an eine Wortleitung WL0 angeschlossenen Speicherzellen M00A bis M0mA wird die Referenzspannung Vss (z.B. 0V) an die Wort leitung WL0 angelegt, während Vpp (z.B. 12V), Vpd (z.B. 5V), Vpp, ..., Vpd an die Bitleitungen BL0, BL1, BL2, ..., BLn angelegt werden.
Zu diesem Zeitpunkt entspricht die Wannenspannung Vpd und eine gemeinsame Source SL wird in einen floatenden Zustand versetzt. Alle der nicht ausgewählten Wortleitungen WL1 bis WLn befinden sich auf Vpd. Somit werden die eingangs erwähnten Daten in das Speicherzellen-Feld 10A geschrieben.
Nun wird die einem Fachmann als Störung („Disturbance") bekannte Thematik erläutert. In 3 ist die Speicherzelle M01A anfällig auf eine sogenannte Gatestörung, wobei die Speicherzelle M10A anfällig auf eine sogenannte Drainstörung ist. Die Speicherzelle M11A und Desgleichen sind frei von Störungen, da das Steuergate CGA, das Drain 5A und die Wannen 2A und 3A auf Vpd liegen.
Nachfolgend wird die eingangs erwähnte Gatestörung und Drainstörung detaillierter beschrieben.
(1) Gatestörung
Wie oben erwähnt, bezieht sich die Gatestörung auf Effekte bezüglich einer Menge von Zuständen (Stör-Zuständen), die von der in 3 gezeigten Speicherzelle M01A eingenommen werden, nämlich die auf 0V liegende Wortleitung WL0, die auf 5V liegende Bitleitung BL1 und das auf 5V liegende Substrat 1A. Diese Zustände würden ebenso einer Situation gleichkommen, bei der basierend auf der am Substrat 1A anliegenden Spannung die Bitleitung BL1 und das Substrat 1A auf 0V sind und die Wortleitung WL0 auf –5V liegt.
Bei der oben erwähnten bekannten Technik beträgt die Gatestörung ungefähr –9V, wobei ungefähr 10 Sekunden für das Erniedrigen des Schwellspannungswerts um 1V benötigt werden. Gemäß dem Beispiel 1 der Erfindung sind ungefähr 1000 Sekunden zum Erniedrigen des Schwellspannungswerts um 1V bei obigen Zuständen notwendig, obwohl sich dieser Wert abhängig von dem spezifischen Speicherzellendesign andern kann. Deshalb ist die Gatestörung bei dem Beispiel 1 im Wesentlichen vernachlässigbar.
(2) Drainstörung
Wie oben erwähnt bezieht sich die Drainstörung auf Auswirkungen einer Menge von Zuständen (Stör-Zuständen) die von der in 3 gezeigten Speicherzelle M10A eingenommen werden, nämlich der auf 5V liegenden Wortleitung WL0, der auf 12V liegenden Bitleitung BL1 und dem auf 5V liegenden Substrat 1A. Diese Zustände würden einer Situation entsprechen, bei der basierend auf der Spannung des Substrats 1A die Wortleitung WL0 und das Substrat 1 auf 0V sind und die Bitleitung BL1 auf 7V ist.
Gemäß dem Beispiel 1 der Erfindung werden ungefähr 100 Sekunden zum Erniedrigen des Schwellspannungswerts um 1 Volt bei obigen Zuständen benötigt, obwohl dieser Wert in Abhängigkeit von dem spezifischen Speicherzellendesign variieren kann. Nimmt man an (obwohl dies nicht in der Figur dargestellt ist), dass das Speicherzellen-Feld Haupt-Bitleitungen und Sub-Bitleitungen enthält, so dass ungefähr 32 Speicherzellen an jede Sub-Bitleitung angeschlossen sind und ungefähr 10ms zum Schreiben in eine Speicherzelle benötigt werden, so fällt eine Störzeit von 300ms an. Deshalb gibt das Beispiel ein ausreichendes Fenster an (welches zwei Größenordnungen entspricht), wodurch die Drainstörung ebenso im Wesentlichen vernachlässigt werden kann.
Die Lösch- und Lesevorgänge stimmen im Wesentlichen mit denjenigen von Flash-Speichern vom AND Typ überein, die bei der Beschreibung des Standes der Technik erläutert wurden und diese werden deshalb nicht nochmals wiederholt.
Nun werden die gemäß dem Beispiel 1 im Hinblick auf bekannte Technik erzielten Effekte mit Bezug zu den 4A und 4B erläutert. 4A zeigt den Aufbau eines bekannten Flash-Speichers und 4B zeigt den Aufbau des Flash-Speichers gemäß dem Beispiel 1. Der bekannte Flash-Speicher in 4A wurde bei der Beschreibung bekannter Technik erläutert und deshalb wird auf dessen Beschreibung an dieser Stelle verzichtet.
Der Aufbau des Flash-Speichers FM1 dieses Beispiels wird mit Bezug zu 4B erläutert.
Der Flash-Speicher FM1 enthält ein Flash-Speicher-Feld 10A, einen Zeilendecoder 11A, einen Spaltendecoder 12A und eine Leistungsversorgungssektion 15A. Die Leistungsversorgungssektion 15A weist eine Regelmodul-Schaltung 13 auf. Die Regelmodul-Schaltung 13 regelt eine Spannung Vpp, die von einer externen Spannungsquelle (nicht dargestellt) eingespeist wird, zu einer Spannung Vpd, die ihrerseits dem Spaltendecoder 12A und dem Zeilendecoder 11A bereitgestellt wird. Die Leistungsversorgungssektion 15A stellt die Spannung Vpp von der externen Spannungsquelle (nicht dargestellt) dem Spaltendecoder 12A und dem Zeilendecoder 11A bereit. Deshalb ist es bei dem Flash-Speicher FM1 dieses Beispiels nicht notwendig, eine negative Spannungspumpe in die Leistungsversorgungssektion 15A einzubauen.
Im Gegensatz hierzu erfordern bekannte Flash-Speicher eine negative Spannung und damit eine wie in 4A gezeigte negative Spannungspumpe 14. Deshalb besteht ein klarer struktureller Unterschied zwischen dem Flash-Speicher FM1 des Beispiels 1 und bekannten Flash-Speichern.
Während eines Löschvorgangs verwendet der bekannte Flash-Speicher FM4 die negative Spannungspumpe 14 und die Regelmodul-Schaltung 13 nicht, sondern die Spannung Vpp von der externen Leistungsversorgung Vpp wird direkt dem Zeilendecoder 11A eingespeist. Ebenso wird die Spannung Vpp gemäß dem Flash-Speicher FM1 dieses Beispiels von der externen Leistungsversorgung Vpp direkt dem Zeilendecoder 11A während eines Löschvorgangs zugeführt.
Deshalb ist es mit dem Flash-Speicher dieses Beispiels möglich, auf eine negative Spannungspumpe zu verzichten, die bei bekannten Flash-Speichern erforderlich ist. Somit lässt sich die Chipfläche erheblich reduzieren im Vergleich zu den Chipflächen bei bekannten Flash-Speichern.
Da zusätzlich keine negative Spannung an den Spaltendecoder 12A oder den Zeilendecoder 11A angelegt wird, ist es ebenso möglich den Schaltkreis der Decoder zu vereinfachen und zu verkleinern.
Alternativ hierzu kann die Speicherzelle gemäß diesem Beispiel so konfiguriert werden, dass diese anstatt der Verwendung von Vps die Spannung Vcc (z.B. 3V) als an die Wannen 2A und 3A anzulegende Spannung, als eine an die nicht ausgewählten Bitleitungen BL anzulegende Spannung und eine an die nicht ausgewählten Wortleitungen WL während des Schreibens anzulegende Spannung nutzt. 5 zeigt den Aufbau eines derartigen Flash-Speichers FM2. Da auf die Regelmodul-Schaltung 13 verzichtet wird, wird die Chipfläche weiter reduziert verglichen mit dem in 4B gezeigten Flash-Speicher FM1.
Tabelle 7 beschreibt jeweils die während des Schreibens, Löschens und Lesens des Flash-Speichers FM2 anliegenden Spannungen:
Tabelle 7

F: Floatender Zustand

(Beispiel 2)
6 bis 10 zeigen ein nichtflüchtiges Halbleiterspeicherbauelement gemäß Beispiel 2 der Erfindung. 6 und 7 zeigen den Aufbau einer Speicherzelle M00C des nichtflüchtigen Halbleiterspeicherbauelements gemäß dem Beispiel 2. Beispiel 2 zeigt eine Ausführungsform der Erfindung wie sie auf einen Flash-Speicher vom ACT Typ, d.h. Speicherzellen mit virtuellem Massebezug, Anwendung findet. Entsprechend ist die Chipfläche des nichtflüchtigen Halbleiterspeicherbauelements dieses Beispiels kleiner als diejenige des nichtflüchtigen Halbleiterspeicherbauelements von Beispiel 1. Die Komponenten, die mit denjenigen des Beispiels 1 übereinstimmen, werden mit denselben Referenzzeichen bezeichnet und auf eine Beschreibung derselbigen wird verzichtet.
Nun werden die grundlegenden Funktionsprinzipien der Speicherzelle M00C gemäß diesem Beispiel mit Bezug zu der Tabelle 8, 8A und 8B erläutert.
Tabelle 8 beschreibt die jeweils während des Schreibens, Löschens und Lesens der Speicherzelle M00C anliegenden Spannungen:
Tabelle 8

F: Floatender Zustand

Mit Bezug zu 8A ereignet sich ein Schreibvorgang wie folgt. Ein hohes positives Potential Vpd (z.B. +5V) wird an die p Wanne 3C angelegt, während das hohe positive Potential Vpd (das tatsächlich ein beliebiges Potential gleich oder größer als Vpd sein kann) an die n Wanne 2C angelegt wird, um einen Vorwärtsbetrieb zwischen der p Wanne 3C und der n Wanne 2C, die eine Doppelwannenstruktur ausbilden, zu verhindern.
Eine hohe positive Spannung Vpp (z.B. +12V) wird an das Drain 5C angelegt. Da die Source 4C eine Bitleitung BL mit dem Drain 5C einer benachbarten Speicherzelle teilt, wird die Source 4C mit Vpd (z.B. 5V) oder einem floatenden Potential versehen. Eine Referenzspannung Vss (z.B. 0V) wird an das Steuergate CGC angelegt.
Mit derart angelegten Spannungen wird ein hohes elektrisches Feld in einem Bereich, in dem das Drain 5C mit dem Floating-Gate FGC überlagert ist, erzeugt. Dadurch werden Elektronen von dem Floating-Gate FGC extrahiert, wodurch der Schwellspannungswert absinkt. Die hierbei eingesetzten hohen positiven Spannungen werden alle von einer externen Hochspannungsquelle (z.B. 12V) abgeleitet.
Nun werden die jeweils angelegten Spannungen mit Bezug zu einem in 9 gezeigten Speicher-Feld 10C beschrieben. Wie im Falle eines bekannten Flash-Speichers vom ACT Typ wird das Schreiben gleichzeitig für eine Mehrzahl von an eine einzelne Wortleitung WL angeschlossenen Speicherzellen durchgeführt. 10 zeigt die an die jeweiligen Knoten der Speicherzelle 10C angelegten Spannungen im Falle, dass Daten „1", „0", „1", ..., „0" geschrieben werden sollen.
Werden Daten gleichzeitig in die an eine Wortleitung WL0 angeschlossenen Speicherzellen M00C bis M0mC geschrieben, wird die Referenzspannung Vss (z.B. 0V) an die Wortleitung WL0 angelegt, während Vpp (z.B. 12V), ein floatendes Potential oder Vpd (z.B. 5V), Vpp, ..., ein floatendes Potential oder Vpd an die Bitleitungen BL0, BL1, BL2, ..., BLn angelegt werden.
Zu diesem Zeitpunkt entspricht die an die Wannen 2C und 3C angelegte Spannung Vpd. Alle der nicht ausgewählten Wortleitungen WL1 bis WLn liegen auf Vpd. Somit werden die oben erwähnten Daten in das Speicherzellen-Feld 10D geschrieben.
Dieselbe Thematik hinsichtlich Störungen, wie sie im Zusammenhang mit Beispiel 1 beschrieben wurde, trifft auch auf Beispiel 2 zu und auf die Beschreibung hiervon wird an dieser Stelle verzichtet.
Die Lösch- und Lesevorgänge stimmen im Wesentlichen mit denen von Flash-Speichern vom ACT Typ überein, die in der Beschreibung des Standes der Technik (siehe 8A) dargelegt wurden und deshalb nicht nochmals an dieser Stelle wiederholt seien.
Flash-Speicher gemäß diesem Beispiel ermöglichen es, auf eine negative Spannungspumpe (siehe 4B) zu verzichten, die jedoch ein Erfordernis in bekannten Flash-Speichern darstellt. Hieraus resultierend lässt sich die Chipfläche gemäß dem Beispiel 2 als auch gemäß dem Beispiel 1 erheblich reduzieren verglichen mit derjenigen von bekannten Flash-Speichern.
Da in diesem Beispiel zudem keine negative Spannung an den Spaltendecoder 12A oder den Zeilendecoder 11A angelegt wird, ist es möglich, ebenso den Schaltkreis der Decoder wie im Falle des Beispiels 1 zu vereinfachen und zu verkleinern.
Alternativ hierzu kann die Speicherzelle gemäß diesem Beispiel als auch entsprechend dem Beispiel 1 derart konfiguriert werden, dass diese anstatt dem Einsatz von Vps eine logische Versorgungsspannung Vcc (z.B. 3V) von einer logischen Leistungsversorgung als an die Wannen 2A und 3A anzulegende Spannung, als an die nicht ausgewählten Bitleitungen BL anzulegende Spannung und als Spannung, die an die nicht ausgewählten Wortleitungen WL während des Schreibens anzulegen ist, verwendet. Da auf die Regelmodul-Schaltung 13, wie in 5 gezeigt, verzichtet werden kann, lässt sich die Chipfläche weiter reduzieren.
Tabelle 9 beschreibt die jeweils während des Schreibens, Löschens und Lesens bei Einsatz des in 5 in Beispiel 2 gezeigten Flash-Speichers angelegten Spannungen.
Tabelle 9

F: Floatender Zustand

Ein weiterer durch die Beispiele 1 und 2 erzielbarer Vorteil liegt darin, dass es nicht erforderlich ist, einen Transistor mit einer Doppelwannenstruktur einzusetzen, zumal keine negative Spannung für Schreib- und Löschvorgänge wie oben beschrieben verwendet wird, so dass die Chipfläche der umgebenden Schaltkreise, insbesondere diejenige für die Zeilen- und Spaltendecoder, reduziert werden kann. Nachfolgend werden die Gründe für diesen Vorteil mit Bezug zu dem bekannten Beispiel der 18A und 18B erläutert.
18A zeigt ein Schaltungsdiagramm zur Darstellung eines bekannten Zeilendecoders 111 einschließlich eines NAND-Gatters 20 und eines CMOS Inverters 21. 18B zeigt eine Querschnittsansicht zur Darstellung eines beispielhaften Aufbaus eines CMOS Inverters 21, der in dem Zeilendecoder 111 enthalten ist.
An einen mit dem CMOS Inverter 21 verbundenen Anschluss V1 wird Vpp, Vcc oder Vss angelegt. An einen mit dem CMOS Inverter 21 verbundenen Anschluss V2 wird Vss oder Vneg angelegt. Bei Auswahl entsprechend einem Zeilenauswahlsignal wird ein p-Kanal-Transistor Tp eingeschaltet, so dass die an dem Anschluss V1 anliegende Spannung ausgegeben wird. Ist dieser nicht ausgewählt, schaltet ein n-Kanal-Transistor Tn ein, so dass die Spannung am Anschluss V2 ausgegeben wird.
Wie in 18B gezeigt, weist der CMOS Inverter 21 eine Doppelwannenstruktur auf, so dass ein p Wannengebiet 25 in einem n Wannengebiet 24, das seinerseits in einer Oberflächenschicht eines p-Substrats 23 liegt, ausgebildet ist und ein n-Kanal MOS Transistor Tn innerhalb des p Wannengebiets 25 ausgebildet ist. Dieser Aufbau wird eingesetzt um einen Vorwärtsbetrieb zwischen dem Substrat 23 und der Diffusionsschicht bei Anlegen einer negativen Spannung an einen Anschluss des CMOS Inverters 21 zu verhindern, der andernfalls einen unerwünschten Stromfluss ermöglichen würde, so dass eine bestimmte Spannung nicht ausgegeben werden kann.
Soll eine negative Spannung an das Drain angelegt werden, so ist es erforderlich, einen Transistor mit einem Doppelwannenaufbau ebenso für den Spaltendecoder einzusetzen.
Im Gegensatz hierzu wird gemäß der Erfindung keine negative Spannung für entweder einen Schreibvorgang oder einen Löschvorgang eingesetzt, so dass ein Vorwärtsbetrieb zwischen dem Substrat 23 und der Diffusionsschicht nicht auftreten kann und somit kein unerwünschter Stromfluss, der das Ausgeben einer bestimmten Spannung verhindert, auftritt. Deshalb ist es nicht erforderlich, wie in 11 gezeigt, einen Transistor mit einem Doppelwannenaufbau einzusetzen. Hieraus resultierend lassen sich die Chipflächen der umgebenden Schaltungen, insbesondere diejenigen für die Zeilen- und Spaltendecoder, verkleinern.
Gemäß dem nichtflüchtigen Halbleiterspeicherbauelement der Erfindung lassen sich Schreib- und Löschvorgänge für einen Flash-Speicher, der auf FN-FN Betrieb basiert, durch Anlegen positiver Spannungen sowie ohne negative Spannungen durchführen. Somit erfordert das Spannungssystem des Flash-Speichers keine negative Spannungspumpe, die im Stand der Technik zum Schreiben von Daten erforderlich ist. Damit kann die Chipfläche erheblich reduziert werden.
Gemäß der Erfindung ist es ebenso nicht erforderlich, eine negative Spannung an einen Spaltendecoder und an einen Zeilendecoder anzulegen, so dass die Decoderschaltkreise vereinfacht werden können.
Da die Auflagen hinsichtlich der Spannungsfestigkeit auf der Drainseite gelockert werden können, kann das Draingebiet verhältnismäßig klein werden, so dass die Chipfläche zudem reduziert wird.
Durch Einsatz einer Konfiguration mit Speicherzellen mit virtuellem Massebezug kann die Chipfläche weiter reduziert werden.
Durch Anlegen der ersten Spannung an die Wortleitungen nicht ausgewählter Speicherzellen während des Schreibens von Daten ist es zudem möglich, auf eine Regelmodul-Schaltung zu verzichten, so dass die Chipfläche weiter reduziert wird.
Da eine negative Spannung für einen Schreib- oder Löschvorgang gemäß der Erfindung nicht verwendet wird, ist es nicht notwendig Transistoren mit einem Doppelwannenaufbau einzusetzen. Deshalb ist es möglich die Chipfläche umgebender Schaltkreise, insbesondere diejenige der Zeilendecodersektion und der Spaltendecodersektion, zu reduzieren.
Da das Floating-Gate flach gestaltet werden kann, kann dessen Größe verglichen mit derjenigen in einem Flash-Speicher vom FLTOX Typ reduziert werden. Somit lässt sich die Chipfläche weiter verkleinern.
Verschiedene weitere Modifikationen werden einem Fachmann ersichtlich und können von diesem ohne vom Schutzbereich dieser Erfindung abzuweichen durchgeführt werden. Entsprechend ist nicht beabsichtigt, dass der Schutzbereich der angehängten Ansprüche auf die dargelegte Beschreibung beschränkt wird, sondern dass die Ansprüche breit ausgelegt werden.

Claims

Nicht flüchtiges Halbleiterspeicherbauelement mit: einer Matrix (10A, 10C) aus sich überschneidenden Wortleitungen (WL0, WL1, WLn) und Bitleitungen (BL0, BL1, BL2, BLn); und einer zu jeder Überschneidung in der Matrix (10A, 10C) zwischen den Bitleitungen (BL0, BL1, BL2, BLn) und den Wortleitungen (WL0, WL1, WLn) angeordneten zugehörigen Speicherzelle (M00A, M00C) vom gestapelten Gate-Typ, wobei die Speicherzelle (M00A, M00C) ein Steuergate (CGA), ein Drain (5A, 5C) und eine Source (4A, 4C) aufweist, das Steuergate (CGA) mit einer zugehörigen Wortleitung (WL0, WL1, WLn) gekoppelt ist, das Drain (5A, 5C) mit einer zugehörigen Bitleitung (BL0, BL1, BL2, BLn) gekoppelt ist und die Speicherzelle (M00A, M00C) für einen Schreibvorgang und einen Löschvorgang basierend auf einem FN-Tunneleffekt geeignet ist, wobei Daten in die Speicherzelle (M00A, M00C) durch Anlegen einer Referenzspannung an das Steuergate (CGA), einer ersten Spannung an eine Wanne (3A, 3C) mit darin ausgebildeter Speicherzelle (CGA) und einer zweiten Spannung an das Drain (5A, 5C) schreibbar sind, Daten in der Speicherzelle (M00A, M00C) durch Anlegen einer dritten Spannung an das Steuergate (CGA) und der Referenzspannung an die Wanne (3A, 3C) löschbar sind, jede der ersten, zweiten und dritten Spannungen größer oder gleich 0 Volt ist, und die zweite Spannung größer als die erste Spannung ist; dadurch gekennzeichnet, dass die Wanne (3A, 3C) aus einer p-Typ Halbleiterstruktur ausgebildet ist, wobei die Wanne (3A, 3C) von einer n-Typ Halbleiterstruktur (2A, 2C) zur elektrischen Isolation von einem Substrat (1A, 1C) umgeben ist; und die n-Typ Halbleiterstruktur (2A, 2C) beim Schreiben von Daten in die Speicherzelle (M00A, M00C) mit der ersten Spannung versorgt wird.
Nicht flüchtiges Halbleiterspeicherbauelement nach Anspruch 1, wobei die Source mit einer gemeinsamen Source gekoppelt ist.
Nicht flüchtiges Halbleiterspeicherbauelement nach Anspruch 1, wobei die Source mit einer der zur Speicherzelle benachbarten Speicherzelle (M00A, M00C) zugeordneten Bitleitungen (BL0, BL1, BL2, BLn) gekoppelt ist.
Nicht flüchtiges Halbleiterspeicherbauelement nach Anspruch 1 zusätzlich aufweisend eine Leistungsversorgungssektion (15A, 15B) zum Versorgen des Steuergates (CGA), der Wanne (3A, 3C) und des Drains (5A, 5C) mit einer Spannung, wobei über die Leistungsversorgungssektion (15A, 15B) beim Schreiben von Daten in die Speicherzelle (M00A, M00C) die Referenzspannung am Steuergate (CGA), die erste Spannung an der Wanne (3A, 3C) und die zweite Spannung am Drain (5A, 5C) anliegt; und wobei über die Leistungsversorgungssektion (15A, 15B) beim Löschen von Daten in der Speicherzelle (M00A, M00C) die dritte Spannung am Steuergate (CGA) und die Referenzspannung an der Wanne (3A, 3C) anliegt.
Nicht flüchtiges Halbleiterspeicherbauelement nach Anspruch 4, wobei die Leistungsversorgungssektion (15A, 15B) die zweite Spannung und die Referenzspannung von einer einzelnen externen Spannungsquelle erhält; und die Leistungsversorgungssektion (15A, 15B) eine Regelmodul-Schaltung (13) zum Regeln der zweiten Spannung zur ersten Spannung und dritten Spannung aufweist.
Nicht flüchtiges Halbleiterspeicherbauelement nach Anspruch 4, wobei die Leistungsversorgungssektion (15A, 15B) die erste Spannung, die zweite Spannung, die dritte Spannung, und die Referenzspannung von externen Spannungsquellen erhält.
Nicht flüchtiges Halbleiterspeicherbauelement nach Anspruch 1, wobei die zweite Spannung und die dritte Spannung übereinstimmen.
Nicht flüchtiges Halbleiterspeicherbauelement nach Anspruch 1, wobei die erste Spannung beim Schreiben von Daten in die Speicherzelle (M00A, M00C) an wenigstens einer der Wortleitungen (WL0, WL1, WLn), die einer nicht ausgewählten Speicherzelle (M00A, M00C) zugeordnet ist, anliegt.
Nicht flüchtiges Halbleiterspeicherbauelement nach Anspruch 1, wobei jede Speicherzelle (M00A, M00C) ein zwischen dem Steuergate (CGA, CGC) und der Drain/Source (5A, 5C/4A, 4C) ausgebildetes Floating-Gate (FGA, FGC) aufweist, eine isolierende Zwischenschicht (7A, 7) zwischen dem Floating-Gate (FGA, FGC) und dem Steuergate (CGA, CGC) ausgebildet ist, und das Floating-Gate (FGA, FGC) eine flache Form aufweist.
Verfahren zum Betreiben eines nicht flüchtigen Halbleiterspeicherbauelements mit einer ein Steuergate (CGA, CGC), ein Drain (5A, 5C) und eine Source (4A, 4C) aufweisenden Speicherzelle (M00A, M00C), wobei beim Verfahren zur Durchführung von Lese-, Schreib- und Lösch-Vorgängen Spannungen an das Steuergate (CGA, CGC), an eine Wanne (3A, 3C) mit darin ausgebildetem Drain (5A, 5C) und Source (4A, 4C) und an das Drain (5A, 5C) angelegt werden, dadurch charakterisiert, dass die derart angelegten Spannungen alle größer oder gleich 0 sind, und Daten durch Anlegen einer Referenzspannung an das Steuergate (CGA), einer ersten Spannung an eine Wanne (3A, 3C) mit darin ausgebildeter Speicherzelle (CGA) und einer zweiten Spannung an das Drain (5A, 5C) in die Speicherzelle (M00A, M00C) geschrieben werden, die zweite Spannung größer als die erste Spannung ist; dadurch gekennzeichnet, dass die Wanne (3A, 3C) aus einer p-Typ Halbleiterstruktur ausgebildet ist, wobei die Wanne (3A, 3C) von einer n-Typ Halbleiterstruktur (2A, 2C) zur elektrischen Isolierung von einem Substrat (1A, 1C) umgeben ist; und die n-Typ Halbleiterstruktur (2A, 2C) beim Schreiben von Daten in die Speicherzelle (M00A, M00C) mit der ersten Spannung versorgt wird.
Nicht flüchtiges Halbleiterspeicherbauelement nach Anspruch 1 oder Verfahren zum Betreiben eines nicht flüchtigen Halbleiterspeicherbauelements nach Anspruch 10, wobei die zweite Spannung größer als die Referenzspannung ist.