DE69127155T2

DE69127155T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69127155T2
Application number: DE69127155T
Authority: DE
Inventors: Shigeru Atsumi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-28
Filing date: 1991-09-26
Publication date: 1998-01-15
Anticipated expiration: 2011-09-27
Also published as: EP0477938A2; JPH04137298A; KR960001320B1; EP0477938B1; JP2635810B2; KR920007193A; DE69127155D1; US5295105A; EP0477938A3

Description

Diese Erfindung betrifft eine Halbleiter Speichereinrichtung mit einer Vielzahl von Speicherzellenblöcken, wobei jeder Block umfaßt: eine Vielzahl von Speicherzellen mit einem gemeinsamen diffundierten Sourcebereich, der in einer spezifizierten Richtung verläuft, und eine Wortleitung, die parallel zu dem gemeinsamen diffundierten Sourcebereich verläuft und mit jedem Gate der Vielzahl von Speicherzellen verbunden ist.
Bei einigen löschbaren programmierbaren nicht-flüchtigen Speichereinrichtungen wie beispielsweise EPROMs ist eine Basis-Speicherzelle aus einem Stapelgate-MQS-Transistor gebildet, wobei ein Datenwert durch Injektion von heißen Elektronen von der Drain eingeschrieben wird, während er durch Anlegen einer hohen Spannung an die Source, um einen Tunnelstrom zu verursachen, gelöscht wird. Speicherzellen dieses Typs sind gewöhnlicherweise als EPROM Tunnel Oxyd- Speicherzellen (nachstehend als ETOX-Zellen bezeichnet) bekannt, deren Querschnitt in Fig. 1A gezeigt ist.
In Fig. 1A bezeichnet eine Zahl 101 ein Substrat, 102 eine Source, 103 eine Drain, 104 ein Schwebungsgate (erdfreies Gate) und 105 ein Steuergate.
Ein Datenwert wird in eine ETOX-Zelle mit einem derartigen Aufbau in der gleichen Weise wie bei einer gewöhnlichen EPROM-Zelle eingeschrieben. Insbesondere und wie in Fig. 1B gezeigt wird eine niedrige Spannung von beispielsweise 0 V als die Sourcespannung VS an die Source 102 angelegt; eine hohe Spannung als die Drainspannung VD an die Drain 103 und eine hohe Spannung als die Steuergatespannung VCG an das Steuergate 105. Unter diesen Spannungsbedingungen fließt ein EIN-Strom zwischen der Source und der Drain, wobei Paare von heißen Elektronen und Löchern in der Nähe der Drain erzeugt werden. Die heißen Elektronen werden in das Schwebungsgate 104 injiziert, was den Schwellwert des Transistors anhebt, wodurch der Schreibvorgang abgeschlossen wird. Andererseits fließen die Löcher als ein Substratstrom in ein Substrat 101 hinein. Das Löschen eines Datenwerts wird durchgeführt, indem eine hohe Spannung an die Source 102 und eine niedrige Spannung von beispielsweise 0V an das Steuergate 105 angelegt werden, was die Drain 103 in einen schwebenden Zustand bringt, wie in Fig. 1C gezeigt. Das Schwebungsgatepotential hängt von der Sourcespannung und dem Kapazitätsverhältnis der Kapazität zwischen dem Steuergate 105 und dem Schwebungsgate 104 und der Kapazität zwischen dem Schwebungsgate 104 und der Source 102 ab. Mit diesem Potential des schwebenden Gates fließt ein Fowler-Nordheim-Tunnelstrom zwischen dem Schwebungsgate 104 und der Source 102, was Elektronen aus dem Schwebungsgate 104 extrahiert, wodurch der Löschvorgang beendet wird.
Bei herkömmlichen EPROMs (elektrisch löschbare programmierbare ROMs) unter Verwendung der ETOX wird ein Datenwert auf einer Bit-Basis eingeschrieben, während er auf einer Gesamtbit-Basis (Flush- oder Gesamtlöschung) gelöscht wird. Dies liegt daran, daß beim Aufbau eines Speicherzellenfelds durch einen herkömmlichen Einzelschichtmetallprozeß eine beträchtlich große Chipgröße benötigt wird, um Daten in kleinen Blöcken zu löschen, was zu unvernünftig hohen Kosten führt.
Fig. 2 ist ein Schaltbild eines Speicherzellenfeldabschnitts in einem EEPROM, welches den Anmeldern bekannt ist, wobei die Speicherzelle aus Fig. 1A verwendet wird. In der Figur bezeichnet eine Zahl 11,..., 11 ETOX-Zellen, die in einer Matrix angeordnet sind, 12,..., 12 Wortleitungen, die mit Gates der ETOX-Zellen 11 auf einer Zeilenbasis verbunden sind, 13,..., 13 gemeinsame diffundierte Sourceverbindungen, die aus diffundierten Bereichen gebildet und mit den Sourcen der ETOX-Zellen auf Basis von zwei benachbarten Zeilen verbunden sind, 14,..., 14 Sourceverbindungen, die aus einem Metall wie beispielsweise Aluminium gebildet sind und die einzelnen gemeinsamen diffundierten Sourceverbindungen 13 miteinander verbinden, und 15,..., 15 Bitleitungen, die aus einem Metall, wie beispielsweise Aluminium hergestellt sind und mit den Drains der ETOX-Zellen auf einer Spaltenbasis verbunden sind. Es wird angenommen, daß das EEPROM erlaubt, daß eine Vielzahl von Bits gleichzeitig parallel davon ausgelesen oder eingeschrieben werden. Deshalb sind die ETOX- Zellen 11 in Gruppen einer spezifizierten Anzahl von parallelen Bits auf einer Bitleitungsbasis unterteilt, und die Bitleitungen 15 sind jeweils mit Erfassungsverstärkern (Leseverstärkern) über Spaltenwähltransistoren 16 verbunden.
Fig. 3 ist ein Musterlayout für eine integrierte Schaltung des Speicherzellenfelds aus Fig. 2. Fig. 4 ist eine Querschnittsansicht durch die Linie A-Aa von Fig. 3. In diesem Beispiel wird ein p-Typ Siliziumsubstrat 21 als Halbleitersubstrat verwendet und die ETOX-Zellen sind von dem n-Kanal Typ. In Fig. 4 bezeichnet eine Zahl 22 einen ersten Gateisolationsfilm einer ETOX-Zelle; 23 ein Schwebungsgate; 24 einen zweiten Gateisolationsfilm; 25 ein Steuergate, welches beispielsweise aus einer Schicht aus Polysilizium gebildet ist und die Wortleitung 12 bildet; 26 einen n&spplus;-Typ diffundierten Bereich, der die gemeinsame Source und die gemeinsamen diffundierten Sourceverbindungen 13 bildet; 27 einen n&spplus;-Typ diffundierten Bereich, der als die gemeinsame Drain von zwei benachbarten ETOXS in der Spaltenrichtung dient; 28 eine Metallverbindung, die als die Sourceverbindung 14 dient, die beispielsweise aus Aluminium gebildet und mit dem n&spplus;-Typ diffundierten Bereich 26 verbunden ist; 29 ein Kontaktloch, welches die Metallverbindung 28 mit dem n&spplus;-Typ diffundierten Bereich 26 verbindet; 30 einen Zwischenschicht- Isolationsfilm, der das Steuergate bedeckt; 31 eine Metallzwischenverbindung, die beispielsweise aus Aluminium gebildet ist und als die Bitleitung 15 dient und mit dem n&spplus;- Typ Diffusionsbereich 27, der als die gemeinsame Drain dient, verbunden ist; und 32 ein Kontaktloch, das die Metallverbindung 31 mit dem n&spplus;-Typ Diffusionsbereich 27 verbindet.
Mit dieser Anordnung wird das Drainpotential jeder ETOX-Zelle normalerweise über die Aluminiumbitleitung 15 angelegt; das Gatepotential (Steuergatepotential) wird über die Wortleitung 12 angelegt, die in die Richtung verläuft, die die Bitleitung 15 kreuzt; und das Sourcepotential wird über die gemeinsame Sourcediffusionsleitung 13 angelegt, die sich in die Richtung parallel zu der Wortleitung erstreckt. Der Widerstand der gemeinsamen diffundierten Sourceverbindung 13 ist höher als derjenige einer Metallverbindung wie beispielsweise Aluminium, was den gleiche Effekt wie die Einfügung eines Widerstands R in die gemeinsame Sourceverbindung 13 aufweist, wie in Fig. 2 gezeigt. Deshalb sind Sourceverbindungen 14 aus Aluminium mit niedrigem Widerstand mit der Sourcediffusionsverbindung 13 an einer geeigneten Anzahl von Plätzen verbunden, um das Sourcepotential an die gemeinsame Sourcediffusionsverbindung 13 in einer verteilten Weise anzulegen.
Bei diesem EEPROM basiert ein Schreibvorgang auf dem gleichen Prinzip wie dasjenige, welches in Fig. lB erläutert wurde, wobei eine hohe Spannung selektiv an eine Bitleitung 15 und eine Wortleitung 12 angelegt wird und das Massepotential an die gemeinsame Sourcediffusionsverbindung 13. Ein Löschvorgang basiert auf dem gleichen Prinzip wie dasjenige, welches in Fig. 1C erläutert wurde, indem alle Wortleitungen 12 mit Masse verbunden werden und der Spaltenwähltransistor 16 in den AUS-Zustand gebracht wird, um alle Bitleitungen 15 in einen Schwebungszustand zu bringen, während eine hohe Spannung an die gemeinsame Sourcediffusionsverbindung angelegt wird. Das heißt, wegen der Speicherlayoutbeschränkungen werden alle Bits gleichzeitig gelöscht (Flush-Löschung).
Wie voranstehend erwähnt erlauben bei herkömmlichen EEPROMs unter Verwendung von ETOX-Zellen Layoutbeschränkungen lediglich, daß alle Bits oder ein Block von vielen Bits gleichzeitig gelöscht werden. Um Daten in viel kleineren Speicherblöcken zu löschen, ist es erforderlich, die Chipgröße beträchtlich zu vergrößern. Der Grund dafür wird nachstehend erläutert.
Beispielsweise wird in einem EEPROM eines Flush-Löschungs- Typs von einem Megabit die minimale Einheit für einen Fall betrachtet, bei dem die Speicherzellen in Blöcke aufgeteilt sind, wobei in diesen Blöcken ein Datenwert gelöscht wird. Gewöhnliche l-Megabit-Speicherfelder weisen eine rechteckige Matrix von 1 Kilo Zeilen x 1 Kilo Spalten auf. Eine Bitfolge, die eingeschrieben oder gelesen werden soll, weist eine Länge von 8 Bits oder 16 Bits wie gewöhnliche EPROMs auf. Da die Leseverstärker für eine Datenlesung sich auf der Spaltenseite befinden, weist das Speicherzellenfeld einen Aufbau von 1 Kilo Zeilen x 128 Spalten x 8 Bits x 1 Kilo Zeilen x 64 Spalten x 16 Bits auf.
Nun wird ein Fall betrachtet, bei dem das Sourcepotential, welches vorher an die gemeinsame Sourcediffusionsverbindung 13 angelegt wird, die von allen Bits gemeinsam verwendet wird, an die einzelnen Aluminiumsourceverbindungen 14 unabhängig angelegt wird. Insbesondere ist in Fig. 2 die gemeinsame Sourcediffusionsleitung 13, die von den Sourcen in der Spaltenrichtung gemeinsam verwendet wird, bei Intervallen von beispielsweise 8 Bitleitungen in Blöcke aufgeteilt und an jeden Block wird unabhängig das Sourcepotential angelegt. In diesem Fall sind Sourceverbindungen 14 bei einer Rate von 8 Bitleitungen pro Sourceverbindung vorgesehen. Wenn 8-Bit- Folgen verwendet werden, wird die minimale Blockeinheit so groß wie 1 Kilo/1 Spalte x 8 Spalte x 8 Bits = 64 Kilobits sein. Eine Anstrengung, um Speicherzellen in noch kleinere Blöcke zu unterteilen, erfordert eine größere Anzahl von Sourceverbindungen 14, was zu einer größeren Chipgröße führt.
Benutzer wünschen eine Datenlöschung in viel kleineren Blöcken. Beispielsweise ist in dem Feld von Magnetdisketten- Speichereinrichtungen eine einzelne Spur in Einheiten von 512-Byte aufgeteilt und alle Betriebssysteme (OS) basieren ebenfalls auf Einheiten von 512-Bytes.
Um EEPROMs vom Flush-Löschungs-Typ auf dieses Gebiet anzuwenden, ist es erforderlich, ein derartiges OS zu ändern, was technisch schwierig ist. Ein anderes Problem mit EEPROMs vom Flush-Löschungs-Typ ist die Zeit, die zum Neuschreiben von Daten benötigt wird. Die Zeit, die zum Schreiben von einem Megabit von Daten benötigt wird, ist allgemein ungefähr 15 Sekunden, vorausgesetzt, daß die Schreibzeit pro Bit 100 µm ist. Somit bedeutet das Neuschreiben von nur einem kleinen Betrag von Daten zunächst ein Löschen von allen Bits und dann das Einschreiben der Daten, wobei 15 Sekunden zur Verfügung gestellt werden müssen, was einen ungünstigen Einfluß auf Anwendungen aufweisen würde.
Es gibt noch ein anderes Problem mit EEPROMs: eine Wiederholung von Löschungs/Einschreib-(E/W) Zyklen ist begrenzt. Dies liegt daran, daß eine Wiederholung von Löschungs/Einschreib-Vorgängen ermöglicht, daß Ladungen in dem Gatetisolationsfilm eingefangen werden, was die Eigenschaften allmählich verschlechtert. Die Eigenschaften von Speicherzellen sind normalerweise bei bis zu 104 Malen von E/W-Zyklen gewährleistet. Deshalb ist es wünschenswert, Daten in kleineren Blöcken zu löschen. Eine Löschung in kleineren Blöcken verhindert, daß eine zusätzliche elektrische Beanspruchung auf die Speicherzellen, die nicht neu geschrieben werden sollen, ausgeübt wird, was zu einer Verbesserung der Gesamtzuverlässigkeit der Einrichtung beiträgt.
Demzufolge ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung bereitzustellen, die Daten in kleineren Blöcken löschen kann, ohne die Chipgröße bei der Integration zu erhöhen.
Gemäß der Erfindung ist eine Halbleiterspeichereinrichtung wie Eingangs definiert vorgesehen, dadurch gekennzeichnet, daß jeder Block umfaßt: eine erste Sourceverbindung, die aus einer elektrisch mit dem gemeinsamen Sourcediffusionsbereich verbundenen ersten Metallverbindungsschicht gebildet ist und in einer Richtung transversal zu der Wortleitung verläuft, eine zweite Sourceverbindung, die parallel zu der Wortleitung verläuft und aus einer elektrisch mit der ersten Sourceverbindung verbundenen zweiten Metallverbindungsschicht gebildet ist, und eine Einrichtung zum selektiven Anlegen eines Sourcepotentials an die zweite Sourceverbindung.
Mit dieser Konfiguration kann ein Datenwert in den Speicherzellen in Blöcken gelöscht werden, indem die zweite Sourceverbindung mit einer geeigneten Anzahl von ersten Sourceverbindungen verbunden und selektiv eine Spannung an eine Vielzahl von zweiten Sourceverbindungen angelegt wird. Weil die erste Sourceverbindung aus einer Metallverbindungsschicht gebildet ist, die sich von der zweiten Sourceverbindung unterschiedet, ist es möglich, die zweite Sourceverbindung frei einem Layout zu unterziehen, was das Löschen von Daten in kleineren Blöcken erlaubt, ohne die Chipgröße zu vergrößern.
Diese Erfindung läßt sich vollständiger aus der folgenden ausführlichen Beschreibung, die beispielhaft angeführt ist, und im Zusammenhang mit den beiliegenden Zeichnungen verstehen.
In den Zeichnungen zeigen:
Fig. 1A eine Querschnittsansicht einer EPROM-Tunneloxid- Speicherzelle;
Fig. 1B eine Querschnittsansicht, die darstellt, wie Daten in die Speicherzelle aus Fig. 1A eingeschrieben werden;
Fig. 1C eine Querschnittsansicht, die zeigt, wie Daten aus der Speicherzelle von Fig. 1A gelöscht werden;
Fig. 2 ein Schaltbild für ein Speicherzellenfeld in einem EEPROM, welches den Anmeldern bekannt ist, wobei die Speicherzelle aus Fig. 1A verwendet wird;
Fig. 3 ein Musterlayout für das Speicherzellenfeld aus Fig.
Fig. 4 eine Querschnittsansicht entlang der Schnittlinie A-Aa aus Fig. 3;
Fig. 5 ein Schaltbild für ein Speicherzellenfeld in einem EEPROM, das eine Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung verwendet;
Fig. 6 ein Musterlayout für das Speicherzellenfeld aus Fig.
Fig. 7 eine Querschnittsansicht entlang der Schnittlinie A-Aa aus Fig. 5;
Fig. 8 bis 11 Schaltbilder von verschiedenen Sourcedekodern;
Fig. 12 ein Schaltbild für eine Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung zusammen mit einem Zeilendekoder und einem Sourcedekoder;
Fig. 13 ein Musterlayout für die Schaltung aus Fig. 12;
Fig. 14 ein anderes Schaltbild für eine Halbleiterspeichereinrichtunggemäß der vorliegenden Erfindung zusammen mit einem Zeilendekoder und einem Sourcedekoder;
Fig. 15 ein Musterlayout für die Schaltung aus Fig. 14; und
Fig. 16 ein Schaltbild für den Dekoderschaltungsabschnitt in einer anderen Ausführungsform der vorliegenden Erfindung.
Bezugnehmend auf die beiliegenden Zeichnungen wird die vorliegende Erfindung durch Ausführungsbeispiele erläutert.
Fig. 5 ist ein Schaltbild für ein Speicherzellenfeld in einem EEPROM gemäß einer Ausführungsform der vorliegenden Erfindung. Teile, die denjenigen in einem herkömmlichen Äquivalent aus Fig. 2 entsprechen, sind mit den gleichen Bezugszeichen bezeichnet. In Fig. 5 bezeichnen Zahlen 11, ..., 11 jeweils ETOX-Zellen, 12,..., 12 Wortleitungen, wobei wenigstens eine ihrer Schichten aus beispielsweise nur einer Polysiliziumschicht, einer Silizidschicht oder einer Polyzidschicht gebildet ist, und die mit den Gates von ETOX- Zellen 11 auf einer Zeilenbasis verbunden und davon gemeinsam verwendet werden, 13,..., 13 gemeinsame Sourcediffusionsverbindungen, die mit den Sourcen der ETOX- Zellen 11 auf einer Basis von zwei benachbarten Zeilen verbunden und davon gemeinsam verwendet werden, 14,..., 14 erste Sourceverbindungen, die aus einem Metall wie beispielsweise Aluminium gebildet sind, das die einzelnen gemeinsamen Sourcediffusionsverbindungen 13 untereinander verbindet, und 15,..., 15 Bitleitungen, die aus einem Metall, wie beispielsweise Aluminium gebildet sind, welches mit den Drains der ETOX-Zellen 11 auf einer Spaltenbasis verbunden und von diesen gemeinsam verwendet wird. Es sei angenommen, daß das EEPROM das Lesen oder Schreiben einer Vielzahl von Bits gleichzeitig und parallel erlaubt. Die ETOX-Zellen 11 sind in Gruppen einer spezifizierten Anzahl von parallelen Bits auf einer Bitleitungsbasis unterteilt und die Bitleitungen 15 sind jeweils mit Leseverstärkern über Spaltenwähltransistoren 16 verbunden. Die Zahlen 17,..., 17 bezeichnen zweite Sourceverbindungen, die aus Metallverbindungen gebildet sind, die zu einer anderen Schicht als diejenige der Sourceverbindungen 14 gehören und elektrisch mit den Sourceverbindungen 14, die mit den gemeinsamen Sourcediffusionsverbindungen 13 verbunden sind, verbunden sind.
Fig. 6 ist ein Musterlayout einer integrierten Schaltung des Speicherzellenfelds aus Fig. 5. Fig. 7 ist eine Querschnittsansicht entlang der Schnittlinie A-Aa in Fig. 6. Teile, die denjenigen des herkömmlichen Äquivalents in den Fig. 3 und 4 entsprechen, sind mit den gleichen Bezugszahlen bezeichnet. In den Figuren 6 und 7 bezeichnet eine Zahl 21 ein p-Typ Siliziumsubstrat 21; 22 einen ersten Gateisolationsfilm einer ETOX-Zelle; 23 ein Schwebungsgate; 24 einen zweiten Gateisolationsfilm; und 25 ein Steuergate, welches beispielsweise aus einer Schicht aus Polysilizium gebildet ist und die Wortleitung 12 darstellt; 26 einen n&spplus;-Typ Diffusionsbereich, der die gemeinsame Source und die gemeinsame Sourcediffusionsverbindung 13 bildet; 27 einen n&spplus;- Typ Diffusionsbereich, der als die gemeinsame Drain von zwei benachbarten ETOXs in der Spaltenrichtung dient; 28 eine Metallverbindung, die als die Sourceverbindung 14 dient, beispielsweise aus Aluminium hergestellt und mit dem n&spplus;-Typ Diffusionsbereich 26 verbunden ist; 29 ein Kontaktloch, das die Metallverbindung 28 mit dem n&spplus;-Typ Diffusionsbereich 26 verbindet; 30 einen Zwischenschichtisolationsfilm, der das Steuergate bedeckt; 31 eine Metallverbindung, die beispielsweise aus Aluminium gebildet ist, das als die Bitleitung 15 dient und mit dem n&spplus;-Typ Diffusionsbereich 27, der als die gemeinsame Drain dient, verbunden ist; und 32 ein Kontaktloch, welches die Metallverbindung 31 mit dem n&spplus;-Typ Diffusionsbereich 27 verbindet.
Auf den Metallverbindungen 28 und 31 ist ein Zwischenschichtisolationsfilm 33 gebildet, auf dem eine Metallverbindung 34, die aus einer zweiten Aluminiumschicht, die die zweite Sourceverbindung 17 bildet, gebildet ist. Die Metallverbindung 34 verläuft in der Richtung parallel zu dem Verlauf der Wortleitung, um so teilweise darüber hinaus in Richtung auf den n&spplus;-Typ Diffusionsbereich 27 zu gehen, um als die gemeinsame Drain zu dienen, wie in Fig. 6 gezeigt. Diese Verlängerung ist elektrisch mit der Metallverbindung 28 über das Durchloch 35 verbunden.
In der Ausführungsform ist das Speicherzellenfeld in Blöcke für jede zweite Sourceverbindung 17 unterteilt und jeder Block weist zwei Zeilen von Speicherzellen auf. Obwohl zwei Wortleitungen eine einzelne zweite Sourceverbindung gemeinsam verwenden, ist es prinzipiell möglich, das Speicherzellenfeld in Blöcke in dem Bereich der Anzahl von Wortleitungen geteilt durch 2 zu unterteilen. Beispielsweise kann ein Speicherzellenfeld von 1 Megabit (1K x 1K) in Blöcke von 2 Kilobit unterteilt werden. Dies erfüllt in ausreichender Weise die voranstehend erwähnten Bedingungen zum Löschen von Daten in Blöcken von 512 Bytes (= 4 Kilobits)
Nachstehend wird unter Bezugnahme auf Fig. 5 ein Löschungs/Einschreibvorgang nun erläutert. Bei dem Einschreibvorgang wird eine hohe Spannung an die Wortleitung 12 und an die Bitleitung 15 der gewählten Speicherzelle angelegt. Zu dieser Zeit wird das 0-V Massepotential an die zweite Sourceverbindung 17 angelegt, die mit der gemeinsamen Sourcediffusionsverbindung 13 innerhalb des Blocks verbunden ist, in dem wenigstens die gewählte Speicherzelle existiert. Infolge dessen wird in die bestimmte Speicherzelle ein Datenwert eingeschrieben, wie in Fig. 1B erläutert.
Bei einem Löschvorgang wird die Massespannung an alle Wortleitungen 12 angelegt, um die Bitleitungen 15 in einen schwebenden Zustand einzustellen, während eine hohe Spannung selektiv über die zweite Sourceverbindung 17 und die erste Sourceverbindung 14 nur an die gemeinsame Sourcediffusionsverbindung 13 innerhalb des gewählten Blocks angelegt wird. Zu dieser Zeit wird eine niedrige Spannung oder die 0-V Massespannung parallel an die gemeinsamen Sourcediffusionsverbindungen in den übrigen Blöcken angelegt. Dies ermöglicht das Löschen nur des gewählten Blocks.
Um den voranstehend beschriebenen Löschungsbetrieb in Blöcken auszuführen, ist es erforderlich, eine Dekoderschaltung bereitzustellen, die das Sourcepotential dekodiert, um das sich ergebende Potential an die richtige gemeinsame Sourcediffusionsverbindung selektiv anzulegen. Nachstehend wird die Dekoderschaltung erläutert.
Da die Dekoderschaltung ein Potential an die zweite Sourceverbindung anlegt, die parallel zu der Wortleitung verläuft, ist es wünschenswert, die Dekoderschaltung neben oder in der Nähe des Speicherzellenfelds zu positionieren. Weil die Source der Speicherzelle, die der gleichen Zeilenadresse wie diejenige der Wortleitung entspricht, gewählt wird, ist das effizienteste Layout derart, daß die Dekoderschaltung an der gleichen Stelle positioniert wird, an der der Zeilendekoder angeordnet ist, der Wortleitungen wählt.
Verschiedene praktische Schaltungen von Dekodern (auch nachstehend als Sourcedekoder bezeichnet) werden erläutert, die selektiv eine hohe oder niedrige Spannung an die zweite Sourceverbindung 17 anlegen.
In dem Sourcedekoder aus Fig. 8 ist Vcc eine Versorgungsspannung zum Auslesen, beispielsweise 5 V, und SW ist eine innere Versorgungsspannung, die von Vcc innerhalb der integrierten Schaltung erhalten wird und während Löschungs/Einschreibvorgängen auf einer hohen Spannung von beispielsweise 12 V liegt und während eines Lesevorgangs 5 V ist. Ein Vcc-System-Zeilendekodierungssignal wird an einem NAND-Gatter 41 dekodiert und dann in eine SW-System-Spannung an einer Schaltung umgewandelt, die p-Kanal MOS-Transistoren 42 und 43, n-Kanal MOS-Transistoren 44 und 45 und einen Inverter 46 umfaßt. Das umgewandelte Signal zusammen mit dem Löschmodus-Signal Erase wird an ein NOR-Gatter 47 geliefert, welches auf der SW-System-Spannung arbeitet. Das Löschmodus-Signal Erase ist ein SW-System-Signal, welches bei einem Löschvorgang niedrig (L) und während anderer Betriebsvorgänge hoch ist. Der Ausgang des NOR-Gatters 47 wird an die entsprechende zweite Sourceverbindung geliefert. Somit sind derartige Sourcedekoder entsprechend der Anzahl der zweiten Sourceverbindungen vorgesehen und der Eingang jedes NAND- Gatters weist eine unterschiedliche Kombination von Zeilendekodierungssignalen auf.
Während eines Löschvorgangs, wobei das Signal Erase niedrig ist, wenn die Logik an dem NAND-Gatter 41 in einem Sourcedekoder erfüllt ist und sein Ausgang niedrig ist, wird dann der Transistor 42 eingeschaltet und der Eingang des Inverters 46 geht auf einen hohen Pegel. Infolge dessen gehen beide Eingänge des NOR-Gatters 47 auf einen niedrigen Pegel, was das Gatter 47 veranlaßt, eine 12-V-System- Versorgungsspannung an die entsprechende zweite Sourceverbindung anzulegen. In diesem Fall stellen die NAND- Gatter 41 der übrigen Sourcedekoder ihre Logik nicht her, was die Ausgänge auf einen hohen Pegel bringt. Diese hohen Ausgänge schalten wiederum die entsprechenden Transistoren 45 ein, was zu niedrigen Eingängen an den Invertern 46 führt. Dies veranlaßt das NOR-Gatter 47, auf einem niedrigen oder dem 0-V Massepotential zu liegen, welches an alle übrigen zweiten Sourceverbindungen angelegt wird. Demzufolge werden Daten wie voranstehend erwähnt in Blöcken gelöscht. Der p- Kanal MOS-Transistor ist für den Zweck vorgesehen, den Transistor 42 in einen ausreichenden Aus-Zustand zu bringen, indem das Gatepotential des p-Kanals MOS-Transistors 42 auf das Gatepotential eingestellt wird, wenn der Eingang des Inverters 46 niedrig ist oder wenn der Transistor 42 ausschaltet und der Transistor 45 einschaltet. Der n-Kanal MOS-Transistor 44 mit dem auf Vcc gelegtem Gate ist vorgesehen, um ein Stromleck von SW an den Ausgang des NAND- Gatters zu verhindern, wenn das Gatepotenial des Transistors 42 auf SW gesetzt wird.
Bei Schreib/Lesevorgängen geht das Signal Erase auf einen hohen Pegel, was den Ausgang jedes NOR-Gatters 47 veranlaßt, das 0-V Massepotential anzunehmen. In der gleichen Weise wie bei dem herkömmlichen Äquivalent werden dann Daten gelesen und geschrieben.
In dem Sourcedekoder aus Fig. 9 wird ein Vcc-System- Zeilendekodierungssignal an einem NAND-Gatter 51 dekodiert und an einen Inverter 53 geführt, der auf der SW- Systemspannung arbeitet, über einen n-Kanal MOS-Transistor 52 mit dem auf Vcc gelegtem Gate. Der Ausgang des Inverters 43 wird an einen Inverter 54 geliefert, der auch auf der SW- Systenspannung arbeitet. Der Ausgang des Inverters 54 wird zusammen mit dem Löschmodus-Signal Erase an ein NOR-Gatter 55 geführt, welches auf der SW-Spannung arbeitet. Der Ausgang des NOR-Gatters 55 wird an eine entsprechende zweite Sourceverbindung geführt. Ein MOS-Transistor 56 vom Verarmungs-Modus, der als eine SW-Systemlast arbeitet, ist mit dem Eingang des Inverters 53 verbunden.
Wenn während eines Löschvorgangs, bei dem das Signal Erase auf einem niedrigen Pegel liegt, die Logik an dem NAND-Gatter 51 in einem Sourcedekoder erfüllt ist und der Ausgang auf einem niedrigen Pegel liegt, dann wird der Ausgang des Inverters 53 ein hoher Pegel und der Ausgang des Inverters 54 wird ein niedriger Pegel. Infolge dessen werden beide Eingänge an dem NOR-Gatter 55 ein niedriger Pegel, was das Gatter 55 veranlaßt, eine 12-V-Systemversorgungsspannung an die entsprechende zweite Sourceverbindung zu führen. In diesem Fall stellen die NAND-Gates 51 der übrigen Sourcedekoder ihre Logik nicht bereit, was die Ausgänge auf einen hohen Pegel bringt. Infolge dessen legt der Transistor 56 den Eingang des Inverters 53 auf einen SW-System- Hochpegel, was den Ausgang des Inverters 53 auf einen niedrigen Pegel bringt. Dieser niedrige Ausgang bringt den Ausgang des Inverters 54 auf einen hohen Pegel, was den Ausgang des NOR-Gatters 55 veranlaßt, das 0-V Massepotential zu sein. Bei Schreib/Lesevorgängen geht das Signal Erase auf einen hohen Pegel, was den Ausgang jedes NOR-Gatters 55 veranlaßt, das 0-V Massepotential zu sein, wie in Fig. 8 gezeigt. Ein Datenwert wird dann in der gleichen Weise wie bei dem herkömmlichen Äquivalent gelesen und eingeschrieben.
Während in den Sourcedekodern in den Fig. 8 und 9 das Zeilendekodierungssignal an dem NAND-Gatter 41 oder 51 ein Vcc-System-Signal ist, kann es in ein SW-System-Signal an der Stufe des Zeilendekodierungssignals umgewandelt werden. Der Sourcedekoder aus Fig. 10 ist ein Beispiel einer Verwendung eines SW-System-Zeilendekodierungssignals, wobei in diesem Fall das SW-System-Zeilendekodierungssignal an einem NAND- Gatter 56 dekodiert und dann zusammen mit dem SW-System- Löschmodussignal Erase an ein NOR-Gatter 57 geliefert wird.
Während eines Löschvorgangs, bei dem das Signal Erase niedrig ist, wenn die Logik an dem NAND-Gatter 56 in einem Sourcedekoder erfüllt ist und sein Ausgang niedrig ist, wird dann der Ausgang des NOR-Gatters 57 auf einer hohen Spannung von 12 V sein.
Der Sourcedekoder aus Fig. 11 ist ebenfalls ein Beispiel einer Verwendung eines SW-System-Zeilendekodierungssignals. In diesem Zeilendekoder wird das SW-System- Zeilendekodierungssignal an einem NAND-Gatter 61 dekodiert und dann an einem SW-Systeminverter 62 invertiert. Dieses Signal läuft durch ein CMOS-Transfergatter 63, welches mit p- Kanal und n-Kanal MOS-Transistoren aufgebaut ist und eine Ein-Aus-Steuerung gemäß dem Löschmodussignal Erase und seinem invertierten Signal bereitstellt, um den Ausgang an der entsprechenden zweiten Sourceverbindung zu erzeugen. Zwischen der zweiten Sourceverbindung und dem Massepotential ist ein n-Kanal MOS-Transistor 64 verbunden, der in anderen Zeiten als bei dem Löschbetrieb eingeschaltet ist, wobei das Löschmodussignal Erase an das Gate geführt wird.
Mit diesem Sourcedekoder ist bei einem Löschvorgang, bei dem das Signal Erase niedrig und sein invertiertes Signal hoch ist, das CMOS-Transfergatter leitend, was den Transistor 64 ausschaltet. Wenn zu dieser Zeit die Logik des NAND-Gatters erfüllt ist und sein Ausgang niedrig ist, dann wird der Ausgang des Inverters 62 hoch sein. Dieses Signal wird an die zweite Sourceverbindung über das CMOS-Transfergatter 63 geliefert. Andererseits ist das CMOS-Transfergatter 63 in anderen Zeitperioden als dem Löschbetrieb nicht-leitend, was den Transistor 64 veranlaßt, eingeschaltet zu sein, wodurch ermöglicht wird, daß das Massepotential an die zweite Sourceverbindung geliefert wird.
Bei der obigen Erläuterung wird das Layout eines einzelnen Sourcedekoders zur Klarheit verwendet. Da die Wortleitung und zweite Sourceverbindung mit der gleichen Adresse gewählt werden, ist es wünschenswert, den Zeilendekoder und den Sourcedekoder hinsichtlich der Effizienz des Musterdesigns an der gleichen Stelle zu positionieren.
Fig. 12 ist ein Schaltbild einer vollständigen Halbleiterspeichereinrichtung, die einen Zeilendekoder und einen Sourcedekoder enthält, gemäß der vorliegenden Erfindung. In dieser Ausführungsform ist die Wortleitung 12 aus einer Hauptwortleitung MWL und Abschnittswortleitungen SWL gebildet und basiert auf einem Doppelwortleitungssystem. Das heißt, eine Auswahl dieser zwei Wortleitungen wird durch zwei Stufen des Hauptzeilendekoders und des Abschnittszeilendekoders durchgeführt.
In Fig. 12 durchläuft das Hauptwortleitungs-Wählsignal den Dekodierungsvorgang und eine Spannungsumwandlung in dem Hauptzeilendekoder MRD, der aus einem NAND-Gatter 71 und zwei SW-System-Invertern 72 und 73 aufgebaut ist, und wird dann an die Hauptwortleitung MWL geliefert. Das Signal auf der Hauptwortleitung MWL wird zusammen mit dem Abschnittswortleitungswählsignal an dem Abschnittszeilendekoder, der aus NOR-Gates 74,..., 74 gebildet ist, dekodiert und dann an die Abschnittswortleitungen SWL geliefert. Das Signal auf der Hauptwortleitung MWL wird ebenfalls zusammen mit dem Löschmodussignal Erase an einem NOR-Gatter 75, welches als der Sourcedekoder dient, dekodiert und dann an die zweite Sourceverbindung 76 geliefert. Das Signal auf der zweiten Sourceverbindung 76 wird an die gemeinsame Sourcediffusionsverbindung innerhalb des Blocks über jede erste Sourceverbindung 77 geliefert. Das Abschnittswortleitungs-Wählsignal wird zusammen mit dem Löschmodussignal Erase an den Abschnittszeilendekoder SRD geliefert, so daß alle Abschnittswortleitungen SWL niedrig sein können, wenn das Löschmodussignal Erase niedrig ist (im Löschbetrieb)
Fig. 13 ist ein Musterlayout für die integrierte Schaltung aus Fig. 12. Wie in Fig. 13 gezeigt, sind die Speicherzellen in dem Speicherzellenfeld in Abschnitte aufgeteilt, wobei in jedem von diesen jede Speicherzelle den Source-diffundierten Bereich gemeinsam verwendet. Der Ausgang des Hauptzeilendekoders MRD wird an jeden Abschnitt über die Hauptwortleitung MWL geliefert. Die Abschnittswortleitungen SWL empfangen jeweils Signale über die NOR-Gatter 74 in dem Abschnittszeilendekoder SRD. Das Signal an der zweiten Sourceverbindung 76 wird über das NOR-Gatter 75 (in Fig. 13 nicht gezeigt) in den gleichen Schaltungsblock geführt, in dem der Hauptzeilendekoder MRD existiert.
In dieser Ausführungsform führt der Hauptzeilendekoder MRD auch eine Spannungsumwandlung von einem Vcc-System auf ein SW-System aus, aber andere Ansätze sind möglich. Wenn beispielsweise das zu dekodierende Signal bereits in ein SW- System-Signal umgewandelt ist, kann der Hauptzeilendekoder der in Fig. 10 gezeigten Anordnung verwendet werden. Während NOR-Gates in dem Abschnittszeilendekoder verwendet werden, können UND-Gatter verwendet werden, um einen ähnlichen Abschnittszeilendekoder aufzubauen.
In der Halbleiterspeichereinrichtung unter Verwendung des Dekoders aus Fig. 12 bilden die Speicherzellen, die von der gleichen Hauptwortleitung gesteuert werden, jeden Block und Daten werden in Blöcken gelöscht. Das an dem Hauptzeilendekoder dekodierte Signal wird so wie es ist für einen Dekodierungsbetrieb auf der Sourceseite verwendet, so daß im Vergleich mit einem herkömmlichen Äquivalent mit keiner Signaldekodierung auf der Sourceseite fast kein Anwachsen der von dem Dekoder belegten Fläche stattfindet. In diesem Fall werden die Hauptwortleitung und die zweite Sourceverbindung in der Richtung der Wortleitung gebildet. Der Platz zwischen der Hauptwortleitung und der zweiten Sourceverbindung kann unzureichend sein, weil die Abschnittswortleitung gewöhnlicherweise aus einer Polysiliziumschicht gebildet ist, wohingegen die Hauptwortleitung aus einer Metallschicht an einer zu der Bitleitung unterschiedlichen Schicht oder aus einer Metallverbindung in der zweiten Schicht, der gleichen wie diejenige der zweiten Sourceverbindung, gebildet wird. Jedoch können Hauptwortleitungen bei einer Rate einer Vielzahl von Abschnittswortleitungen pro Hauptwortleitung vorgesehen werden, beispielsweise 4 oder 6 Leitungen pro Hauptwortleitung, was eine ausreichende Beabstandung zwischen der Hauptwortleitung und der zweiten Sourceverbindung erlaubt.
Fig. 14 ist ein Schaltbild einer vollständigen Halbleiterspeichereinrichtung, die sich von derjenigen in Fig. 12 unterscheidet und einen Zeilendekoder und einen Sourcedekoder enthält, gemäß der vorliegenden Erfindung. In der Ausführungsform aus Fig. 12 wird durch jede Hauptwortleitung ein Datenwert gleichzeitig gelöscht, aber wenn die Speicherkapazität zunimmt, nimmt die Anzahl von Speicherzellen pro Hauptwortleitung entsprechend zu. Dies erzeugt die Notwendigkeit, Daten in noch kleineren Einheiten zu löschen. Deshalb sind in dieser Ausführungsform die Speicherzellen, die die gleiche Hauptwortleitung gemeinsam verwenden, weiter in kleinere Gruppen pro Abschnitt unterteilt und jede zweite Verbindung ist ebenfalls weiter unterteilt. Anstelle das Löschmodussignal Erase direkt an das NOR-Gatter 75, welches den Sourcedekoder bildet, zu liefern, wird bei dieser Anordnung das invertierte Signal des Löschmodussignals Erase unter Verwendung der Abschnittswählleitung dekodiert. Dieses dekodierte Signal wird zusammen mit der Hauptwortleitung MWL an das NOR-Gatter 75 geliefert, das als der Sourcedekoder arbeitet, dessen Ausgang wiederum an die zweite Sourceverbindung 76 in dem entsprechenden Abschnitt geliefert wird.
Fig. 15 ist ein Musterlayout für die integrierte Schaltung aus Fig. 14. Wie in Fig. 15 gezeigt ist die zweite Sourceverbindung 76 in Abschnitte aufgeteilt. Das an dem Hauptzeilendekoder MRD dekodierte Signal wird an den Abschnittszeilendekoder SRD in jedem Abschnitt über die Hauptwortleitung MWL geliefert. Der Abschnittszeilendekoder SRD dekodiert das Signal weiter und liefert es an die Abschnittswortleitungen SWL, die durch den Abschnitt geteilt sind. In dem Abschnittszeilendekoder SRD in jedem Abschnitt wird das Signal auf der Sourceseite auch dekodiert. Das dekodierte Signal wird an die gemeinsame Sourcediffusionsverbindung über die zweite Sourceverbindung 76 in jedem Abschnitt zugeführt.
Diese Erfindung ist nicht auf die voranstehend beschriebenen Ausführungsformen beschränkt und kann noch anders umgesetzt oder verwirklicht werden. Während in den obigen Ausführungsformen die vorliegendeerfindung auf ein EEPROM unter Verwendung von ETOX-Zellen angewendet ist, kann sie zum Beispiel auch auf gewöhnliche EPROMs und EEPROMs angewendet werden. Fig. 16 ist ein Schaltbild einer gewöhnlichen Halbleiterspeichereinrichtung, beispielsweise eines EPROMs oder eines EEPROMs, auf die die vorliegende Erfindung angewendet ist. Insbesondere wird der Ausgang des NAND- Gatters 81, das das Dekoderwählsignal (beispielsweise ein Teil des Zeilenadress-Signals) empfängt, an jeden SW-System- Inverter 83 über jeden MOS-Transistor 82 geführt, dessen Gate das Wortleitungswählsignal (das Signal, welches durch Dekodieren des Rests des Zeilenadress-Signals erhalten wird) empfängt. Der Ausgang jedes Inverters 83 wird an die entsprechende Wortleitung geliefert. Der Ausgang des NAND- Gatters 81 wird zusammen mit dem Löschmodussignal Erase an ein SW-System-NOR-Gatter 85 über einen MOS-Transistor 84, dessen Gate die Versorgungsspannung Vcc empfängt, geliefert. Der Ausgang des NOR-Gatters 85 wird an die entsprechende Sourceverbindung geführta Die Speicherzellen sind in Abschnitte unterteilt und der Sourcebereich jeder Speicherzelle verwendet eine einzelne Sourceverbindung (zweite Sourceverbindung) für jeden Abschnitt gemeinsam. MOS- Transistoren 86 vom Verarmungs-Nodus sind mit dem Eingang jedes Inverters 83 und mit einem Eingang des NOR-Gatters 85, dessen anderer Eingang mit dem Löschmodussignal verbunden ist, verbunden.
Diese Erfindung kann auf andere Typen von EPROMs und SRAMs (statische Speicher mit wahlfreiem Zugriff) und außerdem auf EEPROMs, die ETOX-Zellen verwenden, angewendet werden.
Obwohl in den Ausführungsformen Daten unabhängig in Blöcken, die durch geeignete Aufteilung der Speicherzellen erhalten werden, gelöscht werden, können alle Speicherzellen gleichzeitig gelöscht werden. Das heißt, ein Gesamtlöschbetrieb kann erzielt werden, indem Adressen so spezifiziert werden, daß alle zweiten Sourceverbindungen gewählt werden können. Durch Hinzufügung einer Gesamtlöschungsfunktion ist es möglich, entweder einen Blocklöschungsmodus oder einen Gesamtlöschungsmodus je nach Anforderung zu wählen.
Wie bis hierhin beschrieben ist es möglich, eine Halbleiterspeichereinrichtung bereitzustellen, die Daten in kleineren Blöcken löschen kann, ohne daß die Chipgröße bei der Integration erhöht wird.

Claims

1. Halbleiterspeichereinrichtung mit einer Vielzahl von Speicherzellenblöcken, wobei jeder Block umfaßt:

- eine Vielzahl von Speicherzellen (11) mit einem gemeinsamen Sourcediffusionsbereich (13), der in einer spezifizierten Richtung verläuft; und

- eine Wortleitung (12), die parallel zu dem gemeinsamen Sourcediffusionsbereich (13) verläuft und mit jedem Gate der Vielzahl von Speicherzellen (11) verbunden ist;

dadurch gekennzeichnet, daß jeder Block umfaßt:

- eine erste Sourceverbindung (14), die aus einer mit dem gemeinsamen Sourcediffusionsbereich (13) elektrisch verbundenen ersten Metallverbindungsschicht gebildet ist und in einer Richtung transversal zu der Wortleitung (12) verläuft;

- eine zweite Sourceverbindung (17), die parallel zu der Wortleitung (12) verläuft und aus einer mit der ersten Sourceverbindung (14) elektrisch verbundenen zweiten Metallverbindungsschicht gebildet ist; und

- eine Einrichtung zum selektiven Anlegen eines Sourcepotentials an die zweite Sourceverbindung (17).

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Sourceverbindung (17) für jede Wortleitung (12) oder für jede spezifizierte Anzahl von benachbarten Wortleitungen (12) vorgesehen ist, und die Sourcepotential-Anlegungseinrichtung angeordnet ist, so daß an sie unabhängig gemäß einer eingegebenen Adresse ein unterschiedliches Potential geliefert wird.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speicherzelle (11) eine nicht flüchtige Speicherzelle ist, die einen Datenwert löschen oder neu schreiben kann.

4. Halbleiterspeichereinrichtung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß

- die Speicherzellen ein Speicherzellenfeld bilden und jede Speicherzelle einen gemeinsamen Sourcediffusionsbereich (26) aufweist, der in einer spezifizierten Richtung verläuft, das Löschen und Neuschreiben von Daten ermöglicht und bei einem Löschbetrieb an wenigstens eine Sourcediffusionsschicht (26) eine höhere Spannung als die Sourcepotentiale von nicht gewählten Speicherzellen angelegt wird;

- die Wortleitung (12) eine einer Vielzahl von Wortleitungen ist, wobei jede von diesen parallel zu dem gemeinsamen Sourcediffusionsbereich (13) verläuft und mit den Gates der Vielzahl von Speicherzellen (11) verbunden und von diesen gemeinsam verwendet wird;

- eine erste Dekodierugseinrichtung vorgesehen ist, um die Wortleitung (12) gemäß einer eingegebenen Adresse zu wählen;

- die erste Sourceverbindung (14) eine einer Vielzahl von ersten Sourceverbindungen (14) in jedem Block gebildet aus einer ersten Metallverbindungsschicht, die elektrisch mit dem gemeinsamen Sourcediffusionsbereich (26) verbunden ist, ist; und

- die Sourcepotential-Anlegungseinrichtung eine zweite Dekodierungseinrichtung umfaßt, zum selektiven Anlegen einer hohen Spannung an nur eine zweite Sourceverbindung (17) entsprechend einer eingegebenen Adresse und einer niedrigen Spannung an die übrigen zweiten Sourceverbindungen (17) in einem Löschbetrieb.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die zweite Dekodierungseinrichtung angeordnet ist, so daß sie ein erstes Steuersignal zum Steuern des Löschmodus sowie die eingegebene Adresse erhält.

6. Halbleiterspeichereinrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die zweite Dekodierungseinrichtung neben dem Speicherzellenfeld positioniert ist.

7. Halbleiterspeichereinrichtung nach Anspruch 4, 5 oder 6, dadurch gekennzeichnet, daß die Wortleitung (12) aus einer Hauptwortleitung (MWL) und einer Vielzahl von Abschnittswortleitungen (SWL) gebildet ist, und die zweite Dekodierungseinrichtung angeordnet ist, so daß sie das Signal auf der Hauptwortleitung (MWL) als die eingegebene Adresse erhält.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die zweite Dekodierungseinrichtung angeordnet ist, um bei einem Löschbetrieb eine hohe Spannung nur an einige der zweiten Sourceverbindungen (17) selektiv oder an alle zweite Sourceverbindungen (17) parallel anzulegen.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 8 bis 8, dadurch gekennzeichnet, daß bei einem Löschbetrieb die zweite Dekodierungseinrichtung angeordnet ist, um eine hohe Spannung entweder an eine der zweiten Sourceverbindungen (17) selektiv, entsprechend der eingegebenen Adresse, oder an alle zweiten Sourceverbindungen (17) parallel anzulegen.