DE3839114A1 - Nichtfluechtige dynamische halbleiterspeicheranordnung mit nand-zellenstruktur - Google Patents

Description

Die Erfindung bezieht sich auf nichtflüchtige (non-volatile) Halbleiterspeicher und betrifft insbesondere einen elektrisch löschbaren, programmierbaren Festwertspeicher großer Kapazität.

Mit zunehmenden Anforderungen an hohe Leistung und Zuverlässigkeit bei digitalen Rechneranlagen hat sich die Entwicklung eines Halbleiterspeichers einer großen Kapazität als Ersatz für vorhandene nichtflüchtige Datenspeicheranordnungen bei Digitalrechneranlagen als höchst dringend erwiesen. Ein derzeit verfügbarer elektrisch löschbarer, programmierbarer Festwertspeicher besitzt technische Vorzüge, wie höhere Zuverlässigkeit und höhere Dateneinschreib/ -auslesegeschwindigkeit als magnetische Datenspeicheranordnungen, wie Floppy- oder Hartplattengeräte; die Datenspeicherkapazität eines solchen Speichers ist jedoch nicht groß genug, als daß der Speicher die magnetische Datenspeicheranordnung ersetzen könnte.

Bei einem herkömmlichen elektrisch löschbaren, programmierbaren Festwertspeicher (im folgenden auch als EEPROM bezeichnet) ist jede Speicherzelle typischerweise mit zwei Transistoren aufgebaut. Demzufolge kann keine hohe Integrationsdichte erwartet werden, die eine große Kapazität zur Ermöglichung eines Ersatzes von peripheren Datenspeicheranordnungen bieten würde.

In neuerer Zeit ist als nichtflüchtiger Halbleiterspeicher, der hochintegriert ist und daher eine große Kapazität besitzt, ein löschbarer programmierbarer Festwertspeicher mit "NAND-Zellenstruktur" entwickelt worden. Eine typische Anordnung dieser Art ist z. B. in "VLSI Symposium Manuscript Collection", R. Stewart u. a., RCA, 1984, S. 89-90, vorgeschlagen. Bei einer derartigen Speicheranordnung besteht jede Zelle aus einem Transistor mit floating Gate und einem Steuergate, wobei nur ein Kontaktabschnitt zwischen einem auf einem Substrat angeordneten Array von Speicherzellen, zur Bildung einer "NAND-Zellenstruktur", und der entsprechenden Bitleitung ausgebildet ist. Eine Zellenfläche, bezogen auf das Substrat, kann daher im Vergleich zu einem herkömmlichen EEPROM unter Verbesserung seiner Integrationsdichte wesentlich stärker verkleinert sein.

Der genannte EEPROM ist jedoch mit dem Problem einer geringen Betriebszuverlässigkeit behaftet. In jedem Speicherzellentransistor ist eine polykristalline Siliziumisolierschicht zwischen einem floating Gate und einem Steuergate ausgebildet, um die beiden Gates gegeneinander zu isolieren. Es ist zu berücksichtigen, daß die Film- oder Schichtgüte der polykristallinen Siliziumisolierschicht wesentlich geringer ist als diejenige einer auf dem Substrat abgelagerten Siliziumoxid- oder SiO₂-Schicht. Da die (Ladungs-)Träger für Datenspeicherung ein elektrisches Feld zwischen floating Gate und Steuergate erzeugen und sich zwischen diesen durch Durchtunnelung durch die polykristalline Siliziumisolierschicht bewegen, werden (hierdurch) die Eigenschaften der Speicherzelle in einem Dateneinschreib/-auslesemodus beeinträchtigt. Dies hat zur Folge, daß es schwierig wird, eine wirksame Dateneinschreib/-ausleseoperation durchzuführen.

Aufgabe der Erfindung ist damit die Schaffung eines verbesserten nichtflüchtigen Halbleiterspeichers, insbesondere eines elektrisch löschbaren, programmierbaren Festwertspeichers (EEPROMs), der eine hohe Integrationsdichte zur Gewährleistung einer großen Kapazität und eine überlegene oder hervorragende Betriebszuverlässigkeit aufweist.

Diese Aufgabe wird insbesondere durch die im Patentanspruch 1 gekennzeichneten Merkmale gelöst.

Die Erfindung bezieht sich auf eine spezielle nichtflüchtige dynamische Halbleiterspeicheranordnung mit einem Halbleiter-Substrat, über bzw. auf diesem ausgebildeten parallelen Bitleitungen und an letztere angeschlossenen wiedereinschreibbaren Speicherzellen. Die Speicherzellen umfassen NAND-Zellenblöcke, die jeweils ein(e) Reihenanordnung oder -array aus Speicherzellentransistoren aufweisen, von denen jeder eine (Ladungs-)Trägerspeicherschicht, wie ein floating Gate, und ein Steuergate aufweist. Über dem Substrat sind die Bitleitungen kreuzende parallele Wortleitungen ausgebildet, die mit den Zellentransistoren an deren Steuergates verbunden sind. Eine Steuerschaltung dient dazu, eine Spannung eines (niedrigen) Pegels "L" in einem Dateneinschreibmodus an eine mit einer gewählten (angesteuerten) Zelle eines Zellenblocks verbundene Wortleitung, eine Spannung eines (hohen) Pegels "H" an eine Wortleitung oder mehrere Wortleitungen, die zwischen der gewählten Wortleitung und einem Kontaktknotenpunkt zwischen dem Zellenblock und einer spezifischen, ihm zugeordneten Bitleitung angeordnet ist bzw. sind, eine einzuschreibenden Daten entsprechende Spannung an die spezifische Bitleitung und eine mittlere oder Zwischenspannung, die kleiner ist als die Spannung des Pegels "H", aber größer als die Spannung des Pegels "L", an die nichtgewählten Bitleitungen anzulegen, wodurch der genannte gewählte Speicherzellentransistor gesperrt wird, so daß Daten durch Durchtunnelung in die gewählte Speicherzelle eingeschrieben (bzw. eingelesen) werden. Wenn die einzuschreibende Dateneinheit eine solche einer logischen "0" ist, wird die Zwischenspannung an die genannte, spezifische Bitleitung angelegt.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Schaltbild eines Hauptteils einer Schaltungsanordnung eines elektrisch löschbaren, programmierbaren Festwertspeichers gemäß einer Ausführungsform der Erfindung,

Fig. 2 ein Schaltbild, das in Aufsicht einen Zellenblock im EEPROM gemäß Fig. 1 mit miteinander in Reihe geschalteten Speicherzellentransistoren zur Bildung einer "NAND-Zellenstruktur" zusammen mit einem Wähltransistor zeigt,

Fig. 3 eine schematische Darstellung des NAND-Zellenblocks gemäß Fig. 2, im Schnitt längs der Linie III-III in Fig. 2,

Fig. 4 einen Schnitt längs der Linie IV-IV in Fig. 2 durch den NAND-Zellenblock,

Fig. 5 ein Wellenformdiagramm von Hauptsignalen, die in Hauptteilen des EEPROMs nach Fig. 1 in einem Dateneinschreibmodus erzeugt werden,

Fig. 6 ein Schaltbild einer abgewandelten Schaltungsanordnung einer peripheren Steuerschaltung beim EEPROM gemäß Fig. 1,

Fig. 7 ein Schaltbild eines Hauptteils einer Schaltungsanordnung bei einem EEPROM gemäß einer anderen Ausführungsform der Erfindung,

Fig. 8 eine schematische Aufsicht auf einen NAND-Zellenblock im EEPROM gemäß Fig. 1, mit Speicherzellentransistoren, die miteinander in Reihe schaltbar bzw. geschaltet sind, um zusammen mit einem Wähltransistor eine "NAND-Zellenstruktur" zu bilden,

Fig. 9 ein Wellenformdiagramm von in Hauptteilen des EEPROMs nach Fig. 7 in einem Dateneinschreibmodus erzeugten Hauptsignalen,

Fig. 10A und 10B Kennliniendiagramme zur Darstellung der Änderungen von Schwellenwerten bestimmter Speicherzellen in dem Fall, daß eine mittlere oder Zwischenspannung des EEPROMs geändert wird,

Fig. 11 ein Schaltbild einer Abwandlung eines (Zusatz-)Verstärkerkreises (booster circuit) im EEPROM und

Fig. 12 ein Wellenformdiagramm von in Hauptteilen der Schaltungsanordnung nach Fig. 11 erzeugten Hauptsignalen.

Fig. 1 veranschaulicht einen elektrisch löschbaren, programmierbaren Festwertspeicher (bzw. EEPROM) gemäß einer Ausführungsform der Erfindung mit einem Zellenarrayteil, der auf bzw. über einem Chip-Substrat 10 (vgl. Fig. 2) ausgebildet ist. Auf dem Substrat ist unter Isolierung diesem gegenüber eine gewählte Zahl von parallelen Bitleitungen BL 1, BL 2, . . ., BLm (wobei im folgenden eine einzelne oder beliebige Bitleitung mit BLi bezeichnet ist) ausgebildet. Jede dieser Bitleitungen BLi ist mit einer Anzahl von Speicherzellen verbunden, die ihrerseits in Unterarrays (im folgenden als "NAND-Zellenblöcke" oder einfach als "Zellenblöcke" bezeichnet) B 11, B 12, . . . (wobei ein beliebiger einzelner Zellenblock im folgenden mit Bÿ bezeichnet ist) unterteilt sind, von denen jeder Wähltransistoren Qs 1 und Qs 2 sowie eine vorbestimmte Zahl von Speicherzellen M aufweist. Die Wähltransistoren Qs bestehen aus Einzelgate- MOSFETs. Jede Speicherzelle M besteht grundsätzlich aus einem Doppelgate-MOSFET mit floating Gate und Steuergate.

Eine Reihenanordnung von Transistoren jedes NAND-Zellenblocks Bÿ ist an ihrer einen Seite (d. h. dem Drain des Speicherzellentransistors M 11) mit einer entsprechenden Bitleitung BLi über einen ersten Wähltransistor Qsi 1 verbunden und an der anderen Seite (d. h. der Sourceelektrode des Speicherzellentransistors M 14) zur Substratspannung Vs über einen zweiten Wähltransistor Qsi 2 an Masse gelegt. Bei dieser Ausführungsform bestehen die Speicherzellen M jedes Zellenblocks Bÿ aus Speicherzellentransistoren M 1, M 2, . . ., Mn, die miteinander in Reihe geschaltet sind und eine sog. "NAND-Zellenstruktur" bilden. In der folgenden Beschreibung ist die Zahl "n" von Speicherzellentransistoren in jedem Zellenblock lediglich zur Vereinfachung der Beschreibung mit der kleinen Zahl von "4" festgelegt. In einer tatsächlichen Anordnung wird jedoch diese Zahl auf "8" oder "16" festgelegt.

Über dem Substrat sind unter Isolierung parallele, die Bitleitungen BL kreuzende Wortleitungen WL 1, WL 2, . . ., WL 4 ausgebildet. Wähltransistoren Qs und Speicherzellentransistoren M sind gemäß Fig. 1 jeweils mit Knotenpunkten von Bitleitungen BL und Wortleitungen WL verbunden, so daß eine Zellenmatrix gebildet ist. Es ist darauf hinzuweisen, daß mit Wähltransistoren Qs 1 und Qs 2 jedes Zellenblocks Bÿ verbundene Leitungen SG 1 bzw. SG 2 im folgenden zeitweilig auch als "Gatesteuerleitungen" bezeichnet werden.

Gemäß Fig. 2 weist ein NAND-Zellenblock (z. B. B 11) ein Kontaktloch 12 über einem schwachdotierten P-Typ-Siliziumchip- Substrat 10 auf. Insbesondere erstreckt sich eine Anschlußleitung (Aluminiumverdrahtung) 14 unter Isolierung über eine Reihenschaltung aus Transistoren Qs und M. Die Verdrahtung bzw. Leitung 14 überlappt die Gateelektroden von Transistoren Qs und M im Zellenblock B 11.

Wie aus den Schnittansichten von Fig. 3 und 4 hervorgeht, ist das Transistorarray des NAND-Zellenblocks B 11 auf einer Substratoberfläche ausgebildet, die durch eine auf dem Substrat 10 erzeugte Isolierschicht 16 zum Trennen bzw. Isolieren von Elementen umschlossen ist. Wie am besten aus Fig. 3 hervorgeht, weist der eine Speicherzelle bildende MOSFET M 11 (wobei die anderen Speicherzellen den gleichen Aufbau besitzen) eine erste polykristalline Siliziumschicht 18, die unter Zwischenfügung einer thermisch oxidierten Isolierschicht 20 mit Isolierung auf dem Substrat 10 angeordnet ist, und eine zweite polykristalline Siliziumschicht 22 auf, die unter Zwischenfügung einer thermisch oxidierten Isolierschicht 24 mit Isolierung über der Schicht 18 angeordnet ist. Die Schicht 18 dient als floating Gate des MOSFETs mÿ, während die Schicht 22 als Steuergate des MOSFETs Mÿ dient. Die Steuergateschicht 22 ist mit der betreffenden Wortleitung (im Fall der Speicherzelle M 11 mit der Wortleitung WL 1) verbunden. Gemäß Fig. 3 erstreckt sich das floating Gate 18 bis zum Elementtrenn- bzw. -isolierbereich, wodurch in jeder Zelle Mi die Koppelkapazität Cfs zwischen floating Gate 18 und Substrat 10 kleiner eingestellt ist als die Koppelkapazität Cfc zwischen floating Gate 18 und Steuergate 22, so daß das Dateneinschreiben und -löschen lediglich durch Bewegung von Elektronen mittels eines Tunneleffekts zwischen floating Gate 18 und Substrat 10 ermöglicht wird.

Der erste Wähltransistor Qs 11 weist eine unter Isolierung über dem Substrat 10 angeordnete polykristalline Siliziumschicht 26 auf, die als Steuergate des Wähltransistors Qs 11 dient. Ebenso weist der zweite Wähltransistor Qs 12 eine unter Isolierung über dem Substrat 10 angeordnete polykristalline Siliziumschicht 28 auf, die als Steuergate dieses Wähltransistors Qs 12 dient.

Gemäß Fig. 4 sind stark dotierte N-Typ-Diffusionsschichten 30, 32, 34, 36, 38, 40 und 42 so ausgebildet, daß sie die Gateelektroden der Transistoren Qs und M leicht überlappen. N⁺-Diffusionsschichten dienen als Source- und Drainelektroden der betreffenden Transistoren. Beispielsweise bilden die Schichten 30 und 32 die Drain- bzw. Source-Elektrode des Wähltransistors Qs 11. Auf ähnliche Weise dienen Schichten 32 und 34 als Drain- bzw. Source-Elektrode des Zellentransistors M 11.

Die beschriebene Schichtanordnung ist vollständig mit einer CVD-Isolierschicht 44 bedeckt. Gemäß Fig. 4 ist in der Schicht 44 eine durchgehende Öffnung ausgebildet, die als Kontaktloch 12 für ein Reihentransistorarray dient. Das Kontaktloch 12 befindet sich an der Source-Diffusionsschicht 32 des Wähltransistors Qs 11. Eine Aluminiumverdrahtungsschicht 14 verläuft auf der Schicht 44 und kontaktiert die Drain-Diffusionsschicht 30 des Transistors Qs über das Kontaktloch 12. Die Schicht 14 ist selektiv mit einer Dateneingabe- oder -ausgabeleitung verbunden.

Gemäß Fig. 1 sind die Wortleitungen WL 1, WL 2, WL 3 und WL 4 über Wähltransistoren S 1, S 2, S 3 bzw. S 4 mit Steueranschlüssen CG 1, CG 2, CG 3 bzw. CG 4 verbunden. Die Gatesteuerleitung SG 1 ist mit dem Steueranschluß SD 1 über den Wähltransistor S 5 verbunden. Die Leitung SG 2 ist unmittelbar an den Steueranschluß SS 1 angeschlossen. Die Transistoren S 1 bis S 5 sind an ihren Gate-Elektroden mit der Steuerleitung CL verbunden. An letztere wird ein Steuersignal angelegt.

Jede der Bitleitungen BLi ist an ihrem einen Ende mit einem Zwischenspannungsgenerator 50-i und am anderen Ende mit einer peripheren Steuerschaltung 52-i verbunden. Der Generator 50 enthält eine Reihenschaltung aus zwei MOSFETs Q 1 und Q 2. Die Gate-Elektrode des MOSFETs Q 1 ist mit dessen Drain-Elektrode verbunden. Der MOSFET Q 1 wird an seiner Drain-Elektrode mit einer ersten verstärkten (boosted) Spannung Vpp 1 (von 10 V bei dieser Ausführungsform) beaufschlagt. Die Spannung Vpp 1 wird daher über den MOSFET Q 1 an die Bitleitung BL 1 angelegt. Die Gate-Elektrode des MOSFETs Q 2 ist mit dem Anschluß A verbunden. Der MOSFET Q 2 dient als Entladungstransistor, über den Bitleitungsträger entladen bzw. abgeführt werden.

Die periphere Steuerschaltung 52 umfaßt einen Leseschaltungsteil 54, einen Datendiskriminierschaltungsteil 56 und einen Einschreibsteuerschaltungsteil 58. Der Leseschaltungsteil 54 enthält einen MOSFET Q 3, dessen Gate-Elektrode mit dem Anschluß B verbunden ist und der in einem Auslesemodus des EEPROMs durchgeschaltet wird, einen über den MOSFET Q 3 mit der Bitleitung BL 1 verbundenen Leseverstärker 60, einen MOSFET Q 4, dessen Gate-Elektrode mit dem Anschluß C verbunden ist, der seinerseits am Ausgang des Verstärkers 60 liegt, und welcher im Auslesemodus des EEPROMs durchgeschaltet wird, sowie einen MOSFET Q 5, dessen Gate- Elektrode mit dem Anschluß D verbunden ist und der seinerseits zwischen den MOSFET Q 4 und eine Eingabe/Ausgabeleitung I/01 eingeschaltet ist. Der Datendiskriminierschaltungsteil 56 enthält ein NOR-Glied 62 mit einem ersten Eingang, der an einen Sammel-Knotenpunkt N 1 der MOSFETs Q 4 und Q 5 angeschlossen ist, sowie einem zweiten, mit dem Anschluß E verbundenen Eingang. Der Einschreibsteuerschaltungsteil 58 enthält eine Reihenschaltung aus zwei MOSFETs Q 6 und Q 7 sowie einen mit dem Ausgang eines NAND-Glieds 62 verbundenen Kondensator 64. Der MOSFET Q 6 wird an seiner Drain-Elektrode mit einer zweiten verstärkten Spannung Vpp 2 (von 20 V bei dieser Ausführungsform) beaufschlagt. Die Gate-Elektrode des MOSFETs Q 6 ist mit der Source-Elektrode des MOSFETs Q 7 und der Bitleitung BL 1 verbunden. Die Gate-Elektrode des MOSFETs Q 7 ist an einen Sammel-Knotenpunkt N 2 der MOSFETs Q 6 und Q 7 angeschlossen. Der Knotenpunkt N 2 ist seinerseits über den Kondensator 64 mit dem Ausgang des NOR-Glieds 62 verbunden. Der in Diodenschaltung vorliegende MOSFET Q 7 und der Kondensator 64 bilden einen sog. "Pumpkreis". Die MOSFETs Q 6 und Q 7 dienen als "H"- Pegelspannungsspeisekreis zur Lieferung der Spannung Vpp 2 zur betreffenden Bitleitung BL 1 nach Maßgabe eines Ausgangssignals vom Datendiskriminierschaltungsteil 56.

Die Betriebsarten des erfindungsgemäßen EEPROMs mit dem erläuterten Aufbau sind nachstehend anhand des Zeitsteuerdiagramms (Wellenformdiagramms) von Fig. 5 beschrieben. In Fig. 5 sind eine an der Bitleitung BL anliegende Spannung mit "Vbit" und an Leitungen SD 1, SD 2 sowie CG 1 bis CG 4 anzulegende Spannungen mit Vsd 1, Vsd 2, Vcg 1, Vcg 2, Vcg 3 bzw. Vcg 4 bezeichnet. Die an Klemmen oder Anschlüssen A bis E des Zwischenspannungsgenerators 50 und der peripheren Steuerschaltung 52 erzeugten Spannungen sind mit Va, Vb, Vc, Vd bzw. Ve bezeichnet. Eine Ausgangsspannung vom NOR- Glied 62 der peripheren Steuerschaltung 52-i ist mit Vgoi bezeichnet. Beispielsweise sind Ausgangsspannungen von NOR-Gliedern 62 der Schaltungen 52-1 und 52-2 mit Vgo 1 bzw. Vgo 2 angegeben.

Der EEPROM bewirkt die gleichzeitige Datenlöschung für alle Speicherzellen (der erfindungsgemäße EEPROM wird daher auch als "Schnellösch-EEPROM" bzw. "flash EEPROM" bezeichnet). Dabei werden die in allen Zellentransistoren M in jedem Zellenblock gespeicherten Daten auf die nachstehend zu beschreibende Weise gleichzeitig gelöscht. Dies bedeutet, daß (dabei) die Spannung des Pegels "H" an alle Wortleitungen WL 1 bis WL 4 angelegt wird. Gleichzeitig wird die Spannung des Pegels "H" an die Anschlüsse SD 1 und A angelegt. Infolgedessen wird in allen Speicherzellen (jeweils) ein Kanal gebildet. Der Kanal weist eine Massespannung Vs auf, wodurch Elektronen vom Substrat 10 zum floating Gate 18 injiziert werden. Dabei verschiebt sich die Schwellenwertspannung jedes der Speicherzellentransistoren in positiver Richtung auf z. B. etwa 2 V, so daß ein Datenspeicherzustand von "0" gesetzt oder vorgegeben wird. Auf diese Weise wird die Simultanlöschoperation im EEPROM durchgeführt.

In einem Dateneinschreibmodus wird die Spannung des Pegels "L" an eine gewählte Wortleitung und die Spannung des Pegels "H" an eine nichtgewählte Wortleitung oder nichtgewählte Wortleitungen zwischen der gewählten Wortleitung und dem ersten Wähltransistor, der als Kontaktknotenpunkt zwischen dem Zellenblock und einer spezifischen, zugeordneten Bitleitung dient, angelegt, so daß die Source-Seite der nichtgewählten Wortleitungen mit der Spannung des Pegels "L" beaufschlagt wird. Die Spannung des Pegels "H" oder eine Zwischenspannung zwischen den Spannungen der Pegel "L" und "H" wird der gewählten Bitleitung nach Maßgabe einer Binärgröße der zu speichernden digitalen Daten aufgeprägt. Um dabei eine Überlöschung zu verhindern, wird die Zwischenspannung an die nichtgewählten Bitleitungen angelegt.

Insbesondere sei angenommen, daß Daten in z. B. die Speicherzelle M 14 der Speicherzellenmatrix gemäß Fig. 1 eingeschrieben werden sollen (zur Vereinfachung der Erläuterung sind nachstehend die Operationen von nur zwei benachbarten Bitleitungen, d. h. der Bitleitung BL 1 als gewählte Bitleitung und der Leitung BL 2 als nichtgewählte Bitleitung, beschrieben; andere nichtgewählte Bitleitungen BL 3, . . ., BLm sind dabei - bezüglich der Funktion - der Bitleitung BL 2 ähnlich). Das Signal wird der Leitung CL zugeführt, und die MOSFETs S 1 bis S 5 werden durchgeschaltet. Wenn sich die an den Anschluß SD 1 anzulegende Spannung Vsd 1 gemäß Fig. 5 auf 20 V ändert, werden die Wähltransistoren Qs 11 und Qs 21 durchgeschaltet, so daß jeder NAND-Zellenblock B elektrisch mit der betreffenden Bitleitung BL verbunden wird. Wenn eine Speicherzelle M 14 eine gewählte Zelle ist, werden die Wortleitung WL 4 und die Bitleitung BL 1 gewählt. Dabei wird als Spannung des niedrigen Pegels "L" eine Spannung von 0 V an den Anschluß CG 4 der gewählten Wortleitung WL 4 angelegt, während als hochpegelige Spannung "H" eine Spannung von 20 V an die Anschlüsse CG 1 bis CG 3 der restlichen Wortleitungen WL 1 bis WL 3 und den Anschluß SD 1 der Gatesteuerleitung SG 1 angelegt wird. Wenn die Dateneinschreiboperation eingeleitet wird, wird die erste verstärkte Spannung Vpp 1 an die Anschlüsse B und C der MOSFETs Q 3 bzw. Q 4, die nur im Auslesemodus durchschalten, und den Gateanschluß A des MOSFETs Q 2, der nur im Löschmodus durchschaltet, angelegt, wobei die Anschlüsse auf der Spannung des Pegels "L" gehalten werden.

Bei dieser Spannungsanlegung werden etwa 8 V, d. h. eine Spannung, die um den Schwellenwert des MOSFETs Q 1 niedriger ist als die Spannung Vpp 1, zur gewählten Bitleitung BL 1 und zur nichtgewählten Bitleitung BL 2 geliefert (und ähnlich auch zu anderen nichtgewählten Bitleitungen). Zwischenzeitlich werden die Spannung der Ein/Ausgabeleitungen I/01 der Bitleitung BL 1 zu 0 V und die Spannung der Ein/Ausgabeleitung I/02 der Bitleitung BL 2 zu 5 V, und die Spannung Vd von 5 V wird an den Gate-Anschluß D des Einschreib-MOSFETs Q 5 jeder Steuerschaltung 52-1 und 52-2 angelegt, wodurch die MOSFETs Q 5 durchgeschaltet werden. Das NOR-Glied 62 der Schaltung 52-1 nimmt daher an seinem ersten Eingang von der Leitung I/01 gelieferte Daten und an seinem zweiten Eingang eine am Anschluß E eingespeiste Ausgangsspannung Ve (vgl. Fig. 5) von einem Ringoszillator ab. Auf ähnliche Weise nimmt das NOR-Glied 62 der Schaltung 52-2 an seinem ersten Eingang von der Leitung I/02 gelieferte Daten und an seinem zweiten Eingang eine Ausgangsspannung Ve von dem am Anschluß E einspeisenden Ringoszillator ab. Da die Spannung Ve anliegt, erhöht sich eine Ausgangsspannung (Vgo 1) des NOR-Glieds 62 der Schaltung 52-1 der Leitung BL 1 zum Durchschalten des MOSFETs Q 7. In Abhängigkeit vom Durchschaltvorgang des MOSFETs Q 7 schaltet (auch) der MOSFET Q 6 durch. Infolgedessen wird eine zweite verstärkte oder angehobene Spannung Vpp 2 (= 20 V) der Bitleitung BL 1 aufgeprägt. Die Steuergatespannungen Vcg 1, Vcg 2 und Vcg 3 der Speicherzellentransistoren M 11 bis M 13 der Bitleitung BL 1 werden daher gemäß Fig. 5 auf 20 V gesetzt. Da die Kanäle der Transistoren M leitend gemacht sind und die Spannung des Pegels "H" von 20 V an der Bitleitung BL anliegt, bewegen sich keine (Ladungs-)Träger in den Speicherzellen M 11 bis M 13, und es findet keine Datenspannungsänderung statt. In der Speicherzelle M 14 liegt die Steuergatespannung Vcg 4 auf 0 V, und ihre Drain-Elektrode 38 (vgl. Fig. 4) wird mit praktisch 20 V beaufschlagt (die betreffende Spannung ist tatsächlich geringfügig kleiner als dieser Wert, weil ein geringfügiger Spannungsabfall in den Kanälen dieses Transistors auftritt), und zwar über die durchgeschalteten Zellentransistoren M 11 bis M 13. Die im floating Gate 18 der Speicherzelle M 14 gespeicherten oder aufgespeicherten Elektronen werden daher durch Durchtunnelung zum Substrat 10 entladen. Infolgedessen verschiebt sich der Schwellenwert des Speicherzellentransistors M 14 in negativer Richtung auf z. B. -3 V. Auf diese Weise ist das Einschreiben einer logischen Dateneinheit "1" abgeschlossen.

Da die Ausgangsspannung des NOR-Glieds 62 der Steuerschaltung 52-2 während des Dateneinschreibens in der gewählten Bitleitung BL 1 auf die Spannung des Pegels "L" festgelegt ist, wird die Zwischenspannung von 8 V durch die Schaltung 50-2 an die nichtgewählte Bitleitung BL 2 angelegt. Auf diese Weise kann eine Überlöschung in nichtgewählten Speicherzellen M 21 bis M 24 ohne weiteres verhindert werden. Der Grund hierfür ist folgender: Es sei angenommen, daß die Bitleitung BL 2 auf die Spannung des Pegels "L" (= 0 V) gesetzt ist. Da in diesem Fall die Wortleitungen WL 1 bis WL 3 an der Spannung des Pegels "H" liegen, werden die mit ihnen verbundenen Speicherzellen M 21 bis M 23 automatisch in einen Datenlöschmodus gesetzt. Als Ergebnis werden die Schwellenwerte der in den Speicherzustand für Daten "0" gesetzten Speicherzellen M 21 bis M 23, weil ihre Schwellenwerte anfänglich z. B. 2 V betragen, in unerwünschter Weise in positiver Richtung auf z. B. 6 V verschoben. Dieser Zustand wird als "Überlösch-Zustand" bezeichnet, in welchem dann, wenn der EEPROM dem Datenauslesemodus unterliegt, zwecks Auslegung von Daten "0" beim Schwellenwert von 2 V oder Daten "1" beim Schwellenwert von -3 V, eine Spannung von 0 V an eine mit einer bestimmten gewählten Speicherzelle Mÿ verbundene Wortleitung und eine Spannung von 5 V an die nichtgewählten Wortleitungen angelegt werden, wodurch alle Speicherzellen M, mit Ausnahme derjenigen der gewählten Wortleitung, durchgeschaltet werden, wobei es schwierig ist, eine wirksame oder effektive Datenauslesung durchzuführen.

In der folgenden Tabelle sind die angelegten Spannungen der Speicherzellen M 11 bis M 14 der gewählten Bitleitung BL 1 im Dateneinschreibmodus des EEPROMs und der Speicherzellen M 21 bis M 24 der nichtgewählten Bitleitung BL 2 zusammengefaßt.

Wenn im Datenauslesemodus die Speicherzelle M 14 gewählt wird, werden eine Spannung von 0 V an die mit der gewählten Zelle M 14 verbundene Wortleitung WL 4 und eine Spannung von 5 V an die restlichen Wortleitungen WL 1 bis WL 3 angelegt, um damit festzustellen oder zu erfassen, ob die gewählte Speicherzelle M 14 durchgeschaltet ist, während nichtgewählte Speicherzellen M 11 bis M 13 durchgeschaltet sind. Wenn die Zelle M 14 durchgeschaltet ist, werden die gespeicherten Daten zu "1" diskriminiert. Wenn die Zelle M 14 gesperrt bleibt oder gehalten wird, werden die Speicherdaten zu "0" diskriminiert. Wenn im EEPROM die beschriebene "Überlöschung" auftritt, wird der Schwellenwert der Speicherzelle angehoben, so daß es schwierig oder unmöglich wird, unter den obigen Auslesebedingungen die mit der gewählten Zelle in Reihe geschalteten Speicherzellen durchzuschalten (bzw. zu aktivieren). Bei der beschriebenen Ausführungsform bleiben dagegen die nichtgewählten Bitleitungen während der Dateneinschreibung in der gewählten Zelle auf der Zwischenspannung zwischen den Spannungen der Pegel "H" und "L". Infolgedessen kann der genannte Nachteil zuverlässig vermieden werden. Weiterhin wird die Abnahme der BL-Spannung (Vpp) aufgrund des Inkrements bzw. der Erhöhung in der Schwellenwertspannung Vth nichtgewählter Zellen unterdrückt, was dazu führt, daß die Dateneinschreiboperation einfacher gestaltet werden kann.

Darüber hinaus sind gemäß Fig. 1 Gate und Source des MOSFETs Q 1 zur Lieferung der ersten verstärkten Spannung Vpp 1 zusammengeschaltet. Wenn aber die zweite verstärkte Spannung Vpp 2, die höher ist als die Spannung Vpp 1, an die Bitleitungen BL angelegt wird, wird die Entstehung einer Reihenstrecke an der Seite der Spannung Vpp 1 verhindert.

Gemäß Fig. 6 kann das NOR-Glied 62 der Steuerschaltung 52 durch eine Reihenschaltung aus einem NAND-Glied 70 und einem Inverter 72 ersetzt werden. Außerdem wird bei der beschriebenen Ausführungsform die erste verstärkte Spannung Vpp 1 als Zwischenspannung benutzt, die den nichtgewählten Bitleitungen BL aufgeprägt werden soll. Die Zwischenspannung braucht jedoch lediglich eine Spannung zwischen den Spannungen der Pegel "H" und "L" zu sein.

Gemäß Fig. 7 kann ein elektrisch löschbarer, programmierbarer Festwertspeicher bzw. EEPROM gemäß einer zweiten Ausführungsform der Erfindung mittels einer einzigen Stromquellenspannung von 5 V betrieben werden. Dabei ist eine gewählte Zahl von (bei dieser Ausführungsform) z. B. vier Bitleitungen BLi 1 bis BLi 4 mit einer peripheren Steuerschaltung 52-i (deren Schaltungsaufbau demjenigen bei der vorher beschriebenen Ausführungsform entspricht und daher nicht mehr im einzelnen erläutert zu werden braucht) über N-Kanal- MOSFETs Q 10, Q 11, Q 12 bzw. Q 13 verbunden. Die MOSFETs Q 10 bis Q 13 sind an ihren Gate-Elektroden mit Spaltensteuerleitungen CL 1, CL 2, CL 3 bzw. CL 4 verbunden, welche Klemmen oder Anschlüsse CS 1, CS 2, CS 3 bzw. CS 4 für die Abnahme von Spaltenadreßsignalen aufweisen. Adreßsignale CS 1 bis CS 4 werden an die Gate-Elektroden von MOSFETs Q 10 bis Q 13, die zwischen jeder Gruppe von vier Bitleitungen BLi 1 bis BLi 4 und der betreffenden Schaltung 52-i gebildet sind, über Signalleitungen CL 1 bis CL 4 zugeführt.

Gemäß Fig. 8 weist jeder NAND-Zellenblock acht Speicherzellen M, auf; der Querschnittsaufbau jeder Speicherzelle ist dabei ähnlich wie bei der vorher beschriebenen Ausführungsform. Eine langgestreckte, als Bitleitung BL dienende Aluminiumschicht 80 ist unter Isolierung über dem Chip-Substrat 82 abgelagert. Die Schicht 80 ist auf die vorher in Verbindung mit Fig. 4 gezeigte Weise über ein Kontaktloch 84 elektrisch mit dem Substrat 10 verbunden. Gemäß Fig. 8 sind längs der Leitung 80 aufeinanderfolgend Speicherzellentransistoren M 111 bis M 118 angeordnet. Ähnlich wie bei der vorher beschriebenen Ausführungsform, sind erste und zweite Wähltransistoren Qs 111 und Qs 112 an beide Enden bzw. Seiten eines Arrays der Speicherzellentransistoren angeschlossen. Als Steuergate-Elektroden von Transistoren M 111 bis M 118 dienende Wortleitungen sind an Klemmen bzw. Anschlüsse CG 1 bis CG 8 angeschlossen. Gatesteuer-Verdrahtungen, die als Gate-Elektroden der Wähltransistoren Qs 111 und Qs 112 dienen, sind mit Anschlüssen SD 1 bzw. SS 1 verbunden.

Gemäß Fig. 7 sind Wortleitungen WL 1 bis WL 8 über Wähltransistoren S 1 bis S 8 aus D-Typ-N-Kanal MOSFETs (MOSFETs S 2 bis S 6 in Fig. 7 aus Übersichtlichkeitsgründen nicht dargestellt) mit einer Steuerleitung CL verbunden, der ein Steuersignal zugeführt wird. Eine Leitung SG 1 ist mit der Steuerleitung CL über einen Wähltransistor S 9 verbunden, während eine Leitung SG 2 unmittelbar an die Steuerleitung CL angeschlossen ist. Jede Bitleitung BLi ist mit einem Zwischenspannungsspeisekreis 86-i verbunden, der aus einer Reihenschaltung von N-Kanal-MOSFETs Q 1 und Q 2 besteht. Der MOSFET Q 1 wird dabei nach Maßgabe eines an seine Gate- Elektrode angelegten Einschreibsignals W durchgeschaltet. Der MOSFET Q 2 wird in Abhängigkeit von einem seiner Gate- Elektrode aufgeprägten Löschsignal A geschaltet. Der Drain- Anschluß des MOSFETs Q 1 wird mit einer intern verstärkten oder angehobenen Spannung Vm (z. B. 10 V) beaufschlagt. Der Source-Anschluß des MOSFETs Q 2 ist an die Substratmassespannung Vs angeschlossen.

Bei diesem EEPROM gemäß der zweiten Ausführungsform wird im Simultanlöschmodus eine Spannung von 20 V als Spannung des Pegels "H" an alle Wortleitungen WL angelegt. Gleichzeitig wird eine Spannung von 20 V als Spannung des Pegels "H" an die Gatesteuerleitungen SG 1 und SG 2 der ersten und zweiten Wähltransistoren Qs angelegt. Eine Spannung von 5 V wird an die Gate-Elektrode des MOSFETs Q 2 des Zwischenspannungsspeisekreises 86-i jeder Bitleitung BLi angelegt. Spannungen von Adreßleitungen CL 1 bis CL 4 sind oder werden auf 0 V gesetzt. Die Substratspannung Vs beträgt in allen Lösch-, Einschreib- und Auslesemoden des EEPROMs jeweils 0 V.

Mit dieser Spannungsanlegung werden in allen Speicherzellen M des EEPROMs Kanäle gebildet, wobei eine Kanalspannung zu einer Massespannung wird und ihre Steuergates eine Spannung des Pegels "H" erlangen. Infolgedessen werden in allen Speicherzellen M Elektronen gleichzeitig (über Tunnelstromflüsse) vom Substrat 82 zu den floating Gates mittels Fowler-Nordheim-Durchtunnelung (auch als "F-N-Durchtunnelung" bekannt) injiziert, wodurch der Schwellenwert jeder Speicherzelle Mi in positiver Richtung auf z. B. 2 V verschoben wird. Dieser Zustand entspricht einem "0"-Zustand. Mit anderen Worten: im Simultanlöschmodus werden alle Speicherzellen M in den "0"-Speicherzustand initialisiert.

Im folgenden ist anhand von Fig. 9 eine Dateneinschreiboperation bei diesem EEPROM beschrieben. Wenn ein Einschreibmodus gesetzt und z. B. die Speicherzelle M 117 gewählt ist, wird eine Spannung des Pegels "L" der mit der gewählten Speicherzelle M 117 verbundenen Wortleitung WL 7 aufgeprägt. Gleichzeitig wird eine Spannung des Pegels "H" oder eine Zwischenspannung mit einer Größe zwischen der Spannung des Pegels "H" und der Massespannung Vs an die gewählte Bitleitung BL 11 in Übereinstimmung mit in die gewählte Speicherzelle einzuschreibenden logischen Daten angelegt. Die Zwischenspannung wird den nichtgewählten Bitleitungen BL 12 bis BL 14 und BL 21 bis BL 24 aufgeprägt. Demzufolge werden gemäß Fig. 9 die Steuergate-Anschlußspannungen Vcg 1 bis Vcg 6 der nichtgewählten Speicherzellen M 111 bis M 116 des NAND-Zellenblocks B 111 während des Einschreibmodus auf 23 V gesetzt. Die Steuergate-Anschlußspannung Vcg 7 der gewählten Speicherzellen M 117 bleibt auf 0 V. Die Steuergate-Anschlußspannung Vcg 8 der nichtgewählten Speicherzelle M 118 wird oder ist auf 0 V gesetzt.

Bei Einleitung der Einschreiboperation werden insbesondere die Spannung Vsd 1 der mit dem Wähltransistor Qs 111 verbundenen Steuergateleitung SG 1 und die Spannung Vsd 2 auf die Spannung des Pegels "H" (= 20 V) gesetzt (vgl. Fig. 9), wodurch der erste Wähltransistor Qs 111 der gewählten Bitleitung BL 1 leitend gemacht bzw. durchgeschaltet wird. Demzufolge wird der NAND-Zellenblock B 111 zusammen mit den restlichen NAND-Zellenblöcken an seiner einen Seite mit der Bitleitung BL 11 verbunden. Auf ähnliche Weise wird die Spannung Vss 1 der Steuergateleitung SG 2 auf die Spannung des Pegels "H" (= 20 V) gesetzt, wodurch der zweite Wähltransistor Qs 112 der gewählten Bitleitung BL 11 durchgeschaltet wird. Demzufolge wird der NAND-Zellenblock B 111 an seiner anderen Seite mit Substratmassespannung Vs verbunden. Das gleiche gilt auch für die restlichen NAND-Zellenblöcke. Bei Einleitung des Einschreibmodus wird die Gatespannung des MOSFETs Q 2 von der Zwischenspannungsspeiseschaltung 86 für jede Bitleitung BLi auf eine Spannung (Vm+Vth) gesetzt, die eine Summe aus der internen verstärkten Spannung Vm (= 10 V) und dem MOSFET-Schwellenwert Vth ist.

Gemäß Fig. 9 werden die Gatespannung Va des MOSFETs Q 2 jeder Zwischenspannungsspeiseschaltung 86-i und die Gatespannungen Vb und Vc der MOSFETs Q 3 und Q 5 (vgl. Fig. 1) jeder peripheren Steuerschaltung 52-1 auf die Spannung des Pegels "L" gesetzt. Demzufolge wird die interne verstärkte Spannung (internal boosted voltage) Vm den Bitleitungen BL 11, BL 12, BL 13, BL 14, BL 21, BL 22, BL 23, BL 24, . . ., von denen eine Gruppe aus vier Bitleitungen BL 11 bis BL 14 die gewählte Speicherzelle M 117 enthält, zugeführt, wenn die Steuerleitung CS 1 nach Maßnahme des Adreßsignals bezeichnet ist und diese Bitleitungsgruppe eine Spannung (= 23 V) aufweist, die durch "Vpp (20 V) + Vth" repräsentiert ist; der Transistor Q 10 wird dabei gewählt und von den in dieser Bitleitungsgruppe gebildeten Bitleitungs-Wähltransistoren Q 10 bis Q 13 durchgeschaltet, so daß die Steuerschaltung 52-1 nur mit der gewählten Bitleitung BL 11 verbunden wird. An die Ein/Ausgabeleitung I/01 und die Ein/Ausgabeleitung I/02 wird jeweils eine Datenspannung von 0 V bzw. 5 V angelegt. In diesem Fall wird die Spannung Vpp nur an die Bitleitung BL 11 angelegt, während die Spannung Vm den restlichen Bitleitungen BL 12 bis BL 24 aufgeprägt wird.

Auf dieselbe Weise, wie bei der vorher beschriebenen Ausführungsform, wird die Spannung Vd des Gateanschlusses D des Einschreibtransistors Q 5 (vgl. Fig. 1) jeder Steuerschaltung 52-1 und 52-2 gemäß Fig. 9 auf 5 V gesetzt, wodurch die Transistoren Q 5 durchgeschaltet werden. Das NOR- Glied 62 (vgl. Fig. 1) der Schaltung 52-1 wird daher mit der Datenspannung (= z. B. 0 V) der Leitung I/01 und einem (in Fig. 9 mit Ve bezeichneten) Ringoszillator-Ausgangssignal, das extern über den Anschluß E geliefert wird, beaufschlagt. Auf ähnliche Weise wird das NOR-Glied 62 (vgl. Fig. 1) der Schaltung 52-2 mit der Datenspannung (=5 V) von der Leitung I/02 und einem extern vom Anschluß E gelieferten Ringoszillator- Ausgangssignal Ve beaufschlagt. Da in der Schaltung 52-1 die Ausgangsspannung Vgo 1 vom NAND-Glied 62 eine Impulswellenform gemäß Fig. 9 aufweist, werden (Ladungs-)Träger im Kondensator 64 (vgl. Fig. 1) geladen, wodurch die Gatespannung des Transistors oder MOSFETs Q 7 erhöht wird. Demzufolge wird der MOSFET Q 7 durchgeschaltet, worauf der MOSFET Q 6 durchschaltet. Als Ergebnis wird eine verstärkte Spannung Vpp an die gewählte Bitleitung BL 11 angelegt. Bei Anlegung der Spannung Vpp wird der MOSFET Q 1 der Zwischenspannungs-Speiseschaltung 86-1 gesperrt. Da zwischenzeitlich die Ausgangsspannung Vgo 2 vom NOR-Glied 62 der Steuerschaltung 52-2 gemäß Fig. 9 auf 0 V gehalten wird, wird die obige Operation nicht durchgeführt. Von allen Bitleitungen BL wird daher nur eine Bitleitung BL 11, welche die gewählte Speicherzelle M 117 enthält, mit der Spannung Vpp beaufschlagt.

Da bei dieser Spannungsanlegung im NAND-Zellenblock B 111 der gewählten Bitleitung BL 11 die Steuergatespannungen Vcg 1 bis Vcg 6 der Speicherzellen M 111 bis M 116 auf die Spannung des Pegels "H" von 23 V gesetzt sind, sind ihre Kanäle leitend gemacht. Zu diesem Zeitpunkt wird die Bitleitung BL 11, wie beschrieben, mit der Spannung des Pegels "H" beaufschlagt, so daß die Drain-Spannung jeder der Speicherzellen M 111 bis M 116 im wesentlichen auf die Spannung des Pegels "H" gesetzt wird. Diese Speicherzellen bleiben daher unverändert.

Die Gate-Elektrode der gewählten Speicherzelle M 117 wird mit der Steuergatespannung Vcg 7 (vgl. Fig. 9) von 0 V beaufschlagt, während an ihre Drain-Elektrode die Spannung des Pegels "H" von der Bitleitung BL 11 über Speicherzellen M 111 bis M 116 angelegt wird; die Speicherzelle M 117 ist dabei gesperrt bzw. abgeschaltet. Im floating Gate gespeicherte Elektronen werden daher durch F-N-Durchtunnelung zur Diffusionsschicht der Speicherzelle M 117 entladen bzw. entleert, und der Schwellenwert verschiebt sich in negativer Richtung auf z. B. -3 V. Als Ergebnis werden logische Daten "1" in die Speicherzelle M 117 eingeschrieben. Da dabei der Gate-Elektrode der anderen Speicherzelle M 118 die Steuergatespannung Vcg 8 (vgl. Fig. 9) von 5 V aufgeprägt ist, die eine Zwischenspannung zwischen der Spannung des Pegels "H" und der Massespannung Vs ist, wird eine Datenlöschung verhindert.

Während die gewählte Speicherzelle M 117 der Dateneinschreibung unterliegt, wird die Ein/Ausgabeleitung I/02 der Steuerschaltung 52-2 in einer anderen Gruppe von vier Bitleitungen BL 21 bis BL 24 auf 5 V gesetzt. Daher wird gemäß Fig. 9 die Ausgangsspannung Vgo 2 des NOR-Glieds 62 auf 0 V gesetzt. Infolgedessen bleiben die MOSFETs Q 6 und Q 7 der Schaltung 52-2 nicht durchgeschaltet, und es wird keine verstärkte Spannung Vpp ausgegeben. Die dieser Gruppe zugeordnete gewählte Bitleitung BL 21, die bei Aktivierung der Steuerleitung CL 1 gleichzeitig mit der Bitleitung BL 11 gewählt wird, wird auf die Zwischenspannung Vm gesetzt. Dieser Zustand entspricht dem Einschreiben von Daten entsprechend einer logischen "0". Mit anderen Worten: Wenn logische Daten "0" in die gewählte Speicherzelle eingeschrieben werden sollen, wird die Zwischenspannung Vm nicht nur an die nichtgewählten Bitleitungen, sondern auch an die gewählte Bitleitung angelegt. Es ist darauf hinzuweisen, daß die Speicherzellen der nichtgewählten Bitleitungen BL 22 bis BL 24 dieser Gruppe unverändert bleiben, und zwar ähnlich den nichtgewählten Speicherzellen der Leitungen BL 12 bis BL 14 der obengenannten Gruppe von Bitleitungen BL 11 bis BL 14.

Zur Erzielung einer vorteilhaften Größe der Zwischenspannung Vm wurde erfindungsgemäß ein Versuch durchgeführt, bei dem verschiedene Spannungen als "Zwischenspannung Vm" an eine gewählte Bitleitung BLi angelegt werden, wenn logische Daten "0" eingeschrieben werden sollen. Es sei angenommen, daß eine der nichtgewählten Speicherzellen M 211 bis M 216, an deren Gate-Elektroden beim Einschreiben von Daten "0" die Spannung des hohen Pegels "H" von 20 V anliegt, als "typische nichtgewählte Speicherzelle" bezeichnet wird, während eine gewählte Speicherzelle M 217, an deren Steuergate dabei die Spannung des Pegels "L" von 0 V anliegt, als "typische gewählte Speicherzelle" bezeichnet wird. Fig. 10A veranschaulicht Änderungen im Schwellenwert bezüglich einer Spannungszeit (stress time) (Spannungsanlegezeit) der "typischen nichtgewählten Speicherzelle", die sich dann ergeben, wenn die Größe der an die Bitleitung BL 21 anzulegenden Zwischenspannung Vm variiert wird (halbgewählter Injektionsmodus). Fig. 10B veranschaulicht die Änderungen des Schwellenwerts in bezug auf eine Spannungszeit der "typischen gewählten Speicherzelle", wie sie unter den gleichen Bedingungen ermittelt werden (halbgewählter Entladungsmodus).

Wenn - wie aus Fig. 10A hervorgeht - eine Zwischenspannung Vm zur Herabsetzung der Bitleitungsspannung von 10 V (aus) verringert wird, vergrößert sich die Änderung des Schwellenwerts der "typischen nichtgewählten Speicherzelle" im halbgewählten Injektionsmodus (half-selected injection mode). Wenn beispielsweise die Zwischenspannung Vm auf 6 V verringert wird, verändert sich der Schwellenwert der nichtgewählten Speicherzelle stark von 3,0 auf 3,5 V während eines Spannungszeitverlaufs von nur etwa 100 ms. Wenn andererseits - wie aus Fig. 10B hervorgeht - die Zwischenspannung Vm zur Erhöhung der Bitleitungsspannung erhöht wird, vergrößert sich die Änderung im Schwellenwert der "typischen gewählten Speicherzelle" im halbgewählten Entladungs- oder Entleerungsmodus. Wenn beispielsweise die Zwischenspannung Vm auf 13 V erhöht wird, erfährt der Schwellenwert der gewählten Speicherzelle eine große Änderung von 3,0 auf etwa 2,6 V im Laufe einer Spannungszeit von nur 10 ms. Aus diesen Versuchsergebnissen läßt sich schließen, daß die Zwischenspannung Vm vorzugsweise auf 8 bis 12 V eingestellt werden soll, wenn die Spannung des Pegels "H" des EEPROMs 20 V beträgt. Eine vorteilhafte Zwischenspannung Vm läßt sich daher durch folgende Beziehung ausdrücken:

Vpp/2 - 0,1 Vpp Vm Vpp/2 + 0,1 Vpp (1)

Da bei dieser Ausführungsform die verstärkte Spannung Vpp 20 V beträgt, ergibt sich folgende Beziehung:

8 Vm 12 (2)

Bei dieser Ausführungsform gilt Vm = 10 V.

Wenn beim EEPROM gemäß der zweiten Ausführungsform der Erfindung Daten in einen NAND-Zellenblock einer bestimmten Bitleitung BLi eingeschrieben werden sollen, ist eine Bezeichnungsreihenfolge der gewählten Speicherzellen im NAND-Zellenblock keineswegs eingeschränkt oder begrenzt, vielmehr können die Daten in einer gewünschten Reihenfolge in eine gewünschte Speicherzelle eingeschrieben werden. Weiterhin werden in diesem Fall die Drain-Elektroden der nichtgewählten Speicherzellen M, mit Ausnahme der gewählten, augenblicklich der Dateneinschreibung unterworfenen Speicherzelle, mit der Zwischenspannung Vm beaufschlagt, weil letztere an den betreffenden Bitleitungen BL anliegt. Auf diese Weise kann eine unerwünschte Datenlöschung oder Datenzerstörung aufgrund von Überlöschung zuverlässig verhindert werden. Bei Anwendung der Zwischenspannung Vm kann eine Spannungsdifferenz zwischen Bitleitungen BL im Dateneinschreibmodus verkleinert und die Möglichkeit für einen unerwünschten Streustrom von einem Feldtransistor herabgesetzt werden. Infolgedessen läßt sich auf diese Weise die Betriebszuverlässigkeit des EEPROMs verbessern.

Wenn bei dieser Ausführungsform weiterhin logische Daten "0" in die gewählte Speicherzelle eingeschrieben werden sollen, wird die Zwischenspannung Vm auch an die gewählte Bitleitung BL angelegt. Hierdurch wird zuverlässig eine unerwünschte Datenlöschung/-zerstörung in den nichtgewählten, mit der gewählten Bitleitung BL verbundenen Speicherzellen im Einschreibmodus verhindert, wodurch die Betriebszuverlässigkeit des EEPROMs weiter verbessert wird.

Darüber hinaus sind bei dieser Ausführungsform alle Bitleitungen BL in eine Anzahl von Bitleitungsgruppen mit jeweils einer vorbestimmten Zahl von Bitleitungen BL unterteilt. Eine periphere Steuerschaltung 52 ist für jede Gruppe vorgesehen, und die Wähltransistoren Q 10 bis Q 13, die in Abhängigkeit von einem Adreßsignal geschaltet werden, sind für die Bitleitungen jeder Gruppe vorgesehen. Wenn in einer Gruppe eine bestimmte Bitleitung (z. B. BL 11) gewählt wird, wird der betreffende Transistor (z. B. Q 10) durchgeschaltet, um die Steuerschaltung 52 nur mit der gewählten Bitleitung zu verbinden. Infolgedessen kann die Anordnung oder Ausbildung der peripheren Steuerschaltung auf dem Chip insgesamt vereinfacht sein. Hierdurch wird die Packungs- bzw. Integrationsdichte des EEPROMs verbessert.

Obgleich vorstehend bevorzugte Ausführungsformen der Erfindung dargestellt und beschrieben sind, sind dem Fachmann selbstverständlich verschiedene Abwandlungen möglich.

Beispielsweise kann der erfindungsgemäße EEPROM so abgewandelt werden, daß er einen Zusatz-Verstärker (booster) zum Verstärken der Stromquellenspannung Vcc zwecks Erzeugung der Spannung des Pegels "H", der verstärkten bzw. angehobenen Spannung Vpp oder der Zwischenspannung Vm im Chip aufweist. Eine derartige Schaltungsanordnung ist in Fig. 11 dargestellt. Dabei sind eine vorbestimmte Zahl von MOSFETs Qv 1, Qv 2, Qv 3, . . ., Qvn in Reihe zwischen einen MOSFET Qr als Lasttransistor und eine Ausgangsklemme Vh für die Spannung des Pegels "H" geschaltet. Die Gate-Elektrode jedes MOSFETs Qv 1, Qv 3, . . ., Qvn ist mit dessen Drain-Elektrode und außerdem über einen entsprechenden Kondensator Cv 1, Cv 3, . . ., Cvn mit einer ersten Taktsignalleitung 90 verbunden. Die Gate-Elektrode jedes MOSFETs Qv 2, Qv 4, . . . ist mit dessen Drain-Elektrode und außerdem über einen betreffenden Kondensator Cv 2, Cv 4, . . . mit einer zweiten Taktsignalleitung 92 verbunden. An die Leitungen 90 und 92 werden erste bzw. zweite Taktsignale Φ 1 bzw. Φ 2 mit den Wellenformen gemäß Fig. 12 angelegt. Die Signale Φ 1 und Φ 2 sind phasenmäßig um λ gegeneinander verschoben. Wenn die Stromquellenspannung Vcc gleich 5 V ist, wird die Spannung von 5 V an den Kondensator Cv 1 angelegt, wenn der Lasttransistor Qr durchgeschaltet ist, wobei (Ladungs-)Träger entsprechend dem (bzw. im) Kondensator gespeichert werden. Die gespeicherten Träger werden über den MOSFET Qv 1 mittels der Signale Φ 1 und Φ 2 zum nächsten Kondensator Cv 2 überführt und in diesem gespeichert. Auf ähnliche Weise werden die im Kondensator Cv 2 gespeicherten Träger sequentiell zum nächsten Kondensator Cvi übertragen, wodurch schließlich die Spannung Vh des Pegels "H" erhalten wird.

Claims (17)

1. Nichtflüchtige dynamische Halbleiterspeicheranordnung, umfassend
über bzw. auf einem Halbleiter-Substrat ausgebildete parallele Bitleitungen (BL),
an die Bitleitungen angeschlossene, wiedereinschreibbare Speicherzellen (M) aus NAND-Zellenblöcken, von denen jeder ein(e) Reihenanordnung oder -array aus Speicherzellentransistoren umfaßt, die ihrerseits jeweils eine Ladungsträgerspeicherschicht (18) und ein Steuergate (22) aufweisen, und
über dem Substrat ausgebildete und mit den Steuergates der Speicherzellentransistoren verbundene parallele Wortleitungen (WL),
gekennzeichnet durch
eine Steuerschaltungseinheit (50, 52, 86) zum Einschreiben von Daten in einen gewählten (angesteuerten) Speicherzellentransistor in einem Dateneinschreibmodus der Speichervorrichtung durch Anlegen einer Spannung eines (niedrigen) Pegels "L" an eine mit dem gewählten Speicherzellentransistor im Zellenblock verbundene Wortleitung, einer Spannung eines (hohen) Pegels "H" an eine Wortleitung oder an Wortleitungen, die zwischen der gewählten Wortleitung und einem Kontaktknotenpunkt zwischen dem Zellenblock und einer spezifischen, (diesem) zugeordneten Bitleitung angeordnet ist bzw. sind, einer einzuschreibenden Daten entsprechenden Spannung an die spezifische Bitleitung und einer mittleren oder Zwischenspannung, die niedriger ist als die Spannung des Pegels "H", aber höher als die Spannung des Pegels "L", an nichtgewählte Bitleitungen, wodurch der gewählte Speicherzellentransistor leitend gemacht oder durchgeschaltet wird, so daß Daten durch Durchtunnelung (oder Tunneleffekt) in die gewählte Speicherzelle eingeschrieben werden.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß dann, wenn die einzuschreibende Dateneinheit eine logische "0" ist, die Steuerschaltungseinheit (50, 52, 86) die Zwischenspannung auch an die spezifische Bitleitung anlegt.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltungseinheit umfaßt:
eine mit den Bitleitungen verbundene erste Schaltungseinheit (50, 86) zum Erzeugen der Zwischenspannung im Einschreibmodus und
eine mit den Bitleitungen verbundene zweite Schaltungseinheit (52), welche im Einschreibmodus die Spannung des Pegels "H" erzeugt und dann, wenn die einzuschreibende Dateneinheit eine logische "1" ist, in Abhängigkeit von der Wahl der spezifischen Bitleitung wirksam (gemacht) wird, um die Spannung des Pegels "H" nur an die spezifische Bitleitung anzulegen.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Schaltungseinheit (52) (je) für jede der Bitleitungen vorgesehen ist.

5. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Bitleitungen in Gruppen einer gewählten Zahl von Bitleitungen unterteilt sind und die zweite Schaltungseinheit (52) (je) für jede der Gruppen vorgesehen ist.

6. Anordnung nach Anspruch 5, gekennzeichnet durch mit der gewählten Zahl von Bitleitungen und der diesen zugeordneten zweiten Schaltungseinheit (52) verbundene Schalttransistoreinheiten (Q 10-Q 13), um dann, wenn eine Bitleitung in jeder der Gruppen gewählt ist, die zweite Schaltungseinheit nur mit der gewählten Bitleitung elektrisch zu verbinden, während die restlichen Bitleitungen von der zweiten Schaltungseinheit elektrisch getrennt sind.

7. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der NAND-Zellenblöcke ferner einen mit der betreffenden Bitleitung verbundenen Wähltransistor (Qs 1) aufweist, wobei die Reihenanordnung der Speicherzellentransistoren an einem Knotenpunkt derselben mit dem Wähltransistor verbunden ist, und daß eine Spannungsregeleinheit einen Wähltransistor des Zellenblocks, der die gewählte Speicherzelle enthält, durchschaltet, um den Zellenblock mit der spezifischen Bitleitung zu verbinden.

8. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Ladungsträgerspeicherschicht ein floating Gate (18) aufweist und eine Koppelkapazität zwischen dem floating Gate und dem Substrat kleiner ist als eine Koppelkapazität zwischen dem floating Gate und dem Steuergate.

9. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltungseinheit (50, 52, 86) in einem Datenlöschmodus der Speicheranordnung eine ausreichend hohe Spannung, um der Spannung des Pegels "H" zu entsprechen, an die mit den Steuergates aller der im bestimmten Zellenblock enthaltenen Speicherzellen verbundenen Wortleitungen anlegt, um damit die Speicherzellen gleichzeitig zu löschen.

10. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß dann, wenn die Spannung des Pegels "H" zu Vpp vorausgesetzt ist, die Zwischenspannung so bestimmt ist, daß sie der folgenden Beziehung genügt: Vpp/2 - 0,1 Vpp Vm Vpp/2 + 0,1 Vpp.

11. Löschbarer programmierbarer Festwertspeicher, umfassend
über bzw. auf einem Halbleiter-Substrat ausgebildete parallele Bitleitungen (BL),
über dem Substrat ausgebildete und die Bitleitungen kreuzende parallele Wortleitungen (WL) sowie
an Knotenpunkten der Bitleitungen und der Wortleitungen ausgebildete und als Speicherzellen wirkende Doppelgate- Feldeffekttransistoren (M), die ein Zellenarray mit einer Reihenschaltung aus eine NAND-Zellenstruktur darstellenden Zellentransistoren umfassen und die jeweils eine als Ladungsträgerschicht wirkende, elektrisch freischwebende bzw. floating Gateschicht (18) und eine mit der betreffenden Wortleitungen verbundene Steuergateschicht (22) aufweisen,
gekennzeichnet durch
eine mit den Bitleitungen und den Wortleitungen verbundene Steuereinrichtung (50, 52, 86), um dann, wenn eine gewünschte Zelle unter den Speicherzellen des Zellenarrays in einem Dateneinschreibmodus gewählt wird oder ist, eine Spannung des (niedrigen) Pegels "L" an eine mit der gewählten Zelle des Zellenarrays verbundene Wortleitung, eine Spannung des (hohen) Pegels "H" an eine Wortleitung oder an Wortleitungen, die zwischen der gewählten Wortleitung und einem Kontaktknotenpunkt zwischen dem Zellenblock und einer gewählten, (diesem) zugeordneten Bitleitung angeordnet ist bzw. sind, die Spannung des Pegels "H" oder eine mittlere bzw. Zwischenspannung einer Größe zwischen den Spannungen der Pegel "H" und "L" nach Maßgabe von einzuschreibenden logischen Daten an die gewählte Bitleitung und die Zwischenspannung an die nichtgewählten Wortleitungen anzulegen, um damit die Daten durch Durchtunnelung (oder Tunneleffekt) in einer gewünschten Reihenfolge in die gewünschte Zelle einzuschreiben und gleichzeitig eine Überlöschung in nichtgewählten Zellen, mit Ausnahme der gewünschten Zelle, zu verhindern.

12. Festwertspeicher nach Anspruch 11, dadurch gekennzeichnet, daß die Steuereinrichtung umfaßt:
mit jeder Bitleitung verbundene Zwischenspannungsgeneratoren (50, 86) zum Erzeugen der Zwischenspannung, die im Einschreibmodus der betreffenden Bitleitung aufgeprägt wird, und
einen mit den Bitleitungen verbundenen Hochspannungsgenerator (52, 56) zum Prüfen, ob die im Einschreibmodus einzuschreibende Dateneinheit eine logische "1" oder eine logische "0" ist, und zum Erzeugen der an die gewählte Bitleitung anzulegende Spannung des Pegels "H", wobei der mit der gewählten Bitleitung verbundene (jeweilige) Zwischenspannungsgenerator automatisch abgeschaltet oder getrennt wird, wenn die Spannung des Pegels "H" anliegt.

13. Festwertspeicher nach Anspruch 12, dadurch gekennzeichnet, daß der bzw. jeder Zwischenspannungsgenerator (50) umfaßt:
eine Reihenschaltung aus zwei mit jeder der Bitleitungen verbundenen Transistoren (Q 1, Q 2), von denen der eine als Aufladetransistor zum Abnehmen und Aufladen der Zwischenspannung und der andere als zwischen den Aufladetransistor und die betreffende Bitleitung geschalteter Schalttransistor dient.

14. Festwertspeicher nach Anspruch 13, dadurch gekennzeichnet, daß der Aufladetransistor (Q 1) eine mit seiner Drainelektrode, an welcher die Zwischenspannung geliefert wird, verbundene Gateelektrode aufweist.

15. Festwertspeicher nach Anspruch 12, dadurch gekennzeichnet, daß der bzw. jeder Hochspannungsgenerator (56, 58) umfaßt:
eine mit den einzelnen Bitleitungen verbundene Reihenschaltung aus ersten und zweiten Transistoren (Q 6, Q 7), wobei beim ersten Transistor dessen Gateelektrode mit seiner Drainelektrode verbunden und seine Sourceelektrode an die betreffende Bitleitung angeschlossen ist, während der zweiten Transistor eine mit der Sourceelektrode des ersten Transistors verbundene Gateelektrode, eine mit der Drainelektrode des ersten Transistors verbundene Sourceelektrode und eine Drainelektrode, an welche die Spannung des Pegels "H" angelegt wird, aufweist, und
einen mit der Gateelektrode des ersten Transistors verbundenen und zusammen mit dem ersten Transistor einen Pumpkreis (pumping circuit) bildenden Kondensator (64).

16. Festwertspeicher nach Anspruch 12, dadurch gekennzeichnet, daß die Bitleitungen in Bitleitungsgruppen unterteilt sind, von denen jede eine vorbestimmte Zahl von Bitleitungen umfaßt, und daß der Hochspannungsgenerator (52, 56) aufweist:
eine Reihenschaltung aus ersten und zweiten, gemeinsam für die vorbestimmte Zahl von Bitleitungen (BL 11- BL 14) vorgesehenen bzw. dieser zugeordneten Transistoren (Q 6, Q 7), wobei der erste Transistor eine mit seiner Drainelektrode verbundene Gateelektrode und eine an die betreffende Bitleitung angeschlossene Sourceelektrode aufweist, während der zweite Transistor eine mit der Sourceelektrode des ersten Transistors verbundene Gateelektrode, eine mit der Drainelektrode des ersten Transistors verbundene Sourceelektrode und eine Drainelektrode, an welche die Spannung des Pegels "H" angelegt wird, aufweist,
einen in Diodenschaltung mit der Gateelektrode des ersten Transistors verbundenen und zusammen mit dem ersten Transistors einen Pumpkreis bildenden Kondensator (64) sowie
einen zwischen die Reihenschaltung aus erstem und zweiten Transistor (Q 6, Q 7) und die vorbestimmte Zahl von Bitleitungen geschalteten Schalt(er)kreis (Q 10- Q 13), um dann, wenn eine Bitleitung als die gewählte Bitleitung unter den Bitleitungen bezeichnet ist, nur die gewählte Bitleitung (BL) mit der Reihenschaltung aus ersten und zweiten Transistoren (Q 6, Q 7) zu verbinden.

17. Festwertspeicher nach Anspruch 14, dadurch gekennzeichnet, daß der Schalt(er)kreis umfaßt:
an die vorbestimmte Zahl von Bitleitungen angeschlossene Transistoren (Q 10-Q 13), die in Abhängigkeit von der Bezeichnung der gewählten Bitleitung leitend gemacht bzw. durchgeschaltet werden.