DE69305986T2

DE69305986T2 - Schaltungsstruktur für Speichermatrix und entsprechende Herstellungsverfahren

Info

Publication number: DE69305986T2
Application number: DE69305986T
Authority: DE
Inventors: Silvia C O Sgs-Thoms Lucherini; Federico Pio; Carlo Riva
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1993-07-29
Filing date: 1993-07-29
Publication date: 1997-03-06
Anticipated expiration: 2013-07-30
Also published as: EP0637035B1; EP0637035A1; US5597750A; JPH07147390A; US5677871A; DE69305986D1

Description

Gebiet der Erfindung

Die Erfindung betrifft einen Schaltungsaufbau für eine Speicherzellenmatrix.
Insbesondere betrifft die Erfindung eine Matrix aus EEPROM-Speicher zellen des Typs, der eine sich aus Reihen und Spalten zusammensetzende Zellenmatrix aufweist, von welchen Reihen und Spalten jede eine Wortleitung beziehungsweise eine Bitleitung enthält, von denen die Bitleitungen in Gruppen oder Bytes aus benachbarten Leitungen zusammengefaßt sind, welche gleichzeitig adressierbar sind, wobei jede der Zellen einen Transistor mit schwimmendem Gate beinhaltet, der in Serie an einen Auswahltransistor angeschlossen ist und ein zusätzliches Steuergate besitzt, welches über dem schwimmenden Gate liegt.

Stand der Technik

Bekanntlich sind EEPROM-Speicherstrukturen solche vom nicht-flüchtigen Typ und ermöglichen das elektrische Modifizieren der in ihnen gehaltenen Information sowohl in der Schreib- als auch in der Löschphase ihres Betriebs. Außerdem unterscheiden sie sich selbst untereinander durch die Art ihrer elektrischen Programmierung, die entweder im "Seiten"-Modus oder im "Byte"-Modus erfolgen kann.
Bei ersterem Modus werden gleichzeitig sämtliche Zellen in einer Reihe der Matrix adressiert. In letzterem Modus wird nur ein Byte von den mehreren in einer Reihe verfügbaren Bytes adressiert.
Es ist außerdem bekannt, daß der Zustand irgendeiner Zelle in dem EEPROM-Speicher mit Hilfe eines Elektronenflusses geändert werden kann, der aufgrund des Tunneleffekts durch eine dünne Schicht aus Siliziumoxid fließt, die zu dem schwimmenden Gate der Zelle gehört.
Die dünne Oxidzone belegt eine kleinere Fläche als das schwimmende Gate, auf dem die elektrische Ladung gespeichert wird.
Es gibt verschiedene Arten von EEPROM-Speicherzellen, die anhand der Anzahl ihrer Polysiliziumschichten identifierbar sind.
Tatsächlich gibt es Zellen mit einer einzelnen, mit doppelten oder dreifachen Polysillziumschichten. Die am meisten verwendeten Zellen haben zwei Lagen Polysilizium, sie sind als FLOTOX-Zellen bekannt. Derartige Zellen sind zum Beispiel in einem Artikel "Oxide reliability criterion for the evaluation of endurance performance of electrically erasable programmable read-only memories", Journal App. Phys, 71, Nr. 9, 1992 beschrieben.
Ungeachtet der Anzahl der Polysiliziumschichten ist es für die Schreibund die Löschphasen der Zellen übliche Praxis, mit positiven Spannungen zu arbeiten, welche an die unter der Tunnelzone oder dem Steuergate liegende Diffusionszone gelegt werden. Solche Spannungen schwanken zwischen 8 und 18 Volt, um an dem dünnen Oxid ein elektrisches Feld zu erzeugen, welches ausreichend stark ist, um den Tunneleffekt sicher auszulösen.
Allerdings kann der Einsatz derart vergleichsweise hoher positiver Spannungen im Verlauf der Zeit dazu führen, daß die dünne Oxidschicht beeinträchtigt wird und dadurch die Zellen und die gesamte Speicherstruktur irreparabel beschädigt werden.
Man könnte denken, dieses Problem unter Verwendung negativer Spannungen zur Programmierung, zum Beispiel während der Schreibphasen, zu vermeiden.
Allerdings sollte nicht übersehen werden, daß bei Zellen herkömmlichen Typs die Byte-Modus-Programmierung so ausgeführt wird, daß das Steuergate in Segmente aufgespalten wird, die für ein einzelnes Byte gemeinsam verwendet werden (zum Beispiel 8 oder 16 Bits). Das Steuergate wird dann mit Hilfe eines bezüglich der Zellenmatrix externen Spaltendecodierers ausgewählt und wird von einem Auswahltransistor freigegeben, der von sämtlichen Zellen in einer Reihe gemeinsam benutzt wird.
Auf diese Weise ist das Programmieren in nur dem ausgewählten Byte möglich.
Durch den Einsatz einer negativen Spannung während dieser Programmierphase ergeben sich jedoch einige ernsthafte Probleme.
Beispielsweise würde eine große integrierte Schaltungsfläche benötigt, um ein einzelnes Byte auszuwählen, weil jedes Segment des Steuergates die Anordnung eines Schalter erfordert, der in der Lage ist, sowohl positive als auch negative Spannungen zu handhaben, die während der Programmierphase angelegt werden.
Das der vorliegenden Erfindung zugrundeliegende Problem besteht in der Schaffung eines Schaltungsaufbaus für eine Matrix aus Speicherzellen, insbesondere vom EEPROM-Typ, die solche baulichen und funktionellen Merkmale aufweist, daß die Speicherzuverlässigkeit gesteigert und die Lebensdauer verlängert wird, während eine Verschlechterung des Tunneloxids gemildert und die bei Verwendung von negativen Spannungen entstehenden Programmierprobleme vermieden werden.
Ein weiteres Ziel der Erfindung ist die Schaffung hochdichter integrierter Speicherschaltungen, die bei einer gegebenen Technologie eine geringere Schaltungsfläche belegen können als vergleichbare Schaltungen konventioneller Auslegung. Dies würde die Fertigungskosten hochdichter Speicherschaltkreise drastisch senken.
Ein weiteres Ziel der Erfindung ist die Schaffung einer Matrixschaltung aus EEPROM-Speicherzellen, bei der das Löschen von nicht-adressierten Speicherzellen vermieden wird.
In IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol SC-17, Okt. 1982, Seiten 833-840, die Grundlage für den Oberbegriff des Anspruchs 1 ist, kann das Löschen einer adressierten Zelle (vergl. Fig. 5, die Zelle oben links: Hohe Programmierspannung Vpp an dem Gate, das Drain liegt auf Masse) zu einem fehlerhaften Schreiben einer nicht-adressierten Zelle führen (vergl. die Zelle unten rechts: Gate auf Masse, Drain auf Vpp). Dies wird dadurch vermieden, daß jede Zelle mit einem Auswahltransistor versehen wird (vergl. Fig. 6a), so daß der Drain von nichtadressierten Zellen von Vpp getrennt sein kann. Die Sources der Zellen sind gemeinsam auf Masse gelegt. Bei einer Verbesserung zwecks Stromverringerung (s. Fig. 8) werden die Sources während des Lesens auf Masse gezogen und während des Schreibens/Löschens in schwimmendem Zustand gehalten.
Die EP-A-0 182 198 verwendet Speicherzellen ohne Auswahltransitoren. Die Sources der Speichertransistoren eines Bytes (vergl. Fig. 5d) sind an eine gemeinsame Sourcefläche angeschlossen, die baulich unabhängig für jedes Byte vorgesehen ist und über Freigabetransistoren (129) an eine Source-Adressierleitung (126) angeschlossen ist. Beim Löschen schwimmen die Drains sämtlicher Bytes, die Gates des adressierten Bytes (BYTE 1) sind auf Masse gelegt, und die Sourcefläche des adressierten Bytes liegt auf Vpp. Hierdurch wird Vpp über einen Freigabetransistor an die Source-Adressierleitung (126) gelegt, der durch die an die Wortleitung WL2 angelegte Spannung Vpp eingeschaltet wird, um das nichtadressierte benachbarte Byte (BYTE 2) in Spaltenrichtung zu steuern. Während dieses Löschschritts existieren weitere nicht-adressierte Bytes (BYTE 3, BYTE 4), deren Gate auf Masse gelegt ist (BYTE 3) oder auf Vpp liegt (BYTE 4), während ihre gemeinsame Sourcefläche an eine Zwischen- oder Versorgungsspannung (5V) gelegt ist, die von einer weiteren Source-Adressierleitung geliefert wird. Die Zwischenspannung (5V) verringert die Spannungsdifferenz zwischen den Gates und den Sources und vermeidet damit das Löschen der weiteren, nicht-adressierten Bytes.
Die vorerwähnten zwei Schriften lösen beide das Problem des Vermeidens des Löschens nicht-adressierter Speicherzellen, allerdings löst jede von ihnen das Problem auf unterschiedliche Weise wegen der Verwendung unterschiedlicher Speicherzellen, die einen Auswahltransitor aufweisen oder nicht. Eine Kombination von beiden würde nicht berücksichtigt werden, da nicht ersichtlich ist, welches Problem damit gelöst werden könnte.
Die Merkrnale und Vorteile eines Schaltungsaufbaus gemäß der Erfindung ergeben sich aus der nachfolgenden detaillierten Beschreibung einer Ausführungsform der Erfindung, die ohne Beschrähkung beispielhaft in Verbindung mit den begleitenden Zeichnungen gegeben wird.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist eine schematische Darstellung eines Schaltungsaufbaus gemäß der Erfindung;
Fig. 2 ist eine vergrößerte schematische Darstellung von oben eines Haltleiterabschnitts, in dem der erfindungsgemaße Schaltungaufbau ausgebildet ist;
Fig. 3 ist eine vergrößerte schematische Ansicht im Vertikalschnitt entlang der Linie III-III in Fig. 2, eines Halbleiterabschnitts, in welchem die erfindungsgemäße Schaltung ausgebildet ist;
Fig. 4 ist eine vergrößerte schematische Ansicht in vertikalem Schnitt entlang der Linie IV-IV in Fig. 2 eines Halbleiterabschnitts, in welchem die eifmdungsgemäße Schaltung ausgebildet ist; und
Fig 5 ist eine vergrößerte schematische Ansicht im Vertikalschnitt entlang der Linie V-V in Fig. 2 eines Halbleiterabschnitts, in welchem die erfindungsgemäße Schaltung ausgebildet ist.

Detaillierte Beschreibung

Unter Bezugnahme auf die Zeichnungen ist allgemein und schematisch bei 1 ein Schaltungsaufbau dargestellt, mit dem erfindungsgemäß eine Matrix aus Speicherzellen 2, insbesondere EEPROM-Speicherzellen, aufgebaut ist.
Der Aufbau 1 hat die Form einer integrierten Halbleiterschaltung, die Tausende von Zellen 2 beinhaltet. Allerdings ist in Fig. 1 schematisch lediglich ein Ausschnitt aus dieser Schaltung dargestellt.
Die durch die Struktur 1 gebildete Matrix enthält mehrere Reihen 3 und mehrere Spalten 4. Jede Reihe 3 enthält eine sogenannte Wortleitung WL und eine entsprechende Steuergateleitung CG. Andererseits enthalten die Spalten 4 sogenannte Bitleitungen der Matrix.
Entsprechend der Speichergröße sind die Bitleitungen BL zu Bytes 9 zusammengefaßt, das heißt in Gruppen von 8 Leitungen BL0,...BVL7, oder sechzehn benachbarten Leitungen, die gleichzeitig adressiert werden können.
An der Kreuzungsstelle einer Wortleitung WL mit einer Bitleitung BL gibt es einen Auswahltransistor 5. Darüber hinaus verbindet eine Bitleitung BL sämtliche Drainanschlüsse der gemeinsamen Auswahltransistoren 5 auf einer gegebenen Spalte 4 der Matrix.
Jeder Auswahltransistor 5 gehört zu einer EEPROM-Zelle 2 mit schwimmendem Gate und ist seriell daran angeschlossen.
Speziell ist die Zelle 2 eine Zelle des Typs mit doppellagigem Polysilizium und besitzt einen grundlegenden Aufbau, der im wesentlichen dem FLOTOX-Typ entspricht. Der Kern der Speicherzelle 2 enthält einen MOS-Transistor mit einem schwimmenden Gate 12, bei dem die elektrische Ladung gespeichert wird, um die zwei unterschiedlichen Zustände "geschrieben" oder "gelöscht" der Zelle zu identifizieren. Das schwimmende Gate ist in Fig. 2 dargestellt.
Im allgemeinen würde eine Zelle 2 ein zweites oder Steuergate 8 enthalten, welches kapazitiv mit dem schwimmenden Gate 12 über eine dazwischenliegende dielektrische Schicht gekoppelt ist, welche die Bezeichnung "Interpoly" trägt. Während der Schreib- und/oder Löschphasen der Zelle 2 wird eine Spannung von dem Steuergate 8 über die dielektrische Schicht auf das schwimmende Gate 12 übertragen. Der Steueranschluß des Steuergates 8 wird gemeinsam von sämtlichen Zellen 2 benutzt, die irgendeine Reihe 3 in dem Aufbau 1 bilden. Jede Reihe 3 der Matrix 1 ist hierzu mit einer zugehörigen Verbindungsleitung CG ausgestattet, welche die Gates 8 miteinander verbindet.
In vorteilhafter Weise enthält erfindungsgemäß der Aufbau 1 zusätzliche mehrere Source-Adressierspalten 7, jeweils eine zu einem zugehörigen Byte 9 gehörig. Solche Spalten 7 werden auch als Source-Adressierleitungen SL bezeichnet.
Bei der hier beispielhaft beschriebenen Ausführungsform sind die Leitungen SL jeweils zwischen ein Paar benachbarter Bytes 9 gelegt, das heißt, eine Spalte 7 ist für jeweils eine Gruppe von Bitleitungen BL vorgesehen, welche ein Byte 9 bilden.
Es steht allerdings nichts dagegen, derartige Source-Adressierleitungen SL zwischen den Bitleitungen BL anzuordnen.
Jede Source-Adressierleitung SL verbindet die Sourceanschlüsse einer Reihe von Freigabetransistoren A und B, die an einer Spalte ausgerichtet sind.
Die mit A bezeichneten Transistoren sind an dem Kreuzungspunkt jeder Wortleitung WL mit der Spalte 7 vorgesehen, während die mit B bezeichneten Transistoren an dem Kreuzungspunkt jeder der die Steuergates 8 verbindenden Verbindungsleitung CG mit der Spalte 7 vorgesehen sind.
In vorteilhafter Weise sind erfindungsgemäß die Sourceanschlüsse sämtlicher in die Zellen 2 eines einzelnen Bytes 9 eingebauten Transistoren in ein und diesselbe Sourcleitung SL gelegt.
Das Ergebnis besteht im wesentlichen darin, als ob die Sourceleitung SL in Segmente aufgespalten wäre, jeweils gemeinsam mit den Sourcezonen 6 der Zellen 2, die ein einzelnes Byte 9 bilden.
Aus der in Fig. 2 dargestellten praktischen Ausführungsform läßt sich ersehen, daß sämtliche Zellen 2 eines gegebenen Bytes 9 die zugehörigen Sourcezonen gemeinsam mit einer zugehörigen der Sourceleitungen SL ausgebildet haben. Darüber hinaus wären auch die Sourcezonen des mit dem obigen Byte symmentrischen Bytes, das heißt des Bytes in der nächsten Reihe 3, gemeinsam.
Die Freigabetransistoren A und B, die sich in der Source-Adressierleitung SL befinden, sind nicht unbedingt notwendig, obschon ihr Vorhandensein den Vorteil einer Rauschminimierung bietet, wie im folgenden noch erläutert wird.
Der Transistor A ist dazu vorgesehen, dasjenige Segment der Sourceleitung SL in der Reihe 3 auszuwählen, welches bei Zugriff auf die Speicherstruktur adressiert würde. Jeder Transistor A wird von seiner zugehörigen Wortleitung WL angesteuert.
Die Transistoren B sind im Grunde genommen zusätzliche Freigabetransistoren. Angesteuert werden sie von ihrer zugehörigen Verbindungsleitung CG, und sie sollten vom Hochspannungstyp sein, um den Spannungen zu widerstehen, die während der Löschphase angelegt werden.
Jeder Transistor B repräsentiert nur eine geringfügige Vergrößerung des Serienwiderstands der zugehörigen Sourceleitung SL. Dieser Widerstand läßt sich auf Wunsch minimieren durch geeignete Auswahl der Länge und Breite des Transistors B, oder kann sogar ganz beseitigt werden, indem die Transistoren durch ein Implantat oder eine Kurzschlußbrücke aus Polysilizium oder Metall kurzgeschlossen werden.
Im folgenden wird das Verfahren zum Programmieren der Speicherzellen gemaß der Erfindung beschrieben. Tatsächlich ermöglicht die spezielle und neue Struktur dieser Zelle 2 deren Programmierung in vollständig neuer Weise.
Bei herkömmlichen Speicherschaltungen werden üblicherweise zum Schreiben und zum Löschen einer gegebenen Zelle positive Spannungsimpulse eingesetzt. Diese Impulse werden an die Zellenanschlüsse angelegt, so daß ein ausreichendes elektrisches Feld erzeugt wird, um einen Stromfluß durch die Tunneloxidschicht hindurch zu induzieren.
Im Gegensatz dazu sieht der erfindungsgemaße Speicheraufbau den Einsatz einer negativen Spannung vor, die während der Schreibphase an das Steuergate 8 jeder vorbestimmte Zelle 2 gelegt wird.
Insbesondere werden während der Schreibphase an die verschiedenen Anschlüsse eines ausgewählten Bytes die in der nachstehenden Tabelle I angegebenen Spannungen angelegt.
In den nachfolgenden Tabellen sind - für jeweils die Schreib-, Lösch- oder Lesephase - die Spannungswerte auf der Sourcleitung SL, der Bitleitung BL (Drainkontakt), der Wortleitung WL (das Gate des Auswahltransistors 5) und des Steuergats 8 dargestellt.
Die Spannung am Steuergate 8 wird nach Reihen decodiert, ebenso wie die an das Gate des Auswahltransistors 5 gelegte Spannung. Die Spannung am Drainanschluß hingegen wird spaltenweise decodiert, ebenso wie diejenige an den Sourceanschlüssen der Leitung SL.
Die Lösch- und Lesephasen des ausgewählten Bytes werden in ähnlicher Weise gesteuert, mit dem Unterschied, daß hier an die verschiedenen Anschlüsse keine negativen Spannungen angelegt werden.
Wenn keine Freigabetransistoren A und B vorhanden sind, könnte die Spannung auf der Wortleitung während der Löschphase Null betragen.
Tabelle 2 zeigt andererseits die Spannungswerte, die an ein nicht ausgewähltes Byte angelegt werden, wobei dieses Byte aber in der gleichen Reihe liegt wie das ausgewählte Byte.
In ähnlicher Weise zeigt Tabelle III die Spannungspegel, die an ein nicht ausgewähltes Byte angelegt werden, welches jedoch in der gleichen Spalte liegt wie das ausgewählte Byte. Tabelle I Ausgewähltes Byte Tabelle II Nicht-ausgewähltes Byte in derselben Reihe wie ausgewähltes Byte (gleiche WL und CG). Tabelle III Nicht-ausgewähltes Byte in derselben Spalte wie ausgewähltes Byte. (Gleiche Dekodierung wie Source). Tabelle IV Nicht-ausgewähltes Byte in von ausgewähltem Byte verschiedener Reihe und Spalte.
In jedem Fall werden die an die verschiedenen Anschlüsse angelegten Polarisationen in der gleichen Weise transferiert, wie es zuvor beschrieben wurde, das heißt, die Codierung des Steuergates wird reihenweise durchgeführt, während die Codierung der Drain- und Sourceanschlüsse spaltenweise erfolgt. Man kann also wiederum erkennen, daß die Schreibphase gekennzeichnet ist durch den Einsatz einer negativen Spannung am Steuergate 8 und einer positiven Spannung an den Drain- Anschluß der Zelle 2. Dies ermöglicht die Erzeugung eines ausreichend starken elektrischen Feldes, um Elektronen von dem schwimmenden Gate 12 abzuziehen. Allerdings beaufschlagt dieser Vorgang nicht sämtliche Zellen einer Reihe 3 mit Rauschen.
Tatsächlich wird die negative Spannung an ihr Steuergate 8 gelegt, welches über die Leitung CG allen Zellen derselben Reihe 3 gemeinsam ist.
Dieses Rauschen ist beim Byte-Programmiermodus möglicherweise schwierig zu unterdrücken, der Effekt des Rauschens läßt sich jedoch durch entsprechende Einstellung der Werte der angelegten Spannungen minimieren.
Während der Löschphase wird die Spannung Vs=0 auf der Sourceleitung SL von dieser Spalte auf die Sourceanschlüsse der Zellen 2 übernommen, die zu dem ausgewählten Byte 9 gehören. Tatsächlich sind beide Transistoren A und B leitend, und in jede Zelle 2 des ausgewählten Bytes 9 werden an dem schwimmenden Gate 12 über die Kanalzone Elektronen injiziert.
Um allerdings das Löschen von noch nicht ausgewählten, sich jedoch in derselben Reihe 3 befindenden Bytes zu vermeiden, werden die Sourceleitungen SL der nicht ausgewählten Spalte 7 auf eine Spannung von 5 V gebracht. Auch hier wird die Spannung auf sämtliche Sourcesegmente übertragen, die sich auf jedes Byte beziehen, weil die Transistoren A und B leiten.
Auf diese Weise wird das elektrische Feld am Tunneloxid nicht ausreichend stark, um den Fowler-Nordheim-Leitungsmechanismus ausreichend auszulösen, und folglich bleibt die in den Zellen dieser nicht ausgewählten Bytes gespeicherte Information unverändert.
Ferner werden sämtliche Bytes in Reihen mit Ausnahme des ausgewählten nicht beeinflußt durch die Lösch- und Schreibvorgänge, weil die Steuergates keine Spannung empfangen, die ausreichend hoch ist (weder positiv noch negativ). Es ist von Bedeutung, festzustellen, daß von der vergleichsweise niedrigen, an die Sourcespalten SL während der Löschphase angelegten Spannung kein Rauschen bei den Bytes der nicht-ausgewählten Reihen auftritt, weil der Transistor A während dieser Phase gesperrt ist und keine Spannung an die Sourceanschlüsse übertragen wird, welche diesen gestatten könnte, zu schwimmen.
Die Lesephase wird in ziemlich konventioneller Weise abgewickelt.
Unter Bezugnahme speziell auf die Beispiele nach den Figuren 2 bis 5 werden nun die Schritte des Fertigungsverfahrens beschrieben, die zu der Ausbildung eines integrierten Halbleiterbauelements führen, welches die erfindungsgemaße Schaltungsstruktur beinhaltet.
Insbesondere werden im folgenden die Prozeßschritte beschrieben, die zu einer Schaltung führen, welche außerdem die Transistoren A und B für die Source-Adressierleitung SL beinhalten.
Die Zellen 2 in der Matrix 1 sind in MOS-Technologie ausgeführt, beginnend mit einem P-dotierten Halbleitersubstrat 10, in dem entweder N-leitende oder P-leitende Mulden ausgebildet sind. Somit beginnt die nachfolgende Beschreibung bei dem Schritt des photolithographischen Ausbildens aktiver Flächenzonen auf dem Substrat 10. Von diesen aktiven Bereichen sind die gemeinsamen Sourcezonen 6 der Zellen 2 in demselben Byte 9 baulich und elektrisch von jenen der benachbarten Bytes getrennt, wie aus Fig. 5 hervorgeht.
Das Wachstum des Feldoxids 22 ermöglicht solche abgegrenzten Zonen 6.
Dann wird das Gateoxid entsprechend den unterschiedlichen Transistortypen bis zu verschiedenen Tiefen hin ausgebildet. Beispielsweise wird für die Zellen 2 mit schwimmendem Gate ein Tunneloxid 24 mit einer Dicke von etwa 9 nm bevorzugt, während für die Auswahltransistoren 5 eine Dicke von etwa 20 nm angemessen ist.
Was die Transistoren A und B der Source-Adressierleitung SL angeht, so kann ersterer ein Gateoxid 26 mit einer Dicke von 20 nm oder 30 nm haben, das heißt einer Dicke für eine niedrige oder eine hohe Spannung, während letztgenannter Transistor B hohen Spannungen widerstehen muß und eine Dicke von etwa 30 nm für das Gateoxid 16 erfordert.
Um derart deutlich voneinander verschiedene Dicken zu schaffen, kann man schrittweise vorgehen, indem man eine erste Oxidschicht mit einer Dicke von etwa 24 nm auf die Oberfläche des Substrats 10 aufbringt.
Diese erste Schicht würde dann mit einem Resistmaterial maskiert und in den Bereichen geätzt, wo durch Wachstum das Oxid für die niedrige Spannung gebildet werden soll. Dann wird das Resistmaterial entfernt, und es wird durch Wachstum eine zweite Oxidschicht mit etwa 18 nm gebildet.
Während dieses zweiten Wachstums würde auch die Tiefe der ersten Schicht zunehmen.
Ein nachfolgender Maskierschritt mit einem Resistmaterial ermöglicht den Schutz der Hoch- und Niederspannungs-Oxide 16 und 26 und das Wegätzen der Oxidschicht in den Tunnelbereichen. Das Entfernen des Resistmaterials und das anschließende Aufwachsen des Tunnel-Dielektrikums 24 führen auch zur Beendigung der Dickeneinstellung des für hohe und niedrige Spannung vorgesehenen Oxids 16 bzw. 26.
Natürlich steht nichts dagegen, eine andere Prozedur zu verwenden, um derart unterschiedliche Oxiddicken einzustellen. Der Prozeß wird fortgesetzt mit dem Niederschlagen, Dotieren und photolithographischen Ausbilden der ersten polykristallinen Siliziumschicht (Polysiliziumschicht) 20 für die schwimmenden Gates 12 der Zellen 2. Über der ersten Polysiliziumschicht 20 wird eine sogenannte Interpoly-Dielektrikumschicht 25 gebildet.
Allerdings wird diese Interpoly-Schicht 15 zusammen mit der in Fig. 3 gezeigten Source-Adressierleitung SL entfernt, um später Standardtransistoren A und B ohne schwimmende Gates zu erhalten. Die übrigen Bereiche der Matrix 1 werden bei diesem Vorgang mit einem Photoresistmaterial geschützt.
Außerdem ermöglicht das Niederschlagen und Dotieren einer zweiten Polysiliziumschicht 21 die Ausbildung der Steuergates 8 und derjenigen der Auswahltransistoren 5 sowie der Gates der Freigabetransistoren A und B.
Anschließend erfolgen die Implantationen von Drain und Source für die Zellen 2, der Auswahltransistoren 5 und der aktiven Bereiche 15 der Transistoren A und B unter Verwendung mindestens einer n-leitenden Spezies.
Vervollständigt wird der Prozeß durch an sich bekannte, nachfolgende Schritte, durch die geschaffen werden:
- sogenannte Distanzelemente 19;
- N- und P-Kanal-Transistoren für die zu der Matrix 1 gehörenden Schaltkreise; und
- eine Zwischen-Dielektrikumschicht 17 und eine abschließende Metallisierschicht 18.
Insgesamt hat der oben beschriebene Prozeß den Hauptvorteil, daß er ohne zusätzliche Schritte im Vergleich zu herkömmlichen Verfahren abgeschlossen werden kann.
Der erfindungsgemäße Schaltungaufbau, der mit Hilfe des oben beschriebenen Prozesses erzeugt wird, löst das technische Problem und erzielt eine Reihe von Vorteilen, wie im folgenden ausgeführt:
Erstens ermöglicht diese Lösung die Programmierung für jedes individuelle Byte auch dann, wenn negative Spannungen während der Schreibphase verwendet werden.
Der Einsatz einer negativen Spannung am Steuergate 8 ermöglicht das Anlegen einer niedrigeren Spannung an den Drainanschluß, während an dem dünnen Oxid ein elektrisches Feld gehalten wird, welches dem bei konventionellen Zellen gleicht. Damit läßt sich die Beeinträchtigung des dünnen Tunneloxids stark verringern.
Außerdem ermöglicht der Einsatz einer negativen Spannung am Steuergate 8 der Zellen 2 während der Schreibphase, daß die Spannungsanforderungen am Tunneloxid zur Erzielung eines gewünschten Programmierstroms verteilt werden.
Die erfindungsgemäße Schaltung läßt sich in einem kleineren Bereich als eine herkömmliche Zelle entsprechender Technologie integrieren. Da die erfindungsgemäße Zelle auf der Basis des Fowler-Nordheim-Tunneleffekts arbeitet, kann der Eigenschwellenwert in der Nähe von Null liegen und dieser Aufbau eignet sich dann besonders für Niederspannungsanwendungen.
Es versteht sich, daß die hier beschriebene und dargestellte Speicherzelle auf zahlreiche Weise geändert und modifiziert werden kann, ohne von dem durch die beigefügten Ansprüche festgelegten Schutzumfang der Erfindung abzuweichen.

Claims

1. Matrixschaltung aus EEPROM-Speicherzellen des Typs, der eine Matrix von Zellen (2) enthält, welche mehrere Reihen (3) und Spalten (4) beinhaltet, von denen jede Reihe (3) mit einer Wortleitung (WL) und einer Steuergateleitung (CG) ausgestattet ist und jede Spalte (4) eine Bitleitung (BL) aufweist, wobei die Bitleitungen (BL) zu Gruppen von gleichzeitig adressierbaren benachbarten Leitungen zusammengefaßt sind, um dadurch die Matrixzellen zu Bytes (9) zu gruppieren, und die Matrixzellen (2) jeweils einen Transistor mit schwimmendem Gate beinhalten, der an ein mit der Steuergateleitung (CG) verbundenes Steuergate (8) gekoppelt und mit dem Drain seriell an einen Auswahltransistor (5) angeschlossen ist, dadurch gekennzeichnet, daß die Zellen (2) jedes einzelnen Bytes (9) eine gemeinsame Sourcefläche (6) besitzen, wobei diese Fläche baulich unabhängig für jedes Byte (9) ist und zu einer zugehörigen Source-Adressierleitung (SL) geführt ist, die sich entlang einer Matrixspalte (7) erstreckt, um das Löschen von nicht-adressierten Bytes zu vermeiden, indem an die Sourcefläche eine Spannung angelegt wird, welche die Spannungsdifferenz zwischen dem Steuergate und der Sourcefläche der nicht-adressierten Bytes verringert.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Source-Adressierleitung (SL) im wesentlichen aufgespalten ist in Segmente, die von den Zellen (2) jedes einzelnen Bytes (9) gemeinsam benutzt werden.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Source-Adressierleitung decodiert wird, wenn ein gewünschtes Byte (9) ausgewählt wird.

4. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß jedes Segment (6) individuell adressierbar ist und decodiert wird, wenn auf das gewünschte Byte (9) zugegriffen oder dieses programmiert wird.

5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Source-Adressierleitung (SL) mindestens einen Freigabetransistor (A) aufweist, der an die Sourcezonen (6) der Zellen (2) ein und desselben Bytes (9) angeschlossen ist.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß der Freigabetransistor (A) an der Kreuzungsstelle jeder Wortleitung (WL) mit der Sourceleitung (SL) vorgesehen ist.

7. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Source-Adressierleitung (SL) mindestens ein Paar Freigabetransistoren (A, B) aufweist, die an die Sourcezone (6) ein und desselben Bytes (9) angeschlossen sind.

8. Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß der erstere (A) von den Freigabetransistoren (A, B) an der Kreuzungsstelle jeder Wortleitung (WL) mit der Source-Adressierleitung (SL) vorgesehen ist.

9. Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß letzterer von den Freigabetransistoren an der Kreuzungsstelle jeder Steuergateleitung (CG) der Steuergats (8) mit der Source-Adressierleitung (SL) vorgesehen ist.

10. Verfahren, um in MOS-Technologie eine Matrix (1) aus Speicherzellen (2) des Typs herzustellen, bei dem in MOS-Technologie auf einem Halbleitersubstrat (10) die Zellen (2) ausgebildet sind, die Transistoren mit schwimmendem Gate (12) sowie aktive Source- (6) und Drainbereiche enthalten und jeweils mit dem Drain in Serie zu einem jeweiligen Auswahltransistor (5) geschaltet sind, dadurch gekennzeichnet, daß es die Ausbildung mehrerer Adressierleitungen (SL) für die aktiven Sourceflächen (6) vorsieht, die Adressierleitungen sich entlang den Spalten (7) der Matrix (1) erstrecken und jeweils Freigabetransistoren (A, B) enthalten, die gleichzeitig mit den Transistoren mit schwimmendem Gate und den Auswahltransistoren (5) ausgebildet werden, daß es die Ausbildung einer strukturell unabhängigen und gemeinsamen Sourcefläche (6) für die Zellen (2) jedes einzelnen Bytes (9) vorsieht, und daß es vorsieht, jede gemeinsame Sourcefläche mit dem Freigabetransistor zu verbinden.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die aktiven Sourceflächen (6) der in die Zellen (2) eines gegebenen Bytes (9) eingebauten Transistoren gemeinsam mit ein und derselben zugehörigen Source-Adressierleitung (SL) eingebaut werden.

12. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Sourceanschlüsse der in die Zellen (2) eingebauten Transistoren eines vorbestimmten Bytes (9) an ein und dieselbe zugehörige Source-Adressierleitung (SL) angeschlossen sind.