DE69222913T2

DE69222913T2 - Nichtflüchtiger Speicher und Verfahren zu seiner Herstellung

Info

Publication number: DE69222913T2
Application number: DE69222913T
Authority: DE
Inventors: Cetin Kaya; David Liu
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1991-08-30
Filing date: 1992-08-25
Publication date: 1998-05-14
Anticipated expiration: 2012-08-26
Also published as: TW249285B; EP0530644B1; JP3270530B2; EP0530644A2; DE69222913D1; JPH06204488A; US5264384A; EP0530644A3; KR100293075B1; US5646430A; US5482880A

Description

Copyright,*M* Texas Instruments Incorporated 1991. Ein Abschnitt der Offenbarung dieses Patentdokuments enthält Material, das unter das Copyright und den Maskenarbeitsschutz fällt. Der Copyright- und Maskenarbeitsschutzinhaber hat keine Einwände gegen eine Vervielfältigung des Patentdokuments oder der Patentoffenbarung, soweit sie im Rahmen der Akten und Aufzeichnungen des Patent- und Warenzeichenamtes erscheinen, behält sich jedoch ansonsten alle Copyright- und Gebrauchsmusterschutzrechte vor.

[Gebiet der Erfindung]

Diese Erfindung bezieht sich im allgemeinen auf Halbleiterspeicher und insbesondere auf eine verbesserte nichtflüchtige Speicherzelle, wie sie im Oberbegriff des Anspruchs 1 definiert ist, und ein Verfahren zur Ausbildung dieser Speicherzelle.

[Hintergrund der Erfindung]

Ein Nur-Lese-Speicher (ROM) ist ein Speichertyp, in dem Daten permanent, zum Beispiel durch Trennen metallischer Verbindungen während seiner Programmierung, gespeichert werden können. Auf diesen Speichertyp kann konventionell an spezifischen Stellen zugegriffen werden, um die dort programmierten Inhalte auszulesen. Ein weitaus vielseitigerer ROM-Typ ist der elektrisch programmierbare Nur-Lese-Speicher (EPROM), der zur Datenspeicherung elektrisch programmiert werden kann. Einige Versionen dieser Einrichtungen speichern die Daten permanent; andere wiederum können durch ultraviolettes Licht oder elektrischen Strom gelöscht werden.
Der Aufbau einer EPROM-Zelle ist der eines Feldeffekttransistors ähnlich, enthält jedoch zusätzlich ein schwebendes Gate zwischen dem Gate-Leiter und dem Leitungskanal des Transistors. Während des Programmierens zur Speicherung eines gewünschten logischen Zustands werden die im Leitungskanal fließenden Elektronen vom schwebenden Gate angezogen und eingefangen. Dieser Zustand erhöht die Schwellenspannung des Transistors, wodurch dieser als Antwort auf übliche Leseoperationsspannungen gesperrt wird. Deshalb bleibt der Transistor während des Lesens einer so programmierten Transistorzelle nichtleitend und stellt somit eine hohe Impedanz zwischen Source und Drain dar. Andererseits bleiben Zellen, die nicht programmiert wurden, als Antwort auf übliche Lesevorgangsspannungen leitend. Auf diese Weise kann der Speicher programmiert werden.
Sourceseitige Injektion (SSI) ist ein sehr effizientes Verfahren zur Erzeugung heißer Träger und eines hohen Gate Stroms Eine SSI-FAMOS-Zelle (Lawinen-Metalloxid-Halbleiterzelle mit schwebenden Gate) enthält im allgemeinen bei der Source einen Bereich hohen Widerstands, dessen Leitfähigkeit nicht ohne weiteres durch die Steuergate-Spannung moduliert werden kann. Bei hoher Gate-Vorspannung wird aufgrund der hohen Gate-Source-Spannung bei der Source ein Kanalbereich mit einem starken elektrischen Feld zusammen mit einem starken vertikalen Feld geschaffen.
Eine ideale SSI-Zelle sollte die Eigenschaften eines hohen Gate-Strons bei niedriger Drain-Vorspannung und eines hohen Lesestrons besitzen. Diese Eigenschaften sind jedoch nicht zueinander komplementär. Mit anderen Worten: wird eine Eigenschaft verstärkt, wird die andere gemindert. Somit ist derzeit eine Zelle erwünscht, bei der jede dieser Eigenschaften optimiert werden kann.
Bei einer idealen nichtflüchtigen Speicherzelle würde während des Programmierens kein Strom zwischen Source und Drain fließen. In derzeitigen Zellen fließt jedoch während des Programmierens ein Strom von der Source zum Drain, wobei Leistung verloren geht. Es wird deshalb auch eine Zelle gewünscht, die während des Programmierens die Höhe des Source/Drain-Stroms reduziert.
Demgemäß sind Verbesserungen, die einige oder alle Probleme umgehen, derzeit wünschenswert.
Eine nichtflüchtige Speicherzelle des obenbeschriebenen Typs ist aus der FR-A-2 464 536 bekannt. Die in diesem Dokument beschriebene nichtflüchtige Speicherzelle besitzt keinerlei Merkmale, die auf das sourceseitige Injektionsverfahren zur Erzeugung heißer Träger und eines hohen Gate-Stroms schließen lassen.
In der EP-A-0 197 501, in den Patent Astracts of Japan, Bd. 10, Nr. 113 und in der JP-A-60 247 974 sind Transistoreinrichtungen beschrieben, die schwach dotierte Bereiche in Kurzkanal-MOSFETs enthalten. Jedoch ist es bei diesem Typ einer Transistoreinrichtung unerwünscht, heiße Träger zu erzeugen, die auf ein schwebendes Gate injiziert werden könnten, statt von der Source zum Drain zu fließen.

[Zusammenfassung der Erfindung]

Weitere Aufgaben und Vorteile werden deutlich und teilweise weiter unten erscheinen und werden durch die Merkmale des kennzeichnenden Teils des Anspruchs 1 erhalten. Verfahren zum Ausbilden einer erfindungsgemäßen nichtflüchtigen Speicherzelle sind in den Ansprüchen 9 und 15 definiert.
In einer Ausführungsform enthält die Struktur einer nichtflüchtigen Speicherzelle stark dotierte Source- und Drainbereiche, die in der Oberfläche eines Halbleitersubstrats ausgebildet und durch einen Kanalbereich getrennt sind. Ein schwebendes Gate ist über dem Kanalbereich ausgebildet und von diesem isoliert, während ein Steuergate über dem schwebenden Gate ausgebildet und von diesem isoliert ist. Ein schwach dotierter Bereich ist unterhalb des schwebenden Gate und an den Sourcebereich angrenzend ausgebildet. Der schwach dotierte Bereich ist von der Oberfläche des Substrats beabstandet.
Ein Vorteil der vorliegenden Erfindung ist, daß sie einen höheren Lesestrom als die konventionellen SSI-Zellen schafft, wenn im Umkehrmodus gelesen wird, d. h. wenn an die Source eine hohe Vorspannung angelegt wird und der Drain an Erde liegt.
Ein weiterer Vorteil ist, daß diese Zelle widerstandsfähiger gegen Lesestörungen ist, da der Stromfluß von der Oberfläche nach innen gerichtet ist.
Ein weiterer Vorteil ist, daß die Effizienz der Gate-Injektion höher ist, da der Stromfluß am Sourceende eine zum Gate senkrechte Komponente statt einer zum Gate parallelen Komponente besitzt.
Zusätzlich ist beim Programmieren der Strom zwischen Source und Drain bedeutend niedriger als bei konventionellen EPROM- Zellen. Dies ist ein Hauptvorteil bei Schwachstromanwendungen, d. h. batteriebetriebenen Systemen, da nicht unnötig Leistung verbraucht wird.

Kurzbeschreibung der Zeichnungen

Die obenstehenden Merkmale der vorliegenden Erfindung können deutlicher verstanden werden anhand der folgenden Beschreibung in Verbindung mit der beigefügten Zeichnung, worin:
Fig. 1 eine schematische Darstellung einer Matrix von Zellen ist;
Fig. 2 eine Querschnittsansicht einer Zelle des Standes der Technik ist;
Fig. 3a und 3b Querschnittsdarstellungen von Speicherzellen der vorliegende Erfindung sind;
Fig. 4 eine graphische Darstellung des Gate-Stroms und des Lesestroms als Funktion der Implantationsenergie ist;
Fig. 5a und 5b die Programmierkenndaten für zwei verschiedene Drain-Spannungswerte darstellen;
Fig. 6 die Beanspruchungskennlinie der Wortleitung einer typischen Zelle darstellt;
Fig. 7 die Beanspruchungskennlinie der Bitleitung einer typischen Zelle darstellt;
Fig. 8 die Lesestörungskennlinie einer typischen Zelle darstellt;
Fig. 9 die Schreib-/Löschdauer-Kennlinie einer typischen Zelle darstellt;
Fig. 10a-10e die Prozeßschritte eines Herstellungsverfahrens gemäß einer ersten beispielhaften Ausführungsform darstellen;
Fig. 11a-11e die Prozeßschritte eines Herstellungsverfahrens gemäß einer zweiten beispielhaften Ausführungsform darstellen; und
die jeweiligen Bezugszeichen und Symbole in den verschiedenen Figuren sich auf entsprechende Teile beziehen, wenn nichts anderes vermerkt ist.

[Genaue Beschreibung der zweckmäßigen Ausführungsform]

Die folgende genaue Beschreibung ist zur Veranschaulichung und nicht als Einschränkung gedacht. Weitere Ausführungsformen dieser Erfindung werden Fachleuten anhand der folgenden Beschreibung ersichtlich.
Im folgenden werden die Vorrichtung und das Verfahren der vorliegenden Erfindung beschrieben. Zuerst wird eine zweckmäßige Ausführungsform der Matrix beschrieben. Als nächstes wird kurz eine sourceseitige Injektionszelle gemäß dem Stand der Technik beschrieben, der eine Beschreibung einer Zelle gemäß einer zweckmäßigen Ausführungsform der vorliegenden Erfindung folgt. Es wird werden verschiedene Leistungscharakteristiken beschrieben. Zum Schluß wird ein beispielhaftes Herstellungsverfahren beschrieben.
In Fig. 1 ist eine Anordnung von Speicherzellen gemäß einer Ausführungsform gezeigt. Jede Zelle ist ein Floating-Gate Transistor 10 mit einer Source 11, einem Drain 12, einem schwebenden Gate 13 und einem Steuergate 14. Alle Gates 14 in einer Zellenzeile sind mit einer Zeilenadreßleitung 15 und alle Zeilenadreßleitungen 15 sind mit einem Zeilendecodierer 16 verbunden. Alle Source- und Drain-Elektroden 11 oder 12 in einer Zellenspalte sind mit einer Spaltenleitung 17 und die Source- und Drain-Spaltenleitungen 17 sind an ihrem Ende mit einem Spaltendecodierer 18 verbunden.
In einem Schreib- oder Programmiermodus dient der Spaltendecodierer zum Anlegen entweder einer hohen Spannung (z. B. ca. 3 bis 5 V) an die Drain-Spaltenleitung 17 oder einer niedrigen Spannung (z. B. Erde oder VSS oder VBB, je nach Prozeß) selektiv an jede Source-Spaltenleitung 17 als Antwort auf eine Spaltenadresse über die Leitungen 19c und eine "0"- oder "1"-Dateneingabe. Bei Schreib- oder Programmieroperationen dient der Zeilendecodierer 16 zum Anlegen einer hohen Spannung VP oder einer niedrigen Spannung VSS oder Erde an jede der Zeilenleitungen 15 als Antwort auf eine Zeilenadresse über die Leitungen 19r. Die Matrix kann mit Hilfe bekannter Lesetechniken gelesen werden.
Die Zelle kann gelöscht werden, indem an das Gate 14 über die Zeilenleitungen 15 -11 Volt angelegt werden, während über die Spaltenleitungen 17 an den Drain 12 5 Volt angelegt werden. Typischerweise findet bei Flash-Anwendungen das Schreiben bei der Source und das Löschen beim Drain statt.
In Fig. 2 ist eine sourceseitige Injektionszelle (SSI-Zelle) des Standes der Technik gezeigt. Eine exemplarische SSI-Zelle ist in der gleichzeitig anhängigen Anmeldung mit der lfd. Nr. 723,700, die der US-A-5 205 576 entspricht, dargestellt. Stark dotierte Source- und Drainbereiche 111 und 112 sind in der Oberfläche eines Halbleitersubstrats 108 ausgebildet und voneinander durch einen Kanalbereich 121 getrennt. Über dem Kanalbereich 121 ist ein schwebendes Gate 113 ausgebildet und von diesem elektrisch isoliert, während über dem schwebenden Gate 113 ein Steuergate 114 ausgebildet und von diesem elektrisch isoliert ist.
Die SSI-Zelle nach Fig. 2 enthält auch einen schwach dotier ten nichtüberlappenden Sourcebereich 120. Die Dicke des schwach dotierten Sourcebereichs 120 ist durch den beim Herstellungsprozeß benutzten Seitenwandabstandshalter (nicht gezeigt) bestimmt. Die Implantationsdosis dieses schwach dotierten Sourcebereichs 120 bestimmt das Verhältnis zwischen dem Programmier-Gatestrom und dem Lesestrom.
In Fig. 3a ist eine Querschnittsansicht einer zweckmäßigen Ausführungsform der hier offenbarten Erfindung gezeigt. Eine manchmal als Oberseiteninjektionszelle oder USI bezeichnete nichtflüchtige Speicherzelle 10 enthält ein Halbleitersubstrat 8, das dotierte Source- und Drainbereiche 11 bzw. 12 besitzt, die an der Oberfläche ausgebildet sind. In einer üblichen Ausführungsform enthält das Substrat 8 p- Silicium und die Source- und Drainbereiche 11 und 12 sind n&spplus;-dotiertes Silicium. Es ist auch möglich, eine p-Kanaleinrichtung mit einer Source vom p-Typ und einem Drain, die durch ein Substrat vom n-Typ ausgebildet ist, vorzusehen. Die Source 11 und der Drain 12 sind durch einen Kanalbereich 21 getrennt, der als Strompfad während der Operationen der Einrichtung dient. Typische Source/Drain-Dotierungskonzentrationen sind in der derzeitigen Technik gut bekannt.
Ein leitendes schwebendes Gate 13 ist über dem Kanalbereich 21 ausgebildet. Dieses leitende schwebende Gate 13 besteht typischerweise aus Polysilicium. Eine isolierende Schicht 22, typischerweise ein Oxid wie z. B. Siliciumdioxid trennt das leitende schwebende Gate 13 vom Kanalbereich 21. Die isolierende Schicht 22 ist bei Flash-EPROMs typischerweise 80 bis 120 Å (Ångström) dick und bei durch UV-Licht löschbaren EPROMs 80 bis 200 Å dick.
Ein leitendes Steuergate 14, das typischerweise aus Polysilicium besteht, ist über dem schwebenden Gate 13 ausgebildet. Das Steuergate 14 ist vom schwebenden Gate 13 durch eine Isolationsschicht 23 getrennt. Die Isolationsschicht 23 kann zum Beispiel eine Oxidschicht (z. B. Siliciumdioxid), eine Oxid/Nitrid-Schicht oder eine Oxid/Nitrid/Oxid-Schicht sein.
Der Sourcebereich 11 enthält einen schwach dotierten Abschnitt 20, der von der oberen Oberfläche 24 des Substrats 8 vertikal beabstandet ist. Im wesentlichen ist der nichtüberlappte Sourcebereich 20 in vertikaler Richtung implementiert. Als ein Ergebnis besitzt der Kanalstrompfad eine vertikale Komponente im Sourcebereich 11. Dieses Merkmal vergrößert die Höhe des Programmierstroms, da alle im Sourcebereich 11 erzeugten heißen Elektronen bereits eine vertikale Komponente besitzen, ohne daß sie gegen die rückwärtige Kollision angehen müssen.
Fig. 3b stellt eine Zelle gemäß einer alternativen Ausführungsform dar. Es ist dort eine n-Kanal-Speicherzelle gezeigt, die in der Nähe der Sourceübergangs eine p-Tasche 25 besitzt. Zum Beispiel kann die p-Tasche 25 mit Bor-Ionen einer Dosierung von 10¹³ bis 10¹&sup4; cm&supmin;² bei 1000 ºC für 10 Minuten dotiert sein. Der Zweck dieser p-Tasche 25 ist, den größten Spannungsabfall im Kanalbereich 21 im Bereich zwischen dem schwach dotierten Bereich 20 und dem schwebenden Gate 13 aufrechtzuerhalten. Natürlich können für eine p-Kanaleinrichtung alle Dotierungsleitfähigkeitstypen vertauscht werden.
In einem Beispiel wurde für das optimale Sourceprofil 3,5 10¹³ cm&supmin;² bei 300 keV Arsen für die vergrabene Source- LDD 20 festgelegt. Allgemein bewegen sich Dotierungskonzentrationen in der Source-LDD 20 zwischen 10¹³ cm&supmin;² bis 10¹&sup4; cm&supmin;².
Die Zelle besitzt gegenüber der des Standes der Technik zahlreiche Vorteile. Als erstes tritt im inversen Lesemodus, d. h. wenn an die Source 11 eine hohe Vorspannung angelegt wird und der Drain 12 an Erde liegt, ein höherer Lesestrom auf als bei einer typischen SSI-Zelle. Dieser Lesestrom erhöht die Geschwindigkeit der Einrichtung.
Zum Beispiel stellt Fig. 4 den Gate-Strom und den Lesestrom als Funktion der Energie des Source-LDD-Bereichs 20 dar (in diesem spezifischen Fall die Energie des Phosphorimplantats bei einer Dosierung von 2 10¹³ cm&supmin;², außer für den Punkt mit der höchsten Energie, die die Energie des Arsenimplantats bei einer Dosierung von 3,5 10¹³ cm&supmin;² ist. Diese Figur stellt das Verhältnis zwischen dem Gate-Strom und dem Lesestrom dar.
Die Programmierkennlinie einer USI-Zelle ist in Fig. 5 gezeigt, wobei Fig. 5a die Kenndaten bei einer Drain-Spannung (VD) von 5,0 V und Fig. 5b die Kenndaten bei einer Drain- Spannung (VD) von 3,3 V darstellen. Die Schwellenspannung (VT), die von den Dotierungskonzentrationen abhängt, ist als Funktion der Zeit graphisch dargestellt. Es sind drei graphische Darstellungen für verschiedene Gate-Spannungen (VG) gezeigt.
Fig. 6 stellt die Lastkennlinie der Wortleitung einer typischen USI-Zelle dar. Die Beanspruchungsimmunität der Wortleitung kann erweitert werden, wenn die Überlappung von Wortleitungsimpuls und Bitleitungsimpuls während des Programmierens minimiert wird. Die Steuergate-Spannung für das Programmieren kann durch Skalieren der FAMOS-Kanallänge ebenfalls herabgesetzt werden. Diese Aktion verringert desweiteren die Wortleitungslast auf den unprogrammierten Zellen.
Die Beanspruchungskennlinie der Bitleitung dieser sourceseitigen Injektionszellen ist in Fig. 7 gezeigt. Es zeigt sich, daß die Kenndaten bei konventionellen Zellen verbessert werden können, da das Drain-Profil nicht für eine Erzeugung heißer Träger entworfen werden muß. Tatsächlich wird bei Flash-EPROM-Anwendungen der Drainübergang für das Zurücktunneln der Elektronen vom schwebenden Gate während des Löschvorgangs benutzt.
Fig. 8 stellt die Lesestörungskennlinie einer typischen USI- Zelle dar. Diese Figur zeigt, daß diese Zellen eine höhere Lesestörungsspanne aufweisen, als für das Lesen von der Source angemessen ist.
Die Schreib-/Löschdauerkennlinie dieser Zellen ist in Fig. 9 dargestellt. Wie gezeigt, sind diese Zellen für Flash-EPROM- Anwendungen geeignet, da eine große Zahl von Löschvorgängen ohne bedeutende Beeinträchtigung der Einrichtung durchgeführt werden kann.
Im folgenden werden zwei beispielhafte Prozeßverläufe beschrieben. Wie in Fachkreisen wohlbekannt ist, sind viele Varianten möglich und die hier beschriebenen Ausführungsformen sollten somit als Veranschaulichung und nicht als Einschränkung aufgefaßt werden.
In Fig. 10a, die eine einzelne Zelle in der Herstellung zeigt, ist der Gate-Stapel ausgebildet. Zuerst wird eine isolierende Schicht 22 auf der Oberfläche des Substrats 8 ausgebildet. Ein Verfahren zum Ausbilden der Isolationsschicht ist beispielsweise das thermische Aufbauen eines Oxids. Die Oberfläche des Substrats 8 kann mit einer gegebenen Dotierungskonzentration vor dem Ausbilden der isolierenden Schicht 22 dotiert werden. Als nächstes wird die leitende Schicht 13 über der isolierenden Schicht 22 ausgebildet. Die leitende Schicht 13 wird zum schwebenden Gate. Beispielsweise kann das Ausbilden der leitenden Schicht 13 das Einlagern und Dotieren oder In-situ-Einlagern von Polysilicium umfassen.
Als nächstes wird über der leitenden Schicht 13 eine isolierende Schicht 23 ausgebildet. Die Schicht 23 kann aus mehreren Schichten bestehen. Zum Beispiel kann die Schicht 23 eine Oxidschicht enthalten, die unterhalb einer Nitrid-Schicht ausgebildet ist. Der nächste Prozeßschritt umfaßt das Ausbilden einer leitenden Schicht 14 für das Steuergate über der isolierenden Schicht 23.
Die gestapelten Schichten 14, 23, 13 und 22 sind gemustert und geätzt, um den gewünschten Gate-Stapel auszubilden. Das Bilden von Speicheranordnungen ist in Fachkreisen gut bekannt.
Die Techniken, die zum Einlagern, Dotieren und Ätzen verwendet werden, sind in der gegenwärtigen Fachwelt gut bekannt und an die Wahl des Entwurfs gebunden.
In Fig. 10b wird eine erste Implantation durchgeführt, um den schwach dotierten Bereich 20 zu schaffen. Wenn die Implantation bei hoher Energie durchgeführt wird, beispielsweise bei ca. 100 bis 200 keV für Phosphor oder 200 bis 400 keV für Arsen, wird ein regressives Sourceprofil erzeugt. Es können andere Dotierstoffe wie Antimon benutzt werden. Wird eine p-Kanalzelle aufgebaut, werden geeignete p-Dotierstoffe benutzt.
Wenn ein Taschenbereich (nicht gezeigt) des gegensätzlichen Leitfähigkeitstyps von Source und Drain (wie in bezug auf Fig. 3b beschrieben) gefordert wird, wird dieser vor der obenbeschriebenen Implantation ausgebildet. Dann kann ein Glühschritt eingebunden werden, so daß die Störstellen unterhalb des Gate-Stapels diffundieren.
In Fig. 10c wird über der Sourceseite der herzustellenden Einrichtung eine Schutzschicht 30 ausgebildet. Diese Schutzschicht 30 schützt den schwach dotierten Bereich während des Ausbildens des Drains. Der Drain wird typischerweise durch Implantieren einer Störstelle wie z. B. Arsen und/oder Phosphor ausgebildet. Es können auch Diffusionsprozesse angewandt werden. Die Schutzschicht 30 wird entfernt, nachdem das Ausbilden des Drains abgeschlossen ist.
Wie in Fig. 10d dargestellt ist, werden seitenwandisolierende Bereiche 32 und 33 an den Gate-Stapel angrenzend und teilweise über den Source- und Drainbereichen ausgebildet. Die seitenwandisolierenden Bereiche 32 und 33 können typischerweise ein eingelagertes Oxid wie z. B. Siliciumdioxid sein. Die Dicke des Seitenwandoxids wird durch die gewünschte Länge des schwach dotierten Bereichs 20 bestimmt.
In Fig. 10e werden die Source 11 und der Drain 12 erzeugt. Das Ausbilden der Source und des Drains kann durch Diffusion oder Implantation geschehen, was in Fachkreisen gut bekannt ist. Wenn unabhängige Dotierungskonzentrationen für Source 11 und Drain 12 gewünscht werden, kann der Drain 12 während des Dotiervorgangs durch eine Maske abgedeckt werden.
Wenn die seitenwandisolierenden Bereiche 32 und 33 nicht gewünscht sind, können sie entfernt werden, so daß eine Struktur wie die in Fig. 3 gezeigte erzielt wird.
Ein alternativer Herstellungsprozeß ist in den Fig. 11a-11e gezeigt. Zuerst wird nach Fig. 11a der Gate-Stapel ausgebildet, wie oben mit Bezug auf Fig. loa beschrieben worden ist. Dann wird über einer Seite der Stapelregion eine Schutzschicht 30 ausgebildet, wie in Fig. 11b dargestellt ist.
Der schwach dotierte Abschnitt 20 des Sourcebereichs wird dann ausgebildet, wie oben mit Bezug auf Fig. 10a beschrieben wird. Die Schutzschicht 30 wird dann entfernt und eine Schutzschicht 31 über der Sourceseite des Gate-Stapels ausgebildet. Diese Schutzschicht 31 verhindert das Dotieren des Sourcebereichs während des Ausbildens des Drains.
Wie in Fig. 11c dargestellt, wird der Drainbereich 12 durch Implantation oder andere Dotiertechniken ausgebildet. Der Sourcebereich wird durch diesen Dotierprozeß nicht beeinflußt.
In Fig. 11d werden die seitenwandisolierenden Bereiche 32 und 33 ausgebildet, wie oben mit Bezug auf Fig. 10d beschrieben worden ist. Die Source wird dann ausgebildet, wie in Fig. 11e gezeigt und oben mit Bezug auf Fig. 10e erläutert worden ist.
Weitere Verfahren zum Ausbilden einer Zelle können ebenfalls angewandt werden. Beispielsweise kann ein selektiver epitaktischer Einlagerungsprozeß angewandt werden, um die vergrabene LDD-Struktur auszubilden.
Auch wenn diese Erfindung in bezug auf veranschaulichende Ausführungsformen beschrieben wurde, ist nicht beabsichtigt, daß diese Beschreibung in einschränkendem Sinn ausgelegt wird. Verschiedene Modifikationen und Kombinationen der dargestellten Ausführungsformen sowie weitere Ausführungsformen der Erfindung werden Fachleuten anhand der Beschreibung ersichtlich. Es ist deshalb beabsichtigt, daß die beigefügten Ansprüche all diese Modifikationen und Ausführungsformen umfassen.

Claims

1. Struktur einer nichtflüchtigen Speicherzelle, mit:

stark dotierten Source- und Drainbereichen, die in der Oberfläche eines Halbleitersubstrats ausgebildet und durch einen Kanalbereich getrennt sind;

einem schwebenden Gate, das über dem Kanalbereich ausgebildet und von diesem isoliert ist;

einem Steuergate, das über dem schwebenden Gate ausgebildet und von diesem isoliert ist;

gekennzeichnet durch einen schwach dotierten Bereich (20), der an den Sourcebereich (11) angrenzt und sich in den Kanalbereich (21) erstreckt, wobei der schwach dotierte Bereich (20) von der Oberfläche des Substrats (8) beabstandet ist und ausschließlich auf seiten der Source der Zelle vorgesehen ist, wobei der stark dotierte Drainbereich (12) mit dem Substrat (8) und mit dem Kanalbereich (21) in Kontakt ist.

2. Struktur nach Anspruch 1, bei der die Source- und Drainbereiche (11, 12) und der schwach dotierte Bereich (20) n-dotiertes Silicium sind und der Kanalbereich (21) p-dotiertes Silicium ist.

3. Struktur nach Anspruch 2, bei der die Source- und Drainbereiche (11, 12) mit Arsen dotiert sind.

4. Struktur nach Anspruch 2, bei der die Source- und Drainbereiche (11, 12) mit Phosphor dotiert sind.

5. Struktur nach Anspruch 1, bei der der schwach dotierte Bereich (20) zwischen 10¹³ und 10¹&sup4; cm&supmin;² dotiert ist.

6. Struktur nach Anspruch 1, bei der der schwach dotierte Bereich (20) mit Arsen und/oder Phosphor dotiert ist.

7. Struktur nach Anspruch 1, bei der die Zelle (10) eine Zelle in einer Matrix von Zellen ist.

8. Struktur nach Anspruch 1, ferner mit einem Taschenbereich (25) eines Leitfähigkeitstyps, der demjenigen der Source- und Drainbereiche (11, 12) entgegengesetzt ist, wobei der Taschenbereich (25) zwischen dem Sourcebereich (11) und dem Kanalbereich (21) ausgebildet ist.

9. Verfahren zum Ausbilden einer nichtflüchtigen Speichervorrichtung nach Anspruch 1, mit den folgenden Schritten:

Ausbilden eines Gate-Stapels auf der Oberfläche eines Halbleitersubstrats (8), wobei der Gate-Stapel ein schwebendes Gate (13), das isoliert über einem im Substrat befindlichen Kanalbereich liegt, und ein Steuergate (14), das isoliert über dem schwebenden Gate (13) liegt, enthält;

Ausbilden einer Schutzschicht (30) auf einem Abschnitt des Substrats (8), der an eine Seite des Gate-Stapels angrenzt;

Ausbilden eines schwach dotierten Bereichs (20), der an den Gate-Stapel angrenzt, wobei der schwach dotierte Bereich (20) von der Oberfläche des Substrats (8) beabstandet ist und sich wenigstens teilweise unter dem Gate-Stapel befindet;

Entfernen der Schutzschicht (30);

Ausbilden einer weiteren Schutzschicht (31), die an den Gate-Stapel auf seiten des schwach dotierten Bereichs (20) angrenzt;

Ausbilden eines Drainbereichs (12) an der Seite des Gate- Stapels gegenüber dem schwach dotierten Bereich (20);

Ausbilden von Seitenwandisolatoren (32, 33) an dem Gate- Stapel; und

Ausbilden eines Hauptsourcebereichs (11) auf derjenigen Seite des Gate-Stapels, auf der sich der schwach dotierte Bereich (20) befindet, so daß der Hauptsourcebereich (11) nicht unter dem Gate-Stapel liegt.

10. Verfahren nach Anspruch 9, in dem das schwebende Gate (13) und das Steuergate (14) durch Ablagern von Polysilicium gebildet werden.

11. Verfahren nach Anspruch 9, in dem das schwebende Gate (13) vom Kanal (21) durch ein Oxid (22) isoliert ist und das Steuergate (14) vom schwebenden Gate (13) durch eine Oxid/Nitrid/Oxid-Schicht (23) isoliert ist.

12. Verfahren nach Anspruch 9, in dem der Schritt des Ausbildens eines schwach dotierten Bereichs (20) die Implantation von Störstellen umfaßt.

13. Verfahren nach Anspruch 12, in dem die Störstellen Arsen enthalten.

14. Verfahren nach Anspruch 12, in dem die Störstellen Phosphor enthalten.

15. Verfahren zum Ausbilden einer nichtflüchtigen Speichervorrichtung nach Anspruch 1, mit den folgenden Schritten:

Ausbilden eines Gate-Stapels auf der Oberfläche eines Halbleitersubstrats (8), wobei der Gate-Stapel ein schwebendes Gate (13), das isoliert über einem im Substrat (8) befindlichen Kanalbereich (21) liegt, und ein Steuergate (14), das isoliert über dem schwebenden Gate (13) liegt, enthält;

Ausbilden eines ersten und eines zweiten dotierten Bereichs (20) auf gegenüberliegenden Seiten des Gate-Stapels, wobei die dotierten Bereiche (20) von der Oberfläche des Substrats (8) beabstandet sind und sich wenigstens teilweise unter dem Gate-Stapel befinden;

Ausbilden eines Drainbereichs (12) auf derjenigen Seite des Gate-Stapels, auf der sich der zweite dotierte Bereich befindet;

Ausbilden von Seitenwandisolatoren (32, 33) an dem Gate- Stapel; und

Ausbilden eines Hauptsourcebereichs (11) auf derjenigen Seite des Gate-Stapels, auf der sich der erste dotierte Bereich (20) befindet, so daß der Hauptsourcebereich (11) nicht unter dem Gate-Stapel liegt.

16. Verfahren nach Anspruch 15, in dem das schwebende Gate (13) und das Steuergate (14) durch Ablagern von Polysilicium gebildet werden.

17. Verfahren nach Anspruch 15, in dem das schwebende Gate (13) vom Kanal (21) durch ein Oxid (22) isoliert ist und das Steuergate (14) vom schwebenden Gate (13) durch eine Oxid/Nitrid/Oxid-Schicht (23) isoliert ist.

18. Verfahren nach Anspruch 15, in dem der Schritt des Ausbildens des schwach dotierten Bereichs (20) die Implantation von Störstellen enthält.

19. Verfahren nach Anspruch 18, in dem die Störstellen Arsen enthalten.

20. Verfahren nach Anspruch 19, in dem Arsen mit einer Energie von ungefähr 100 bis 200 keV implantiert wird.

21. Verfahren nach Anspruch 18, in dem die Störstellen Phosphor enthalten.

22. Verfahren nach Anspruch 19, in dem Arsen mit einer Energie von ungefähr 200 bis 400 keV implantiert wird.