DE69228905T4

DE69228905T4 - Halbleiterspeichergerät

Info

Publication number: DE69228905T4
Application number: DE69228905T
Authority: DE
Inventors: Yoshinori Odake; Yasushi Okuda
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-08-27
Filing date: 1992-06-30
Publication date: 2000-05-18
Anticipated expiration: 2012-07-01
Also published as: EP0529234A3; US5359554A; KR970002002B1; EP0529234B1; DE69228905T2; JPH05121765A; JP2965415B2; DE69228905D1; EP0529234A2

Description

Die vorliegende Erfindung betrifft MIS-Halbleiterspeicher. Insbesondere betrifft die vorliegende Erfindung VLSI-Bauelemente, d. h. Bauelemente mit sehr hohem Integrationsgrad (VLSI = Very Large Scale Integration).
Flash-EEPROMs (EEPROM = Electrically Erasable Programmable ROMs = elektrisch löschbare und programmierbare ROMs) sind in der Form von VLSI-Halbleiterspeicherschaltungen bekannt (VLSI Symp. 1991, H. Kume et al.). In Fig. 30 (a und b) ist eine herkömmliche Halbleiterspeicherschaltung dargestellt. Fig. 30a zeigt eine Querschnittansicht einer herkömmlichen Halbleiterspeicherstruktur. Auf einem p-Halbleitersubstrat ist eine erste SiO&sub2;-Schicht b1 aufgebracht (d. h. eine Oxid-Isolationsschicht), über der ein Floating-Gate aus einer Sipolykristallinen Schicht, eine zweite SiO&sub2;-Schicht b2 und eine aus einer Sipolykristallinen Schicht gebildete Steuergate-Elektrode c liegen. Auf dem Oberflächenbereich des Halbleitersubstrats a ist ein Draingebiet e an einer Kante der ersten SiO&sub2;-Schicht b1 ausgebildet und ist ein Sourcegebiet f an der anderen Kante ausgebildet. Weiterhin ist eine Metallschicht g aus Aluminium ausgebildet, die eine Bitleitung über ein Zwischenschicht-Dielektrikum h bildet.
Ein wie oben beschriebener Flash-EEPROM umfaßt keine Kondensatoren, so daß er im Gegensatz zu einem DRAM (dynamischer RAM) gute Möglichkeiten für VLSI aufweist.
Fig. 30b zeigt ein Beispiel für eine Schaltungsstruktur eines herkömmlichen EEPROMs. Die Bitleitungen D0 und D1 sind mit den Drains e der Speicherzellen A, B, C und D verbunden. Die Wortleitungen WO und W1 sind mit den entsprechenden Steuergate-Elektroden c der Speicherzellen verbunden. Eine Source-Leitung S ist mit der Source f der Speicherzellen verbunden. Wie in Fig. 30b dargestellt, verwendet ein Flash-EEPROM eine einfachere Struktur als ein DRAM. Die folgende Tabelle zeigt die einzelnen Spannungen von W0, W1, S, D0 und D1 beim Ausführen der Operationen Löschen, "1"-Schreiben oder Lesen für die Speicherzelle A. TABELLE 1
Um bei einem herkömmlichen Flash-EEPROM einen hohen Integrationsgrad sowie einen Hochgeschwindigkeitsbetrieb zu erreichen, werden zwei Löschverfahren verwendet, nämlich ein Sektorlöschverfahren zum Löschen einer Vielzahl von Speicherzellen als Einheit oder ein Blockeinheit-Stapellöschverfahren.
Die japanische Patentveröffentlichung 3-166768 gibt einen Draingebiet i mit einem ersten Leitfähigkeitstyp (p-Typ) und ein Sourcegebiet j mit einem zweiten Leitfähigkeitstyp (n-Typ) an, die selektiv auf einem Halbleitersubstrat des ersten Leitfähigkeitstyps (p-Typ) ausgebildet sind (siehe Fig. 31). Eine Isolationsschicht k, die dick genug ist, um ein Tunnel vorzusehen, ist derart ausgebildet, daß sie sich vom Draingebiet i zum Sourcegebiet j erstreckt. Auf der Isolationsschicht k sind eine Informations-Speicherschicht 1, die eine elektrische Ladung hält, und eine Gateelektrode m vorgesehen. Wenn eine Schreiboperation ausgeführt wird, wird eine bestimmte Spannung an der Gateelektrode m angelegt, um eine Band-zu- Band-Tunnelung in einem Oberflächenbereich 11 des Draingebiets i unter der Gateelektrode m zu verursachen. Ein Elektron kann aufgrund des Tunnel-Effekts durch die Isolationsschicht k hindurchgehen und wird in der Informationsspeicherschicht 1 gefangen. Auf diese Weise wird nichtflüchtige Information gespeichert. Bei einigen Techniken aus dem Stand der Technik wird die derart gespeicherte Information aus der Informationsspeicherschicht 1 ausgelesen, indem eine bestimmte Lesespannung an der Gateelektrode m angelegt wird, um festzustellen, ob durch die Erzeugung der Band-zu-Band-Tunnelung ein ON-Zustand im Oberflächenbereich 11 des Draingebiets i unter der Gateelektrode m auftritt. Mit anderen Worten versuchen derartige Techniken durch das Beseitigen des Kanaleffekts die Länge eines Kanals zu verkürzen, um eine Größtintegration und einen Hochgeschwindigkeitsbetrieb zu erreichen.
Die japanische Patentveröffentlichung 2-106068 gibt eine weitere Technik an. Wie in Fig. 33a gezeigt, sind ein Sourcegebiet p und ein Draingebiet q mit jeweils einem zweiten Leitfähigkeitstyp auf einem Halbleitersubstrat o mit einem ersten Leitfähigkeitstyp ausgebildet. Von einer Kante des Sourcegebiets p zu einer Kante des Draingebiets q erstreckt sich eine SiO&sub2;-Schicht r, über der eine Gateelektrode t liegt. Ein Ionenimplantationsbereich s ist an der dem Halbleitersubstrat benachbarten Seite der SiO&sub2;-Schicht r mit Hilfe eines Si- Ionenimplantationsverfahrens (statt Si-Ionen können Ionen eines anderen Elements aus der IV. Hauptgruppe der Elemente, wie etwa Ge verwendet werden) unter Verwendung einer Beschleunigungsenergie von ungefähr 15 keV ausgebildet. Bei dieser herkömmlichen Technik wird die Implantation und Emission von Ladungen in und aus dem Ionenimplantationsbereich s derart gesteuert, daß der Ionenimplantationsbereich s mit einer nichtflüchtigen Speicherfunktion versehen wird. Die herkömmliche Technik verwendet dabei Hystereseeffekte, wie in Fig. 33b gezeigt, wobei die Abszissenachse eine Gate-Source-Spannung Vgs und die Ordinatenachse einen Drainstrom Id angibt. Wenn die Drain-Source-Spannung und die Substratvorspannung auf jeweils 0,1 V und 0 V gesetzt werden, besteht eine Spannungsgrenzwertdifferenz zwischen dem "Durchlaufen der Gate-Source-Spannung von -5 zu 5 V (durch die Kurve C0 angegeben)" und dem "Durchlaufen derselben in der anderen Richtung, d. h. von 5 zu -5 (durch die Kurve C1 angegeben)."
Die Wortleitung in dem oben angeführten Flash-EEPROM erfordert jedoch eine negative Spannung von -9 V, die über den TTL-Pegeln liegt. Weiterhin sind vier Werte, nämlich die Spannungen 0 V, 5 V, 10 V einschließlich einer negativen Spannung wie in Tabelle 1 gezeigt erforderlich. Zusätzlich dazu erfordert auch die Bitleitung vier Werte, nämlich die Spannungen 0 V, 1 V, 4 V einschließlich einer Schwebespannung. Dies stellt nicht nur für die Realisierung eines Hochgeschwindigkeitsbetriebs, sondern auch für die Realisierung einer Größtintegration ein Hindernis dar, da die entsprechenden peripheren Schaltungen einschließlich einer Leistungsschaltung unweigerlich groß sind. Da außerdem die Sourceleitung zwei Werte 0 V und 5 V erfordert, werden zusätzliche Schwierigkeiten beim Erreichen eines Hochgeschwindigkeitsbetriebs und eines großen Integrationswertes verursacht.
Von allen herkömmlichen Techniken sind DRAMs die größtintegriertesten Halbleiterspeicherschaltungen, die in der Lage sind eine Lese- oder Schreiboperation pro Bit auszuführen. Bei DRAMs wird eine Leseoperation jedoch in destruktiver Weise ausgeführt, wobei die gespeicherten Daten in allen Speicherzellen zerstört werden, die eine gemeinsame Wortleitung mit einer bestimmten zum Ausführen der Lese- oder Schreiboperation ausgewählten Speicherzelle teilen. Deswegen ist eine Anordnung erforderlich, in der ein Leseverstärker mit jeder Bitleitung verbunden ist, um die zerstörten Daten während der Lese- oder Schreiboperation neu in alle Speicherzellen zu schreiben, die eine gemeinsame Wortleitung mit der ausgewählten Speicherzelle teilen. Außerdem ist die Datenspeicherzeit sehr kurz (ungefähr eine Sekunde), nach der die DRAMs eine Auffrischprozedur erfordern. Dadurch werden Probleme wie ein sehr langsamer Betrieb und eine Erhöhung des Leistungsverbrauchs verursacht.
SRAMs (statische RAMs) sind die Halbleiterspeicherschaltungen mit der kürzesten Zugriffszeit, die Lese- und Schreiboperationen pro Bit ausführen können. Im Gegensatz zu DRAMs wird bei SRAMs eine Leseoperation in einer nichtdestruktiven Weise ausgeführt, und es sind keine Auffrischoperationen erforderlich. Eine 1-Bit-Speicherzelle eines SRAM besteht jedoch aus vier oder mehr MOS-Transistoren. Da zwei Bitleitungen mit einer einzigen Speicherzelle verbunden sind, wird dadurch das Erreichen eines großen Integrationsgrades erschwert. Allgemein beträgt der Integrationsgrad ein Viertel desjenigen eines DRAMs, wobei die Speicherzelle von SRAMs auch im Datenspeicherzustand eine Leistungsversorgung erfordert. Dies führt unweigerlich zu einer Erhöhung des Leistungsverbrauchs.
Die Technik der ersten oben genannten japanischen Patentveröffentlichung ist in der Lage, Information in einem nichtflüchtigen Zustand zu speichern, wobei sie eine Speicherzelle mit einem Transistor verwendet. Wegen dieser Merkmale bietet diese herkömmliche Technik gegenüber DRAMs und SRAMs einige Vorteile bei der Realisierung eines großen Integrationsgrades.
Bei dieser herkömmlichen Technik weisen das Draingebiet i und das Sourcegebiet j jeweils einen unterschiedlichen Leitfähigkeitstyp auf. Dadurch wird wie in Fig. 32 gezeigt ein Sourcegebiet-Leckstrom (durch die durchgezogene Linie angegeben) und ein Draingebiet- Lecksfrom (durch die gestrichelte Linie angegeben) erzeugt. Um das Auftreten dieser unerwünschten Ströme zu verhindern, ist es erforderlich, zum Beispiel eine tiefe Isolationsschicht oder ähnliches auszubilden, was jedoch nicht praktisch ist.
Bei der Erfindung der zweiten japanischen Patentveröffentlichung weisen das Draingebiet q und das Sourcegebiet p denselben Leitfähigkeitstyp auf, so daß die oben genannten unerwünschten Leckströme einfach vermieden werden können. Statt dessen tritt jedoch ein Durchgreifen auf, wenn die Länge des Gates durch das Kürzen des Kanaleffekts gekürzt wird, wodurch Schwierigkeiten bei der Verbesserung des Integrationsgrades verursacht werden.

Zusammenfassung der Erfindung

Die vorliegende Erfindung sieht einen Halbleiterspeicher nach Anspruch 1 vor. Bei diesem Bauelement wird nicht nur ein großer Integrationsgrad, sondern auch ein Hochgeschwindigkeitsbetrieb ermöglicht. Dies wird dadurch erreicht, daß eine Isolationsschicht zwischen dem Drain und dem Gate mit einer Funktion zum nichtflüchtigen Speichern von Information versehen wird.
In einer Ausführungsform des Halbleiterspeichers der vorliegenden Erfindung ist eine 1-Bit- Speicherzelle des Halbleiterspeichers eine Struktur mit drei Anschlüssen, die aus einem Halbleitersubstrat, einem Drain und einem Gate besteht und dadurch gekennzeichnet ist, daß sie kein Sourcegebiet umfaßt. In der Speicherzelle ist eine Isolationsschicht zwischen dem Drain und dem Gate derart ausgebildet, daß sie Ladungen in einer nichtflüchtigen Weise mit Hilfe einer Band-Zustands-Steuerung halten kann. Unter Verwendung eines Hystereseeffekts der dafür sorgt, daß der Wert eines über das Gate induzierten Drain-Leckstroms in Abhängigkeit davon variiert, ob die Isolationsschicht Ladungen hält, führt der Halbleiterspeicher der vorliegenden Erfindung eine Schreib-, Lese- oder Löschoperation in Übereinstimmung mit den an den einzelnen Anschlüssen angelegten Spannungen aus.
Insbesondere weist die oben genannte Ausführungsform des Halbleiterspeichers eine wie in Fig. 1 gezeigte Struktur auf. Auf einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ist eine Speicherzelle ausgebildet. Die Speicherzelle besteht aus einem Draingebiet eines zweiten Leitfähigkeitstyps, der selektiv auf einer Oberflächenposition des Halbleitersubstrats ausgebildet ist, wobei eine Isolationsschicht derart auf dem Halbleitersubstrat ausgebildet ist, daß sie wenigstens teilweise über einer Kante des Draingebiets liegt, und wobei eine Gateelektrode auf der Isolationsschicht ausgebildet ist. In der Speicherzelle ist die Energielücke zwischen dem Leitband und dem Valenzband eines Halbleiterbereichs (der den Draingebiet und das Halbleitersubstrat umfaßt) auf einen Wert voreingestellt, der nicht größer ist als der Lückenwert, der einer ersten Spannungsdifferenz zwischen dem Draingebiet und der Gateelektrode entspricht, während entweder die Energielücke zwischen dem Valenzband der Isolationsschicht und dem Valenzband des Halbleiterbereichs oder die Energielücke zwischen dem Leitungsband der Isolationsschicht und dem Leitungsband des Halbleiterbereichs an der Grenzfläche zwischen dem Halbleiterbereich und der Isolationsschicht auf einen Lückenwert voreingestellt ist, der einer in Übereinstimmung mit den Gateelektroden-Spannungen variierenden zweiten Spannungsdifferenz zwischen dem Draingebiet und dem Halbleiterbereich entspricht, so daß die Isolationsschicht Ladungen halten und auf diese Weise Information in einer nichtflüchtigen Wiese speichern kann.
Die Speicherzelle des Halbleiterspeichers ist derart ausgebildet, daß eine Ladung, die in das Valenzband (oder das Leitungsband) der Isolationsschicht gesprungen ist, nichtflüchtig in der Isolationsschicht gefangen wird. Der Zustand, daß eine Ladung in der Isolationsschicht gefangen ist, und der Zustand, daß keine Ladung in der Isolationsschicht gefangen ist, können also jeweils als "1" und "0" gespeichert werden. Außerdem ist die 1-Bit-Speicherzelle eine Struktur mit drei Anschlüssen, die aus dem Halbleitersubtstrat, der Gateelektrode und dem Draingebiet besteht. Diese Speicherzelle ist eine Speicherzelle mit einem Transistor und erfordert keine Sourcegebiete. Dementsprechend ist kein Kanal zwischen der Source und dem Drain erforderlich. Da nur das Draingebiet vorgesehen ist, können unvorteilhafte Probleme wie eine Stromstörung zwischen dem Draingebiet und dem Sourcegebiet vermieden werden. Dieser Vorteil trägt dazu bei, eine viel größere Integration der Halbleiterspeicher zu ermöglichen.
In einer Ausführungsform der vorliegenden Erfindung kann die Isolationsschicht wenigstens einer Speicherzelle zuvor in den Zustand "1" versetzt und in demselben gehalten werden, indem zuvor Ladungen gefangen werden, wobei eine Leseeinrichtung vorgesehen ist, die zwischen dem Draingebiet und der Gateelektrode eine Spannung anlegt, die nicht kleiner ist als die erste Spannungsdifferenz, und die zwischen dem Draingebiet und dem Halbleitersubstrat eine Spannung anlegt, die kleiner ist als die zweite Spannungsdifferenz, so daß die gespeicherte Information durch das Feststellen eines durch das Gate induzierten Drain- Leckstroms ausgelesen wird.
Wenn in dieser Lösung durch die Leseeinrichtung zwischen dem Draingebiet und der Gateelektrode eine Spannung angelegt wird, die nicht kleiner ist als die erste Spannungsdifferenz, dann überschreiten die Bänder des Halbleiterbereichs die Energielücke zwischen dem Leitungsband und dem Valenzband. Dabei wird ein durch das Gate induzierter Drain- Leckstrom verursacht, der aus einer Band-zu-Band-Tunnelung resultiert. Zu diesem Zeitpunkt variiert der Wert eines derartigen durch das Gate induzierten Drain-Leckstroms in Abhängigkeit davon, ob die Isolationsschicht Ladungen hält. Wenn mit anderen Worten die Isolationsschicht eine Ladung hält (d. h. den Zustand "1" aufweist), entspannt sich das elektrische Feld wegen des Vorhandenseins der gefangenen Ladungen. Deshalb ist der Stromwert im Zustand "1" geringer als im Zustand "0", in dem die Isolationsschicht keine Ladungen hält. In Übereinstimmung mit der Differenz im Stromwert kann also in der Isolationsschicht gespeicherte Information als entweder eine "1" oder eine "0" ausgelesen werden. Weiterhin springen keine Ladungen in das Valenzband (oder das Leitungsband) der Isolationsschicht und treten in die Isolationsschicht ein, da die Spannung zwischen dem Draingebiet und der Gateelektrode kleiner ist als die zweite Spannungsdifferenz. Mit anderen Worten bleibt die in der Isolationsschicht gespeicherte Information unbeschädigt (d. h. wird in einer nicht-destruktiven Weise ausgelesen). Dementsprechend kann der vorliegende Halbleiterspeicher als ein ROM verwendet werden, wenn jede Speicherzelle in Übereinstimmung mit einem festgelegten Muster zuvor in den "0"- oder den "1"-Zustand versetzt wird.
Die vorliegende Erfindung sieht eine weitere Lösung vor, in der eine Schreibeinrichtung im Halbleiterspeicher vorgesehen ist. Die Schreibeinrichtung legt zwischen dem Draingebiet und der Gateelektrode eine Spannung an, die nicht kleiner als die erste Spannungsdifferenz ist, und legt zwischen dem Draingebiet und dem Halbleitersubstrat eine. Spannung an, die nicht kleiner als die zweite Spannungsdifferenz ist. Das hat das Auftreten eines durch das Gate induzierten Drain-Leckstroms zur Folge, wobei Ladungen in der Isolationsschicht gefangen werden. Dementsprechend wird der Zustand "1" in die Isolationsschicht geschrieben.
Wenn in dieser Lösung eine Spannung zwischen dem Draingebiet und der Gatelektrode angelegt wird, die nicht kleiner als die Spannungsdifferenz ist, überschreiten die Bänder des Halbleiterbereichs die Energielücke zwischen den Leitungs- und Valenzbändern. Dabei resultiert aus der Band-zu-Band-Tunnelung ein durch das Gate induzierter Drain-Leckstrom. Wenn weiterhin eine Spannung zwischen dem Draingebiet und dem Halbleitersubstrat angelegt wird, die nicht kleiner als die zweite Spannung ist, dann überschreiten die Bänder des Halbleiterbereichs die Energielücke zwischen dem Valenzband der Isolationsschicht und dem Valenzband des Halbleiterbereichs (oder die Energielücke zwischen dem Leitungsband der Isolationsschicht und dem Leitungsband des Halbleiterbereichs) an der Grenzfläche zwischen der Gateelektrode und dem Halbleiterbereich. Das hat zur Folge, daß Ladungen in das Valenzband (oder das Leitungsband) der Isolationsschicht springen und in der Isolationsschicht gefangen werden, wodurch die Isolationsschicht im Zustand "1" gehalten wird. Die in der Isolationsschicht gefangenen und gehaltenen Ladungen werden in einem nichtflüchtigen Zustand gehalten, bis das Anlegen einer Spannung in Rückwärtsrichtung oder die Implantation einer Ladung mit entgegengesetzter Polarität an der Isolationsschicht vorgenommen wird. Ein nichtflüchtiger Zustand "1" kann also in der Isolationsschicht gespeichert werden. Dementsprechend kann die Isolationsschicht als ein PROM-Material verwendet werden, indem spezifische Information in den Halbleiterspeicher geschrieben wird.
In einer weiteren Ausführungsform ist eine Leseeinrichtung im Halbleiterspeicher vorgesehen. Die Leseeinrichtung legt zwischen dem Draingebiet und der Gateelektrode eine Spannung an, die nicht kleiner ist als die erste Spannungsdifferenz, und legt zwischen dem Draingebiet und dem Halbleitersubstrat eine Spannung an, die kleiner ist als die zweite Spannungsdifferenz, so daß die gespeicherte Information durch den Wert des durch das Gate induzierten Drain-Leckstroms ausgelesen wird.
In dieser Lösung wird die zuvor in einer Speicherstelle (d. h. in der Isolationsschicht) gespeicherte oder zuvor dort geschriebene Information nicht-destruktiv durch die Leseeinrichtung ausgelesen. Der Halbleiterspeicher kann also als PROM verwendet werden.
In einer weiteren Ausführungsform kann die Isolationsschicht von wenigstens einer Speicherzelle im Halbleiterspeicher zuvor durch das Einfangen von Ladungen in den Zustand "1" versetzt und in demselben gehalten werden, wobei eine Löscheinrichtung vorgesehen ist, die zwischen der Gateelektrode und dem Halbleiterbereich eine bestimmte Spannung anlegt, um die in der Isolationsschicht gefangenen Ladungen freizusetzen. Dadurch wird die Isolationsschicht in den Zustand "0" versetzt.
Wenn in dieser Lösung durch die Löscheinrichtung eine Spannung zwischen der Gateelektrode und dem Halbleiterbereich angelegt wird, die nicht kleiner als die bestimmte Spannung ist, und wenn die Speicherzelle den Zustand "1" aufweist, dann wird die gefangene Ladung von der Isolationsschicht zum Halbleiterbereich übertragen. Mit anderen Worten werden die in der Isolationsschicht gehaltenen Ladungen entfernt und wird der Inhalt der in der Isolationsschicht gespeicherten Information in den Zustand "0" versetzt. Es ist deshalb möglich, Information zu überschreiben, die bereits in den Halbleiterspeicher geschrieben wurde.
In einer weiteren Ausführungsform ist eine Löscheinrichtung im Halbleiterspeicher vorgesehen. Die Löscheinrichtung legt zwischen der Gatelektrode und dem Halbleiterbereich der Speicherzelle, die Ladungen hält und deshalb den Zustand "1" aufweist, eine bestimmte Spannung an, um die in der Isolationsschicht gefangenen Ladungen freizusetzen. Dadurch wird die Isolationsschicht in den Zustand "0" versetzt.
Wenn in dieser Lösung durch die Löscheinrichtung eine bestimmte Spannung zwischen der Gateelektrode und dem Halbleiterbereich angelegt wird und wenn die Speicherzelle den Zustand "1" aufweist, wird derselbe Effekt wie bei der zuvor beschriebenen Einrichtung erreicht. Der Halbleiterspeicher kann also als EEPROM, der Schreib- Lese- und Löschoperationen durchführen kann, oder als nichtflüchtiger RAM verwendet werden.
In einer weiteren Ausführungsform kann die Isolationsschicht wenigstens einer Speicherzelle zuvor durch das Einfangen von Ladungen in den Zustand "1" versetzt und in demselben gehalten werden, wobei eine Löscheinrichtung vorgesehen ist, die zwischen beiden Seiten der den Zustand "1" aufweisenden Isolationsschicht ein hohes elektrisches Feld anlegt, um einen Fowler-Nordheim-(FN)-Strom zu verursachen, so daß Ladungen der entgegengesetzten Polarität in die Isolationsschicht implantiert werden. Dadurch wird die Isolationsschicht in den Zustand "0" versetzt.
Wenn in dieser Lösung durch die Löscheinrichtung ein hohes elektrisches Feld zwischen beiden Seiten der den Zustand "1" aufweisenden Isolationsschicht der Speicherzelle angelegt wird, dann tritt ein FN-Strom auf, der verursacht, daß Ladungen mit entgegengesetzter Polarität in die Isolationsschicht fließen. Diese Ladungen entgegengesetzter Polarität rekombinieren mit den in der Isolationsschicht gehaltenen Ladungen, so daß der in der Isolationsschicht gespeicherte Speicherinhalt in den Zustand "0" versetzt wird. Es ist dementsprechend möglich, den im Halbleiterspeicher gespeicherten Speicherinhalt zu überschreiben.
In einer weiteren Ausführungsform ist eine Löscheinrichtung im Halbleiterspeicher vorgesehen. Die Löscheinrichtung legt zwischen beiden Seiten der den Zustand "1" aufweisenden Isolationsschicht ein hohes elektrisches Feld an, um einen Fowler-Nordheim-Strom zu verursachen, so daß Ladungen mit entgegengesetzter Polarität in die Isolationsschicht implantiert werden. Dadurch wird die Isolationsschicht in den Zustand "0º versetzt.
Wenn in dieser Lösung durch die Löscheinrichtung ein hohes elektrisches Feld zwischen beiden Seiten der den Zustand "1" aufweisenden Isolationsschicht angelegt wird, dann wird derselbe Effekt wie bei der weiter oben beschriebenen Einrichtung erreicht. Der Halbleiterspeicher kann deshalb als EEPROM, der Schreib-, Lese- oder Löschoperationen ausführen kann, oder als nichtflüchtiger RAM verwendet werden.
In einer weiteren Ausführungsform wird die Isolationsschicht einer Speicherzelle zuvor durch das Einfangen von Ladungen in den Zustand "1" versetzt und in demselben gehalten.
In dieser Lösung wurden die Isolationsschichten zuvor im Zustand "1" gehalten und dann in den Zustand "0" versetzt, so daß eine "0"-Schreiboperation ausgeführt wird. Der Speicherinhalt kann gelöscht werden, indem die Isolationsschicht wieder in den Zustand "1" versetzt wird. Der Wert eines durch das Gate induzierten Drain-Leckstroms ist bei einer den Zustand "1" aufweisenden Isolationsschicht niedriger als bei einer den Zustand "0" aufweisenden Isolationsschicht, wenn eine Leseoperation ausgeführt wird, um den Speicherinhalt aus der Isolationsschicht zu lesen. Da die Anzahl der tatsächlich zu verwendenden Speicherzellen allgemein nicht groß ist, benötigt die Schreiboperation in Übereinstimmung mit dieser Ausführungsform weniger Leistung als wenn sie durch das Ändern der Isolationsschicht von einer "0" zu einer "1" durchgeführt wird.
In einer weiteren Ausführungsform sind wenigstens vier Speicherzellen vorgesehen. Es sind wenigstens zwei Wortleitungen vorgesehen. Es sind wenigstens zwei Bitleitungen vorgesehen. Jede Wortleitung ist mit den Gateelektroden von wenigstens zwei der Speicherzellen verbunden. Jede Bitleitung ist mit den Draingebieten von wenigstens zwei Speicherzellen verbunden. Die Schreibeinrichtung ist derart aufgebaut, daß sie selektiv die Inhalte des Speichers schreiben kann, wobei vier Spannungen (d. h. eine selektive Wortleitungs- Spannung Vkcw, eine nicht-selektive Wortleitungs-Spannung Vknw, eine selektive Bitleitungs-Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb) bei einem p- Substrat in Übereinstimmung mit Vkcw < Vknw und Vknb < Vkeb oder bei einem n-Substrat in Übereinstimmung mit Vkcw > Vknw und Vknb > Vkcb gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen zwei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen zwei Werte umfassen.
In dieser Lösung kann eine selektive Schreiboperation durch ein einfaches Setzen der Spannung ausgeführt, werden, so daß eine Schreiboperation mit hoher Geschwindigkeit ausgeführt werden kann. Außerdem ist die periphere Schaltungsanordnung der Leistungsschaltungen vereinfacht, so daß ein großer Integrationsgrad erreicht werden kann. Weiterhin kann der Halbleiterspeicher als ein PROM verwendet werden, der in der Lage ist, pro Bit eine selektive Schreiboperation auszuführen.
In einer weiteren Ausführungsform sind wenigstens vier Speicherzellen, wenigstens zwei Wortleitungen und wenigstens zwei Bitleitungen vorgesehen. Jede Wortleitung ist mit den Gateelektroden von wenigstens zwei Speicherzellen verbunden. Jede Bitleitung ist dagegen mit den Draingebieten von wenigstens zwei Speicherzellen verbunden. Die Leseeinrichtung ist derart aufgebaut, daß sie selektiv die Inhalte eines Speichers lesen kann, wobei vier Spannungen (d. h. eine selektive Wortleitungs-Spannung Vycw, eine nicht-selektive Wortleitungs-Spannung Vynw, eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs-Spannung Vynb) bei einem p-Substrat in Übereinstimmung mit Vycw < Vynw und Vynb < Vycb und bei einem n-Substrät in Übereinstimmung mit Vycw > Vynw und Vynb > Vycb gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen zwei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen zwei Werte umfassen.
In dieser Lösung kann eine selektive Leseoperation durch das einfache Setzen der Spannung ausgeführt werden, so daß eine Leseoperation mit Hochgeschwindigkeit ausgeführt werden kann. Außerdem ist der periphere Schaltungsaufbau der Leistungsschaltungen vereinfacht, so daß ein großer Integrationsgrad erreicht werden kann. Weiterhin kann der Halbleiterspeicher als ROM oder PROM verwendet werden, der in der Lage ist, pro Bit eine selektive Leseoperation auszuführen.
In einer weiteren Ausführungsform sind wenigstens vier Speicherzellen, wenigstens zwei - Wortleitungen und wenigstens zwei Bitleitungen vorgesehen. Jede Wortleitung ist mit den Gateelektroden von wenigstens zwei Speicherzeilen verbunden, während jede Bitleitung mit den Draingebieten von wenigstens zwei Speicherzellen verbunden ist. Die Schreibeinrichtung und die Leseeinrichtung sind derart aufgebaut, daß sie jeweils eine selektive Schreiboperation und eine selektive Leseoperation ausführen können, wobei acht Spannungen (d. h. eine selektive Wortleitungs-Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung Vycw und eine nichtselektive Wortleitungs-Spannung Vynw für eine Leseoperation, eine selektive Bitleitungs- Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, und eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs- Spannung Vynb für eine Leseoperation) bei einem p-Substrat in Übereinstimmung mit Vkcw = Vycw < Vknw = Vynw und Vknb = Vynb < Vycb < Vkcb und bei einem n-Substrat in Übereinstimmung mit Vkcw = Vycw > Vknw = Vynw und Vknb = Vynb > Vycb > Vkcb gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen zwei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen drei Werte umfassen.
In dieser Lösung ist es dementsprechend möglich, eine Operation mit Hochgeschwindigkeit und einen großen Integrationsgrad zu erreichen. Weiterhin kann der Halbleiterspeicher als ein PROM verwendet werden, der in der Lage ist, pro Bit eine selektive Schreib- oder Leseoperation auszuführen.
In einer weiteren Ausführungsform sind wenigstens vier Speicherzellen, wenigstens zwei Wortleitungen und wenigstens zwei Bitleitungen vorgesehen. Jede Wortleitung ist mit den Gateelektroden von wenigstens zwei Speicherzellen verbunden, während jede Bitleitung mit den Draingebieten von wenigstens zwei Speicherzellen verbunden ist. Die Schreibeinrichtung und die Leseeinrichtung sind derart aufgebaut, daß sie jeweils eine selektive Schreiboperation und eine selektive Leseoperation ausführen können, wobei acht Spannungen (d. h. eine selektive Wortleitungs-Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung Vycw und eine nichtselektive Wortleitungs-Spannung Vynw für eine Leseoperation, eine selektive Bitleitungs- Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, und eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs- Spannung Vynb für eine Leseoperation) bei einem p-Substrat in Übereinstimmung mit Vkcw < Vknw = Vycw < Vynw und Vknb = Vynb < Vkcb = Vycb und bei einem n = Substrat in Übereinstimmung mit Vkcw > Vknw = Vycw > Vynw und Vknb = Vynb > Vkcb = Vycb gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen drei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen zwei Werte umfassen.
In einer weiteren Ausführungsform sind wenigstens vier Speicherzellen, wenigstens zwei Wortleitungen und wenigstens zwei Bitleitungen vorgesehen. Jede Wortleitung ist mit den Gateelektroden von wenigstens zwei der Speicherzellen verbunden, während jede Bitleitung mit den Draingebieten von wenigstens zwei Speicherzellen verbunden ist. Die Löscheinrichtung ist derart aufgebaut, daß sie selektiv die Inhalte des Speichers löschen kann, wobei vier Spannungen (d. h. eine selektive Wortleitungs-Spannung Vscw, eine nicht-selektive Wortleitungs-Spannung Vsnw, eine selektive Bitleitungs-Spannung Vscb und eine nichtselektive Bitleitungs-Spannung Vsnb) bei einem p-Substrat in Übereinstimmung mit Vscw > Vsnw und Vsnb > Vscb oder bei einem n-Substrat in Übereinstimmung mit Vscw < Vsnw und Vsnb < Vscb gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen zwei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen zwei Werte umfassen.
In dieser Lösung kann eine selektive LÖSCHEN-Operation durch ein einfaches Setzen der Spannung ausgeführt werden, so daß eine LÖSCHEN-Operation mit Hochgeschwindigkeit erreicht werden kann. Außerdem ist die periphere Schaltungsanordnung der Leistungsschaltungen vereinfacht, wodurch ein hoher Integrationsgrad erreicht werden kann. Weiterhin kann der Halbleiterspeicher als PROM verwendet werden, der in der Lage ist, pro Bit eine selektive LÖSCHEN-Operation auszuführen. Es kann also eine selektive ÜBERSCHREIBEN-Operation ausgeführt werden.
In einer weiteren Ausführungsform sind wenigstens vier Speicherzellen, wenigstens zwei Wortleitungen und wenigstens zwei Bitleitungen vorgesehen. Jede Wortleitung ist mit den Gateelektroden von wenigstens zwei Speicherzellen verbunden, während jede Bitleitung mit den Draingebieten von wenigstens zwei Speicherzellen verbunden ist. Die Schreibeinrichtung, die Leseeinrichtung und die Löscheinrichtung sind derart aufgebaut, daß sie jeweils eine selektive Schreiboperation, eine selektive Leseoperation und eine selektive Löschoperation ausführen können, wobei zwölf Spannungen (d. h. eine selektive Wortleitungs- Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung Vycw und eine nicht-selektive Wortleitungs- Spannung Vynw für eine Leseoperation, eine selektive Wortleitungs-Spannung Vscw und eine nicht-selektive Wortleitungs-Spannung Vsnw für eine Löschoperation, eine selektive Bitleitungs-Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs-Spannung Vynb für eine Leseoperation, und eine selektive Bitleitungs-Spannung Vscb und eine nicht-selektive Bitleitungs-Spannung Vsnb für eine Löschoperation) bei einem p-Substrat in Übereinstimmung mit Vkcw = Vycw < Vknw = Vynw = Vsnw < Vscw und Vknb = Vynb = Vscb < Vycb < Vkcb = Vsnb und bei einem n-Substrat in Übereinstimmung mit Vkcw = Vycw > Vknw = Vynw = Vsnw > Vscw und Vknb = Vynb = Vscb > Vycb > Vkcb = Vsnb gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen drei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen drei Werte umfassen.
In dieser Lösung ist es möglich, eine Operation mit Hochgeschwindigkeit durch ein einfaches Setzen der Spannung zu erreichen. Außerdem kann die periphere Schaltungsanordnung der Leistungsschaltungen vereinfacht werden, um einen hohen Integrationsgrad zu erreichen. Weiterhin kann der Halbleiterspeicher als ein EEPROM, der in der Lage ist, pro Bit eine selektive Schreib-, Lese - oder Löschoperation auszuführen, oder als ein nichtflüchtiger RAM verwendet werden.
In einer weiteren Ausführungsform sind wenigstens vier Speicherzellen, wenigstens zwei Wortleitungen und wenigstens zwei Bitleitungen vorgesehen. Jede Wortleitung ist mit den Gateelektroden von wenigstens zwei Speicherzellen verbunden, während jede Bitleitung mit den Draingebieten von wenigstens zwei Speicherzellen verbunden ist. Die Schreibeinrichtung, die Leseeinrichtung und die Löscheinrichtung sind derart aufgebaut, daß sie jeweils eine selektive Schreiboperation, eine selektive Leseoperation und eine selektive Löschoperation ausführen können, wobei zwölf Spannungen (d. h. eine selektive Wortleitungs- Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung Vycw und eine nicht-selektive Wortleitungs- Spannung Vynw für eine Leseoperation, eine selektive Wortleitungs-Spannung Vscw und eine nicht-selektive Wortleitungs-Spannung Vsnw für eine Löschoperation, eine selektive Bitleitungs-Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitl eitungs-Spannung Vynb für eine Leseoperation, und eine selektive Bitleitungs-Spannung Vscb und eine nicht-selektive Bitleitungs-Spannung Vsnb für eine Löschoperation) bei einem p-Substrat in Übereinstimmung mit Vkcw < Vknw = Vycw = Vsnw < Vynw < Vscw und Vknb = Vynb = Vscb < Vkcb = Vycb = Vsnb und bei einem n-Substrat in Übereinstimmung mit Vkcw > Vknw = Vycw = Vsnw > Vynw > Vscw und Vknb = Vynb = Vscb > Vkcb = Vycb = Vsnb gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen vier Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen zwei Werte umfassen.
In dieser Lösung umfassen die entsprechenden gesetzten Spannungen der Wortleitungen und Bitleitungen jeweils vier Werte und zwei Werte. Mit derartigen gesetzten Werten führen die Schreieinrichtung, die Leseeinrichtung und die Löscheinrichtung jeweils Schreib-, Lese- und Löschoperationen durch. Dementsprechend wird dieselbe Operation wie bei der zuvor beschriebenen Lösung durch ein einfaches Setzen der Spannung erhalten.
Eine weitere Ausführungsform der vorliegenden Erfindung umfaßt eine 1-Bit-Speicherzelle einer Halbleiterspeichereinrichtung mit vier Anschlüssen, die ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Source eines zweiten Leitfähigkeitstyps, einen Drain des zweiten Leitfähigkeitstyps und ein Gate umfaßt. In dieser Ausführungsform kann eine Interferenz zwischen dem Drain und dem Gate leicht vermieden werden, wobei eine Isolationsschicht zwischen dem Drain und dem Gate derart aufgebaut ist, daß es Ladungen nichtflüchtig halten kann, indem es den Bandzustand steuert. Unter Verwendung des Hystereseeffekts (d. h. der Wert des durch das Gate induzierten Drain-Leckstroms variiert in Abhängigkeit davon, ob die Isolationsschicht Ladungen hält), kann der Halbleiterspeicher dieser Ausführungsform Schreib-, Lese- und Löschoperationen in Übereinstimmung mit den an den einzelnen Anschlüssen angelegten Spannungen ausführen.
Ein Beispiel dieser Ausführungsform ist in Fig. 23 gezeigt. Eine Speicherzelle des Halbleiterspeichers in Übereinstimmung mit dieser Ausführungsform umfaßt zusätzlich einen Sourcegebiet eines zweiten Leitfähigkeitstyps, der selektiv auf einer Oberflächenposition des Halbleitersubstrats derart ausgebildet ist, daß er mit einem bestimmten Abstand zum Draingebiet angeordnet ist, wobei die Isolationsschicht derart auf dem Halbleitersubstrat ausgebildet ist, daß sie sich zu einer Kante des Sourcegebiets erstreckt.
In dieser Lösung ist die Speicherzelle derart aufgebaut, daß in das Valenzband der Isolationsschicht springende Ladungen nichtflüchtig in der Isolationsschicht gefangen werden. Der Zustand, in dem eine Ladung in der Isolationsschicht gefangen ist, und der Zustand, in dem keine Ladung in der Isolationsschicht gefangen ist, können also jeweils als "1" und als "0" gespeichert werden. Wie weiter oben beschrieben, weist die 1-Bit- Speicherzelle vier Anschlüsse auf, wobei das Sourcegebiet und das Draingebiet denselben Leitfähigkeitstyp (d. h. einen zweiten Leitfähigkeitstyp) aufweisen. Dementsprechend kann eine Interferenz zwischen dem Sourcegebiet und dem Draingebiet bei der Herstellung von integrierten Schaltungen einfach vermieden werden. Es kann deshalb ein hoher Integrationsgrad für den Halbleiterspeicher erreicht werden.
In einer weiteren Ausführungsform wird die Isolationsschicht wenigstens einer Speicherzelle zuvor durch das Einfangen von Ladungen in den Zustand "1" versetzt und in demselben gehalten. Es ist eine Löscheinrichtung vorgesehen, die bei einer mit einer festgelegten Spannung gesetzten Gateelektrode eine bestimmte Spannung zwischen dem Drain- und dem Sourcegebiet anlegt, um einen Drain-Source-Strom zu erzeugen, so daß heiße Ladungsträger mit einer zu der gehaltenen Ladung entgegengesetzten Polarität in die Isolationsschicht implantiert werden, wodurch die Isolationsschicht in den Zustand "0" versetzt wird.
Wenn in dieser Lösung die Isolationsschicht den Zustand "1" aufweist und eine festgelegte Spannung zwischen dem Drain und der Source bei einer gegebenen Gatevorspannung angelegt wird, dann fließt ein Kanalstrom auf der Oberfläche des Halbleitersubstrats zwischen dem Drain und der Source. Dabei wird durch die Drainspannung ein hohes elektrisches Feld in der Richtung des Kanals angelegt, so daß der Kanalstrom zum Teil heiße Ladungsträger umfaßt und in die Isolationsschicht fließt. Da die heißen Ladungsträger gegenüber den in der Isolationsschicht gehaltenen Ladungen eine entgegengesetzte Polarität aufweisen, werden diese neutralisiert. Deshalb wird die Isolationsschicht vom Zustand "1" in den Zustand "0" versetzt. Dementsprechend kann die im Halbleiterspeicher gespeicherte Information überschrieben werden.
In einer weiteren Ausführungsform ist eine Löscheinrichtung vorgesehen, die bei einem mit einer festgelegten Spannung gesetzten Gate eine bestimmte Spannung zwischen dem Draingebiet und dem Sourcegebiet anlegt, um einen Drain-Source-Strom zu erzeugen, so daß heiße Ladungsträger mit einer gegenüber den gehaltenen Ladungen entgegengesetzten Polarität in die Isolationsschicht implantiert werden, so daß die Isolationsschicht in den Zustand "0" versetzt wird.
Wenn in dieser Lösung die Isolationsschicht den Zustand "1" aufweist und wenn durch die Löschspannung bei einer gegebenen Gatevorspannung eine festgelegte Spannung zwischen dem Drain und der Source angelegt wird, dann wird dieselbe Operation wie in der zuvor beschriebenen Ausführungsform erhalten. Der Halbleiterspeicher kann also als ein EEPROM verwendet werden, der auf elektrische Weise eine Schreib-, Lese- oder Löschoperation ausführen kann.
In einer weiteren Ausführungsform sind wenigstens vier Speicherzellen, wenigstens zwei Wortleitungen und wenigstens zwei Bitleitungen vorgesehen. Jede Wortleitung ist mit den Gateelektroden von wenigstens zwei Speicherzellen verbunden, während jede Bitleitung mit den Draingebieten von wenigstens zwei Speicherzellen verbunden ist. Die Schreibeinrichtung, die Leseeinrichtung und die Löscheinrichtung sind derart aufgebaut, daß sie jeweils eine selektive Schreiboperation, eine selektive Leseoperation und eine selektive Löschoperation zum Löschen der gespeicherten Information in allen Speicherzellen mit einer gemeinsamen Wortleitung ausführen können, wobei zwölf Spannungen (d. h. eine selektive Wortleitungs-Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung Vycw und eine nicht-selektive Wortleitungs-Spannung Vynw für eine Leseoperation, eine selektive Wortleitungs-Spannung Vscw und eine nicht-selektive Wortleitungs-Spannung Vsnw für eine Löschoperation, eine selektive Bitleitungs-Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs-Spannung Vynb für eine Leseoperation, und eine selektive Bitleitungs-Spannung. Vscb und eine nicht-selektive Bitleitungs-Spannung Vsnb für eine Löschoperation) bei einem p-Substrat in Übereinstimmung mit Vkcw = Vycw < Vknw = Vynw = Vsnw < Vscw und Vknb = Vynb = Vscb = Vsnb < Vycb < Vkcb und bei einem n-Substrat in Übereinstimmung mit Vkcw = Vycw > Vknw = Vynw = Vsnw > Vscw und Vknb Vynb = Vscb = Vsnb > Vycb > Vkcb gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen drei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen drei Werte umfassen.
In dieser Lösung ist es möglich, eine Operation mit Hochgeschwindigkeit durch ein einfaches Setzen der Spannung zu erreichen. Außerdem kann die periphere Schaltungsanordnung der Leistungsschaltungen vereinfacht werden, um einen hohen Integrationsgrad zu erreichen. Weiterhin kann der Halbleiterspeicher als ein EEPROM verwendet werden, der in der Lage ist, eine selektive Schreib- oder Leseoperation pro Bit oder eine Teil-Löschoperation pro Wortzeile auszuführen.
In einer weiteren Ausführungsform sind wenigstens vier Speicherzellen, wenigstens zwei Wortleitungen und wenigstens zwei Bitleitungen vorgesehen. Jede Wortleitung ist mit den Gateelektroden von wenigstens zwei Speicherzellen verbunden, während jede Bitleitung mit den Draingebieten von wenigstens zwei Speicherzellen verbunden ist. Die Schreibeinrichtung, die Leseeinrichtung und die Löscheinrichtung sind derart aufgebaut, daß sie jeweils eine selektive Schreiboperation, eine selektive Leseoperation und eine selektive Löschoperation zum Löschen der gespeicherten Information in den mit jeder Wortleitung verbundenen Speicherzellen ausführen können, wobei zwölf Spannungen (d. h. eine selektive Wortleitungs-Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung Vycw und eine nicht-selektive Wortleitungs-Spannung Vynw für eine Leseoperation, eine selektive Wortleitungs-Spannung Vscw und eine nicht-selektive Wortleitungs-Spannung Vsnw für eine Löschoperation, eine selektive Bitleitungs-Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs-Spannung Vynb für eine Leseoperation, und eine selektive Bitleitungs-Spannung Vscb und eine nicht-selektive Bitleitungs-Spannung Vsnb für eine Löschoperation) bei einem p-Substrat in Übereinstimmung mit Vkcw = Vycw < Vknw = Vsnw = Vynw < Vscw und Vknb = Vynb = Vscb < Vycb < Vkcb = Vscb = Vsnb und bei einem n-Substrat in Übereinstimmung mit Vkcw = Vycw > Vynw > Vknw = Vsnw = Vynw > Vscw und Vknb = Vynb > Vycb > Vkcb = Vscb = Vsnb gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen drei Werte und die gesetzten Spannungen der Bitleitungen drei Werte umfassen.
In dieser Lösung führen die Schreib-, Lese- und Löscheinrichtung jeweils selektive Schreib- und Leseoperationen und eine Teil-Löschoperation pro Wortleitung aus, wobei dies Lösung eine andere Ungleichheitsbeziehung zwischen den Spannungswerten verwendet als die zuvor beschriebene Lösung, wobei die gesetzten Spannungen der Wortleitungen drei Werte umfassen und die gesetzten Spannungen der Bitleitungen drei Werte umfassen. Deshalb kann dieselbe Operation wie bei der zuvor beschriebenen Lösung erreicht werden.
In einer weiteren Ausführungsform ist das Halbleitersubstrat aus Si ausgebildet, während die Isolationsschicht aus SiO&sub2; ausgebildet ist.
Dementsprechend kann die Isolationsschicht durch die Oxidation des Si-Substrates ausgebildet werden. Dadurch werden die Eigenschaften des Isolationsschicht verbessert. Außerdem können die Halbleiterspeicher einfacher hergestellt werden, so daß die Kosten reduziert werden können. Weiterhin weist SiO&sub2; eine stärkere Affinität für Si auf, so daß eine mögliche Beanspruchung des Si-Substrates relativ gering gehalten wird. Es können Betriebsspannungen auf TTL-Niveau realisiert werden, weil die Band-Barrierenhöhe zwischen Si und SiO&sub2; ungefähr 3,5 eV beträgt.
In einer weiteren Ausführungsform ist die Isolationsschicht aus einer Vielzahl von Schichten gebildet.
Indem eine der Isolationsschichten mit einer hohen Dielektrizitätskonstante versehen wird, kann eine Erhöhung der Schichtdicke erreicht werden, wodurch der elektrische Druckwiderstand verbessert werden kann. Außerdem neigen Ladungen dazu, an der Grenzfläche zwischen den Isolationsschichten gefangen zu werden, so daß das Einfangen der Ladungen für eine Schreiboperation verbessert wird. Der Unterschied des Lesestroms zwischen den Zuständen "0" und "1" wird vergrößert, so daß eine Leseoperation leichter ausgeführt werden kann. Eine derartige Vergrößerung des Lesestromunterschieds ermöglicht eine Miniaturisierung der Speicherzellen und der peripheren Stromverstärkungsschaltungen. Dadurch kann ein höherer Integrationsgrad erreicht werden.
Die letze Lösung in Übereinstimmung mit der ersten oder der siebzehnten Lösung umfaßt eine in der Isolationsschicht ausgebildete Floating-Gateelektrode zum Einfangen einer Ladung.
Dementsprechend ist der Lesestromunterschied zwischen den Zuständen "0" und "1" vergrößert, so daß diese Lösung denselben Betrieb wie die vierunddreißigste Lösung ermöglicht. Dementsprechend ist die Dauerhaftigkeit der Isolationsschicht dieser Lösung im Vergleich zu einer Isolationsschicht verbessert, die Ladungen fängt und wieder freigibt.

Kurzbeschreibung der Zeichnungen

Fig. 1 (a und b) zeigen eine Querschnittansicht sowie die Schaltzeichen des Aufbaus einer Speicherzelle eines Halbleiterspeichers in Übereinstimmung mit einer ersten Ausführungsform der vorliegenden Erfindung.
Fig. 2 zeigt ein Blockdiagramm einer integrierten Schaltung der ersten Ausführungsform.
Fig. 3 (a, b und c) zeigen Diagramme einer "1"-Schreiboperation (1) in der ersten Ausführungsform.
Fig. 4 ist ein Kurvendiagramm, das die Strom-Spannungs-Kennlinien in einer "1"- Schreiboperation (1) darstellt.
Fig. 5 (a, b und c) zeigen Diagramme einer "1"-Schreiboperation (2) der ersten Ausführungsform.
Fig. 6 ist ein Kurvendiagramm, das die Strom-Spannungs-Kennlinien einer "1"- Schreiboperation (2) darstellt.
Fig. 7 (a und b) zeigen Diagramme, die eine "1"-Leseoperation (1) in der ersten Ausführungsform darstellen.
Fig. 8 (a, b und c) zeigen Diagramme einer "0"-Leseoperation (1) in der ersten Ausführungsform.
Fig. 9 ist ein Kurvendiagramm, das die Strom-Spannungs-Kennlinien in einer Leseoperation (1) darstellt.
Fig. 10 ist ein Kurvendiagramm, das die Strom-Spannungs-Kennlinien in einer Leseoperation (1') darstellt.
Fig. 11 (a und b) zeigen Diagramme einer "1"-Leseoperation (2) in der ersten Ausführungsform.
Fig. 12 (a und b) zeigen Diagramme einer "0"-Leseoperation (2) in der ersten Ausführungsform.
Fig. 13 ist ein Kurvendiagramm, das die Strom-Spannungs-Kennlinien in einer Leseoperation (2) darstellt.
Fig. 14 (a und b) zeigen Diagramme einer "0"-Schreiboperation (1) in der ersten Ausführungsform.
Fig. 15 ist ein Kurvendiagramm, das die Strom-Spannungs-Kennlinien in einer "0"- Schreiboperation (1) darstellt.
Fig. 16 (a und b) zeigen Diagramme einer "0"-Schreiboperation (2) in der ersten Ausführungsform.
Fig. 17 (a, b, c und d) zeigen Diagramme einer "1"-Schreiboperation in der ersten Ausführungsform.
Fig. 18 (a, b, c und d) zeigen Diagramme einer Lese-Schaltungsoperation (1) in der ersten Ausführungsform.
Fig. 19 (a, b und c) zeigen Diagramme einer Lese-Schaltungsoperation (2) in der ersten Ausführungsform.
Fig. 20 (a, b, c und d) zeigen Diagramme einer "0"-Schreib-Schaltungsoperation in der ersten Ausführungsform.
Fig. 21 ist ein Zeitdiagramm, das eine "1"-Schreib-Schaltungsoperation, eine "0"- Schreib-Schaltungsoperation und eine Lese-Schaltungsoperation (2) in der ersten Ausführungsform darstellt.
Fig. 22 ist ein Zeitdiagramm, das eine Lese-Schaltungsoperation (2) in der ersten Ausführungsform zeigt.
Fig. 23 (a und b) zeigen eine Querschnittansicht sowie die Schaltzeichen des Aufbaus einer Speicherzelle eines Halbleiterspeichers in Übereinstimmung mit einer zweiten Ausführungsform der vorliegenden Erfindung.
Fig. 24 ist ein Diagramm einer "0"-Schreiboperation (3) in der zweiten Ausführungsform.
Fig. 25 ist ein Kurvendiagramm, das die Strom-Spannungs-Kennlinien in einer "0"- Schreiboperation darstellt.
Fig. 26 (a, b, c und d) zeigen Diagramme einer "1"-Schreib-Schaltungsoperation in der zweitenAusführungsform.
Fig. 27 (a, b und c) zeigen Diagramme einer Lese-Schaltungsoperation in der zweiten Ausführungsform.
Fig. 28 (a, b, c und d) zeigen Diagramme einer "0"-Schreib-Schaltungsoperation (3) in der zweiten Ausführungsform.
Fig. 29 ist ein Zeitdiagramm, das eine "1"-Schreib-Schaltungsoperation, eine "0"- Schreib-Schaltungsoperation und eine Lese-Schaltungsoperation (2) in der zweiten Ausführungsform darstellt.
Fig. 30 (a und b) zeigen eine Querschnittansicht sowie die Schaltungsstruktur eines herkömmlichen Flash-EEPROM.
Fig. 31 zeigt eine Querschnittansicht eines herkömmlichen Halbleiterspeichers mit · einem Drain und-Source-Aufbau sowie die in demselben zwischen den Bereichen auftretende Interferenz.
Fig. 32 ist eine Draufsicht, die die Interferenz zwischen den Bereichen eines herkömmlichen Halbleiterbauelements mit einem Drain und-Source-Aufbau zeigt.
Fig. 33 (a und b) zeigen eine Querschnittansicht sowie die Strom-Spannungs- Kennlinien eines herkömmlichen Halbleiterbauelements, das durch Ionenimplantation in einer Isolationsschicht hergestellt ist.

Beschreibung der bevorzugten Ausführungsformen

Im folgenden werden bevorzugte Ausführungsformen der vorliegenden Erfindung mit Bezug auf die beigefügten Zeichnungen beschrieben.

ERSTE AUSFÜHRUNGSFORM

Im folgenden wird eine erste Ausführungsform beschrieben, die der ersten bis sechzehnten der oben beschriebenen Lösungen entspricht. Fig. 1a zeigt eine Querschnittansicht des Aufbaus einer 1-Bit-Speicherzelle der ersten Ausführungsform der vorliegenden Erfindung. Auf einer Oberfläche eines Halbleitersubstrats 1 des p-Typs (eines ersten Leitfähigkeitstyps) ist ein Draingebiet 5 des n-Typs (eines zweiten Leitfähigkeitstyps) mit Hilfe einer Phosphor- Dotierung oder ähnlichem ausgebildet. Eine als Isolierschicht dienende Gateoxidschicht 2 aus SiO&sub2; ist auf dem Halbleitersubstrat 1 ausgebildet und erstreckt sich über eine Kante des Draingebiets 5, so daß sie diese teilweise bedeckt. Wie weiter unten beschrieben wird, ist die Gateoxidschicht an einer Position ausgebildet, wo elektrische Ladungen gefangen werden, um Information in einer nichtflüchtigen Weise zu speichern. Außerdem ist die Gateoxidschicht 2 an ihrer linken Seite dicker augebildet, um einen Zellen-Isolationsbereich 6 zu bilden. Auf der Oberfläche der Gateoxidschicht 2 ist eine Gateelektrode 3 aus einer polykristallinen Siliziumschicht ausgebildet, die sich von einer Kante der Gateoxidschicht 2 zu einem Teil des Zellen-Isolationsbereichs 6 erstreckt. Wie weiter oben beschrieben, umfassen die 1-Bit-Speicherzellen das Halbleitersubstrat 1, das Draingebiet 5, die Gateoxidschicht 2 und die Gateelektrode 3.
Es wurden Probeprodukte des oben beschriebenen Halbleiterspeichers hergestellt, bei denen die Dicke der Gateoxidschicht 2 Tox 7 nm beträgt, die Gateelektrode 3 ein n&spplus;-Polykristall-Siliziumschicht ist und die Breite der Gateelektrode 3 20 um beträgt. Das Draingebiet 5 wird mit Hilfe einer As-Ionenimplantation unter Verwendung einer Beschleunigungsenergie von 40 keV und einer Dosis von 6,0 · 10¹&sup5; (Ionen/cm²) ausgebildet.
Bei dem Halbleiterspeicher in Übereinstimmung mit der ersten Ausführungsform sind keine Sourcegebiete vorgesehen. Die vorliegende Speicherzelle wird durch das in Fig. 1b gezeigte Schaltdiagramm wiedergegeben und weist einen Aufbau mit drei Anschlüssen auf. Zusätzlich sind Wortleitungen WLn und die Bitleitungen BLn in der Halbleiterspeicherschaltung jeweils mit den Gateelektroden 3 und den Draingebieten 5 verbunden.
Die integrierte Schaltung des vorliegenden Halbleiterspeichers umfaßt wie in Fig. 2 gezeigt einen Reihen-Decoder zum Auswählen einer Speicherzellen-Matrix und einer Wortleitung, einen Spalten-Decoder zum Auswählen einer Bitleitung sowie einen Leseverstärker zum Verstärken der aus der Bitleitung ausgelesenen Daten.
Die Basisoperationen umfassen Schreib-, Lese- und Löschoperationen in Übereinstimmung mit der oben beschriebenen Speicherzelle und werden mit Bezug auf ein Beispiel beschrieben, in dem ein p-Si-Substrat, ein n-Draingebiet sowie eine Gateoxidschicht aus SiO&sub2; verwendet werden.

1. Basisoperationen

1) "1"-Schreiboperation (1)

Fig. 1 ist eine Querschnittansicht der Basisoperation einer "1"-Schreiboperation (1) der ersten Ausführungsform. Fig. 3b ist ein Energiebanddiagramm entlang der Linie b-b von Fig. 3a. Fig. 3c ist ein Energiebanddiagramm zwischen dem Draingebiet 5 und dem Halbleitersubstrat 1 entlang der Linie c-c von Fig. 3a.
Wenn wie in Fig. 3b gezeigt eine Gatespannung Vg, eine Substratspannung Vsub und eine Drainspannung Vds jeweils auf 0 V, 0 V und eine Spannung von nicht weniger als 8 V gesetzt werden, dann krümmen sich das Leitungsband 11 und das Valenzband 12 des Halbleiter-Si um eine Energielücke si in der zu der Grenzfläche zwischen dem Si-Substrat und der Gateoxidschicht 2 senkrechten Richtung, so daß durch eine auftretende Band-zu- Band-Tunnelung Elektronen 9 (a, b und c) und Löcher 8 (a, b und c) in einem Gate-Drainüberlappenden Bereich 5a erzeugt werden. Wie in Fig. 5c gezeigt, krümmen sich die Bänder 11 und 12 des Halbleiter-Si gleichzeitig in der zu der Grenzfläche zwischen dem Si-Substrat und der SiO&sub2; Schicht parallelen Richtung. Weiterhin krümmen sich auch das Leitungsband 13 und das Valenzband 14 der Gateoxidschicht 2, so daß die Energiestufe von zum Beispiel dem durch die Band-zu-Band-Tunnelung erzeugten Loch 8c niedriger ist als das Valenzband 14 im Bereich des Si-Substrats 1. Das hat zur Folge, daß das Loch 8c leicht in das Valenzband 14 der Gateoxidschicht 2 an der Grenzfläche zwischen dem Si-Substrat und der SiO&sub2; Schicht springen kann. Dann wird das Loch 8c wie in Fig. 3b gezeigt in der Gateoxidschicht 2 gefangen. Mit anderen Worten wird der Zustand "1" (d. h. der ladungshaltende Zustand) in nichtflüchtiger Weise in der Gateoxidschicht 2 gespeichert, was weiter unten beschrieben wird. Diese Operation ermöglicht die Schreibeinrichtung der dritten Lösung.
Damit das Loch 8 leicht in das Valenzband 14 der Gateoxidschicht 2 springen kann, darf die Spannung zwischen dem Drain und dem Substrat nicht kleiner sein als die Differenz ox zwischen dem Valenzband 14 der Gateoxidschicht 2 (SiO&sub2;) des Bereichs des Si-Substrats 1 und dem Valenzband 12 des Si-Substrats 1.
Fig. 4 ist ein Kurvendiagramm, das die Strom-Spannungskurven der oben genannten "1"- Schreiboperation darstellt. In Fig. 4 gibt die Abszissenachse die Drain-Substrat-Spannung Vds an, während die Ordinatenachse den Drainstrom Id angibt. Wenn die Substratspannung Vsub = 0 V ist und wenn die Gatespannung Vg = 0 V ist, dann wird die Substratspannung Vd von 0 V zu 9 V geändert, um den Drainstrom Id zu messen. Ein Strom fließt zwischen dem Drain und dem Substrat, da der durch das Gate induzierte Drain-Leckstrom in dem Gate- Drain-überlappten Bereich 5a auftritt. In Fig. 4 gibt die durchgezogene Kurve C0 die Drainstrom/Drainspannung-Kennlinie in der ersten Messung an. Die gestrichelte Kurve C1 gibt die Drainstrom/Drainspannung-Kennlinie in der zweiten und den folgenden Messungen an. Dabei kann festgestellt werden, daß der Spannungsgrenzwert eines durch das Gate induzierten Drain-Leckstroms bei der zweiten und den folgenden Messungen größer ist als bei der ersten Messung. Eine derartig hoher Spannungsgrenzwert wird kontinuierlich und konstant gehalten.
Jede Kurve C0 gibt den Zustand "0" an, während jede Kurve C1 in den folgenden Kurvendiagrammen den Zustand "1" angibt.
Ein Fowler-Nordheim-Strom wird im Halbleiterspeicher erzeugt, wobei der Spannungsgrenzwert bei dem durch das Gate induzierten Drain-Leckstrom hoch ist, so daß die Gatespannung Vg, die Drain-Substrat-Spannung Vds und die Substratspannung Vsub auf jeweils 7 V, 0 V und 0 V gesetzt werden. Dann wird unter denselben Meßbedingungen wie den in Fig. 4 gezeigten (d. h. die Drain-Substrat-Spannung Vds wird von 0 V auf 9 V geändert, wobei die Substratspannung = 0 V ist und die Gatespannung. = 0 V ist) der Drainstrom Id gemessen. Dabei wird eine mit der Kurve C0 von Fig. 4 identische Drainstrom/Drainspannung-Kennlinie erhalten. Das heißt, daß der Spannungsgrenzwert des durch das Gate induzierten Drain- Leckstroms im Halbleiterspeicher wegen des FN-Stroms zu seinem Ausgangszustand zurückkehrt.
In Fig. 4 gibt der Punkt A einen Teildurchbruchpunkt an, an dem der durch das Gate induzierte Drain-Leckstrom aufzutreten beginnt (die Spannungsdifferenz zwischen dem Drain und dem Gate ist zu diesem Zeitpunkt eine wie in der ersten Lösung definierte erste gesetzte Spannungsdifferenz), und der Punkt B gibt einen Tiefdurchbruchpunkt an, bei dem der durch das Gate induzierte Drain-Leckstrom im Zustand "0" gleich demjenigen im Zustand "1" wird (die Spannungsdifferenz zwischen dem Drain und dem Substrat bei einer gegebenen Spannung ist eine wie in der ersten Lösung definierte zweite gesetzte Spannungsdifferenz). Wenn also die Drain-Substrat-Spannung Vds unter dem Teildurchbruchpunkt A ist, tritt keine Band-zu-Band-Tunnelung auf. Wenn dagegen die Drain-Substrat-Spannung Vds über dem Tiefdurchbruchpunkt B ist, tritt eine Band-zu-Band-Tunnelung auf, so daß Ladungen leicht zwischen den Valenzbändern springen. Dabei werden die Löcher 8 gefangen.
Wenn man eine Toleranz bei der an der Gateoxidschicht 2 angelegten Spannung berücksichtigt, ist am Teildurchbruchpunkt A der der ersten Spannungsdifferenz (zum Beispiel 2,1 V) entsprechende Lückenwert (2,1 eV) größer als die Energielücke (1,1 eV) von Si. Mit anderen Worten wird die Energielücke zwischen dem Leitungsband und dem Valenzband des Halbleiterbereichs auf nicht mehr als die erste gesetzte Spannungsdifferenz zwischen dem Drain und dem Gate gesetzt. Der Tiefdurchbruchpunkt B variiert wie weiter unten beschrieben in Abhängigkeit von der Gatespannung Vg. Die erste und die zweite Spannungsdifferenz können korrekt auf der Basis der Spannungsdifferenzenplans für die Schreib-, Lese- und Löschoperationen bestimmt werden. Außerdem ist es auf der Basis der ersten und der zweiten gesetzten Spannungsdifferenz möglich, die Energielückenwerte des Halbleitersubstrats 1, des Draingebiets 5 und der Gateoxidschicht 2 durch das Kontrollieren der Dosierungsmenge des Dotierungsmittels für das Draingebiet 5, der Dicke der Gateoxidschicht 2 und der Materialqualität anzupassen. Es ist deshalb zu beachten, daß die Werte der ersten und der weiten Spannungsdifferenz nicht auf die in dieser Ausführungsform angegebenen beschränkt sind.
Da in dieser Ausführungsform ein p-Halbleitersubstrat 1 verwendet wird, wird die Energielücke zwischen dem Valenzband der Gateoxidschicht 2 und dem Valenzband des Halbleitersubstrats auf einen Lückenwert gesetzt, der der zweiten gesetzten Spannungsdifferenz entspricht. Für ein n-Halbleitersubstrat sollte die Energielücke zwischen dem Leitungsband der Gateoxidschicht 2 und dem Leitungsband des Halbleitersubstrats auf einen Lückenwert gesetzt werden, der der zweiten gesetzten Spannungsdifferenz entspricht.
Der Zustand, in dem der Spannungsgrenzwert eines durch das Gate induzierten Drain- Leckstroms niedrig ist (d. h. die Kurve C0 von Fig. 4), wird als "0"-Zustand definiert. Andererseits wird der Zustand, in dem der Spannungsgrenzwert eines durch das Gate induzierten Drain-Leckstroms hoch ist (d. h. die Kurve C1 von Fig. 4) als "1"-Zustand definiert. Die Tatsache, daß der durch das Gate induzierte Drain-Leckstrom in Abhängigkeit von dem Vorhandensein von Ladungen variiert, ermöglicht die Nutzung als Speicher.

2) "1"-Schreiboperation (2)

In der vorstehenden Beschreibung wurden die Gatespannung und die Drainspannung auf jeweils 0 V und 8 V gesetzt. Es ist jedoch zu beachten, daß die Schreibeinrichtung der vorliegenden Erfindung nicht auf diese Werte beschränkt ist. Zum Beispiel kann derselbe Betrieb erhalten werden, indem die Gatespannung Vg, die Substratspannung Vsub und die Drainspannung auf jeweils -3 V, 0 V und eine Spannung von nicht weniger als 5 V gesetzt werden. Fig. 6 zeigt die Strom-Spannungs-Kennlinie in einer "1"-Schreiboperation, wenn die Gatespannung Vg, die Substratspannung Vsub und die Drainspannung Vds jeweils auf -3 V, 0 V und eine Spannung von nicht weniger als 5 V gesetzt sind. In dem Diagramm gibt die Abszissenachse die Drain-Substrat-Spannung Vds an, während die Ordinatenachse den Drainstrom Id angibt. Am Teildurchbruchpunkt A ist Vds = 0 V, und am Tiefdurchbruchpunkt B ist Vds = 5 V. Der Spannungswert des Tiefdurchbruchpunkts variiert also in Abhängigkeit von der Spannung der Gateelektrode 3. Indem man die Gatespannung Vg wie in Fig. 6 gezeigt negativ macht, kann die Drain-Substrat-Spannung Vds vorteilhaft herabgesetzt werden.

3) Leseoperation (1)

Fig. 7a zeigt eine Querschnittansicht des Aufbaus einer Speicherzelle zu dem Zeitpunkt, zu dem der Zustand "1" mit Hilfe einer Leseoperation (1) ausgelesen wird. Fig. 7b ist ein Energiebanddiagramm entlang der Linie b-b von Fig. 7a. Fig. 7b ist ein Energiebanddiagramm entlang der Linie b-b von Fig. 7a.
Das in der Gateoxidschicht 2 als Ergebnis einer "1"-Schreiboperation gefangene Loch 8c entspannt das elektrische Feld des Gate-Drain-überlappten Bereichs 5a, so daß die Bänder 11 und 12 des Halbleiter-Si im Bereich 5a kaum in der zu der Grenzfläche zwischen dem Si- Substrat und der Gateoxidschicht 2 senkrechten Richtung gekrümmt sind, obwohl die Gatespannung Vg, die Substratspannung Vsub und die Drainspannung Vds auf jeweils 0 V, 0 V und 5 V gesetzt sind (siehe Fig. 7b). Dementsprechend tritt kaum eine Band-zu-Band- Tunnelung auf.
Fig. 8a ist eine Querschnittansicht, einer Speicherzelle zu dem Zeitpunkt, zu dem der Zustand "0" durch eine Leseoperation (1) ausgelesen wird. Und Fig. 8b ist ein Energiebanddiagramm entlang der Linie b-b von Fig. 8a. Fig. 8c ist ein anderes Energiebanddiagramm entlang der Linie c-c von Fig. 8a.
In dem Halbleiterspeicher werden im Zustand "0" (d. h. "nach dem Löschen", das weiter unten beschrieben wird) keine Löcher in der Gateoxidschicht 2 gefangen. Dementsprechend. wird das elektrische Feld des Gate-Drain-überlappten Bereichs 5a nicht entspannt. Wenn Vg, Vsub und Vds jeweils auf 0 V, 0 V und 5 V gesetzt werden, dann krümmen sich die Bänder 11 und 12 des Halbleiter-Si um die Energielücke si in der zu der Grenzfläche zwischen dem Si-Substrat und der Gateoxidschicht 2 senkrechten Richtung. Ein Elektron 9 und das Loch 8 werden durch die Band-zu-Band-Tunnelung erzeugt, so da ein Drainstrom · fließt. Andererseits krümmen sich das Leitungsband 11 des Halbleiter-Si und das Leitungsband 13 der Gateoxidschicht 2 kaum in der zu der Grenzfläche zwischen dem Si-Substrat und der SiO&sub2;-Schicht senkrechten Richtung. Die durch die Band-zu-Band-Tunnelung verursachte Energiestufe des Loches 8 ist höher als das Valenzband 14 im Bereich des Si- Substrats 1. Das Loch 8 kann nicht in das Valenzband 14 der Gateoxidschicht 2 an der Grenzfläche zwischen dem Si und dem SiO&sub2; springen, so daß es nicht in der Gateoxidschicht gefangen wird. Deshalb kann der Halbleiterspeicher der vorliegenden Erfindung eine Leseoperation in einer nicht-destruktiven Weise durchführen. Mit Hilfe der oben beschriebenen Operation kann die Leseeinrichtung der zweiten oder der vierten Lösung realisiert werden.
Die Drain-Substrat-Spannung Vds wird wie in Fig. 4 gezeigt auf eine Spannung zwischen dem Teildurchbruchspunkt A und dem Tiefdurchbruchpunkt B gesetzt (d. h. Vds wird auf eine Spannung gesetzt, die nicht geringer ist als die erste gesetzte Spannungsdifferenz aber geringer als die zweite gesetzte Spannungsdifferenz). Eine Leseoperation wird ausgeführt, indem der Drainstromwert zu diesem Zeitpunkt festgestellt wird. Wenn bei einem Probe- · Halbleiterspeicher eine Vds von 5 V als Lesespannung angelegt wird und wenn die Gatespannung Vg und die Substratspannung Vsub beide auf 0 V gesetzt werden, dann ist das Verhältnis des Stromwerts im Zustand "0" zu einem anderen im Zustand "1" am größten.
Fig. 9 zeigt die Strom-Spannung-Kennlinie, wenn die Gatespannung Vg und die Substratspannung Vsub beide auf 0 V gesetzt sind. Die Abszissenachse gibt die Drain-Substrat- Spannung Vds an, während die Ordinatenachse den Drainstrom Id angibt. Die Drain- Substrat-Spannung Vds verläuft von 0 V zu 5 V und umgekehrt. Aus der Tatsache, daß die Zustände "0" und "1" individuell gehalten werden, ist offensichtlich, daß der Halbleiterspeicher der vorliegenden Erfindung eine nichtflüchtige Speicherfunktion vorsieht.
Fig. 10 zeigt eine Strom-Spannung-Kennlinie, bei der die Drain- und Substratspannungen Vds und Vsub auf jeweils 5 V und 0 V gesetzti sind. In der Figur gibt die Abszissenachse die Gatespannung Vg an, während die Ordinatenachse den Drainstrom Id angibt. Die Gatespannung Vg verläuft von 0 V bis 3 V und umgekehrt. "0" und "1" sind individuell gehaltene Zustände. Deshalb kann die Leseoperation auch ausgeführt werden, indem Vg auf 3 V, dann Vd auf 5 V und Vg auf 0 V gesetzt wird. Dies ist einer der Vorteile, die aus der Tatsache resultieren, daß keine Sourcegebiete vorgesehen sind.

4) Leseoperation (2)

Wenn der Halbleiterspeicher den Zustand "1" aufweist, ist die oben beschriebene Operation beinahe dieselbe wie wenn die Gatespannung Vg, die Substratspannung Vsub und die Drainspannung Vds jeweils auf -3 V, 0 V und 2 V gesetzt sind. Fig. 11a zeigt eine Querschnittansicht einer Speicherzelle zu diesem Zeitpunkt. Fig. 11b ist ein Energiebanddiagramm entlang der Linie b-b in Fig. 11a. Wie aus dem Bandzustand von Fig. 11b entnommen werden kann, tritt aus denselben oben mit Bezug auf Fig. 7b erläuterten Gründen kaum eine Band-zu-Band-Tunnelung auf.
Wenn der Halbleiterspeicher andererseits den Zustand "0" aufweist ("nach dem Löschen"), dann tritt eine Band-zu-Band-Tunnelung auf, wenn die Gatespannung Vg, die Substratspannung Vsub und die Drainspannung Vds auf jeweils -3 V, 0 V und 2 V gesetzt sind. Das Loch 8 springt jedoch nicht in das Valenzband 14 der Gateoxidschicht 2. Dementsprechend wird das Loch 8 nicht in der Gateoxidschicht 2 gefangen.
Fig. 13 zeigt die Strom-Spannung-Kennlinie, wenn die Gatespannung Vg und die Substratspannung Vsub jeweils auf -3 V und auf 0 V gesetzt sind. In der Figur gibt die Abszissenachse die Drainspannung Vds an, während die Ordinatenachse den Drainstrom Id angibt. Die Drain-Substrat-Spannung Vds verläuft von 0 V zu 3 V und umgekehrt. Die Zustände "0" und "1" werden individuell gehalten.

5) "0"-Schreiboperation (Löschoperation) (1)

Fig. 14a ist eine Querschnittansicht einer Speicherzelle, und Fig. 14b ist ein Energiebanddiagramm entlang der Linie b-b von Fig. 14a.
Wenn die Gatespannung Vg auf eine Spannung von nicht weniger als 8 V, die Substratspannung auf 0 V und die Drainspannung Vds auf 0 V gesetzt werden, dann wird wie in Fig. 14b gezeigt von der Gateelektrode 3 an der Gateoxidschicht 2 ein hohes elektrisches Feld in der Richtung des Substrats 1 angelegt. Daraus resultiert, daß das gefangene Loch 8c wieder freigegeben wird. Dann nimmt die Speicherzelle wieder den Zustand "0" an (Ausgangszustand).
Fig. 15 zeigt die Strom-Spannung-Kennlinie in der oben beschriebenen "0"-Schreiboperation. In der Figur gibt die Abszissenachse die Drain-Substrat-Spannung Vds an, während die Ordinatenachse den Drainstrom Id angibt. Die Substratspannung Vsub ist auf 0 V gesetzt. Wie durch die gestrichelte Kurve in Fig. 15 angegeben wechselt die Drain-Substrat-Spannung von 5 V zu 0 V, wenn die Gatespannung Vg der Speicherzelle im Zustand "1" auf 8 V gesetzt wird. Wie durch die durchgezogene Kurve von Fig. 15 gezeigt, wechselt die Drain- Substrat-Spannung Vds von 0 V zu 5 V, wenn, die Gatespannung Vg auf -3 V gesetzt wird. Die punktgestrichelte Kurve C1s in Fig. 15 gibt die Kennlinie an, wenn die Drain-Substrat- Spannung Vds von 0 V zu 5 V verläuft, wobei die Gatespannung Vg der Speicherzelle im Zustand "1" auf -3 V gesetzt wird. Nachdem die. Drain-Substrat-Spannung Vds von, 5 V zu 0 V gewechselt ist, wenn die Gatespannung Vg auf 8 V gesetzt wird, findet der Zustandswechsel vom Zustand "1" zum Zustand "0" statt. Durch die oben genannte Operation wird die Löscheinrichtung der fünften oder der sechsten Lösung realisiert.
Wie in Fig. 15 gesehen werden kann, wird eine "0"-Schreiboperation durch das Setzen der Gatespannung Vg auf 8 V und das Wechseln der Substratspannung von 5 V auf 0 V ausgeführt. Es ist jedoch auch möglich, eine "0"-Schreiböperation auszuführen, indem einfach die Drain-Substrat-Spannung Vds und die Gatespannung Vg jeweils auf 0 V und 8 V gesetzt werden:

6) "0"-Schreiboperation (Löschoperation) (2)

Fig. 16a zeigt eine Querschnittansicht einer Speicherzelle während der Durchführung einer "0"-Schreiboperation (2). Fig. 16b ist ein Energiebanddiagramm entlang der Linie b-b in Fig. 16a.
Es ist kein Kurvendiagramm vorgesehen, das die Spannung-Strom-Kennlinie für diese Operation darstellt. Wenn die Gatespannung Vg, die Substratspannung Vsub und die Drainspannung Vds jeweils auf eine Spannung von nicht weniger als -8 V, 0 V und 0 V gesetzt werden, wird wie in Fig. 16b gezeigt ein hohes elektrisches Feld an der Gateoxidschicht 2 vom Substrat 1 in der Richtung der Gateelektrode 3 angelegt. Es tritt eine Rekombination des durch den FN-(Fowler-Nordheim)-Strom erzeugten Elektrons 9d und des Loches 8c auf, so daß das in der Gateoxidschicht 2 gefangene Loch 8c verschwindet. Dann kehrt die Speicherzelle in den Zustand "0" zurück (Ausgangszustand). Durch das oben beschriebene Anlegen von Spannung, wird die Löscheinrichtung der siebten oder achten Lösung realisiert. Es können dieselben Ergebnisse erhalten werden, wenn ein n-Si-Substrat und ein p-Drain verwendet werden. Dabei müssen jedoch die Polarität der Spannung und die Richtung des elektrischen Feldes umgekehrt werden. Außerdem kann eine "1"-Schreiboperation durch das Fangen von Elektronen im Leitungsband der Gateoxidschicht ausgeführt werden.

2. Schaltungsoperationen

Im folgenden werden Schaltungsoperationen einer integrierten Schaltung beschrieben, die eine Integration der oben beschriebenen Speicherzellen umfaßt. Eine integrierte Schaltung, die nur Leseoperationen pro Zelle ausführen kann, ist ein ROM. Wenn die integrierte Schaltung eine "1"-Schreiboperation pro Zelle ausführen kann, handelt es sich entweder um einen PROM oder um einen EEPROM. Wenn sie eine "0"-Schreiboperation pro Zelle ausführen kann, handelt es sich um einen RAM.
Im folgenden wird ein Beispiel einer 4-Bit-Integrierten Schaltung, die einen Halbleiterspeicher verwendet, der ein p-Substrat, einen n-Drain und eine Gateoxidschicht aus SiO&sub2; umfaßt, als Darstellungsbeispiel verwendet. Eine Speicherzelle W gibt eine auszuwählende Zelle wieder. Eine Speicherzelle X gibt eine nicht auszuwählende Zelle wieder, die sich auf derselben Wortleitung befindet wie die Speicherzelle W. Eine Speicherzelle Z gibt eine nicht auszu wählende Zelle wieder, die sich auf einer anderen Wortleitung und einer anderen Bitleitung befindet als die Speicherzelle W.

1) "1 "-Schreib-Schaltungsoperation

Fig. 17a ist ein Schaltungsdiagramm einer Speicherzellenanordnung Id Übereinstimmung mit der ersten Ausführungsform der vorliegenden Erfindung. Fig. 17 (b, c und d) sind Kurvendiagramme, die die entsprechenden Betriebskennlinien in den Speicherzellen W, X, Y und Z wiedergeben, wenn die Speicherzelle W selektiv in den Zustand "1" versetzt wird.
In der integrierten Schaltung des Halbleiterspeichers mit der wie in Fig. 17a gezeigten netzartigen Anordnung von Wortleitungen WLn und Bitleitungen BLn wird eine wie oben beschriebene Schreiboperation (2) verwendet, wobei die Speicherzelle W exklusiv aus den anderen ausgewählt wird und in den Zustand "1" versetzt wird. Die selektive Wortleitungs- Spannung Vkcw von -3 V wird an der Wortleitung WL0 angelegt; die nicht-selektive Wortleitungs-Spannung Vknw von 0 V wird an der Wortleitung WL1 angelegt; die selektive Bitleitungs-Spannung Vkcb von 5 V wird an der Bitleitung BL0 angelegt; und die nichtselektive Bitleitungs-Spannung Vknb von 0 V wird an der Bitleitung BL1 angelegt. Mit anderen Worten werden zwei gesetzte Spannungswerte für die Wortleitungen vorgesehen, nämlich die selektive Wortleitungs-Spannung Vkcw und die nicht-selektive Wortleitungs- Spannung Vknw. Entsprechend werden zwei gesetzte Spannungswerte für die Bitleitungen vorgesehen, nämlich die selektive Bitleitungs-Spannung Vkcb und die nicht-selektive Bitleitungs-Spannung Vknb. Diese gesetzten Spannungswerte werden in Übereinstimmung mit Vkcw < Vknw und Vknb < Vkcb gesetzt. Die Speicherzelle W wird in einen Zustand w in Fig. 17b versetzt (d. h. eine "1"-Schreiboperation (2)). Durch diese Operation wird die selektive Schreiboperation der Schreibeinrichtung der zehnten Lösung realisiert.
Zu diesem Zeitpunkt weist die Speicherzelle X einen wie in Fig. 17d gezeigten Zustand x auf. Da die Drain-Substrat-Spannung Vds 0 V beträgt, wird dadurch keine Band-zu-Band- Tunnelung verursacht. Deshalb wird keine "1"-Schreiboperation vorgenommen. Weiterhin findet keine Freisetzung statt, da die Gatespannung Vg -3 V beträgt. Weiterhin tritt kein FNStrom auf, so daß auch keine "0"-Schreiboperation vorgenommen wird. Die Speicherzelle Y weist andererseits die in Fig. 17c gezeigten Zustände y0 und y1 auf, die einer Leseoperation (1) entsprechen. Weder der bestehende Zustand "1" noch der bestehende Zustand "0" variiert. Die Speicherzelle Z weist einen wie in Fig. 17c gezeigten Zustand z auf. Da Vds = Vg = Vsub = 0 V, variiert weder der bestehende Zustand "1" noch der bestehende Zustand "0".
Es ist keine notwendige Reihenfolge für das Setzen der entsprechenden Spannungen für die Wort- und Bitleitungen WL und BL vorgegeben. Die Spannungen für WL und BL können gleichzeitig gesetzt werden.
In der vorstehenden Beschreibung wird nur eine einzelne Speicherzelle (nämlich die Speicherzelle W) in den Zustand "1" versetzt. Es ist jedoch möglich, zwei oder mehr Speicherzellen in einen "1"-Zustand zu versetzen. Zum Beispiel kann gleichzeitig eine Gruppe von Speicherzellen W und X, eine Gruppe von Speicherzellen W und Y oder eine Gruppe von Speicherzellen W, X, Y und Z in einen "1"-Zustand versetzt werden.

2) Lese-Schaltungsoperation (1)

Im folgenden wird eine Leseoperation (1) beschrieben, bei der nur die Speicherzelle w für das Auslesen ausgewählt wird.
Fig. 18a zeigt entsprechende Spannungszustände für die Wortleitungen WL0 und WL1 und die Bitleitungen BL0 und BL1 in derselben integrierten Schaltung wie in Fig. 17a. Fig. 18 (b, c und d) zeigen entsprechende Betriebskennlinien der Speicherzellen W, X, Y und Z, wenn die Speicherzelle W einer selektiven Leseoperation (1) unterzogen wird.
Wie in Fig. 18a gesehen werden kann, wird die selektive Wortleitungs-Spannung Vycw von 0 V an der Wortleitung WL0 angelegt; die nicht-selektive Wortleitungs-Spannung Vynw von 3 V wird an der Wortleitung WL1 angelegt; die selektive Bitleitungs-Spannung Vycb von 5 V wird an der Bitleitung BL0 angelegt; und die nicht-selektive Bitleitungs-Spannung Vynb von 0 V wird an der Bitleitung BL1 angelegt. Mit anderen Worten sind zwei gesetzte Spannungswerte für die Wortleitungen WL0 und WL1 vorgesehen, nämlich die selektive Wortleitungs- Spannung Vycw und die nicht-selektive Wortleitungs-Spannung Vynw, während zwei gesetzte Spannungswerte für die Bitleitungen BL 0 und BL1 vorgesehen sind, nämlich die selektive Bitleitungs-Spannung Vycb und die nicht-selektive Bitleitungs-Spannung Vynb. Diese gesetzten Spannungswerte werden in Übereinstimmung mit Vycw < Vynw und Vynb < Vycb bestimmt.
Zu diesem Zeitpunkt wird die Speicherzelle wie in Fig. 18b gezeigt in die Zustände w0 und w1 oder wie in Fig. 18c gezeigt in die Zustände w'0 und w'1 versetzt (die oben beschriebene Leseoperation (1)). Die Speicherzelle X dagegen weist wie in Fig. 18b gezeigt einen Zustand x auf. Weder der bestehende Zustand "1" noch der bestehende Zustand "0" variiert, da Vds = Vg = Vsub = 0 V. Die Speicherzelle Y weist einen in Fig. 18c gezeigten Zustand y oder einen wie in Fig. 18d gezeigten Zustand y' auf. Die Band-zu-Band-Tunnelung tritt kaum auf, da Vds - Vg = 2 V. Deshalb ist der Drainstrom um 3 oder mehr Stellen kleiner als der Lesestrom im w0-Zustand, so daß es möglich ist den, Zustand der Speicherzelle W zu identifizieren. Außerdem wird keine "1"-Schreiboperation vorgenommen. Da die Gatespannung Vg 3 V beträgt, tritt keine Freisetzung auf. Weiterhin werden keine auch "0"-Schreiboperationen vorgenommen, da kein FN-Strom fließt. Die Speicherzelle Z weist den in Fig. 18d gezeigten Zustand z auf. Da die Drain-Substrat-Spannung Vds = 0 V ist, tritt keine Band-zu-Band-Tunnelung auf, so daß keine "1 "-Schreiboperationen vorgenommen werden. Da weiterhin die Gatespannung Vg = 3 V ist, tritt keine Freisetzung auf. Es werden keine "0"-Schreiboperation vorgenommen, da kein FN-Strom fließt. Durch die vorstehende Operation wird die selektive Lesefunktion der Leseeinrichtung der elften Lösung realisiert.
Es ist keine notwendige Reihenfolge beim Setzen der entsprechenden Spannungen für die Wort- und Bitleitungen WL und BL vorgegeben, und es ist auch möglich, alle Spannungen gleichzeitig zu setzen, obwohl es vorzuziehen ist, mit den Wortleitungen beginnen, um den Stromverbrauch zu reduzieren.
In Übereinstimmung mit der vorstehenden Beschreibung wird nur auf eine einzelne Speicherzelle (nämlich die Speicherzelle W) zugegriffen. Es kann jedoch auch auf zwei oder mehr Speicherzellen gleichzeitig zugegriffen werden, vorausgesetzt daß diese mit einer gemeinsamen Wortleitung verbunden sind. Die Speicherzellen W und X zum Beispiel können gleichzeitig ausgelesen werden.
Bei einem' n-Substrat kann derselben Betrieb wie oben erhalten werden, indem die entsprechenden Spannungen in Übereinstimmung mit Vycw > Vynw und Vynb > Vycb gesetzt werden.

3) Lese-Schaltungsoperation (2)

Im folgenden wird eine Leseoperation (2) beschrieben, bei der nur die Speicherzelle w für das Auslesen ausgewählt wird.
Fig. 19a zeigt entsprechende Spannungszustände für die Wortleitungen WL0 und WL1 und die Bitleitungen BL0 und BL1 in derselben integrierten Schaltung wie in Fig. 17a. Fig. 19 (b und c) zeigen entsprechende Betriebskennlinien der Speicherzellen W, X, Y und Z, wenn die Speicherzelle W einer selektiven Leseoperation (2) unterzogen wird:
Wie in Fig. 19a gesehen werden kann, wird eine Spannung von -3 V an der Wortleitung WL0 angelegt; eine Spannung von 0 V wird an der Wortleitung WL1 angelegt; eine Spannung von 2 V wird an der Bitleitung BL0 angelegt; und eine Spannung von 0 V wird an der Bitleitung BL1 angelegt. Mit anderen Worten sind wie bei der zuvor beschriebenen Lese-Schaltungsoperation (1) zwei gesetzte Spannungswerte für die Wortleitungen WL0 und WL1 vorgesehen, nämlich die selektive Wortleitungs-Spannung Vycw und die nicht-selektive Wortleitungs-Spannung Vynw, während zwei gesetzte Spannungswerte für die Bitleitungen BL0 und BL1 vorgesehen sind, nämlich die selektive Bitleitungs-Spannung Vycb und die nicht-selektive Bitleitungs-Spannung Vynb. Diese gesetzten Spannungswerte werden in Übereinstimmung mit Vycw < Vynw und Vynb < Vycb gesetzt. Die Speicherzelle W wird in die Zustände w0 und w1 versetzt, was einer Leseoperation (2) entspricht.
Zu diesem Zeitpunkt weist die Speicherzelle X wie in Fig. 19b gezeigt den Zustand x auf. Da Vds = 0 V, tritt keine Band-zu-Band-Tunnelung auf Dementsprechend werden keine "1"- Schreiboperationen ausgeführt. Weiterhin tritt keine Freisetzung auf, da Vg = -3 V. Kein FN-Strom fließt, so daß keine "0"-Schreiboperationen ausgeführt werden. Die Speicherzelle Y weist wie in Fig. 19c gezeigt einen Zustand y auf. Da Vds - Vg = 2 V, tritt keine Band-zu- Band-Tunnelung auf. Der Drainstrom ist um vier oder mehr Stellen kleiner als der Lesestrom im Zustand w0. Es ist dementsprechend möglich, den Zustand der Speicherzelle W zu identifizieren. Außerdem werden keine "1"-Schreiboperationen ausgeführt. Da die Gatespannung Vg 0 V beträgt, wird keine Freisetzung verursacht. Da kein FN-Strom auftritt, werden auch keine "0"-Schreiboperationen ausgeführt. Weiterhin weist die Speicherzelle Z einen wie in Fig. 19c gezeigten Zutand z auf. Da Vds = Vg = Vsub = 0 V, variiert weder der bestehende Zustand "1" noch der bestehende Zustand "0".
Es ist keine notwendige Reihenfolge beim Setzen der entsprechenden Spannungen für die Wort- und Bitleitungen WL und BL vorgegeben, und es ist auch möglich, alle Spannungen · gleichzeitig zu setzen, obwohl es vorzuziehen ist, mit den Wortleitungen beginnen, um den Stromverbrauch zu reduzieren.
In Übereinstimmung mit der vorstehenden Beschreibung wird nur auf eine einzelne Speicherzelle (nämlich die Speicherzelle W) zugegriffen. Es kann jedoch auch auf zwei oder mehr Speicherzellen gleichzeitig zugegriffen werden, vorausgesetzt daß diese eine gemeinsame Wortleitung teilen. Die Speicherzellen W und X zum Beispiel können gleichzeitig ausgelesen werden.

4) "0"-Schreib-Schaltungsoperation (Lösch-Schaltungsoperation)

Im folgenden wird eine "0"-Schreiboperation beschrieben, bei der nur die Speicherzelle w für das Schreiben von Daten ausgewählt wird. Fig. 20a zeigt entsprechende Spannungszustände für die Wortleitungen WL0 und WL1 und die Bitleitungen BL0 und BL1 in derselben integrierten Schaltung wie in Fig. 17a. Fig. 20 (b und c) zeigen Betriebskennlinien der Speicherzellen W, X, Y und Z, wenn die Speicherzelle W einer selektiven "0"-Schreiboperation (Lösch-Schaltungsoperation) unterzogen wird.
Es wird eine selektive Wortleitungs-Spannung Vscw von 8 V an der Wortleitung WL0 angelegt; eine nicht-selektive Wortleitungs-Spannung Vsnw von 0 V wird an der Wortleitung WL1 angelegt; eine selektive Bitleitungs-Spannung Vscb von 0 V wird an der Bitleitung BL0 angelegt; und eine nicht-selektive Bitleitungs-Spannung Vsnb von 5 V wird an der Bitleitung BL1 angelegt. Mit anderen Worten sind zwei gesetzte Spannungswerte für die Wortleitungen vorgesehen, nämlich die selektive Wortleitungs-Spannung Vscw und die nicht-selektive Wortleitungs-Spannung Vsnw, und es sind zwei gesetzte Spannungswerte für die Bitleitungen vorgesehen, nämlich die selektive Bitleitungs-Spannung Vscb und die nicht-selektive Bitleitungs-Spannung Vsnb. Diese gesetzten Spannungswerte werden in Übereinstimmung mit Vscw > Vsnw und Vsnb > Vscb gesetzt. Wie in Fig. 20b gezeigt, weist die Speicherzelle W einen Zustand w auf, wobei die Drain-Substrat-Spannung Vds aus der positiven Richtung 0 V erreicht, wobei Vg = 8 V ist, was einer "0"-Schreiboperation entspricht. Die Speicherzelle X weist wie in Fig. 20c gezeigt den Zustand x auf. Da Vds - Vg = -3 V, tritt keine Band-zu-Band-Tunnelung auf, was bedeutet, daß keine "1"-Schreiboperationen in der Speicherzelle X vorgenommen werden. Es tritt keine Freisetzung auf. Außerdem fließt kein FN-Strom, so daß auch keine "0"-Schreiboperationen ausgeführt werden. Zu diesem Zeitpunkt tritt bei herkömmlichen Halbleiterspeichern mit einem Sourcegebiet ein Kanalstrom auf, der entweder in einer weichen Schreiboperation oder in einer Erhöhung des Leistungsverbrauchs resultiert. In Übereinstimmung mit der vorliegenden Erfindung treten keine weichen Schreiboperationen auf und es wird eine Erhöhung des Leistungsverbrauchs vermieden. Die Speicherzelle Y weist wie in Fig. 20d gezeigt einen Zustand y auf. Weder der bestehende Zustand "1" noch der bestehende Zustand "0" variiert, da Vds = Vg = Vsub = 0 V. Die Speicherzelle Z weist die Zustände 20 und 21 auf, was einer Leseoperation (1) entspricht. Weder der bestehende Zustand "1" noch der bestehende Zustand "0" variiert.
Durch diese Operation wird die selektive Löschfunktion der Löscheinrichtung der vierzehnten Lösung realisiert.
Bei der "0"-Schreib-Schaltungsoperation (Lösch-Schaltungsoperation) müssen die Spannungen für die Bitleitungen vor denjenigen der Wortleitungen gesetzt werden. Außerdem muß die Rücksetzung der Spannungen zu einem vorhergehenden Zustand vorgenommen werden, indem mit den Wortleitungen begonnen wird.
In der vorstehenden Beschreibung wird nur eine einzelne Speicherzelle (nämlich die Speicherzelle W) mit Hilfe einer "0"-Schreiboperation in den Zustand "0" versetzt. Es können jedoch auch zwei oder mehr Speicherzellen gleichzeitig mit Hilfe einer "0"-Schreiboperation in den Zustand "0" versetzt werden. Zum Beispiel kann gleichzeitig eine Gruppe von Speicherzellen W und X, eine Gruppe von Speicherzellen W und Y oder eine Gruppe von Speicherzellen W, X, Y und Z in einen "0"-Zustand versetzt werden. Es ist jedoch nicht möglich, nur die Speicherzellen W und Z in einen "0"-Zustand zu versetzen und gleichzeitig die Zustände der Speicherzellen X und Y beizubehalten.
Bei einem n-Substrat mit Vscw < Vsnw und Vsnb > Vscb können die Speicherinhalte wie oben selektiv gelöscht werden.
Bei den vorstehenden Beschreibungen der Schaltungsoperationen wird auf eine 4-Bit- Speicherzellenmatrix mit zwei Wortleitungen und zwei Bitleitungen Bezug genommen, wobei jedoch beliebige Speicherzellen mit wenigstens einer Wortleitung und wenigsten einer Bitleitung verwendet werden können.

5) Schaltungsoperation-Zeitdiagramm

Im folgenden wird auf Fig. 21 Bezug genommen, die ein Zeitdiagramm zeigt. Das Zeitdiagramm beschreibt Schaltungsoperationen, in denen die zuvor beschriebenen Basisoperationen "1"-Schreiben, "0"-Schreiben und "0"-Schreiben (Löschen) aufeinanderfolgend ausgeführt werden. In dem Zeitdiagramm sind die Spannungen aller Wort- und Bitleitungen im Daten-Haltezustand gleich 0 V.
Fig. 21a zeigt den Zeitablauf einer "1"-Schreiboperation. Durch das Ändern der Spannungen der entsprechenden Wortleitung WL0 und Bitleitung BL0 aus dem Daten-Haltezustand zu jeweils -3 V und 5 V und durch das Halten der Spannungen der anderen Leitungen in ihren Haltezuständen (d. h. durch das wie oben beschriebene Setzen von zwei Werten für die Wortleitungen, -3 v und 0 v, und von zwei Werten für die Bitleitungen, 0 V und 5 V) wird eine "1"-Schreiboperation ausgeführt.
Fig. 21b zeigt den Zeitablauf einer "0"-Schreiboperation. Durch das Ändern der Spannung der nicht-selektiven Bitleitung BL1 aus ihrem Haltezustand zu 5 V und durch das dann folgende Ändern der Spannung der selektiven Wortleitung WL0 zu 8 V (d. h. durch das wie oben beschriebene Setzen von zwei Spannungswerten für die Wortleitungen, nämlich 0 V und 8 V, und von zwei Spannungswerten für die Bitleitungen, nämlich 0 V und 5 V) wird eine "0"-Schreiboperation ausgeführt.
Fig. 21c zeigt den Zeitablauf einer Leseoperation (2). Durch das Ändern der Spannungen der selektiven Wortleitung WL0 und der selektiven Bitleitung BL0 aus deren Haltezuständen zu jeweils -3 V und 2 V (d. h. durch das wie oben beschriebene Setzen von zwei Spannungswerten für die Wortleitungen, nämlich -3 V und 0 V, und von zwei Spannungswerten für die Bitleitungen, nämlich 0 V und 2 V) wird eine Leseoperation (2) ausgeführt.
In der vorstehenden Leseoperation wird der Wert eines Stroms direkt ausgelesen, wobei er jedoch auch über die Spannungsvariation einer Bitleitung ausgelesen werden kann, die durch ein Vorladen der Bitleitung verursacht wird. Fig. 21d zeigt den Zeitablauf einer von einem Vorladen begleiteten Leseoperation (2'), wobei die Spannung der selektiven Bitleitung. BL0 von ihrem Haltezustand zu 2 V vorgeladen wird und wobei dann die Spannung der selektiven Wortleitung auf -3 V geändert wird. Unter Verwendung der Tatsache, daß die selektive Bitleitung BL0 zwischen den Zuständen "1" und "0" variiert, wird eine Leseoperation ausgeführt.
In Übereinstimmung mit den oben genannten Zeitdiagrammen kann ein ROM realisiert werden, indem nur eine Leseoperation verwendet wird, ein PROM, indem nur eine "1"- Schreiboperation und eine Leseoperation verwendet wird, und ein EEPROM, indem eine "0"- Schreiboperation (Löschoperation), um alle oder einen Teil der Speicherzellen zu löschen, eine "1"-Schreiboperation und eine Leseoperation verwendet wird, sowie ein RAM, indem eine selektive "0"-Schreiboperation (Löschoperation), eine "1"-Schreiboperation und eine Leseoperation verwendet wird. Wie aus den oben genannten Zeitdiagrammen deutlich wird, werden keine Operationen außer Leseoperationen ausgeführt, wenn der Halbleiterspeicher der vorliegenden Erfindung als ROM verwendet wird. In diesem Fall umfassen die gesetzten Spannungen der Wortleitungen zwei Werte (nämlich. -3 V und 0 V), während die gesetzten Spannungen der Bitleitungen zwei Werte umfassen (nämlich die Werte 0 V und 2 V). Wenn der Halbleiterspeicher dagegen als PROM verwendet wird, werden eine "1"-Schreiboperation und eine Leseoperation ausgeführt. In diesem Fall umfassen die gesetzten Spannungen der Wortleitungen zwei Werte (nämlich -3 V und 0 V), während die gesetzten Spannungen der Bitleitungen drei Werte umfassen (nämlich 0 V, 2 V und 5 V). Durch diesen Betrieb wird die Schreib- und Leseeinrichtung der zwölften Lösung realisiert.
Wenn der vorliegende Halbleiterspeicher als ein EEPROM oder als ein RAM verwendet wird, werden eine "1"-Schreiboperation, eine "0"-Schreiboperation oder eine Leseoperation ausgeführt. Deshalb umfassen die gesetzten Spannungen der Wortleitungen drei Werte (nämlich -3 V, 0 V und 8 V), während die gesetzten Spannungen der Bitleitungen drei Werte umfassen (nämlich 0 V, 2 V und 5 V).
Im folgenden werden die Schaltungsoperationen einer Leseoperation (1) beschrieben. Bei einer Lese-Schaltungsoperation (1) ist das Verhältnis eines Stroms im "0"-Zustand zu einem Strom im "1"-Zustand groß, was für die Leseoperationen nützlich ist. Fig. 22a zeigt ein Zeitdiagramm einer Lese-Schaltungsoperation (1). Die gesetzten Spannungen der Wortleitungen umfassen zwei Werte, 0 V und 3 V, während die gesetzten Spannungen der Bitleitungen zwei Werte umfassen, 0 V und 5 V. Wenn der Halbleiterspeicher der vorliegenden Erfindung als ein ROM verwendet wird, umfassen bei einer Lese-Schaltungsoperation (1) die gesetzten Spannungen der Wortleitung zwei Werte, 0 V und 3 V, während die gesetzten Spannungen der Bitleitungen zwei Werte, 0 V und 5 V, umfassen. Wenn der Halbleiterspeicher als ein PROM verwendet wird, umfassen die gesetzten Spannungen der Wortleitungen drei Werte, -3 V, 0 V und 3 V, während die gesetzten Spannungen der Bitleitungen zwei Werte, 0 V und 5 V, umfassen. Durch diesen Betrieb werden die Schreib-, Lese- und Löschfunktionen der Schreib-, Lese- und Löscheinrichtung der dreizehnten Lösung realisiert.
Wenn der vorliegende Halbleiterspeicher weiterhin als ein EEPROM oder ein RAM verwendet wird, umfassen die gesetzten Spannungen der Wortleitungen vier Werte (nämlich -3 V, 0 V, 3 V und 8 V), während die gesetzten Spannungen der Bitleitungen zwei Werte umfassen (d. h. 0 V und 5 V). Durch diesen Betrieb werden die selektiven Schreib-, Lese- und Löschfunktionen der Schreib-, Lese- und Löscheinrichtung der sechzehnten Lösung realisiert.
Bei einer Leseoperation wird der Wert eines Stroms direkt ausgelesen, wobei er jedoch auch über die Spannungsvariation ausgelesen werden kann, die durch das Vorladen der Bitleitung verursacht wird. Fig. 22d zeigt ein Zeitdiagramm mit einem Vorladen.
Während des Vorladens wird eine Spannung von 3 V an der Gateelektrode und eine Spannung von 5 V an der Drainelektrode angelegt, wobei jedoch bei einer Speicherzelle mit einem herkömmlichen MOS-Transistor ein AN-Zustand resultiert, so daß kein Vorladen der Bitleitung möglich ist. Bei der vorliegenden Erfindung dagegen sind keine Sourceelektroden vorgesehen, so daß kein Strom in die Speicherzelle fließt. Es ist deshalb möglich, die Bitleitung vorzuladen.
Der vorstehende Zeitablauf der Schaltungsoperation kann bei einer Speicherzellenanordnung mit 4 oder mehr Bit verwendet werden, wobei nur eine Speicherzelle mit einer Biteinheit ausgewählt werden kann, um eine selektive Schreib- oder Leseoperation auszuführen.
Die erste Ausführungsform wird durch ein Beispiel dargestellt, in dem eine Schreiboperation oder eine Leseoperation ausgeführt werden, indem nur eine einzige Speicherzelle mit einer Biteinheit ausgewählt wird, wobei es jedoch auch möglich ist, gleichzeitig alle oder einen Teil der Speicherzellen durch eine Schreiboperation in den Zustand "1" oder "0" zu versetzen. Schreiboperationen können also dementsprechend effizient ausgeführt werden.
In Übereinstimmung mit der ersten Ausführungsform umfaßt eine 1-Bit-Speicherzelle drei Anschlüsse, nämlich das Halbleitersubstrat 1, den Draingebiet 5 und die Gateelektrode 3. Obwohl die Speicherzelle einen einfachen Aufbau aufweist, weil sie keine Sourcegebiete umfaßt, kann die Gateoxidschicht 2 zwischen dem Draingebiet 5 und der Gateelektrode 3 als ein nichtflüchtiger Speicher verwendet werden. Es kann also eine Schreib-, Lese- oder Löschoperation auf einer Bitpro-Bit-Basis mit Hilfe eines einfachen Setzens der Spannung an den einzelnen Anschlüssen ausgeführt werden. Insbesondere wenn die Speicherzelle als ein EEPROM oder als ein RAM verwendet wird, der pro Bit eine selektive Schreib-, Lese- oder Löschoperation ausführen kann, wobei jede Zelle nichtflüchtig ausgebildet ist, keine Auffrischoperationen erfordert und weniger Leistung braucht. Weiterhin beträgt die an einer Speicherzelle in ihrem Haltezustand angelegte Spannung 0 V, wodurch ein geringerer Leistungsverbrauch erreicht wird. Da keine Sourcegebiete vorgesehen sind, sind keine Kanäle erforderlich. Dementsprechend wird der Integrationsgrad beträchtlich verbessert.
In Übereinstimmung mit den Zeitdiagrammen von Fig. 21 und 22 sind die Haltezustände vor den Schreib- oder Leseoperationen vorgesehen. Derartige Haltezustände können weggelassen werden, um einen schnelleren Betrieb zu erreichen.
Die vorstehende Ausführungsform wurde untere der Annahme beschrieben, daß einzelne Speicherzellen im Halbleiterspeicher zuvor in den Zustand "0" gesetzt werden. Es ist jedoch auch möglich, alle Speicherzellen zuvor in den Zustand "1" zu versetzen. Alternativ dazu ist es möglich, alle Speicherzellen zu einem Startzeitpunkt in den Zustand "1" zu versetzen und dann eine Speicheroperation zu beginnen in diesem Fall wird eine "0"-Schreibopeärton ausgeführt, indem der Zustand der Speicherzeile vom Zustand "1" in den Zustand "0" versetzt wird. Bei herkömmlichen Halbleiterspeichern führen etwa 80% der Speicherzellen weder eine Schreib- noch eine Leseoperation innerhalb einer relativ kurzen Betriebszeit aus. Bei dem Halbleiterspeicher der vorliegenden Erfindung ist der Lesestromwert im Zustand "1" jedoch niedriger als im Zustand "0", so daß eine Reduktion des Leistungsverbrauchs erreicht werden kann, indem alle Speicherzellen wie in der neunten Lösung im vorhinein gleichzeitig in den Zustand "1" versetzt werden.

Zweite Ausführungsform

Im folgenden wird eine der siebzehnten bis zweiunddreißigsten Lösung entsprechende zweite Ausführungsform beschrieben. Fig. 23a zeigt eine Querschnittansicht des Aufbaus einer 1-Bit-Speicherzelle in Übereinstimmung mit der zweiten Ausführungsform. Die Form des Halbleiterspeichers der zweiten Ausführungsform unterscheidet sich von derjenigen der ersten Ausführungsform. Auf der Oberfläche des Halbleitersubstrats 1 des p-Typs (eines ersten Leitfähigkeitstyps) ist ein Sourcegebiet 4 des n-Typs (eines zweiten Leitfähigkeitstyps) mit einer Dotierung von etwa Phosphor und ein Draingebiet 5 des n-Typs ausgebildet. Eine als Isolationsschicht dienende Gateoxidschicht 2 aus SiO&sub2; ist auf dem Halbleitersubstrat 1 ausgebildet und erstreckt sich teilweise über eine Kante des Draingebiets 5 zu einer Kante des Sourcegebiets 4. Über der Gateoxidschicht 2 ist eine Gateelektrode 3 als polykristalline Siliziumschicht ausgebildet. Die vorliegende 1-Bit-Speicherzelle besteht aus dem Halbleitersubstrat 1, dem Sourcegebiet 4, dem Draingebiet 5, der Gateoxidschicht 2 und der Gateelektrode 3.
Die Dicke der Gateoxidschicht 2 Tox, die Breite der Gateelektrode 3 W und die Ausbildung des Draingebiets entsprechen der ersten Ausführungsform. Obwohl die Ausbildung des Sourcegebiets 4 mit derjenigen des Draingebiets 5 identisch ist, sind die Leiteigenschaften des Draingebiets 5 nicht notwendigerweise mit denjenigen des Sourcegebiets identisch.
Die oben beschriebene Speicherzelle wird durch die in Fig. 23b gezeigten Schaltzeichen eines Schaltdiagramms wiedergegeben. Fig. 23b zeigt eine Speicherzelle mit vier Anschlüssen. Wie in Fig. 26a gezeigt ist die Wortleitung mit der Gateelektrode 3 verbunden, ist die Bitleitung mit der Elektrode des Draingebiets 5 verbunden und ist eine gemeinsame Sourceleitung SL mit dem Sourcegebiet jeder Speicherzelle verbunden.
Ein Diagramm der integrierten Schaltung des Halbleiterspeichers ist nicht vorgesehen, da - diese mit derjenigen in Fig. 2 der ersten Ausführungsform bis auf die Tatsache identisch ist, daß die Speicherzelle in der zweiten Ausführungsform vier Anschlüsse aufweist.
Im folgenden werden zuerst die Basisoperationen der oben angeführten Speicherzelle der zweiten Ausführungsform beschrieben, die Schreib-, Lese- und Löschoperationen umfassen, wobei auf ein Beispiel Bezug genommen wird, in dem das p-Halbleitersubstrat 1, ein n-Sourcebereich 4 und die Gateoxidschicht aus SiO&sub2; verwendet werden.

1. Basisoperationen

1) "1"-Schreiboperation (1)

Dies Schreiboperation ist im wesentlichen dieselbe wie die in Fig. 3 (a, b und c) gezeigte der ersten Ausführungsform, wobei hier auf die entsprechenden Zeichnungen verzichtet wird. Die Band-zu-Band-Tunnelung wird durch das Anlegen einer Spannung verursacht (die nicht kleiner als die zweite gesetzte Spannungsdifferenz ist). Die durch die Band-zu-Band-Tunnelung erzeugten Löcher springen aus dem Valenzband 12 des Halbleitersubstrats 1 in das Valenzband 14 der Gateoxidschicht 2, so daß die Löcher in der Gateoxidschicht 2 gefangen werden. Auf diese Weise wird eine "1"-Schreiboperation vorgenommen. Durch diese Operation wird die Schreiboperation der neunzehnten Lösung realisiert.
Es ist auch möglich, eine Schreiboperation (1) oder (2) der ersten Ausführungsform auszuführen.

2) Leseoperation

Die Leseoperation der zweiten Ausführungsform ist mit der in Fig. 12 (a und b) und 13 gezeigten Leseoperation (2) der ersten Ausführungsform identisch. Wenn Löcher in der Gateoxidschicht 2 gefangen werden, wird das elektrische Feld des Gate-Drain-Überlappungsgebiets 5a entspannt. Der resultierende durch das Gate induzierte Drain-Leckstrom ist geringer als im Zustand "0", wenn dieselbe Spannung angelegt wird (die nicht größer ist die zweite gesetzte Spannungsdifferenz). Unter Verwendung dieser Tatsache kann die Leseeinrichtung der achtzehnten oder zwanzigsten Lösung realisiert werden.

3) "0"-Schreiboperation (Löschoperation) (1)

Es ist in der zweiten Ausführungsform auch möglich, die Löschoperation (1) oder (2) der ersten Ausführungsform auszuführen.
Wie in Fig. 14 (a und b) und 15 gezeigt, wird ein hohes elektrisches Feld an der Gateoxidschicht 2 von der Gatelektrode in der Richtung des Substrats 1 angelegt. Dabei wird das gefangene Loch 8c freigesetzt. Die Speicherzelle kehrt zum Zustand "0" (Ausgangszustand) zurück, so daß eine Schreioperation (Löschoperation) zum Zustand "0" vorgenommen wird. Durch diese Operation wird die einundzwanzigste oder zweiundzwanzigste Lösung realisiert.

4) "0"-Schreiboperation (Löschoperation) (2)

Wie in Fig. 16 (a und b) gezeigt und mit Bezug auf die erste Ausführungsform beschrieben, wird ein hohes elektrisches Feld an der Gateoxidschicht 2 vom Substrat in der Richtung der Gateelektrode 3 angelegt. Dabei wird die durch den FN-(Fowler-Nordheim)-Strom verursachte Rekombination des Elektrons 9d und des gefangenen Loches 8c vorgenommen, woraus resultiert, daß das Loch 8c in der Gateoxidschicht 2 verschwindet. Es ist also möglich, die Speicherzelle mit Hilfe der "0"-Schreibopration (Löschoperation) in den Zustand "0" zu versetzen. Durch diese Operation wird die Löscheinrichtung der dreiundzwanzigsten Lösung realisiert.
Dieselben Speichereigenschaften können auch dann erhalten werden, wenn ein n-Si- Substrat und ein p-Drain verwendet werden, wobei dann jedoch die Polarität der Spannung und die Richtung des elektrischen Feldes wie weiter oben beschrieben umgekehrt werden müssen. Zusätzlich dazu werden Elektronen im Leitungsband der Gateoxidschicht gefangen, so daß eine "1"-Schreiboperation ausgeführt wird, die mit derjenigen der ersten Ausführungsform identisch ist.

5) "0"-Schreiboperation (Löschoperation) (3)

Im Gegensatz zur ersten Ausführungsform ist in der zweiten Ausführungsform ein Sourcegebiet 4 vorgesehen, was das Ausführen einer Löschoperation (3) erlaubt. Wenn die Gatespannung Vg, die Substratspannung Vsub und die Drainspannung Vds wie in Fig. 24 gezeigt jeweils auf eine Spannung von nicht weniger als 4 V, 0 V und eine Spannung von nicht weniger als 5 V gesetzt werden, dann fließt ein Kanalstrom in der Grenzfläche der Gateoxidschicht 3. Weil die Drainspannung Vds auf eine Spannung von nicht weniger als 5 V gesetzt wird, wird ein hohes elektrisches Feld in der Richtung des Kanals angelegt. Daraus resultiert, daß der Kanalstrom zum Teil ein Kanal-Heißelektron 9 h wird. Das in der Gateoxidschicht 2 gefangene Loch wird durch das Elektron 9 h neutralisiert, so daß eine Schreiboperation vorgenommen wird, durch die die Gateoxidschicht 2 in den Zustand "0" versetzt wird (mit anderen Worten wird eine Löschoperation vorgenommen). Durch diese Operation wird die Löscheinrichtung der fünfundzwanzigsten oder sechsundzwanzigsten Lösung realisiert.
Fig. 25 ist ein Kurvendiagramm, das die Strom-Spannungs-Kennlinien der vorstehenden "0"- Schreiboperation (3) zeigt. In dem Diagramm gibt die Abszissenachse die Gatespannung Vg an, während die Ordinatenachse den Drainstrom Id angibt. Die Drainspannung Vds von 5 V wird wie durch die gestrichelte Linie C1 angegeben für die Speicherzelle im Zustand "1" gesetzt. Dann wird die Gatespannung Vg von 0 V auf 4 V geändert. Danach wird die Spannung Vds auf 4 V zurückgesetzt, wonach die Gatespannung wie durch die durchgezogene Linie C0 von Fig. 25 angegeben von 0 V auf 4 V geändert wird.

2) Schaltungsoperationen

1) "1"-Schreib-Schaltungsoperationen

Die "1"-Schreib-Schaltungsoperation der zweiten Ausführungsform ist mit derjenigen der ersten Ausführungsform identisch. Wie in Fig. 26a gezeigt, sind die Wortleitungen WLn mit den entsprechenden Gateelektroden 3 jeder der Speicherzellen W, X, Y und Z verbunden, wobei die Bitleitungen BLn mit den entsprechenden Drain-Sources 5 jeder der Speicherzellen W, X, Y und Z verbunden sind, so daß die integrierte Schaltung des Halbleiterspeichers gebildet wird, die in einer netzartigen Form angeordnet ist. Das Sourcegebiet 4 jeder Speicherzelle W, X, Y und Z ist mit der gemeinsamen Sourceleitung SL verbunden. Die selektive Wortleitungs-Spannung Vckw von -3 V wird an der Wortleitung WL0 angelegt, die nicht-selektive Wortleitungs-Spannung Vknw von 0 V wird an der Wortleitung W1 angelegt, die selektive Bitleitungs-Spannung Vkcb von 5 V wird an der Bitleitung BL0 angelegt und die nicht-selektive Bitleitungs-Spannung Vknb von 0 V wird an der Bitleitung BL1 angelegt. Mit anderen Worten werden zwei gesetzte Spannungswerte für die Wortleitungen vorgesehen, nämlich die selektive Wortleitungs-Spannung Vkcw und die nicht-selektive Wortleitungs-Spannung Vknw, während zwei Spannungswerte für die Bitleitungen vorgesehen werden, nämlich die selektive Bitleitungs-Spannung Vkcb und die nicht-selektive Bitleitungs-Spannung Vknb. Durch das Setzen dieser Spannungen in Übereinstimmung mit Vkcw < Vknw und Vknb < Vkcb werden die in Fig. 26 (b, c und d) gezeigten individuellen Betriebseigenschaften der Speicherzellen W, X, Y und Z erhalten (siehe die Beschreibung der Fig. 17 (b, c und d) der ersten Ausführungsform). Mit Hilfe der Speicheroperation (2) wird nur die Speicherzelle W selektiv in den Zustand "1" gesetzt. Durch diese Operation wird die selektive Schreiboperation der Schreibeinrichtung der achtundzwanzigsten Lösung realisiert.

2) Lese-Schaltungsoperation (2)

Die Lese-Schaltungsoperation der zweiten Ausführungsform ist mit der Lese-Schaltungsoperation (2) der ersten Ausführungsform identisch. Wie in Fig. 27a gezeigt, wird eine Spannung von -3 V an der Wortleitung WL0 angelegt, wird eine Spannung von 0 V an der Wortleitung WL1 angelegt, wird eine Spannung von 2 V an der Bitleitung BL0 angelegt und wird eine Spannung von 0 V an der Bitleitung BL1 angelegt. Mit anderen Worten werden wie bei der vorhergehenden Lese-Schaltungsoperation (2) zwei gesetzte Spannungswerte für die Wortleitungen WL0 und WL1 vorgesehen, nämlich die selektive Wortleitungs-Spannung Vycw und die nicht-selektive Wortleitungs-Spannung Vynw, und es werden zwei gesetzte Spannungswerte für die Bitleitungen BL0 und BL1 vorgesehen, nämlich die selektive Bitleitungs-Spannung Vycb und die nicht-selektive Bitleitungs-Spannung Vynb. Durch das Setzen dieser gesetzten Spannungswerte in Übereinstimmung mit Vycw < Vynw und Vynb < Vycb werden die individuellen in Fig. 27 (b und c) gezeigten Betriebseigenschaften erhalten, wobei eine selektive Leseoperation von der Speicherzelle W ausgeführt wird (siehe die Beschreibung von Fig. 19 (a und b) der ersten Ausführungsform). Durch diese Operation wird die selektive Lesefunktion der Leseeinrichtung der neunundzwanzigsten Lösung realisiert.

3) "0"-Schreib-Schaltungsoperation

Diese Operation wird in der zweiten Ausführungsform mit Bezug auf ein Beispiel beschrieben, in dem der Halbleiterspeicher für einen EEPROM angewendet wird, der eine Teil- Löschoperation ausführt.
Wenn die Spannungen von 4 V, 0 V, 5 V und 5 V jeweils wie in Fig. 28a gezeigt an den Wortleitungen und Bitleitungen WL0, WL1, BL0 und BL1 angelegt werden, dann weisen die Speicherzellen W und X den Zustand xw von Fig. 28a auf, was eine "0"-Schreiboperation darstellt. Andererseits weisen die Speicherzellen Y und Z den Zustand yz0 auf, wenn sie im Zustand "0" sind, und sie weisen den Zustand yz1 auf, wenn sie im Zustand "1" sind. Dies entspricht einer Leseoperation, wobei die Zustände der Speicherzellen X und Y unverändert bleiben. Das heißt, daß weder eine Lese- noch eine Schreiboperation ausgeführt wird. Die Stromwerte an den Punkten 1 und J von Fig. 28b sind gleich denen an den Punkten 1 und J in Fig. 28d. Eine "0"-Schreiboperation wird bei Punkt wx ausgeführt.
In der oben angeführten "0"-Schreiboperation müssen die Spannungen für die Bitleitungen BL0 und BL1 vor dem Setzen der Wortleitungen WL0 und WL1 gesetzt werden. Nach dem Abschließen der Operation müssen die für die Wortleitungen gesetzten Spannungen auf eine vorhergehende Spannung zurückgesetzt werden, bevor diejenigen der Bitleitungen zurückgesetzt werden.
In der vorstehenden Beschreibung werden nur die Speicherzellen einer einzelnen Wortleitung mit Hilfe einer Schreiboperation in den Zustand "0" versetzt. Es ist natürlich auch möglich, die Speicherzellen von zwei oder mehr Wortleitungen in den Zustand "0" zu versetzen.

2) Schaltungsoperation-Zeitdiagramm

Fig. 29 ist ein Zeitdiagramm der "1"-Schreiboperation, der "0"-Schreiboperation und der Leseoperation.
Wie in Fig. 29 gezeigt, werden in einer "1"-Schreib-Schaltungsoperation zwei Spannungswerte, -3 V und 0 V, an den Wortleitungen WLn angelegt, während zwei Spannungswerte, 0 V und 5 V, an den Bitleitungen BLn angelegt werden. Andererseits werden bei einer "0"- Schreib-Schaltungsoperation zwei Spannungswerte, 0 V und 4 V an den Wortleitungen WLn angelegt, während zwei Spannungswerte, 0 V und 5 V, an den Bitleitungen BLn angelegt werden. In einer Lese-Schaltungsoperation werden zwei Spannungswerte, -3 V und 0 V an den Wortleitungen WLn angelegt, während zwei Spannungswerte, 0 V und 2 V, an den Bitleitungen BLn angelegt werden.
Für einen ROM können die gesetzten Spannungen der Wortleitungen WLn und der Bitleitungen BLn jeweils zwei Spannungswerte, -3 V und 0 V (für die ersten), und zwei Spannungswerte, 0 V und 2 V (für die zweiten), umfassen. Für einen PROM können die gesetzten Spannungen der Wortleitungen WLn und der Bitleitungen BLn jeweils zwei Spannungswerte, -3 V und 0 V (für die ersten), und drei Spannungswerte, 0 V, 2 V und 5 V (für die zweiten), umfassen. In diesem Fall ist der Vorteil gegenüber der ersten Ausführungsform (der zwölften oder dreizehnten Lösung) gegeben, daß die maximale Spannung auf 5 V reduziert werden kann (in der ersten Ausführungsform sind 8 V erforderlich).
Für einen EEPROM oder einen RAM sind drei gesetzte Spannungswerte für die Wortleitungen erforderlich, nämlich -3 V, 0 V und 8 V, während drei gesetzte Spannungswerte für die Bitleitungen erforderlich sind, nämlich 0 V, 2 V und 5 V. Durch diese Operation wird die selektive Schreibfunktion, die selektive Lesefunktion und die Teil-Löschfunktion von jeweils der Schreibeinrichtung, der Leseeinrichtung und der Löscheinrichtung der zweiunddreißigsten Lösung realisiert. Dabei ist in diesem Fall der Vorteil gegeben, daß die maximale Spannung reduziert werden kann.
Deshalb können ROMs, PROMs und EEPROMs oder nichtflüchtige RAMs in Übereinstimmung mit der vorliegenden Erfindung durch ein einfaches Setzen der Spannung an den Wortleitungen WLn und den Bitleitungen BLn konfiguriert werden Dabei wird eine kürzere Zugriffszeit erreicht. Außerdem wird durch die Vereinfachung der verbundenen peripheren Schaltungen ein großer Integrationsgrad ermöglicht. Da das Draingebiet 5 und das Sourcegebiet 4 denselben Leitfähigkeitstyp aufweisen, wird die Herstellung von Isolationen für die Vermeidung von Gebiet-zu-Gebiet-Interferenzen vereinfacht. Dementsprechend kann ein großer Integrationsgrad einfach realisiert werden.
Durch das Setzen der Spannung an jedem der Anschlüsse in Übereinstimmung mit der folgenden Tabelle 2 wird das Ausführen einer selektiven Schreiboperation, einer selektiven Leseoperation oder einer Teil-Löschoperation pro Wortleitung ermöglicht. TABELLE 2
In einer Leseoperation der zweiten Ausführungsform kann die Vorladungsoperation wie in der ersten Ausführungsform ausgeführt werden.
Wenn eine Löschoperation pro Wortleitung in dem Halbleiterspeicher ausgeführt wird, auch in dem ohne Sourcegebiet der ersten Ausführungsform, kann eine selektive Schreiboperation, eine selektive Leseoperation oder eine selektive Teil-Löschoperation ausgeführt werden, indem die Spannung jedes der Anschlüsse in Übereinstimmung mit der folgenden Tabelle 3 gesetzt wird. Das heißt, daß sowohl die Wortleitungen WLn wie die Bitleitungen BLn mit drei gesetzten Spannungswerten versehen werden. TABELLE 3
In der ersten und in der zweiten Ausführungsform ist die Gateoxidschicht 2 (Isolationsschicht) aus SiO&sub2; ausgebildet. Die vorliegende Erfindung ist jedoch nicht auf diese Ausführungsformen beschränkt: Die Gateoxidschicht kann auch aus Karbid oder Oxiden verschiedener Metalle ausgebildet sein. Das Halbleitersubstrat 1 der vorliegenden Erfindung kann auch aus anderen Materialien als Si ausgebildet sein. Die Verwendung von SiO&sub2; ist jedoch darin vorteilhaft, daß SiO&sub2;-Schichten leicht mit Hilfe einer Thermooxidation auf der Oberfläche des Si-Substrats ausgebildet werden können. Dadurch können die Herstellungsschritte wesentlich vereinfacht werden, wodurch die Kosten reduziert werden können. Außerdem wird die Qualität der Schichten verbessert, die Kontrolle der Schichtendicke ermöglicht und das Erhalten von sauberen Oberflächen erleichtert. Weiterhin werden die Isolationseigenschaften verbessert. Ein weiterer Vorteil besteht darin, daß das Si-Substrat eine starke Affinität für Si aufweist, so daß Spannungen im Si-Substrat auf einen relativ niedrigen Pegel reduziert werden. Da die Höhe der Bandgrenze zwischen dem Si-Substrat und der SiO&sub2;-Schicht bei ungefähr 3,5 eV liegt, kann eine Betriebsspannung mit TTL-Pegeln realisiert werden.
In den vorstehenden Ausführungsformen weist die Gateoxidschicht 2 eine Einschicht-Struktur auf, daß heißt sie ist aus nur einer einzigen SiO&sub2;-Schicht ausgebildet. Die vorliegende Erfindung ist jedoch nicht auf diese Ausführungsformen beschränkt. Es ist zum Beispiel möglich, eine zweite Isolationsschicht aus Si&sub3;N&sub4; über der SiO&sub2;-Schicht wachsen zu lassen, um eine Vielschicht-Struktur aus zwei Schichten zu bilden. Da in diesem Fall eine Schicht aus Si&sub3;N&sub4; mit einer hohen Dielektrizitätskonstante verwendet wird, kann die Dicke der Schichte erhöht werden. Dadurch wird der elektrische Druckwiderstand verbessert. Da weiterhin Ladungen dazu neigen, an der Grenze zwischen der SiO&sub2;-Schicht und der Si&sub3;N&sub4;- Schicht gefangen zu werden, wird die Effektivität beim Fangen von Ladungen während der Schreiboperation verbessert, wobei die Leseoperation wegen der Expansion eines Lesestroms zwischen den Zuständen "0" und "1" leicht ausgeführt werden kann. Aufgrund einer derartigen Expansion ist es möglich, die Speicherzellen zu miniaturisieren, die peripheren Stromverstärkungsschaltungen zu komprimieren und dadurch einen großen Integrationsgrad zu erhalten.
Es ist weiterhin möglich, eine Si&sub3;N&sub4;-Schicht und eine SiO&sub2;-Schicht auf der SiO&sub2;-Schicht (eine sogenannte ONO-Schicht) auszubilden, um eine Vielschicht-Struktur aus drei Schichten zu bilden. Zusätzlich zu den oben genannten Vorteilen kann die Qualität der Schichten verbessert werden, indem Defekte wie "Pinholes" in der Si&sub3;N&sub4;-Schicht vermieden werden. Außerdem beansprucht SiO&sub2; das Si am Übergang weniger als. Si&sub3;N&sub4;, so daß eine an der Grenzfläche zwischen der SiO&sub2;-Schicht und der Gateelektrode 3 (gewöhnlich aus Polysilizium) erzeugte Spannung entspannt wird. Es ist weiterhin möglich, eine Vielschicht- Struktur von vier oder mehr Schichten für die Gateoxidschicht zu verwenden.
Es ist möglich, eine Floating-Gateelektrode aus derartigen Materialien wie Polysilizium in der Gateoxidschicht 2 auszubilden, um Ladungen in der Floating-Gateelektrode zu fangen. Da in diesem Fall die Ladungen in der leitenden Floating-Gateelektrode gefangen werden, ist es möglich, die Stromdifferenz zwischen den Zuständen "0" und "1" zu vergrößern. Dadurch werden die vorstehenden Vorteile erhalten. Ein weiterer Vorteil besteht darin, daß die Dauerhaftigkeit der Isolationsschichten im Vergleich zu einer Speicherzellenstruktur verbessert wird, in der Ladungen in der Isolationsschicht gefangen und aus derselben freigesetzt werden.

INDUSTRIELLE ANWENDBARKEIT

Die vorliegende Erfindung ist für Halbleiterspeicher wie ROMs, PROMs, EEPROMs und RAMs anwendbar und ist insbesondere für integrierte Halbleiterspeicher anwendbar.

Claims

1. Halbleiterspeicher mit wenigstens einer Speicherzelle, die auf einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps ausgebildet ist und ein Draingebiet (5) eines zweiten Leitfähigkeitstyps, das selektiv auf einer Oberflächenposition des Halbleitersubstrats (1) ausgebildet ist, eine Isolationsschicht (2), die auf dem Halbleitersubstrat (1) ausgebildet ist und sich wenigstens zum Teil über eine Kante des Draingebiets (5) erstreckt, sowie eine Gateelektrode (3), die auf der Isolationsschicht (2) ausgebildet ist, umfaßt,

dadurch gekennzeichnet, daß

eine Schreibeinrichtung vorgesehen ist, die zwischen dem Draingebiet (5) und der Gateelektrode (3) eine Spannung anlegen kann, die nicht kleiner als eine erste Spannungsdifferenz ist, und zwischen dem Draingebiet (5) und dem Halbleitersubstrat (1) eine Spannung anlegen kann, die nicht kleiner ist als eine zweite Spannungsdifferenz, um einen durch das Gate induzierten Drain-Leckstrom zu erzeugen und dadurch das Fangen von Ladungen in der Isolationsschicht zu veranlassen, die dadurch in den Zustand "1" versetzt wird, wobei

eine Energielücke zwischen dem Leitungsband (11) und dem Valenzband (12) eines Halbleiterbereichs einschließlich des Draingebiets und des Halbleitersubstrats (1) die erste Spannungsdifferenz zwischen dem Draingebiet und dem Gategebiet definiert, bei der der durch das Gate induzierte Drain-Leckstrom aufzutreten beginnt, und wobei

entweder eine Energielücke zwischen dem Valenzband (14) der Isolationsschicht (2) und dem Valenzband (12) des Halbleiterbereichs oder eine Energielücke zwischen dem Leitungsband (13) der Isolationsschicht (2) und dem Leitungsband (11) des Halbleiterbereichs an der Grenzfläche zwischen dem Halbleiterbereich und der Isolationsschicht die zweite Spannungsdifferenz zwischen dem Draingebiet und dem Halbleitersubstrat definiert, bei der die Band-zu-Band-Tunnelung auftritt und Ladungen zwischen den entsprechenden Bändern im Halbleitersubstrat und in der Isolationsschicht springen, wobei die Isolationsschicht Ladungen halten kann, um dadurch das nichtflüchtige Speichern von Information zu ermöglichen.

2. Halbleiterspeicher nach Anspruch 1, wobei

die Isolationsschicht (2) der wenigstens einen Speicherzelle aufgrund von zuvor gefangenen Ladungen den Zustand "1" aufweist, und

eine Leseeinrichtung vorgesehen ist, die zwischen dem Draingebiet (5) und der Gateelektrode (3) eine Spannung anlegen kann, die nicht kleiner ist als die erste Spannungsdifferenz, und die zwischen dem Draingebiet (5) und dem Halbleitersubstrat (1) eine Spannung anlegen kann, die kleiner ist als die zweite Spannungsdifferenz, um die Speicherinhalte durch das Ablesen des Wertes des durch das Gate induzierten Drain-Leckstroms zu lesen..

3. Halbleiterspeicher nach Anspruch 1, wobei eine Leseeinrichtung vorgesehen ist, die zwischen dem Draingebiet (5) und der Gateelektrode (3) eine Spannung anlegen kann, die nicht kleiner ist als die erste Spannungsdifferenz, und die zwischen dem Draingebiet (5) und dem Halbleitersubstrat (1) eine Spannung anlegen kann, die kleiner ist als die zweite Spannungsdifferenz, um Speicherinhalte · durch das Ablesen des Wertes des durch das Gate induzierten Drain-Leckstroms zu lesen.

4. Halbleiterspeicher nach Anspruch 1, wobei

die Isolationsschicht der wenigstens einen Speicherzelle aufgrund von zuvor gefangenen Ladungen den Zustand "1" aufweist, und

eine Löscheinrichtung vorgesehen ist, die eine bestimmte Spannung zwischen der Gateelektrode (3) und dem Halbleiterbereich (1) der Speicherzelle anlegen kann, die Ladungen hält und den Zustand "1" aufweist, um die gefangenen Ladungen aus der Isolationsschicht freizusetzen und dadurch die Isolationsschicht in den Zustand "0" zu versetzen.

5. Halbleiterspeicher nach Anspruch 3, wobei eine Löscheinrichtung vorgesehen ist, die zwischen der Gateelektrode (3) und dem Halbleiterbereich (1) der Speicherzelle, die Ladungen hält und den Zustand "1" aufweist, eine bestimmte Spannung anlegen kann, um die gefangenen Ladungen aus der Isolationsschicht (2) freizusetzen und dadurch die Isolationsschicht (2) in den Zustand "0" zu versetzen.

6. Halbleiterspeicher nach Anspruch 1, wobei

eine Löscheinrichtung vorgesehen ist, die dafür ausgebildet ist, zwischen beiden Seiten der Isolationsschicht (2) der Speicherzelle, die die Ladungen hält und den Zustand "1" aufweist, ein hohes elektrisches Feld anzulegen, um einen Fowler-Nordheim-Strom zu erzeugen, um Ladungen, die eine gegenüber den gefangenen Ladungen entgegengesetzte Polarität aufweisen, in die Isolationsschicht (2) zu implantieren und dadurch die Isolationsschicht (2) in den Zustand "0" zu versetzen.

7. Halbleiterspeicher nach Anspruch 3, wobei eine Löscheinrichtung vorgesehen ist, die dafür ausgebildet ist, zwischen beiden Seiten der Isolationsschicht (2) der Speicherzelle, die die Ladungen hält und den Zustand "1" aufweist, ein hohes elektrisches Feld anzulegen, um einen Fowler-Nordheim-Strom zu erzeugen, um Ladungen, die eine gegenüber den gefangenen Ladungen entgegengesetzte Polarität aufweisen, in die Isolationsschicht (2) zu implantieren und dadurch die Isolationsschicht (2) in den Zustand "0" zu versetzen.

8. Halbleiterspeicher nach Anspruch 1, 5 oder 7, wobei die Isolationsschicht jeder Speicherzelle aufgrund von zuvor gefangenen Ladungen den Zustand "1" aufweist.

9. Halbleiterspeicher nach Anspruch 1, wobei

wenigstens vier Speicherzellen vorgesehen sind,

wenigstens zwei Wortleitungen (WLn) und wenigstens zwei Bitleitungen (BLn) vorgesehen sind, wobei jede Wortleitung mit den Gateelektroden (3) von wenigstens zwei der Speicherzellen verbunden sind und wobei jede Bitleitung mit den Draingebieten (5) von wenigstens zwei der Speicherzellen verbunden sind, und

die Schreibeinrichtung dazu ausgebildet ist, selektiv die Speicherinhalte zu schreiben, wobei eine selektive Wortleitungs-Spannung Vkcw, eine nicht-selektive Wortleitungs-Spannung Vknw, eine selektive Bitleitungs-Spannung Vkcb und eine nicht-selektive Wortleitungs-Spannung Vknb entweder in Übereinstimmung mit Vkcw < Vknw und Vknb < Vkcb für ein p-Substrat oder in Übereinstimmung mit Vkcw > Vknw und Vknb > Vkcb für ein n-Substrat gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen zwei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen zwei Werte umfassen.

10. Halbleiterspeicher nach Anspruch 2 oder Anspruch 3, wobei wenigstens vier Speicherzellen vorgesehen sind, wenigstens zwei Wortleitungen (WLn) und wenigstens zwei Bitleitungen (BLn) vorgesehen sind, wobei jede Wortleitung mit den Gateelektroden (3) von wenigstens zwei der Speicherzellen verbunden ist und wobei jede Bitleitung mit den Draingebieten (5) von wenigstens zwei der Speicherzellen verbunden ist, und

die Leseeinrichtung dafür ausgebildet ist, selektiv die Speicherinhalte zu lesen, wobei eine selektive Wortleitungs-Spannung Vycw, eine nicht-selektive Wortleitungs-Spannung Vynw, eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Wortleitungs-Spannung Vynb entweder in Übereinstimmung mit Vycw < Vynw und Vynb < Vycb für ein p-Substrat oder in Übereinstimmung mit Vycw > Vynw und Vynb > Vycb für ein n-Substrat gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen zwei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen zwei Werte umfassen.

11. Halbleiterspeicher nach Anspruch 3, wobei

wenigstens vier Speicherzellen vorgesehen sind,

wenigstens zwei Wortleitungen (WLn) und wenigstens zwei Bitleitungen (BLn) vorgesehen sind, wobei jede Wortleitung mit den Gateelektroden (3) von wenigstens zwei der Speicherzellen verbunden ist und wobei jede Bitleitung mit den Draingebieten (5) von wenigstens zwei der Speicherzellen verbunden ist, und

die Schreibeinrichtung und die Leseeinrichtung dafür ausgebildet sind, jeweils eine selektive Schreiboperation und. eine selektive Leseoperation auszuführen, wobei eine selektive Wortleitungs-Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung · Vycw und eine nicht-selektive Wortleitungs-Spannung Vynw für eine Leseoperation, eine selektive Bitleitungs-Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs-Spannung Vynb für eine Leseoperation entweder in Übereinstimmung mit Vkcw = Vynw < Vknw = Vynw und Vknb = Vynb < Vycb < Vkcb für ein p-Substrat oder in Übereinstimmung mit Vkcw = Vycw > Vknw = Vynw und Vknb = Vynb > Vycb > Vkcb für ein n-Substrat gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen zwei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen drei Werte umfassen.

12. Halbleiterspeicher nach Anspruch 3, wobei

wenigstens vier Speicherzellen vorgesehen sind,

die Schreibeinrichtung und die Leseeinrichtung dafür ausgebildet sind, jeweils eine selektive Schreiboperation und eine selektive Leseoperation auszuführen, wobei eine selektive Wortleitungs-Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung Vycw und eine nicht-selektive Wortleitungs-Spannung Vynw für eine Leseoperation, eine selektive Bitleitungs-Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs-Spannung Vynb für eine Leseoperation entweder in Übereinstimmung mit Vkcw < Vknw = Vycw < Vynw und Vknb = Vynb < Vkcb = Vycb für ein p-Substrat oder in Übereinstimmung mit Vkcw > Vknw = Vycw > Vynw und Vknb = Vynb > Vkcb = Vycb für ein n-Substrat gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen zwei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen zwei Werte umfassen.

13. Halbleiterspeicher nach Anspruch 4 oder Anspruch 6, wobei wenigstens vier Speicherzellen vorgesehen sind,

wenigstens zwei Wortleitungen (WLn) und wenigstens zwei Bitleitungen (Btn) vorgesehen sind, wobei jede Wortleitung mit den Gateelektroden (3) von wenigstens zwei der Speicherzellen verbunden ist und wobei jede Bitleitung mit den Draingebieten (5) von wenigstens zwei der Speicherzellen verbunden ist, und

die Löscheinrichtung dafür ausgebildet ist, selektiv die Speicherinhalte zu löschen, wobei eine selektive Wortleitungs-Spannung Vscw, eine nicht-selektive Wortleitungs-Spannung Vsnw, eine selektive Bitleitungs-Spannung Vscb und eine nicht-selektive Wortleitungs- Spannung Vsnb entweder in Übereinstimmung mit Vscw > Vsnw und Vsnb > Vscb für ein p- Substrat oder in Übereinstimmung mit Vscw < Vsnw und Vsnb < Vscb für ein n-Substrat gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen zwei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen zwei Werte umfassen.

14. Halbleiterspeicher nach Anspruch 5 oder 7, wobei

wenigstens vier Speicherzellen vorgesehen sind,

die Schreibeinrichtung, die Leseeinrichtung und die Löscheinrichtung dafür ausgebildet sind, jeweils eine selektive Schreiboperation, eine selektive Leseoperation und eine selektive Löschoperation auszuführen, wobei eine selektive Wortleitungs-Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung Vycw und eine nicht-selektive Wortleitungs-Spannung Vynw für eine Leseoperation, eine selektive Wortleitungs-Spannung Vscw und eine nicht-selektive Wortleitungs-Spannung Vsnw für eine Löschoperation, eine selektive Bitleitungs-Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, eine · selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs-Spannung Vynb für eine Leseoperation und eine selektive Bitleitungs-Spannung Vscb und eine nicht-selektive Bitleitungs-Spannung Vsnb für eine Löschoperation entweder in Übereinstimmung mit Vkcw = Vycw < Vknw = Vynw = Vsnw < Vscw und Vknb = Vynb = Vscb < Vycb < Vkcb = Vsnb für ein p-Substrat oder in Übereinstimmung mit Vkcw = Vycw > Vknw = Vynw = Vsnw > Vscw und Vknb = Vynb = Vscb > Vycb > Vkcb = Vsnb für ein n-Substrät gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen drei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen drei Werte umfassen.

15. Halbleiterspeicher nach Anspruch 5 oder 7, wobei

wenigstens vier Speicherzellen vorgesehen sind,

wenigstens zwei Wortleitungen (WLn) und wenigstens zwei Bitleitungen (BLn) vorgesehen sind, wobei jede Wortleitung mit den Gateelektroden von wenigstens zwei der Speicherzellen verbunden ist und wobei jede Bitleitung mit den Draingebieten von wenigstens zwei der Speicherzellen verbunden ist, und

die Schreibeinrichtung, die Leseeinrichtung und die Löscheinrichtung dafür ausgebildet sind, jeweils eine selektive Schreiboperation, eine selektive Leseoperation und eine selektive Löschoperation auszuführen, wobei eine selektive Wortleitungs-Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung Vycw und eine nicht-selektive Wortleitungs-Spannung Vynw für eine Leseoperation, eine selektive Wortleitungs-Spannung Vscw und eine nicht-selektive Wortleitungs-Spannung Vsnw für eine Löschoperation, eine selektive Bitleitungs-Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs-Spannung Vynb für eine Leseoperation und eine selektive Bitleitungs-Spannung Vscb und eine nicht-selektive Bitleitungs-Spannung Vsnb für eine Löschoperation entweder in Übereinstimmung mit Vkcw < Vknw = Vycw = Vsnw < Vynw < Vscw und Vknb = Vynb = Vscb < Vkcb = Vycb = Vsnb für ein p-Substrat oder in Übereinstimmung mit Vkcw > Vknw = Vycw = Vsnw > Vynw > Vscw und Vknb = Vynb = Vscb > Vkcb = Vycb = Vsnb für ein n-Substrat gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen vier Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen zwei Werte umfassen.

16. Halbleiterspeicher nach wenigstens einem der vorstehenden Ansprüche, der weiterhin ein Sourcegebiet (4) eines zweiten Leitfähigkeitstyps umfaßt, der selektiv an einer Oberflächenposition des Halbleitersubstrats (1) ausgebildet ist und mit einem bestimmten Abstand zum Draingebiet (5) angeordnet ist, wobei sich die Isolationsschicht zu einer Kante des Sourcegebiets erstreckt.

17. Halbleiterspeicher nach Anspruch 16, wobei

die Isolationsschicht von wenigstens einer Speicherzelle aufgrund von zuvor gefangenen Ladungen den Zustand "1" aufweist, und

eine Löscheinrichtung vorgesehen ist, die dafür ausgebildet ist, eine bestimmte Spannung zwischen dem Draingebiet (5) und dem Sourcegebiet (4) anzulegen, wobei die Spannung der Gateelektrode (3) festgelegt ist, um einen Drain-Source-Strom zu erzeugen, so daß heiße Träger mit einer gegenüber den gefangenen Ladungen entgegengesetzten Polarität in die Isolationsschicht (2) implantiert werden, um die Isolationsschicht (2) in den Zustand "0" zu versetzen.

18. Halbleiterspeicher nach Anspruch 16, wobei eine Löscheinrichtung vorgesehen ist, die dafür ausgebildet ist, eine bestimmte Spannung zwischen dem Draingebiet (5) und dem Sourcegebiet (4) anzulegen, wobei die Spannung der Gateelektrode (3) festgelegt ist, um einen Drain-Source-Strom zu erzeugen, so daß heiße Träger mit einer gegenüber den gefangenen Ladungen entgegengesetzten Polarität in die Isolationsschicht (2) implantiert werden, um die Isolationsschicht in den Zustand "0" zu versetzen.

19. Halbleiterspeicher nach Anspruch 1, 3 und 5 oder 16, wobei

wenigstens vier Speicherzellen vorgesehen sind,

die Schreibeinrichtung, die Leseeinrichtung und die Löscheinrichtung dafür ausgebildet sind, · jeweils eine selektive Schreiboperation, eine selektive Leseoperation und eine selektive Löschoperation zum gleichzeitigen Löschen der Speicherinformation aller Speicherzellen mit, einer gemeinsamen Wortleitung auszuführen, wobei eine selektive Wortleitungs-Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung Vycw und eine nicht-selektive Wortleitungs-Spannung Vynw für eine Leseoperation, eine selektive Wortleitungs-Spannung Vscw und eine nichtselektive Wortleitungs-Spannung Vsnw für eine Löschoperation, eine selektive Bitleitungs- Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs-Spannung Vynb für eine Leseoperation und eine selektive Bitleitungs-Spannung Vscb und eine nicht-selektive Bitleitungs-Spannung Vsnb für eine Löschoperation entweder in Übereinstimmung mit Vkcw = Vycw < Vknw = Vynw = Vsnw < Vscw und Vknb = Vynb = Vscb = Vsnb < Vycb < Vkcb für ein p-Substrat oder in Übereinstimmung mit Vkcw = Vycw > Vknw = Vynw = Vsnw > Vscw und Vknb = Vynb = Vscb = Vsnb > Vycb > Vkcb für ein n- Substrat gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen drei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen drei Werte umfassen.

20. Halbleiterspeicher nach Anspruch 1, 3 und 5 oder 16, wobei

wenigstens vier Speicherzellen vorgesehen sind,

die Schreibeinrichtung, die Leseeinrichtung und die Löscheinrichtung dafür ausgebildet sind, jeweils eine selektive Schreiboperation, eine selektive Leseoperation und eine selektive Löschoperation zum Löschen der Speicherinhalte in den mit jeder Wortleitung verbundenen Speicherzellen auszuführen, wobei eine selektive Wortleitungs-Spannung Vkcw und eine nicht-selektive Wortleitungs-Spannung Vknw für eine Schreiboperation, eine selektive Wortleitungs-Spannung Vycw und eine nicht-selektive Wortleitungs-Spannung Vynw für eine Leseoperation, eine selektive Wortleitungs-Spannung Vscw und eine nicht-selektive Wortleitungs-Spannung Vsnw für eine Löschoperation, eine selektive Bitleitungs-Spannung Vkcb und eine nicht-selektive Bitleitungs-Spannung Vknb für eine Schreiboperation, eine selektive Bitleitungs-Spannung Vycb und eine nicht-selektive Bitleitungs-Spannung Vynb für eine Leseoperation und eine selektive Bitleitungs-Spannung Vscb und eine nicht-selektive Bitleitungs-Spannung Vsnb für eine Löschoperation entweder in Übereinstimmung mit Vkcw = Vycw < Vknw = Vsnw = Vynw < Vscw und Vknb = Vynb < Vycb < Vkcb = Vscb = Vsnb für ein p-Substrat oder in Übereinstimmung mit Vkcw = Vycw > Vknw = Vsnw = Vynw > Vscw und Vknb = Vynb > Vycb > Vkcb = Vscb = Vsnb für ein n-Substrat gesetzt werden, wobei die gesetzten Spannungen der Wortleitungen drei Werte umfassen und wobei die gesetzten Spannungen der Bitleitungen drei Werte umfassen.

21. Halbleiterspeicher nach Anspruch 1 oder 16, wobei das Halbleitersubstrat (1) aus Si gebildet ist und die Isolationsschicht (2) eine SiO&sub2; Schicht ist.

22. Halbleiterspeicher nach Anspruch 1 oder 16, wobei die Isolationsschicht (2) eine Vielzahl von Schichten umfaßt.

23. Halbleiterspeicher nach Anspruch 1 oder 16, wobei eine Floating-Gateelektrode in der Isolationsschicht (2) ausgebildet ist, um darin Ladungen zu fangen.