DE69631938T2

DE69631938T2 - Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung

Info

Publication number: DE69631938T2
Application number: DE69631938T
Authority: DE
Inventors: Keun Hyung Cheongju-si Park
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1995-11-23
Filing date: 1996-09-02
Publication date: 2005-04-14
Anticipated expiration: 2016-09-03
Also published as: DE69631938D1; US5770877A; EP0776045A3; CN1156313A; EP0776045A2; KR100311486B1; EP0776045B1; US5900656A; JP2838689B2; JPH09153602A; KR970030855A; CN1151510C

Description

Hintergrund der Erfindung
Die Erfindung betrifft einen Halbleiterspeicher, und spezieller betrifft sie ein Halbleiter-Speicherbauteil und dessen Herstellung zum Verbessern der Packungsdichte, wobei jedoch der Energieverbrauch verringert ist.
In jüngerer Zeit wurde einem Flashspeicher, einem nichtflüchtigen Halbleiterspeicher, auf dem Markt der Halbleiterspeicher viel Aufmerksamkeit geschenkt. Dies, da erwartet wird, dass Flashspeicher Festplatten (HDD = hard disk drive) ersetzen werden, einen externen Speicher, wie er aktuell mit der größten Verbreitung in Computersystemen verwendet wird. Für den Cachespeicher und den Hauptspeicher eines Computersystems wird derzeit ein SRAM oder ein DRAM verwendet, die es ermöglichen, Lese-/Schreibvorgänge elektrisch auszuführen. Jedoch sind sie flüchtig und verlieren in unerwünschter Weise gespeicherte Daten, wenn die Spannung abgeschaltet ist. Aus diesem Grund verfügt ein Computersystem über einen zusätzlichen externen Speicher aus einem nichtflüchtigen Speicher, der Daten selbst bei abgeschalteter Spannung kontinuierlich speichern kann.
Aktuell werden für den externen Speicher hauptsächlich Platten wie HDDs oder Magnetspeicher wie Magnetbänder verwendet. Magnetspeicher sind schwer, zeigen eine geringe Datenlesegeschwindigkeit, verfügen über einen großen Stromverbrauch, erleiden Stöße von außen und sind schwierig zu miniaturisieren. Jedoch konnten nur sie, vor den Flashspeichern, ein elektrisches Lesen/Schreiben ermöglichen, und sie sind viel billiger als ein EEPROM, ein nichtflüchtiger Speicher.
Einhergehend mit Flashspeichern, die elektrisch gelesen/geschrieben werden können und die viel billiger als herkömmliche EEPROM sind, und einhergehend mit der allmählichen weiten Verbreitung tragbarer Computer, die Miniaturisierung, geringes Gewicht, niedrigen Energieverbrauch und hohe Stoßfestigkeit erfordern, verstärkte sich weltweit der Trend, HDDs durch Flashspeicher zu ersetzen.
Systemhersteller verwenden aktuell PCMCIA-Flashspeicherkarten als Hilfs-HDD-Speicher, während die herkömmliche HDD für PC-Systeme verwendet wird, da für HDDs und Flashspeicher ein großer Kostenunterschied besteht.
Wenn jedoch nach 1997 sobald wie möglich damit begonnen werden wird, 64M-Flashspeicher herzustellen und daher der Kostenunterschied zwischen Flashspeichern und HDDs auf unter das Dreifache verringert werden wird, ist zu erwarten, dass PCMCIA-Flashspeicherkarten anstelle von HDDs für den externen Hauptspeicher tragbarer Computer verwendet werden.
Außerdem wird ein Flashspeicher als Speicher auf einer Vielzahl von Gebieten verwendet, wie Kommunikationsanlagen bei Telefonen, Rufgeräten, Faksimilegeräten, LANs, Heimgeräten wie Fernsehern, VCRs, Spielmaschinen, Kameras, Audioplayern, Fahrzeugkomponenten, elektronischer Militärausrüstung sowie medizinischen Instrumenten.
Nun wird ein EEPROM als herkömmliches Speicherbauteil unter Bezugnahme auf die beigefügten Zeichnungen erläutert.
Die 1 zeigt eine Schaltungskonfiguration eines herkömmlichen EEPROM, genauer gesagt eine Einheitszelle eines Flash-EEPROM vom Typ ETOX von Intel, der einer der typischsten Flash-EEPROMs ist.
Eine übliche EEPROM-Zelle ist als Metalloxid-Halbleiter mit Lawineninjektion und Floatgate (potenzialfreies Gate) (FAMOS = floating-gate avalanche-injection metal oxide semiconductor) mit Stapelgate-MOSFET ausgebildet. Das jeweilige Steuergate C.G der Zellen ist mit einer einzelnen Wortleitung W/L verbunden, und ihr Drain D ist mit einer einzelnen Bitleitung B/L verbunden. Ihre Source S ist mit einer einzelnen gemeinsamen Sourceleitung C.S verbunden.
Die Bitleitung B/L ist mit einem Eingangsport eines Leseverstärkers SA verbunden. Der andere Eingangsport des Leseverstärkers ist mit einer Bezugsspannung Vref verbunden. Die Struktur der üblichen EEPROM-Zelle ist in der 2 dargestellt.
Gemäß der 2 sind ein Floatgate F.G und ein Steuergate C.G sequenziell auf ein p-Siliciumsubstrat 1 aufgeschichtet. Die Source S und der Drain D, d. h. ein n-Fremdstoffbereich, sind auf dem p-Siliciumsubstrat 1 so ausge bildet, dass sie zu beiden Seiten des Floatgates F.G platziert sind. Hierbei ist zwischen dem Siliciumsubstrat 1 und dem Floatgate F.G sowie zwischen diesem und dem Steuergate C.G eine Isolierschicht ausgebildet. Zwischen dem Floatgate F.G und dem Steuergate C.G ist die Isolierschicht so dick wie die Gate-Isolierschicht eines üblichen Transistors ausgebildet. Zwischen dem Floatgate F.G und dem Siliciumsubstrat 1 ist eine Tunneloxidschicht unter ungefähr 100 Å ausgebildet. Nun wird nachfolgend der Betrieb des herkömmlichen Flash-EEPROM beschrieben.
Die 3 zeigt einen Fall, bei dem Daten in den herkömmlichen EEPROM geschrieben werden. Die 4 zeigt einen Fall, bei dem Daten im EEPROM gelöscht werden.
Als Erstes wird, um einen Datenwert "1" in eine Zelle einzuschreiben, wie es in der 3 veranschaulicht ist, eine Spannung von 7–8 V an die der Zelle entsprechende Bitleitung B/L angelegt, und an eine Wortleitung W/L (Steuergate) wird ein Spannungsimpuls von 12–13 V angelegt. Die Source S und das Substrat werden geerdet.
In dieser Situation wird am pn-Übergang zwischen dem Drain D und dem Substrat ein Lawinendurchbruch verursacht, bei dem heiße Elektronen erzeugt werden. Ein Teil der heißen Elektronen erhält eine Energie über der Energiebarriere (ungefähr 3,2 eV) zwischen dem Substrat und der Tunneloxidschicht, und sie treten durch diese aus dem Substrat in das Floatgate F.G ein, um in diesem gespeichert zu werden. Dieses Verfahren wird als Injektion heißer Kanalelektronen bezeichnet.
Hierbei steigt, wenn die Anzahl der im Floatgate F.G gespeicherten Elektronen zunimmt, die Schwellenspannung der Zelle an. Daher wird der Schreibvorgang so ausgeführt, dass die Schwellenspannung der Zelle im Allgemeinen über 7 V einnimmt. Wenn sich die Elektronen einmal im Floatgate F.G angesammelt haben, ist die natürliche Elektronenemissionsmenge so klein, dass sie ignoriert werden kann, und demgemäß wird die Menge angesammelter Elektronen für Jahre konstant gehalten, da die Energiebarriere zwischen dem Floatgate F.G und der es vollständig umgebenden Isolierschicht größer als 3 eV ist. Dieser Zustand der Zelle gibt den logischen Binärwert "1" an.
Das Löschen eines in eine Zelle eingeschriebenen Datenwerts wird wie folgt ausgeführt.
Wie es in der 4 dargestellt ist, werden das Substrat und das Steuergate C.G geerdet, der Drain wird potenzialfrei gemacht, und an eine gemeinsame Sourceleitung C.S wird ein Spannungsimpuls von 12–13 V angelegt. Aufgrund des Fowler-Nordheim-Tunnelvorgangs werden Elektronen, die sich im Floatgate F.G angesammelt haben, über eine dünne Gateoxidschicht in die Source S induziert. Hierbei nimmt, wenn die Emissionsmenge der Elektronen, die sich im Floatgate F.G angesammelt hatten, zunimmt, die Schwellenspannung der Zelle allmählich auf eine niedrigeren Wert ab. Aus diesem Grund wird ein Löschvorgang so ausgeführt, dass die Schwellenspannung der Zelle unter 3 V fällt. Dieser Zustand gibt den logischen Binärwert "0" an. Nachfolgend wird das Lesen von Daten beschrieben, die sich in einer Zelle angesammelt haben.
An die Bitleitung, die mit dem Drain D einer Zelle verbunden ist, werden 1–2 V angelegt, und das Substrat und die Source S werden geerdet. An die Wortleitung W/L, die mit dem Steuergate C.G der Zelle verbunden ist, wird ein Spannungsimpuls von 3–5 V angelegt. Hierbei besteht, wenn der Datenwert "1" in die Zelle eingeschrieben ist, der Zustand AUS, so dass die in der Bitleitung B/L gespeicherten Ladungen nicht emittiert werden, wodurch die zuvor angelegte Spannung von 1–2 V erhalten bleibt.
Wenn der Datenwert "0" in der Zelle abgespeichert ist, besteht der Zustand EIN, so dass die in der Bitleitung B/L gespeicherten Ladungen zur auf Masse befindlichen Bitleitung B/L emittiert werden. Eine derartige Potenzialdifferenz der Bitleitung B/L wird durch den mit ihr verbundenen Leseverstärker erkannt, so dass der in der Zelle akkumulierte Datenwert ausgelesen wird.
Beim herkömmlichen Flash-EEPROM ETOX ist beim Lesen von Daten ein wahlfreier Zugriff ermöglicht, und die Datenlesezeit ist relativ kurz. Trotz dieser Vorteile bestehen viele zu überwindende Nachteile. Unter diesen existieren die Folgenden.
Erstens werden, wenn in die Zelle ein Datenwert eingespeichert wird, das Steuergate und das Substrat geerdet, und an die Source wird eine hohe Spannung von 13 V angelegt, wobei keine Spannung extern an den Drain angelegt wird. Daher kommt es zu einer großen Spannungsdifferenz zwischen der Source und dem Substrat. Im Sourceübergang werden ein Band-zu-Band-Tunnelvorgang und ein Lawinendurchbruch hervorgerufen. Demgemäß werden im Sourceübergang viele Paare von Elektronen-Valenzelektronen erzeugt. Ein Teil derselben wird durch das elektrische Feld im stark verarmten Bereich, der im Source übergang ausgebildet ist, beschleunigt, so dass sie zu Valenzelektronen hoher Energie (sogenannten heißen Löchern) werden, und sie werden in die Tunneloxidschicht implantiert. Ein Teil derselben wird durch die Gateoxidschicht eingefangen. Diese eingefangenen Valenzelektronen erhöhen die Tunnelungsrate beim Löschen.
Aus diesem Grund wird die Lösch-Schwellenspannung der Zellen, bei denen Valenzelektronen in der Tunneloxidschicht eingefangen sind, deutlich niedriger als die üblicher Zellen, bei denen keine Valenzelektronen in der Gateoxidschicht eingefangen sind.
Fallabhängig kann ihre Lösch-Schwellenspannung eine negative Spannung sein. In diesem Fall fließt immer ein Leckstrom durch diese Zellen, was zu Fehlern beim Lesen von Daten führt. Dies wird als Überlöschungsproblem bezeichnet.
Schlechte Bits, deren Schwellenspannung nach dem Löschen aufgrund eines Einfangens von Valenzelektronen in der Gateoxidschicht zu niedrig ist, bleiben nicht immer schlechte Bits. Eine beträchtliche Anzahl dieser schlechten Bits kehrt zu normalen Zellen zurück, da durch die Tunneloxidschicht festgehaltene Valenzelektronen dadurch verlorengehen, dass sie mit Elektronen rekombinieren, die bei einem späteren Löschvorgang durch die Tunneloxidschicht laufen. In einem anderen Fall werden einige Zellen, die zunächst normale Zellen waren, schlecht, wenn der Programmier/Lösch-Zyklus weiterläuft.
Wie oben erläutert, kann nie vorhergesehen werden, wann und in welchen Zellen das Einfangen von Valenzelektronen in der Gateoxidschicht auftritt. Aus diesem Grund können bei einem nach dem Herstellprozess ausgeführten Durchmusterungstext keine Bauteile vorab geprüft werden, die dieses Problem verursachen könnten.
Indessen wird, um ein derartiges Überlöschen zu verringern, wie es durch die 3 und 4 veranschaulicht ist, der herkömmliche Flash-EEPROM ETOX so hergestellt, dass der Sourceübergang ein Übergang mit tiefer Abstufung ist, um heiße Löcher beim Löschen zu verringern. Selbst in diesem Fall können heiße Löcher nicht vollständig verhindert werden. Außerdem wird der Sourceübergang tief ausgebildet, um die Fläche der Einheitszelle zu vergrößern.
Zweitens werden beim Programmieren einer Zelle die Wortleitungen anderer, nicht ausgewählter Zellen, die mit der Bitleitung der programmierten Zelle verbunden sind, geerdet. An den Drain wird eine Spannung von ungefähr 7–8 V angelegt. Unter den nicht ausgewählten Zellen verfügen zuvor programmierte Zellen über im Floatgate gespeicherte Elektronen, so dass das Potenzial des Floatgates ungefähr –2––3 V wird.
Zwischen dem Drain und dem Floatgate der nicht ausgewählten, jedoch zuvor programmierten Zellen entsteht eine große Spannungsdifferenz von ungefähr 9–10 V, so dass Elektronen aus dem Floatgate zum Drain emittiert werden oder im Drainübergang erzeugte heiße Löcher in das Floatgate implantiert werden, was gemäß dem Fowler-Nordheim-Tunnelvorgang erfolgt. Dieser Effekt führt zu einem Verlust von im Floatgate gespeicherten Elektronen.
Drittens wird beim herkömmlichen Flash-EEPROM ETOX das Programmieren unter Verwendung einer Injektion heißer Kanalelektronen ausgeführt. Wenn das Programmieren unter Verwendung dieses Verfahrens ausgeführt wird, wird eine hohe Spannung von ungefähr 6–8 V an eine Bitleitung angelegt, die mit einer zum Programmieren ausgewählten Zelle verbunden ist. Durch die Bitleitung fließt ein Strom von ungefähr 100 μA. Dadurch wird beim Programmieren viel Energie verbraucht.
US 4,888,630 offenbart einen Floatgate-Transistor mit einem nicht linearen integrierten Dielektrikum mit einem ferroelektrischen Material für das Dielektrikum zwischen der Floatgateelektrode und der Steuergateelektrode.
JP 06-275 840 A betrifft ein nichtflüchtiges Speicherelement mit einem Kondensator-Isolierfilm, der zwischen ein Floatgate und ein Steuergate eingebettet ist. Dieser Kondensator-Isolierfilm besteht aus einem Oxidfilm, einem Nitridfilm und einem ferroelektrischen Film, die aufeinanderfolgend auflaminiert sind.
US 5,329,487 offenbart eine Flash-EEPROM-Zelle mit zwei Transistoren mit einem ersten Steuergate-Transistor zum Programmieren der Zelle und einem zweiten Vereinigungs-Transistor zum Lesen der Zelle. Der Drain des ersten Transistors, des Floatgate-Transistors, ist mit der Schreib-Bitleitung verbunden, das Gate ist mit der Wortleitung verbunden, und die Source ist mit der Sourceleitung verbunden. Der Vereinigungs-Transistor besteht effektiv aus einem Floatgate-Transistor in Reihe mit einem NMOS-Anreicherungstransistor. Das Steuergate des Vereinigungs-Transistors ist so ausgebildet, dass es über einen Teil über dem Floatgate und mindestens einen anderen Teil über einem Kanalbereich des Transistors verfügt.
US 5,130,769 betrifft eine nichtflüchtige Speicherzelle, und dieses Dokument offenbart einen Transistor mit einem Floatgate mit zwei Abschnitten: einem ersten Abschnitt über dem Kanalbereich und einem zweiten Abschnitt über einem dünnen Oxidtunnelgebiet des Sourcebereichs. Das Steuergate liegt über dem Floatgate und dem restlichen Teil des Kanalbereichs.
DE 44 22 791 A1 offenbart ein Halbleiterbauteil mit einem Speicherzellentransistor aus einem Floatgate über einem zentralen Teil eines Kanalbereichs zwischen einem Source- und einem Drainbereich sowie einem Steuergate über dem Floatgate und Kanalbereichen zu beiden Seiten des zugehörigen zentralen Teils. Demgemäß wird, wenn an das Steuergate eine Spannung angelegt wird, in den Seitenabschnitten des Kanalbereichs ein Inversionsbereich ausgebildet.
Zusammenfassung der Erfindung
Es ist eine Aufgabe der Erfindung, ein Halbleiter-Speicherbauteil und ein Verfahren zu dessen Herstellung zum Verringern des Energieverbrauchs, von Datenverlusten und der Zellengröße für hohe Packungsdichte zu schaffen.
Diese Aufgabe ist durch das Halbleiter-Speicherbauteil gemäß dem Anspruch 1 und das Verfahren gemäß dem Anspruch 23 gelöst.
Kurze Beschreibung der beigefügten Zeichnungen
1 zeigt eine Schaltungskonfiguration einer Einheitszelle eines herkömmlichen EEPROM;
2 ist eine Schnittansicht der Einheitszelle des herkömmlichen EEPROM;
3 veranschaulicht eine Operation, durch die Daten in den herkömmlichen EEPROM eingeschrieben werden;
4 veranschaulicht eine Operation, bei der Daten im herkömmlichen EEPROM gelöscht werden;
5A und 5B sind Schnittansichten einer Einheitszelle zum Erläutern des Betriebsprinzips der Erfindung;
6 veranschaulicht eine Schaltungskonfiguration der ersten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils;
7 ist ein Layout der ersten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils;
8 ist eine Schnittansicht der ersten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils, geschnitten entlang einer Linie A-A' in der 7;
9 ist eine Schnittansicht der ersten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils, geschnitten entlang einer Linie B-B' in der 7;
10A–10I sind Schnittansichten zum sequenziellen Prozess gemäß der ersten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils, geschnitten einer Linie A-A' in der 7;
11A–11I sind Schnittansichten zum sequenziellen Prozess gemäß der ersten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils, geschnitten einer Linie B-B' in der 7;
12A–12E sind Schnittansichten zu einem Prozess, der ausgehend von der ersten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils modifiziert ist;
13 zeigt eine Schaltungskonfiguration der zweiten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils;
14 ist ein Layout der zweiten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils;
15 ist eine Schnittansicht der zweiten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils, geschnitten entlang einer Linie A-A' in der 14;
16 ist eine Schnittansicht der zweiten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils, geschnitten entlang einer Linie B-B' in der 14;
17A–17I sind Schnittansichten zum sequenziellen Prozess gemäß der zweiten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils, geschnitten einer Linie A-A' in der 14;
18A–18I sind Schnittansichten zum sequenziellen Prozess gemäß der zweiten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils, geschnitten einer Linie B-B' in der 14;
19 zeigt eine Kondensatorreaktionsschaltung, wenn der Datenwert "0" in das Halbleiter-Speicherbauteil eingeschrieben wird; und
20 zeigt eine Kondensatorreaktionsschaltung, wenn der Datenwert "1" in das Halbleiter-Speicherbauteil eingeschrieben wird.
Detaillierte Beschreibung der bevorzugten Ausführungsform
Gemäß den 5A und 5B ist eine Einheitsspeicherzelle des erfindungsgemäßen Halbleiter-Speicherbauteils als Schichtgate-MOS-Kondensator aufgebaut, bei dem ein Floatgate F.G zum Laden/Entladen von Ladungen und ein Steuergate C.G zum Steuern des Ladens/Entladens und des Lesens/Schreibens aufgeschichtet sind und ein als Ladungen-Eingangs/Ausgangs-Stufe verwendeter Fremdstoffbereich 14 auf einem Substrat 10 und mindestens einer Seite des Floatgates F.G ausgebildet ist. In der Zeichnung ist die Ladungen-Eingangs/Ausgangs-Stufe zu beiden Seiten desselben platziert.
Bei einer derartigen Schichtgate-MOS-Kondensatorstruktur, bei der ein Floatgate F.G und ein Steuergate C.G aufgeschichtet sind und der Fremdstoffbereich 14 zu beiden Seiten des Floatgates F.G und auf dem Substrat ausgebildet ist, wird jedoch das Halbleitersubstrat zwischen den Fremdstoffbereichen 14 nicht als Kanal zum Übertragen von Ladungen verwendet. Stattdessen ist diese Struktur so ausgebildet, dass beim Programmieren, ähnlich wie bei einem üblichen EEPROM, das Schreiben eines Datenwerts "0" oder "1" dadurch ausgeführt wird, dass Ladungen in das Floatgate geladen oder aus ihm entladen werden; wobei das Lesen eines Datenwerts mittels einer Inversionsschicht ausgeführt wird, die sich auf dem Substrat zwischen dem Fremdstoffbereich 14 ausbildet oder nicht, was davon abhängt, ob im Floatgate F.G Ladungen angesammelt oder aus ihm entladen werden, und ob an das Steuergate C.G ein Impuls angelegt wird oder nicht. Anders gesagt, ver wendet die Struktur das Laden/Entladen eines Kondensators zwischen dem Steuergate C.G und dem Floatgate F.G, eines Kondensators zwischen dem Floatgate F.G und der Inversionsschicht sowie eines parasitären Kondensators zwischen dem Steuergate C.G und dem Fremdstoffbereich 14. Wie es in der 5A dargestellt ist, bildet sich, wenn Ladungen in das Floatgate F.G eingespeichert werden, die Inversionsschicht nicht auf dem Substrat (Kanalgebiet) zwischen dem Fremdstoffbereich 14. Falls nicht, werden im Substrat zwischen dem Fremdstoffbereich 14 keine Ladungen angesammelt.
Wie es in der 5B dargestellt ist, bildet sich, wenn im Floatgate F.G keine Ladungen angesammelt werden, die Inversionsschicht auf dem Substrat zwischen dem Fremdstoffbereich 14. Wenn dies der Fall ist, werden im Substrat zwischen dem Fremdstoffbereich 14, auf dem die Inversionsschicht ausgebildet ist, Ladungen gespeichert. Nachfolgend wird die Konfiguration des erfindungsgemäßen Halbleiter-Speicherbauteils beschrieben, dessen Einheitszelle mit einem Schichtgate-MOS-Kondensator ausgebildet ist.
Die erste Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils ist in der 6 dargestellt. Gemäß der 6 verfügt diese Ausführungsform der Erfindung über Schichtgate-MOS-Kondensatoren C11–Cnm, die in einer Matrix angeordnet sind, um Daten abhängig davon zu programmieren, ob im Floatgate Ladungen angesammelt werden oder nicht, Wortleitungen WL1–WLm zum Steuern derselben Zeile von Schichtgate-MOS-Kondensatoren zur selben Zeit, Bitleitungen BL1–BLn zum Schreiben und Lesen von Daten aus derselben Spalte von Schichtgate-MOS-Kondensatoren sowie Leseverstärkern SA1–SRn zum Lesen und Ausgeben von Daten von den Bitleitungen BL1–BLn.
Hierbei sind die Steuergates derselben Zeile von Schichtgate-MOS-Kondensatoren mit einer einzelnen Wortleitung verbunden. Die Ladungs-Eingangs/Ausgangs-Stufen, d. h. die Fremdstoffbereiche, derselben Spalte von Schichtgate-MOS-Kondensatoren sind mit einzelnen Bitleitung verbunden. Die Leseverstärker SA1–SAn haben jeweils entsprechende Bitleitungen als Eingangsports. An den anderen Eingangsport der jeweiligen Leseverstärker SA1–SAn wird eine Bezugsspannung angelegt. Nachfolgend wird die Struktur der ersten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils erläutert.
Zu allererst ist in der 7 das Layout der ersten Ausführungsform des erfindungsgemäßen Halbleiters dargestellt, wobei eine Feld-Isolierschicht 11 mit einem vorbestimmten Intervall auf einem Feldgebiet ausgebildet ist, um auf dem Substrat in einer Richtung mehrere aktive Bereiche auszubilden, und wobei eine Anzahl von Wortleitungen 12 mit einem vorbestimmten Intervall auf dem Halbleitersubstrat, auf dem die Feld-Isolierschicht 11 ausgebildet ist, so ausgebildet sind, dass sie rechtwinklig zu den aktiven Bereichen verlaufen.
Während das Halbleitersubstrat als aktive Bereiche zwischen der Feld-Isolierschicht 11 platziert ist, ist eine Anzahl von Floatgates 13 zwischen Wortleitungen 12 und den aktiven Bereichen ausgebildet. Auf den zwischen Wortleitungen 12 liegenden aktiven Bereichen sind n-Fremdstoffbereiche 14 hoher Konzentration, d. h. Ladungs-Eingangs/Ausgangs-Stufen ausgebildet. Zwischen Feld-Isolierschichten 11 ist eine Anzahl von Bitleitungen 15 rechtwinklig zu den Wortleitungen 12 ausgebildet. Hierbei sind n-Fremdstoffbereiche 14 hoher Konzentration rechtwinklig zu Wortleitungen 12 mit einer einzelnen Bitleitung verbunden.
Nun wird nachfolgend die Schnittstruktur der ersten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils beschrieben. Gemäß der 8 ist der Schnitt in der Richtung der Wortleitungen 12 so ausgebildet, dass auf dem p-Halbleitersubstrat 10 mit vorbestimmtem Intervall die Feld-Isolierschicht (Oxidschicht) 11 ausgebildet ist, um dadurch mehrere aktive Bereiche zu bilden. Durch diese Prozedur werden die Feldgebiete und aktive Bereiche definiert.
Auf dem p-Halbleitersubstrat 10 der aktiven Bereiche wird eine dielektrische Tunnelschicht 16 hergestellt. Auf dieser dielektrischen Tunnelschicht 16 wird eine Anzahl von Floatgates 13 hergestellt. Hierbei werden die Floatgates 13 mit einem vorbestimmten Intervall in der Matrix angeordnet.
Auf der gesamten Oberfläche des Substrats einschließlich des Floatgates 13 wird eine ferroelektrische Schicht 17 hergestellt. Auf dieser ferroelektrischen Schicht 17 werden Wortleitungen 12 hergestellt. Auf der gesamten Oberfläche des Substrats einschließlich der Wortleitungen 12 wird eine Zwischenschicht-Isolierschicht 18 hergestellt. Auf dieser Zwischenschicht-Isolierschicht 18 werden Bitleitungen 15 so hergestellt, dass sie über den aktiven Bereichen liegen, wobei sie rechtwinklig zu Wortleitungen 12 verlaufen. Hierbei wird eine Wortleitung 12 so hergestellt, dass sie Floatgates 13 gemeinsam hat, die Zeilen rechtwinklig zu den aktiven Bereichen entsprechen. Für die Tunneloxidschicht 16 und die ferroelektrische Schicht 17 wird vorzugsweise PZT (Bleizirkonattitanat) verwendet.
Indessen ist, gemäß der 9, die Schnittstruktur des erfindungsgemäßen Halbleiter-Speicherbauteils so aufgebaut, dass die dielektrische Tunnelschicht 16 auf dem p-Halbleitersubstrat 10 hergestellt wird und mehrere Floatgates 13 mit einem vorbestimmten Intervall auf dieser dielektrischen Tunnelschicht 16 hergestellt werden. Auf der gesamten Oberfläche des Substrats einschließlich des Floatgates 13 wird die ferroelektrische Schicht 17 hergestellt. Auf dieser ferroelektrischen Schicht 17 werden über dem Floatgate 13 eine Anzahl von Wortleitungen 12 hergestellt.
Hierbei werden die Wortleitungen 12 jeweils so ausgebildet, dass sie Floatgates 13 umschließen, so dass die elektrostatische Kapazität zwischen Wortleitungen 12 und Floatgates 13 groß ist und die kapazitive Kopplung zwischen den Floatgates und Bitleitungen minimiert ist.
Auf dem p-Halbleitersubstrat 10 wird zwischen Wortleitungen 12 ein n-Fremdstoffbereich 14 hoher Konzentration hergestellt. Auf der gesamten Oberfläche des Substrats einschließlich der Wortleitungen 12 wird die Zwischenschicht-Isolierschicht 18 hergestellt, und auf dieser werden Bitleitungen 15 hergestellt. Hierbei wird auf dem n-Fremdstoffbereich 14 hoher Konzentration ein Kontaktloch ausgebildet, das mit der Bitleitung 15 in Verbindung steht.
Ab hier wird nachfolgend ein Verfahren zum Herstellen der ersten Ausführungsform der Erfindung erläutert.
Gemäß den 10A und 11A werden eine Pufferoxidschicht 19, eine Nitridschicht 20 und fotoempfindliche Schicht 21 sequenziell auf dem p-Halbleitersubstrat 10 abgeschieden, und der Feldbereich und aktive Bereiche werden durch Fotolithografie so definiert, dass das Muster der fotoempfindlichen Schicht 21 nur auf den aktiven Bereichen ausgebildet wird.
Gemäß den 10B und 11B wird die Nitridschicht 20 unter Verwendung des Musters der fotoempfindlichen Schicht 21 als Maske selektiv entfernt, und sie wird in einer Sauerstoffatmosphäre wärmebehandelt, so dass auf dem Feldbereich eine Feld-Isolierschicht (Feldoxidschicht) 11 ausgebildet wird. Dann werden die fotoempfindliche Schicht 21, die Nitridschicht 20 und die Pufferoxidschicht 19 entfernt.
Gemäß den 10C und 11C wird auf dem p-Halbleitersubstrat 10, auf dem die Feld-Isolierschicht 11 ausgebildet ist, die dielektrische Tunnelschicht 16 aus PZT hergestellt. Hierbei muss die dielektrische Tunnelschicht 16 ausreichend dick sein, um einen Tunnelvorgang zu ermöglichen, und sie besteht aus einem Material mit hoher Dielektrizitätskonstante. Die geeignetste Dicke für einen Tunnelvorgang beträgt 70–150 Å (10 Å = 1 nm).
Gemäß den 10D und 11D wird auf der dielektrischen Tunnelschicht 16 Polysilicium abgeschieden und durch Fotolithografie und Ätzen strukturiert, um dadurch auf der dielektrischen Tunnelschicht 16 der aktiven Bereiche das Floatgate 13 auszubilden. Hierbei kann das Floatgate 13 aus Metall hergestellt werden.
Gemäß den 10E und 11E wird die ferroelektrische Schicht 17 auf der gesamten Oberfläche des Substrats einschließlich des Floatgates 13 abgeschieden. Hierbei wird die ferroelektrische Schicht 17 als Stapel von Oxid/Nitrid oder Oxid/Nitrid/Oxid oder aus PZT hergestellt. Gemäß den 10F und 11F wird auf der gesamten Oberfläche der ferroelektrischen Schicht 17 Polysilicium abgeschieden und durch Fotolithografie und Ätzen selektiv so entfernt, dass auf dem Floatgate 13 Wortleitungen 12 gebildet werden. Hierbei werden die Wortleitungen 12 rechtwinklig zur Feld-Isolierschicht 11 ausgebildet. Eine Zeile der Floatgates 13 wird so ausgebildet, dass sie durch Wortleitungen 12 umschlossen sind. Die Floatgates können aus Metall statt aus Polysilicium hergestellt werden.
Es wird nun auf die 10G und 11G Bezug genommen, gemäß denen n-Fremdstoffionen in großem Umfang in das p-Halbleitersubstrat 10 der freigelegten aktiven Bereiche unter Verwendung von Wortleitungen 12 als Maske implantiert werden, um dadurch den n-Fremdstoffbereich 14 hoher Konzentration, der als Ladungs-Eingangs/Ausgangs-Stufe zu verwenden ist, auszubilden.
Gemäß den 10H und 11H wird die Zwischenschicht-Isolierschicht 18 auf der gesamten Oberfläche des Substrats unter Verwendung der Wortleitungen 12 abgeschieden, und die dielektrische Tunnelschicht 16, die ferroelektrische Schicht 17 und die Zwischenschicht-Isolierschicht 18 werden selektiv entfernt, um dadurch den n-Fremdstoffbereich 14 hoher Konzentration freizulegen und dann ein Kontaktloch auszubilden.
Gemäß den 10I und 11I wird auf der Zwischenschicht-Isolierschicht 18 Polysilicium abgeschieden und durch Fotolithografie und Ätzen selektiv entfernt, um dadurch Bitleitungen 15 auszubilden, die elektrisch mit dem n- Fremdstoffbereich 14 hoher Konzentration zu verbinden sind. Hierbei können die Bitleitungen 15 aus Metall hergestellt werden. Gemäß den oben angegebenen Prozeduren kann die erste Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils hergestellt werden.
Wie es in den 10H und 11H dargestellt ist, ist ein Maskierungsvorgang erforderlich, um ein Bitleitungs-Kontaktloch auszubilden. Jedoch kann die erste Ausführungsform der Erfindung ohne Maskierungsvorgang hergestellt werden. Dieses Verfahren wird unten erläutert.
Wie es in den 10E und 11E dargestellt ist, verfügt dieses Verfahren bis zum Prozess des Herstellens der ferroelektrischen Schicht 17 auf der gesamten Oberfläche des Substrats einschließlich des Floatgates 13 über dieselben Prozesse. Danach werden, wie es in der 12A dargestellt ist, Polysilicium 12a und eine Deck-Isolierschicht (Oxidschicht) 23 sequenziell auf der gesamten Oberfläche der ferroelektrischen Schicht 17 abgeschieden.
Dann werden, wie es in der 12B dargestellt ist, die Deck-Isolierschicht 23, das Polysilicium 12a, die ferroelektrische Schicht 17 und die dielektrische Tunnelschicht 16 unter Verwendung einer Mustermaske selektiv durch Fotolithografie und Ätzen entfernt, um dadurch Wortleitungen 12 auszubilden. Hierbei wurde die Mustermaske beim Strukturieren der Wortleitungen 12 in den 10F und 11F verwendet.
Gemäß der 12C werden n-Fremdstoffionen in starkem Umfang auf das p-Halbleitersubstrat 10 der freigelegten aktiven Bereiche unter Verwendung von Wortleitungen 12 als Maske implantiert, so dass der n-Fremdstoffbereich 14 hoher Konzentration als Ladungen-Eingangs/Ausgangs-Stufe gebildet wird.
Dann wird, in der 12D, auf der gesamten Oberfläche des Substrats einschließlich der Wortleitungen 12 und der Deck-Isolierschicht 23 eine Isolierschicht abgeschieden und rückgeätzt, um an der Seitenfläche der Wortleitungen 12 eine Isolierschicht-Seitenwand 24 auszubilden. Hierbei wird die Isolierschicht-Seitenwand 24 auf der Seitenfläche der Wortleitungen 12 so ausgebildet, dass in entsprechender Weise im Fremdstoffbereich 14 hoher Konzentration ein Kontaktloch ausgebildet ist.
Wie es in der 12E dargestellt ist, wird auf der gesamten Oberfläche des Substrats einschließlich der Deck-Isolierschicht 23 und der Isolierschicht-Seitenwand 24 Polysilicium abgeschieden und durch Fotolithografie und Ätzen selektiv entfernt, um Bitleitungen 15 zu bilden, die elektrisch mit dem n-Fremdstoffbereich 14 hoher Konzentration gekoppelt sind. Daher kann die erste Ausführungsform der Erfindung ohne zusätzlichen Prozess zum Ausbilden des Bitleitungs-Kontaktlochs hergestellt werden.
Ab hier wird die zweite Ausführungsform des Halbleiter-Speicherbauteils und das Herstellverfahren für dasselbe gemäß der Erfindung beschrieben.
Als Erstes ist in der 5 die Einheitszelle der zweiten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils dargestellt. Bei dieser Ausführungsform ist die Ladungen-Eingangs/Ausgangs-Stufe nur auf einer Seite des Schichtgate-MOS-Kondensators ausgebildet.
Die Schaltungskonfiguration der zweiten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils ist in der 13 dargestellt. Gemäß der 13 verfügt diese Ausführungsform der Erfindung über Schichtgate-MOS-Kondensatoren C11–Cnm, die in einer Matrix angeordnet sind, um Daten zu programmieren, und die Ladungen im Substrat abhängig davon ansammeln, ob Ladungen im Floatgate angesammelt werden oder nicht, Wortleitungen WL1–WLm zum Kontrollieren derselben Zeile von Schichtgate-MOS-Kondensatoren zur selben Zeit, Bitleitungen BL1–BLn zum Schreiben und Lesen von Daten aus derselben Spalte von Schichtgate-MOS-Kondensatoren sowie Leseverstärkern SA1–SAn zum Lesen und Ausgeben von Daten von den Bitleitungen BL1–BLn. Im Schichtgate-MOS-Kondensator ist die Ladungen-Eingangs/Ausgangs-Stufe nur auf einer Seite des Floatgates ausgebildet. Jedoch kann der Fremdstoffbereich auf beiden Seiten oder nur auf einer Seite des Floatgates ausgebildet sein. Hierbei ist, wenn der Fremdstoffbereich zu beiden Seiten desselben ausgebildet ist, ein Fremdstoffbereich mit der Bitleitung gekoppelt, während er als Ladungen-Eingangs/Ausgangs-Stufe verwendet wird, und es ist dafür gesorgt, dass der andere potenzialfrei ist. Demgemäß sind die Steuergates derselben Zeile von Schichtgate-MOS-Kondensatoren mit einer einzelnen Wortleitung verbunden. Die Ladungen-Eingangs/Ausgangs-Stufen sind nur auf einer Seite derselben Spalte von Schichtgate-MOS-Kondensatoren ausgebildet und mit einer einzelnen Bitleitung verbunden. Die Leseverstärker SA1–SRn haben jeweils entsprechende Bitleitungen als Eingangsports. An den anderen Eingangsport des jeweiligen Leseverstärkers SA1–SAn wird eine Bezugsspannung angelegt. Nachfolgend wird die Struktur der zweiten Ausführungsform des erfindungsgemäßen Halbleiter-Speicherbauteils erläutert.
Zu allererst ist in der 14 das Layout der zweiten Ausführungsform der Erfindung dahingehend dargestellt, dass eine Feld-Isolierschicht 11 mit einem vorbestimmten Intervall auf einem Feldgebiet ausgebildet ist, um auf dem Substrat in einer Richtung mehrere aktive Bereiche auszubilden, wobei eine Anzahl von Wortleitungen 12 mit einem vorbestimmten Intervall auf dem Halbleitersubstrat, auf dem die Feld-Isolierschicht 11 ausgebildet ist, rechtwinklig zu den aktiven Bereichen hergestellt ist.
Während das Halbleitersubstrat als aktive Bereiche zwischen der Feld-Isolierschicht 11 platziert ist, ist zwischen Wortleitungen 12 und den aktiven Bereichen eine Anzahl von Floatgates 13 ausgebildet. Auf den aktiven Bereichen zwischen Wortleitungen 12 sind n-Fremdstoffbereiche 14 hoher Konzentration ausgebildet. Zwischen Feld-Isolierschichten 11 ist eine Anzahl von Bitleitungen 15 rechtwinklig zu Wortleitungen 12 ausgebildet. Hierbei sind n-Fremdstoffbereiche 14 hoher Konzentration rechtwinklig zu Wortleitungen 12 mit einer einzelnen Bitleitung verbunden. Hierbei ist, wie bei der ersten Ausführungsform der Erfindung, der Fremdstoffbereich 14 auf den aktiven Bereichen zwischen den Wortleitungen ausgebildet. Der zwischen zwei Wortleitungen ausgebildete Fremdstoffbereich ist mit einer Bitleitung verbunden.
Nun wird die Schnittstruktur der zweiten Ausführungsform eines erfindungsgemäßen Halbleiter-Speicherbauteils nachfolgend beschrieben. Gemäß der 15 ist der Schnitt in der Richtung der Wortleitungen 12 so aufgebaut, dass die Feld-Isolierschicht (Oxidschicht) 11 mit einem vorbestimmten Intervall auf dem p-Halbleitersubstrat 10 ausgebildet ist, um dadurch eine Anzahl aktiver Bereiche zu bilden. Durch diese Prozedur werden die Feldgebiete und aktive Bereiche definiert.
Auf dem p-Halbleitersubstrat 10 der aktiven Bereiche wird eine dielektrische Tunnelschicht 16 hergestellt. Auf dieser dielektrischen Tunnelschicht 16 wird eine Anzahl von Floatgates 13 ausgebildet. Hierbei werden Floatgates 13 mit einem vorbestimmten Intervall in der Matrix angeordnet.
Auf der gesamten Oberfläche des Substrats einschließlich des Floatgates 13 wird eine ferroelektrische Schicht 17 hergestellt. Auf dieser ferroelektrischen Schicht 17 werden Wortleitungen 12 hergestellt. Auf der gesamten Oberfläche des Substrats einschließlich der Wortleitungen 12 wird eine Zwischenschicht-Isolierschicht 18 hergestellt. Auf dieser Zwischenschicht-Isolierschicht 18 werden über den aktiven Bereichen liegende Bitleitungen 15 rechtwinklig zu Wortleitungen 12 hergestellt.
Indessen ist, gemäß der 16, die Schnittstruktur des erfindungsgemäßen Halbleiter-Speicherbauteils so aufgebaut, dass die dielektrische Tunnelschicht 16 auf dem p-Halbleitersubstrat 10 ausgebildet ist und eine Anzahl von Floatgates 13 mit einem vorbestimmten Intervall auf dieser ausgebildet ist. Die ferroelektrische Schicht 17 ist auf der gesamten Oberfläche des Substrats einschließlich des Floatgates 13 hergestellt. Auf der ferroelektrischen Schicht 17 über dem Floatgate 13 ist eine Anzahl von Wortleitungen 12 ausgebildet. Hierbei sind die Wortleitungen 12 jeweils so ausgebildet, dass sie Floatgates 13 einschließen, so dass die elektrostatische Kapazität zwischen Wortleitungen 12 und Floatgates 13 groß ist.
Auf dem p-Halbleitersubstrat 10 ist zwischen Paaren von Wortleitungen 12 der n-Fremdstoffbereich 14 hoher Konzentration ausgebildet. Auf der gesamten Oberfläche des Substrats einschließlich der Wortleitungen 12 ist die Zwischenschicht-Isolierschicht 18 ausgebildet, und auf dieser sind die Bitleitungen 15 ausgebildet. Hierbei ist auf dem n-Fremdstoffbereich 14 hoher Konzentration ein Kontaktloch ausgebildet, das mit der Bitleitung 15 in Verbindung steht. Obwohl es in den Zeichnungen nicht dargestellt ist, kann der Fremdstoffbereich 14 hoher Konzentration auf den aktiven Bereichen zwischen Wortleitungen 12 ausgebildet sein und mit jeder zweiten Bitleitung 15 verbunden sein.
Ab hier wird nachfolgend ein Verfahren zum Herstellen der zweiten Ausführungsform der Erfindung erläutert.
Gemäß den 17A und 18A werden eine Pufferoxidschicht 19, eine Nitridschicht 20 und eine fotoempfindliche Schicht 21 sequenziell auf dem p-Halbleitersubstrat 10 abgeschieden, und der Feldbereich und aktive Bereiche werden durch Fotolithografie so definiert, dass das Muster der fotoempfindlichen Schicht 21 nur auf den aktiven Bereichen ausgebildet wird.
Gemäß den 17B und 18B wird die Nitridschicht 20 unter Verwendung des Musters der fotoempfindlichen Schicht 21 als Maske selektiv entfernt und in einer Sauerstoffatmosphäre wärmebehandelt, so dass auf dem Feldbereich die Feld-Isolierschicht (Feldoxidschicht) 11 ausgebildet wird. Dann werden die fotoempfindliche Schicht 21, die Nitridschicht 20 und die Pufferoxidschicht 19 entfernt.
Gemäß den 17C und 18C wird auf dem p-Halbleitersubstrat 10, auf dem die Feld-Isolierschicht 11 ausgebildet ist, die dielektrische Tunnelschicht 16 hergestellt. Hierbei beträgt die Dicke der dielektrischen Tunnelschicht 16 70–150 Å.
Gemäß den 17D und 18D wird auf der dielektrischen Tunnelschicht 16 Polysilicium abgeschieden, und auf der dielektrischen Tunnelschicht 16 der aktiven Bereiche wird durch Fotolithografie und Ätzen das Floatgate 13 ausgebildet. Hierbei kann das Floatgate 13 aus Metall hergestellt werden.
Gemäß den 17E und 18E wird die ferroelektrische Schicht 17 auf der gesamten Oberfläche des Substrats einschließlich des Floatgates 13 abgeschieden. Hierbei wird die ferroelektrische Schicht 17 als Oxidschicht oder als Stapel von Oxid/Nitrid oder Oxid/Nitrid/Oxid oder aus PZT hergestellt.
Gemäß den 17F und 18F wird Polysilicium auf der gesamten Oberfläche der ferroelektrischen Schicht 17 abgeschieden und durch Fotolithografie und Ätzen selektiv entfernt, so dass auf dem Floatgate 13 Wortleitungen 12 ausgebildet werden. Hierbei werden die Wortleitungen 12 rechtwinklig zur Feld-Isolierschicht 11 ausgebildet. Eine Zeile der Floatgates 13 wird so ausgebildet, dass sie durch Wortleitungen 12 umschlossen sind. Die Floatgates können aus Metall statt aus Polysilicium hergestellt werden.
Es wird nun auf die 17G und 18G Bezug genommen, gemäß denen die fotoempfindliche Schicht 22 auf der gesamten Oberfläche des Substrats einschließlich der Wortleitungen 12 hergestellt wird und das Muster der fotoempfindlichen Schicht 22 durch Belichten und Entwickeln hergestellt wird. Hierbei wird dafür gesorgt, dass das Muster der fotoempfindlichen Schicht 22 die Oberseite jedes übernächsten aktiven Bereichs zwischen Wortleitungen 12 definiert. Unter Verwendung des Musters der fotoempfindlichen Schicht 22 als Maske werden n-Fremdstoffionen stark auf das p-Halbleitersubstrat 10 des definierten aktiven Bereichs implantiert, um dadurch den n-Fremdstoffbereich 14 hoher Konzentration auszubilden.
Gemäß den 17H und 18H wird die Zwischenschicht-Isolierschicht 18 auf der gesamten Oberfläche des Substrats einschließlich der Wortleitungen 12 abgeschieden, und die dielektrische Tunnelschicht 16, die ferroelektrische Schicht 17 und die Zwischenschicht-Isolierschicht 18 werden selektiv entfernt, um dadurch den n-Fremdstoffbereich 14 hoher Konzentration freizulegen und dann ein Kontaktloch auszubilden.
Gemäß den 17I und 18I wird Polysilicium auf der Zwischenschicht-Isolierschicht 18 abgeschieden und selektiv durch Fotolithografie und Ätzen entfernt, um dadurch Bitleitungen 15 auszubilden, die elektrisch mit dem n-Fremdstoffbereich 14 hoher Konzentration gekoppelt sind. Hierbei können die Bitleitungen 15 aus Metall hergestellt werden.
Nachfolgend wird der Betrieb des oben beschriebenen erfindungsgemäßen Halbleiter-Speicherbauteils erläutert.
Unter Bezugnahme auf die 19 und 20 wird zuallererst eine Datenprogrammieroperation beschrieben. An diejenigen Bitleitungen 15, die mit nicht zu programmierenden Zellen gekoppelt sind, wird eine Spannung von 3–5 V angelegt, um ein Programmieren zu verhindern. Zu programmierende Bitleitungen 15 werden geerdet.
An die Wortleitungen 12 von Zellen, in die der Datenwert "0" geschrieben wird, wird ein Impuls von 12–15 V angelegt. Wortleitungen 12 von Zellen, in die der Datenwert "1" eingeschrieben wird, werden geerdet.
In Zellen, deren Bitleitungen 15 geerdet sind und an deren Wortleitungen 12 ein Impuls von 12–15 V angelegt wird, wird an den Kanal zwischen dem Steuergate C.G, d. h. der Wortleitung, und dem Halbleitersubstrat 10 eine Spannung von 12–15 V angelegt. Gemäß dem Fowler-Nordheim-Tunnelvorgang laufen Ladungen des Halbleitersubstrats durch die dielektrische Tunnelschicht 16, und sie werden dann im Floatgate 13 gespeichert. Durch diese Prozedur wird der Datenwert "0" geschrieben.
In Zellen, deren Bitleitungen 15 und Wortleitungen 12 geerdet sind, wird an den Kanal zwischen dem Steuergate C.G., d. h. der Wortleitung, und dem Halbleitersubstrat 10 keine Spannung angelegt. Ladungen aus dem Halbleitersubstrat werden nicht in das Floatgate 13 eingespeichert, und so wird der Datenwert "1" geschrieben. Hierbei wird in Zellen von Bitleitungen 15, an die eine Spannung von 3–5 V angelegt wird, um ein Programmieren zu verhindern, der zugehörige Kanalbereich selbst dann invertiert, wenn ein Impuls von 12–15 V an die Wortleitungen 12 angelegt wird und eine Spannung von 3–5 V an die Bitleitungen 15 angelegt wird, so dass zwischen die Wortleitungen 12 und das Substrat keine Spannung angelegt wird, die dazu ausreichend wäre, ein Tunneln vom Halbleitersubstrat 10 zum Floatgate 13 zu ermöglichen, wodurch keine Ladungen in das Floatgate 13 implantiert werden. Nachdem das Programmieren von in einer Zeile angeschlossenen Zellen beendet ist, werden Zellen einer anderen Zeile sequenziell entsprechend dem oben angegebenen Verfahren programmiert. Außerdem kann das Programmieren gemäß einem anderen Verfahren ausgeführt werden.
Genauer gesagt, wird ein Impuls von 3–5 V an die Bitleitung einer Zelle angelegt, in die der Datenwert "0" zu schreiben ist, und die Bitleitung einer Zelle, in die der Datenwert "1" zu schreiben ist, wird geerdet. Wortleitungen, die mit nicht zu programmierenden Zellen verbunden sind, werden geerdet, um ein Programmieren zu verhindern. Eine Spannung von 12 V wird nur an die Wortleitungen zu programmierender Zeilen gelegt.
Im Floatgate 13 von Zellen, an deren Bitleitung 15 eine Spannung von 3–5 V angelegt wird und an deren Wortleitung 12 eine Spannung von 12 V angelegt wird, sammeln sich durch einen Tunnelvorgang Ladungen an, und der Rest wird nicht gespeichert.
Beim Löschen von Daten werden alle Wortleitungen 12 geerdet, und an das Substrat wird eine Spannung von 13–15 V angelegt. Die im Floatgate 13 gespeicherten Ladungen werden vom Floatgate 13 aufgrund eines Tunnelvorgangs durch die dielektrische Tunnelschicht 16 zum Substrat emittiert.
Als Nächstes wird nachfolgend eine Leseoperation beschrieben.
Es ist möglich, alle mit einer Wortleitung 12 verbundenen Zellen gleichzeitig zu lesen. Falls erforderlich können einige Zellen für den Lesevorgang ausgewählt werden.
Bitleitungen 15, mit denen zu lesende Zellen verbunden sind, werden vorab auf eine vorbestimmte Spannung (z. B. 0 V) geladen. An Wortleitungen 12, mit denen zu lesende Zellen verbunden sind, wird eine vorbestimmte Spannung (z. B. 5 V) angelegt. Mit Ausnahme der Wortleitungen 12, mit denen zu lesende Zellen verbunden sind, werden alle Wortleitungen 12 geerdet.
Abhängig davon, ob der Datenwert "0" oder "1" in die jeweiligen Zellen einprogrammiert ist, werden die Spannungen auf den mit den jeweiligen Zellen verbundenen Bitleitungen 15 verschieden. Ein Lesevorgang wird ausgeführt, wenn diese Spannungsdifferenz durch die Leseverstärker erfasst wird.
Nun wird berechnet, wie verschieden die Spannungen von mit einer Zelle verbundenen Bitleitungen beim Lesen sind, wenn der Datenwert "0" oder der Da tenwert "1" in die Zelle eingeschrieben ist.
Als Erstes wird, wenn der Datenwert "0" in die Zelle eingeschrieben ist, eine vorbestimmte Menge von Ladungen, d. h. negative Ladungen, im Floatgate 13 gespeichert. In diesem Zustand wird, wie es für einen üblichen Schichtgate-Flash-EEPROM dargestellt ist, die Schwellenspannung auf über 7 V, wenn am Steuergate, d. h. an der Wortleitung 12, gemessen, erhöht, da sich negative Ladungen im Floatgate ansammeln. Daher wird selbst dann, wenn ein Spannungsimpuls von 5 V angelegt wird, im Kanalbereich der Zelle keine Inversionsschicht ausgebildet. Außerdem wandern, wie es in der 5A dargestellt ist, keine Ladungen von den Bitleitungen 15 in den Kanalbereich der Zelle aus. Die Wortleitungen anderer Zellen, die mit den Bitleitungen 15 der Zelle verbunden sind, werden geerdet, so dass sie unabhängig davon, ob sie mit dem Datenwert "0" oder "1" programmiert sind, alle ausgeschaltet sind.
Die Kondensatorreaktionsschaltung der mit den Zellen verbundenen Bitleitungen ist in der 19 grob dargestellt. In der 19 ist die Spannung V_BL("0"), wie sie über die Bitleitungen von einer Zelle, in die der Datenwert "0" eingeschrieben wird, durch kapazitive Kopplung an die Leseverstärker ausgegeben wird, als Gleichung (1) gegeben: VBL("0") = 5 V·C1/(MC1 + CBL) (1)wobei C1 eine Kapazität ist, wie sie erzeugt wird, wenn die Wortleitung 12 und der Fremdstoffbereich 14 überlappen;

– C2 die Kapazität zwischen der Wortleitung 12 und dem Floatgate 13 ist;
– C3 die Kapazität zwischen dem Floatgate 13 und dem Halbleitersubstrat 10 ist;
– M die Anzahl der mit einer Bitleitung verbundenen Zellen ist und
– C_BL eine Übergangskapazität zwischen allen mit einer Bitleitung verbundenen Fremdstoffbereichen und dem Halbleitersubstrat ist.

Zweitens werden dann, wenn der Datenwert "1" in die Zelle eingeschrieben wird, im Floatgate 13 keine Ladungen angesammelt, so dass die an der Wortleitung 12 gemessene Schwellenspannung auf ungefähr 1–2 V abgesenkt ist. Nachdem ein Spannungsimpuls von 5 V an die Wortleitung 12 angelegt wurde, bildet sich im Kanal des Substrats entsprechend der Zelle eine starke Inversionsschicht, so dass die Spannung der Bitleitung 15 an den Kanalbereich der Zelle angelegt wird, wie es in der 5B dargestellt ist. In diesem Fall ist die Kondensatorreaktionsschaltung der Bitleitung dergestalt, wie sie in der 20 dargestellt ist. Die durch die Zelle über die Bitleitung an den Leseverstärker ausgegebene Spannung V_BL("1") ist grob gemäß der Gleichung (2) gegeben: VBL("1") = 5 V·(C1 + C2///C3)/(MC1 + CBL + C2///C3) (2)wobei C2///C3 = C2 × C3/(C2 + C3) gilt.
Aus den Gleichungen (1) und (2) wird eine Spannung ΔV_BL wie folgt ausgedrückt: ΔVbit = VBL("1") – VBL("0") = 5 V·(C1 + C2///C3)/(MC1 + CBL + C2///C3) (3)In der Gleichung (3) gilt, wenn (C2///C3) = 10C1 gilt, die Anzahl der Zellen 1000 ist und C_BL vernachlässigt wird: ΔVbit = 5 V·10C1/(1000C1 + 10C1) = 50/1010 = 50 mV (4)
Im Ergebnis hat die Differenz in der Spannung, wenn der Datenwert "0" geschrieben wird und der Spannung, wenn der Datenwert "1" geschrieben wird, den durch die Gleichung (4) angegebenen Wert. Bei einem üblichen Leseverstärker ist das Lesen des Datenwerts "1" oder des Datenwerts "0" dann möglich, wenn eine Spannungsdifferenz von ungefähr 20 mV existiert. Daher können durch die Erfindung in ausreichender Weise Daten gelesen werden.
Wie oben beschrieben, zeigt das erfindungsgemäße Halbleiter-Speicherbauteil die folgenden Vorteile.
Erstens wird, wenn in der Zelle gespeicherte Daten gelöscht werden, das Steuergate geerdet und es wird ein Spannungsimpuls von 12–15 V an das Substrat angelegt, so dass Ladungen, die sich im Floatgate angesammelt haben, von diesem an das Substrat entladen werden. Dadurch werden im Substrat beim Löschen kaum heiße Löcher erzeugt, wodurch das Überlöschen gelöst wird.
Zweitens ist beim herkömmlichen ETOX-Flash-EEPROM der Sourceübergang tief ausgebildet, um heiße Löcher zu verhindern, wodurch die Größe der Einheitszelle erhöht ist. Bei der Erfindung ist der Übergang jedoch nicht tief ausgebildet, und es ist nur ein mit den Bitleitungen gekoppelter Fremdstoffbe reich für jede Einheitszelle ausgebildet, wodurch die Fläche der Einheitszelle stark verringert ist und daher ihre Packungsdichte erhöht ist.
Drittens beträgt im Fall des herkömmlichen ETOX-Flash-EEPROM die an die Bitleitungen angelegte Spannung beim Programmieren im Allgemeinen 6–8 V. Bei der Erfindung beträgt die beim Programmieren an die Bitleitungen angelegte Spannung maximal 5 V, so dass beim Programmieren ein Verlust von im Floatgate gespeicherten Ladungen verhindert werden kann.
Viertens wird beim herkömmlichen ETOX-Flash-EEPROM das Programmieren durch Injizieren heißer Kanalelektronen ausgeführt, so dass ein großer Strom von 10 μA durch zu programmierende Zellen fließt. Bei der Erfindung wird das Programmieren durch den Fowler-Nordheim-Tunnelvorgang ausgeführt, so dass ein Strom von einigen pA fließt.
Fünftens ist die erfindungsgemäße Einheitszelle mit einem Schichtgate-MOS-Kondensator ausgebildet, der keinen Kanal zum Führen von Ladungen erfordert, wodurch ein Durchschlag zwischen der Source und dem Drain verhindert ist. Demgemäß ist die Dotierungskonzentration des Fremdstoffbereichs stärker als die bei einem MOSFET verringert, wodurch die Übergangskapazität jeder Zelle stark verringert ist.

Claims

Halbleiter-Speicherbauteil mit mindestens: – einem Halbleitersubstrat (10) von einem ersten Leitungstyp; – einer ersten Elektrode (13), nämlich einer Floatgateelektrode, die auf einer dielektrischen Schicht (16) auf dem Halbleitersubstrat (10) ausgebildet ist, um Ladungen zu laden/zu entladen; – einer zweiten Elektrode (12), oder einer Steuergateelektrode, die auf einer ferroelektrischen Schicht (17) über der ersten Elektrode so ausgebildet ist, dass sie diese umgibt, die darunter platziert ist, um das Laden/Entladen und das Lesen/Schreiben von Daten betreffend die erste Elektrode (13) zu kontrollieren; und – einer Ladungen-Eingangs/Ausgangs-Stufe (14), die auf dem Halbleitersubstrat (10) auf mindestens einer Seite der zweiten Elektrode (12) ausgebildet ist, um die genannten Ladungen zu liefern, wobei diese Ladungen-Eingangs/Ausgangs-Stufe (14) und die zweite Elektrode (12) überlappen, um einen dritten Kondensator zu bilden.
Halbleiter-Speicherbauteil nach Anspruch 1, bei dem die Ladungen-Eingangs/Ausgangs-Stufe (14) zu beiden Seiten der zweiten Elektrode (12) auf dem Substrat (10) ausgebildet ist.
Halbleiter-Speicherbauteil nach Anspruch 1, bei dem auf dem Substrat (10) zu beiden Seiten der zweiten Elektrode (12) ein Fremdstoffbereich ausgebildet ist, um die Ladungen-Eingangs/Ausgangs-Stufe (14) zu bilden.
Halbleiter-Speicherbauteil nach Anspruch 1, 2 oder 3, bei dem Bitleitungen (15) mit der Ladungen-Eingangs/Ausgangs-Stufe (14) verbunden sind.
Halbleiter-Speicherbauteil nach Anspruch 1, 2, 3 oder 4, bei dem das Halbleitersubstrat (10) vom p-Typ ist und die Ladungen-Eingangs/Ausgangs-Stufe (14) vom n-Typ mit hoher Konzentration ist.
Halbleiter-Speicherbauteil nach Anspruch 1, bei dem: – das Halbleitersubstrat (10) vom ersten Leitungstyp als eine Elektrode eines ersten Kondensators verwendet ist; – die auf dem Halbleitersubstrat (10) hergestellte erste Elektrode (13) als andere Elektrode des ersten Kondensators und als eine Elektrode eines zweiten Kondensators verwendet ist; – die auf der ersten Elektrode (13) hergestellte zweite Elektrode (12) als andere Elektrode des zweiten Kondensators verwendet ist; und – die Ladungen-Eingangs/Ausgangs-Stufe (14) auf einer Seite der zweiten Elektrode (12) auf dem Halbleitersubstrat (10) hergestellt ist, um Ladungen zu liefern, die in der ersten Elektrode (13) anzusammeln sind.
Halbleiter-Speicherbauteil nach Anspruch 6, bei dem die Ladungen-Eingangs/Ausgangs-Stufe (14) vom zweiten Leitungstyp ist und hohe Konzentration aufweist.
Halbleiter-Speicherbauteil nach Anspruch 6, bei dem die Ladungen-Eingangs/Ausgangs-Stufe (14) vom n-Typ ist und hohe Konzentration aufweist.
Halbleiter-Speicherbauteil nach einem der Ansprüche 1 bis 8, mit mindestens einer Einheitszelle, die in Form eines Schichtgate-MOS-Kondensators ausgebildet ist, bei dem die erste Elektrode (13) oder das Floatgate und die zweite Elektrode (12) oder das Steuergate (10) aufgeschichtet sind und der als Ladungen-Eingangs/Ausgangs-Stufe (14) verwendete Fremdstoffbereich auf dem Substrat (10) ausgebildet ist und auf einer Seite des Steuergates (12) platziert ist.
Halbleiter-Speicherbauteil nach Anspruch 9, mit: – mehreren Schichtgate-MOS-Kondensatoren (Cmn), die in Matrixform angeordnet sind; – mehreren Wortleitungen (WL) zum Kontrollieren derselben Zeile von Schichtgate-MOS-Kondensatoren (Cmn) zum selben Zeitpunkt; – mehreren Bitleitungen (BL) zum Schreiben und Lesen von Daten auf derselben Spalte von Schichtgate-MOS-Kondensatoren (Cmn); und – mehreren Leseverstärkern (SA) zum Lesen und Ausgeben von Daten von den Bitleitungen (BL).
Halbleiter-Speicherbauteil nach Anspruch 10, bei dem die Steuergates (12) derselben Zeile von Schichtgate-MOS-Kondensatoren mit einer einzelnen Wortleitung (WL) verbunden sind, die Ladungen-Eingangs/Ausgangs-Stufen (14) derselben Spalte von Schichtgate-MOS-Kondensatoren mit einer einzelnen Bitleitung (BL) verbunden sind und die Leseverstärker (SA) eine entsprechende Bitleitung (BL) als Eingangsport verwenden und sie über ihren anderen Eingangsport eine Bezugsspannung (V_ref) empfangen.
Halbleiter-Speicherbauteil nach Anspruch 1, bei dem – auf dem Halbleitersubstrat (10) vom ersten Leitungstyp eine Feld-Isolierschicht (11) so ausgebildet ist, dass in einer Richtung mit einem vorbestimmten Intervall mehrere aktive Bereiche ausgebildet sind; – mehrere zweite Elektroden (12) als Wortleitungen mit einem vorbestimmten Intervall über dem Halbleitersubstrat (10) rechtwinklig zu den aktiven Bereichen ausgebildet sind; – mehrere erste Elektroden (13) als Floatgate zwischen den Wortleitungen (12) und dem Halbleitersubstrat (10) in den aktiven Bereichen ausgebildet sind; – die Ladungen-Eingangs/Ausgangs-Stufen (14) auf den aktiven Bereichen zwischen den Wortleitungen (12) ausgebildet sind; und – auf den Wortleitungen (12) über den aktiven Bereichen mehrere Bitleitungen (15) rechtwinklig zu den Wortleitungen (12) ausgebildet sind.
Halbleiter-Speicherbauteil nach Anspruch 12, bei dem die Ladungen-Eingangs/Ausgangs-Stufe (14) auf den aktiven Bereichen, die zwischen jeweils zwei Wortleitungen (12) platziert sind, ausgebildet ist.
Halbleiter-Speicherbauteil nach Anspruch 12, bei dem die Ladungen-Eingangs/Ausgangs-Stufe (14) vom zweiten Leitungstyp ist und hohe Konzentration aufweist.
Halbleiter-Speicherbauteil nach Anspruch 12, bei dem die auf demselben aktiven Bereich ausgebildeten Ladungen-Eingangs/Ausgangs-Stufen (14) mit einer einzelnen Bitleitung (15) verbunden sind.
Halbleiter-Speicherbauteil nach Anspruch 1, bei dem – auf dem Halbleitersubstrat (10) vom ersten Leitungstyp eine Feld-Isolierschicht (11) in einem Feldbereich so ausgebildet ist, dass mehrere aktive Bereiche in einer Richtung mit einem vorbestimmten Intervall ausgebildet sind; – mehrere Ladungen-Eingangs/Ausgangs-Stufen (14) auf dem Halbleitersubstrat (10) in den aktiven Bereichen mit einem vorbestimmten Intervall ausgebildet sind; – auf dem Halbleitersubstrat (10) eine dielektrische Tunnelschicht (16) ausgebildet ist, die in der Ladungen-Eingangs/Ausgangs-Stufe (14) ein Kontaktloch aufweist; und – mehrere erste Elektroden oder Floatgates (13) in einer Matrix auf der dielektrischen Tunnelschicht (16) über den aktiven Bereichen zwischen den Ladungen-Eingangs/Ausgangs-Stufen (14) ausgebildet sind; – eine ferroelektrische Schicht (17) auf der gesamten Oberfläche des Substrats (10) einschließlich der Floatgates (13) ausgebildet ist, die in der Ladungen-Eingangs/Ausgangs-Stufe (14) ein Kontaktloch aufweist; – mehrere zweite Elektroden oder Wortleitungen (12) auf der ferroelektrischen Schicht (17) über den Floatgates (13) rechtwinklig zu den aktiven Bereichen ausgebildet sind; – eine Zwischenschicht-Isolierschicht (18) auf der gesamten Oberfläche des Substrats (10) einschließlich der Wortleitungen (12) ausgebildet ist, die in der Ladungen-Eingangs/Ausgangs-Stufe (14) ein Kontaktloch aufweist; und – mehrere Bitleitungen (15) auf der Zwischenschicht-Isolierschicht (18) ausgebildet sind, um dadurch die auf demselben Bereich ausgebildeten Ladungen-Eingangs/Ausgangs-Stufen (14) elektrisch zu verbinden.
Halbleiter-Speicherbauteil nach Anspruch 16, bei dem auf der dielektrischen Tunnelschicht (16) über den aktiven Bereichen, die zwischen den Ladungen-Eingangs/Ausgangs-Stufen (14) platziert sind, zwei Floatgates ausgebildet sind.
Halbleiter-Speicherbauteil nach Anspruch 16, bei dem die dielektrische Tunnelschicht (16), die ferroelektrische Schicht (17) und die Zwischenschicht-Isolierschicht (18) so ausgebildet sind, dass sie für jede übernächste Ladungen-Eingangs/Ausgangs-Stufe (14) ein Kontaktloch aufweisen.
Halbleiter-Speicherbauteil nach Anspruch 16, bei dem die ferroelektrische Tunnelschicht (16) aus PZT besteht.
Halbleiter-Speicherbauteil nach Anspruch 16, bei dem die Wortleitungen (12) so ausgebildet sind, dass sie die jeweiligen Floatgates (13) umgeben.
Halbleiter-Speicherbauteil nach Anspruch 16, bei dem die ferroelektrische Tunnelschicht (16) mit einer Dicke von 7–15 nm ausgebildet ist.
Halbleiter-Speicherbauteil nach Anspruch 16, bei dem die ferroelektrische Schicht (17) als Oxidschicht, als Oxid/Nitrid- oder Oxid/Nitrid/Oxid-Stapel oder aus PZT hergestellt ist.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils, mit den folgenden Schritten: – Herstellen einer dielektrischen Tunnelschicht (16) auf einem Halbleiter substrat (10); – Herstellen eines Floatgates (13) auf der dielektrischen Tunnelschicht (16); – Herstellen einer ferroelektrischen Schicht (17) auf der gesamten Oberfläche des Substrats (10) einschließlich des Floatgates (13); – Herstellen eines Steuergates (12) auf der ferroelektrischen Schicht (17) über dem Floatgate (13) in solcher Weise, dass es das darunter platzierte Floatgate (13) umgibt; und – Herstellen einer Ladungen-Eingangs/Ausgangs-Stufe (14) auf mindestens einer Seite des Steuergates (12), um einen dritten Kondensator zu bilden.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, bei dem die Ladungen-Eingangs/Ausgangs-Stufe (14) auf beiden Seiten des Steuergates (12) hergestellt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, bei dem die Ladungen-Eingangs/Ausgangs-Stufe (14) durch Implantieren von n-Fremdstoffionen mit hoher Konzentration unter Verwendung des Steuergates (12) als Maske hergestellt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, bei dem das Floatgate (13) aus Polysilicium oder Metall hergestellt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, bei dem das Steuergate (12) aus Polysilicium oder Metall hergestellt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, bei dem die dielektrische Tunnelschicht (16) durch Abscheiden von PZT hergestellt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, bei dem die dielektrische Tunnelschicht (16) mit einer Dicke von 7–15 nm hergestellt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, bei dem die ferroelektrische Dielektrikumsschicht (17) als Oxidschicht oder als Oxid/Nitrid-stapel hergestellt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, bei dem die ferroelektrische Dielektrikumsschicht (17) als Oxidschicht oder als Oxid/Nitrid/Oxid-Stapel hergestellt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, bei dem die ferroelektrische Dielektrikumsschicht (17) durch Abscheiden von PZT hergestellt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, mit den folgenden Schritten: – Herstellen, vor der dielektrischen Tunnelschicht (16), einer Feld-Isolierschicht (11) in einem Feldbereich in solcher Weise, dass in einer Richtung mit einem vorbestimmten Intervall mehrere aktive Bereiche auf dem Halbleitersubstrat (10) vom ersten Leitungstyp ausgebildet werden; – Herstellen mehrerer Floatgates (13) mit einem vorbestimmten Intervall auf der dielektrischen Tunnelschicht (16) über dem aktiven Bereich; – Herstellen der ferroelektrischen Dielektrikumsschicht (17) auf der gesamten Oberfläche des Substrats (10) einschließlich der mehreren Floatgates (13); – Herstellen mehrerer Steuergates oder Wortleitungen (12) auf der ferroelektrischen Dielektrikumsschicht (17) in solcher Weise, dass eine Wortleitung (12) die Floatgates (13) rechtwinklig zu den aktiven Bereichen kontrolliert; – Herstellen der Ladungen-Eingangs/Ausgangs-Stufen (14) oder von Fremdstoffbereichen hoher Konzentration vom zweiten Leitungstyp in den aktiven Bereichen zwischen den Wortleitungen (12); – Abscheiden einer Zwischenschicht-Isolierschicht (18) auf der gesamten Oberfläche des Substrats (10) einschließlich der Wortleitungen (12); und – Herstellen eines Kontaktlochs in solcher Weise, dass Fremdstoffbereiche (14) hoher Konzentration vom zweiten Leitungstyp freigelegt werden; und – Herstellen mehrerer Bitleitungen (15) auf der Zwischenschicht-Isolierschicht (18), so dass sie dadurch elektrisch mit den Fremdstoffbereichen (14) hoher Konzentration vom zweiten Leitungstyp verbunden sind.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 33, bei dem das Kontaktloch für jeden Fremdstoffbereich (14) hoher Konzentration ausgebildet wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 33, bei dem für das Halbleitersubstrat (10) der p-Typ verwendet wird und der Fremdstoffbereich (14) als n-Typ hergestellt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 33, bei dem die Wortleitungen (12) so hergestellt werden, dass sie die darunter platzierten Floatgates (13) umgeben.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, mit den folgenden Schritten: – Herstellen, vor der dielektrischen Tunnelschicht (16), einer Feld-Isolierschicht (11) in einem Feldbereich in solcher Weise, dass in einer Richtung mit einem vorbestimmten Intervall mehrere aktive Bereiche auf dem Halbleitersubstrat (10) vom ersten Leitungstyp ausgebildet werden; – Herstellen mehrerer Floatgates (13) mit einem vorbestimmten Intervall auf der dielektrischen Tunnelschicht (16) über dem aktiven Bereich; – Herstellen der ferroelektrischen Dielektrikumsschicht (17) auf der gesamten Oberfläche des Substrats (10) einschließlich der mehreren Floatgates (13); – Herstellen mehrerer Steuergates oder Wortleitungen (12), auf die eine Deck-Isolierschicht (23) gestapelt ist, auf der ferroelektrischen Dielektrikumsschicht (17) in solcher Weise, dass eine Wortleitung (12) die Floatgates (13) rechtwinklig zu den aktiven Bereichen kontrolliert; – Herstellen der Ladungen-Eingangs/Ausgangs-Stufen (14) oder von Fremdstoffbereichen hoher Konzentration vom zweiten Leitungstyp auf den aktiven Bereichen zwischen den Wortleitungen (12); – selektives Entfernen der ferroelektrischen Dielektrikumsschicht (17) und der dielektrischen Tunnelschicht (16) unter Verwendung der Wortleitungen (12) als Maske; – Herstellen einer Isolierschicht-Seitenwand (24) auf der Seitenfläche der Wortleitung (12) und der Deck-Isolierschichten (23), um dadurch auf den Fremdstoffbereichen (14) ein Kontaktloch auszubilden; und – Herstellen mehrerer Bitleitungen (15), die dadurch elektrisch mit den Fremdstoffbereichen (14) verbunden sind.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 37, bei dem der Schritt des Herstellens der Wortleitung so ausgeführt wird, dass eine leitende Schicht und eine Isolierschicht sequenziell auf der ferroelektrischen Dielektrikumsschicht (17) abgeschieden werden und sie durch Fotolithografie und Ätzen selektiv entfernt werden, um dadurch über den Floatgates (13) eine Wortleitung (12) rechtwinklig zu den aktiven Bereichen auszubilden.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 37, bei dem die Deck-Isolierschicht (23) aus einem Material mit Ätzselektivitätsverhältnis zwischen der dielektrischen Isolierschicht und der ferroelektrischen Dielektrikumsschicht (17) hergestellt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 37, bei dem die Isolierschicht-Seitenwand (24) dadurch hergestellt wird, dass eine Isolierschicht auf der gesamten Oberfläche des Substrats (10) einschließlich der Wortleitung (12) und der Deck-Isolierschicht (23) abgeschieden und anisotrop geätzt wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 40, bei dem die Abscheidungsdicke der Isolierschicht unter Berücksichtigung des Radius des Kontaktlochs kontrolliert wird.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, mit den folgenden Schritten: – Herstellen, vor der dielektrischen Tunnelschicht (16), einer Feld-Isolierschicht (11) in einem Feldbereich in solcher Weise, dass in einer Richtung mit einem vorbestimmten Intervall mehrere aktive Bereiche auf dem Halbleitersubstrat (10) vom ersten Leitungstyp ausgebildet werden; – Herstellen mehrerer Floatgates (13) mit einem vorbestimmten Intervall auf der dielektrischen Tunnelschicht (16) über dem aktiven Bereich; – Herstellen der ferroelektrischen Dielektrikumsschicht (17) auf der gesamten Oberfläche des Substrats (10) einschließlich der Floatgates (13); – Herstellen mehrerer Steuergates oder Wortleitungen (12) auf der ferroelektrischen Dielektrikumsschicht (17) in solcher Weise, dass eine Wortleitung (12) die Floatgates (13) rechtwinklig zu den aktiven Bereichen kontrolliert; – abwechselndes Herstellen von Maskierungen zwischen den Wortleitungen (12); – Herstellen der Ladungen-Eingangs/Ausgangs-Stufen (14) oder der Fremdstoffbereiche hoher Konzentration vom zweiten Leitungstyp auf den aktiven Bereichen unter Verwendung der Wortleitungen (12) und der Maskierungen als Maske; – Abscheiden einer Zwischenschicht-Isolierschicht (18) auf der gesamten Oberfläche des Substrats (10) einschließlich der Wortleitungen (12) und Herstellen eines Kontaktlochs, um die Fremdstoffbereiche (14) hoher Konzentration vom zweiten Leitungstyp freizulegen; und – Herstellen mehrerer Bitleitungen (15) auf der Zwischenschicht-Isolierschicht (18), so dass sie dadurch elektrisch mit den Fremdstoffbereichen (14) hoher Konzentration vom zweiten Leitungstyp verbunden sind.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 23, mit den folgenden Schritten: – Herstellen, vor der dielektrischen Tunnelschicht (16), einer Feld-Isolierschicht (11) in einem Feldbereich in solcher Weise, dass in einer Richtung mit einem vorbestimmten Intervall mehrere aktive Bereiche auf dem Halbleitersubstrat (10) vom ersten Leitungstyp ausgebildet werden; – Herstellen mehrerer Floatgates (13) mit einem vorbestimmten Intervall auf der dielektrischen Tunnelschicht (16) über dem aktiven Bereich; – Herstellen der ferroelektrischen Dielektrikumsschicht (17) auf der gesamten Oberfläche des Substrats (10) einschließlich der Floatgates (13); – Herstellen mehrerer Steuergates oder Wortleitungen (12) auf der ferroelektrischen Dielektrikumsschicht (17) in solcher Weise, dass eine Wortleitung (12) die Floatgates (13) rechtwinklig zu den aktiven Bereichen kontrolliert; – abwechselndes Herstellen von Maskierungen zwischen den Wortleitungen (12); – Herstellen der Ladungen-Eingangs/Ausgangs-Stufen (14) oder der Fremdstoffbereiche hoher Konzentration vom zweiten Leitungstyp auf den aktiven Bereichen unter Verwendung der Wortleitungen (12) und der Maskierungen als Maske; – selektives Entfernen der ferroelektrischen Dielektrikumsschicht (17) und der dielektrischen Tunnelschicht (16) unter Verwendung der Wortleitungen (12) und Maskierungen als Maske; – Herstellen einer Isolierschicht-Seitenwand (23) auf der Seite der Wortleitungen (12) und der Deck-Isolierschicht (23), um dadurch ein Kontaktloch auf den Fremdstoffbereichen (14) auszubilden; und – Herstellen mehrerer Bitleitungen (15), die dadurch elektrisch mit den Fremdstoffbereichen (14) verbunden sind.
Verfahren zum Herstellen eines Halbleiter-Speicherbauteils nach Anspruch 43, bei dem die Maskierung, die Isolierschicht-Seitenwand (23), die ferroelektrische Dielektrikumsschicht (17) oder die dielektrische Tunnelschicht (16) aus einem Material mit großem wechselseitigem Selektionsverhältnis hergestellt wird.