KR100464659B1 - 플레시 메모리소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 플레시 메모리소자 및 그 제조방법에 관한 것으로, 본 발명에 따른 플래시 메모리소자의 제조 방법은, 실리콘 기판 상에 플로팅게이트 산화막을 형성하는 단계; 상기 플로팅게이트 산화막상에 플로팅게이트를 형성하는 단계; 상기 플로팅게이트 상에 콘트롤게이트 산화막을 형성하는 단계; 및 상기 콘트롤게이트 산화막 상에 경사진 측면을 가지는 콘트롤게이트를 형성하는 단계를 포함한다. 또한, 본 발명에 따른 플래시 메모리소자는, 실리콘 기판 에 형성된 플로팅 게이트산화막; 상기 플로팅게이트 산화막상에 형성된 플로팅 게이트; 상기 플로팅 게이트상에 형성된 콘트롤게이트 산화막; 및 상기 콘트롤게이트 산화막 상에 형성되고 경사진 측면을 갖는 콘트롤게이트를 포함한다.

Description

플레시 메모리소자 및 그 제조방법{Flash memory device and method for fabricating thereof}

본 발명은 플레시 메모리소자의 제조방법에 관한 것으로서, 보다 상세하게는 콘트롤게이트의 패터닝을 개선하여 소자의 동작특성과 신뢰성을 증대시킬 수 있는 플레시 메모리소자 및 그 제조방법에 관한 것이다.

플래시 메모리소자의 일반적인 동작원리와 파울러-노드하임 터널링 (Fowler-Nordheim Tunneling; FN Tunneling)의 발생현상에 대해 도1를 참조하여 설명하면 다음과 같다.

도 1은 일반적인 적층 게이트셀(stacked gate cell) 플래시 트랜지스터의 단면도 및 FN 터넬링 모식도로서, 도 1a는 프로그램의 경우이고, 도 1b는 지우기의 경우를 나타낸 것이다.

플래시 메모리소자의 일반적인 동작원리는, 도 1a 및 도 1b에 도시된 바와같이, 파울러-노드하임 터널링을 이용하여 전자를 플로팅 게이트(3)에 주입시키므로써 프로그램하고, 방전시키므로써 지우는(erase) 동작을 수행하고 있다.

또한, 플로팅 게이트(3)에 전자가 주입되어 존재하는지 여부에 따라 1 또는 O의 논리(logic)를 읽는(read) 동작을 수행한다. 미 설명부호 1은 실리콘기판, 5는 콘트롤게이트, 7a는 소오스, 7b는 드레인이다.

그리고, 파울러-노드하임 터널링은 전자의 양자역학적인 터널링의 일종으로, 에너지 장벽의 높이가 저자의 에너지보다 클 경우에 전자는 그 장벽을 뛰어 넘을 수 없다는 고전역학적인 현상이 양자역학에서는 발생할 수 있다는 것으로, 전자의에너지가 장벽의 높이보다 낮아도 고전압에 의한 고전기장(high electric field ∼ 10 MV/cm 이상)이 주변에 형성될 경우 (또는 장벽의 두께가 매우 얇을 경우)에는 그 장벽을 통과할 수 있는 현상을 말한다. 여기서, 고전압이란 플래시 소자의 읽기 동작에 사용되는 게이트전압인 1.8 내지 3.3 V에 비해 전압의 세기가 크다는 것을 의미한다.

기존 방식에 의한 플래시 소자의 제조방법을 도 1을 참조하여 설명하면 다음과 같다.

도 2는 종래의 적층 게이트셀 플래시소자의 단면도 및 기존 방식에 의한 콘트롤 게이트 패터닝 모식도이다.

종래기술에 의하면, 반도체기판(21)상에 플로팅게이트용 도전층을 증착한후 이를 패터닝하여 플로팅 게이트(25)를 형성하고, 상기 플로팅게이트(25)를 포함한 반도체기판(21)상에 콘트롤게이트용 도전층을 증착한후 상기 도전층상에 감광물질 (미도시)을 도포한다.

그다음, 상기 감광물질을 포토리소그라피 공정기술에 의해 노광 및 현상하여 감광막패턴(31)을 형성한후 이를 마스크로 상기 도전층을 패터닝하여 콘트롤 게이트 (29)를 형성한다.

그러나, 상기와 같은 종래기술에 의하면, 기존 방식대로 식각하는 경우(A)에 콘트롤게이트(29)의 측벽이 얇아서 전압 인가시에 효과적인 전달(coupling)을 어렵게 한다.

또한, 콘트롤게이트(29)의 측벽을 두껍게 하기 위해 마스크 사이즈(L)를 늘리는 것은 패턴사이의 거리를 좁게 하기 때문에 콘트롤게이트(29)의 패터닝이 어렵게 된다.

그리고, 정밀한 포토공정이 보장되지 않으면 미스 얼라인(mis-align)에 의해 콘트롤게이트의 하단부의 좌우대칭이 이루어지지 않아서 신뢰성에 문제를 초래한다.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 파울러-노드하임 터널링에 의해 플로팅 게이트로 주입된 전자의 보존효과 를 증대시킬 수 있고 소자의 동작특성의 신뢰성을 향상시킬 수 있는 플래시 메모리 소자의 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명의 다른 목적은, 마스크패턴의 사이즈를 줄여 인접패턴과의 상호작용을 줄일 수 있어 패터닝을 용이하게 할 수 있는 플래시 메모리소자의 제조방법을 제공함에 그 목적이 있다.

그리고, 본 발명의 또다른 목적은 콘트롤게이트하부에 테일을 형성하여 실리콘기판과의 접촉면적을 늘릴 수 있어 미스얼라인에의한 콘트롤게이트하부의 비대칭성을 최소화할 수 있는 플래시 메모리소자의 제조방법을 제공함에 그 목적이 있다.

도 1은 일반적인 적층 게이트셀(stacked gate cell) 플래시 트랜지스터의 단면도 및 FN 터넬링 모식도로서, 도 1a는 프로그램의 경우이고, 도 1b는 지우기의 경우를 나타낸 도면.

도 2는 종래의 적층 게이트셀 플래시소자의 단면도 및 기존 방식에 의한 콘트롤 게이트 패터닝 모식도.

도 3은 본 발명에 따른 플래시 메모리소자를 설명하기 위한 단면도.

도 4a 내지 4b는 본 발명에 따른 플래시 메모리소자의 제조방법을 설명하기 위한 공정단면도.

[도면부호의설명]

41 : 실리콘기판 43 : 플로팅게이트산화막

45 : 플로팅게이트 47 : 콘트롤게이트산화막

49 : 제2폴리실리콘층 49a : 콘트롤게이트

49b : 테일

상기 목적을 달성하기 위한 본 발명에 따른 플래시 메모리소자의 제조 방법은, 실리콘 기판 상에 플로팅게이트 산화막을 형성하는 단계; 상기 플로팅 게이트산화막 상에 플로팅게이트를 형성하는 단계; 상기 플로팅게이트 상에 콘트롤게이트산화막을 형성하는 단계; 및 상기 콘트롤게이트 산화막 상에 경사진 측면을 가지는 콘트롤게이트를 형성하는 단계를 포함하는 것을 특징으로한다.

또한, 본 발명에 따른 플래시 메모리소자는, 실리콘 기판 상에 형성된 플로팅게이트 산화막; 상기 플로팅게이트 산화막 상에 형성된 플로팅게이트; 상기 플로팅게이트 상에 형성된 콘트롤게이트 산화막; 및 상기 콘트롤게이트 산화막 상에 형성되고 경사진 측면을 갖는 콘트롤게이트를 포함하는 것을 특징으로한다.

(실시예)

이하, 본 발명에 따른 플래시 메모리소자 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 3은 본 발명에 따른 플래시 메모리소자를 설명하기 위한 공정단면도이다.

본 발명에 따른 플레시 메모리소자는, 도 3에 도시된 바와같이, 실리콘기판(41)상에 플로팅게이트산화막(43)이 형성되고, 상기 플로팅게이트산화막 (43)상에 플로팅게이트(45)가 형성되어 있다.

또한, 상기 플로팅게이트(45)상에 콘트롤게이트산화막(47)이 형성되어 있고, 상기 콘트롤게이트산화막(47)상에는 콘트롤게이트(49a)가 형성되어 있다. 여기서, 상기 콘트롤게이트(49a)의 측면이 경사지게 형성되어 있고 하부면에는 테일 (tail)(49b)이 형성되어 있다. 또한, 상기 콘트롤게이트(49a) 형성시에 사용되는 감광막패턴(51)의 폭은 기존의 폭(L)보다 작고, 플로팅게이트(45)의 두께(T2)는 기존 (T1)에 비해 약 1.5배 정도 증가된다.

상기 구성을 통해 본 발명에 따른 플래시 메모리소자의 콘트롤게이트 패터닝공정에 대해 설명하면 다음과 같다.

도 4a 및 도 4b는 본 발명에 따른 플래시 메모리소자의 제조방법을 설명하기 위한 공정단면도이다.

본 발명에 따른 플래시 메모리소자의 제조방법은, 도 4a에 도시된 바와같이, 실리콘기판(41)상에 플로팅게이트산화막(43)을 형성하고, 상기 플로팅게이트산화막 (43)상에 플로팅게이트용 제1폴리실리콘을 증착한후 그 위에 제1감광물질을 도포하고 포토리소그라피 공정기술에 의해 이를 노광 및 현상한다음 이를 선택적으로 패터닝하여 제1감광막패턴(미도시)을 형성한후 이를 마스크로 상기 제1폴리실리콘을 선택적으로 패터닝하여 플로팅게이트(45)를 형성한다. 이때, 상기 플로팅게이트(45)를 형성하기 위해 증착한 폴리실리콘은 후속공정에서 형성될 콘트롤게이트의 측벽을 기존보다 두껍게 하기 위하여 두껍게 형성한다.

그다음, 상기 제1감광막패턴(미도시)을 제거한후 상기 플로팅게이트(45)를 포함한 전체 구조의 상면에 콘트롤게이트산화막(47)을 증착하고, 그 위에 콘트롤게이트를 형성할 제2폴리실리콘층(49)을 증착한다.

이어서, 도 4b에 도시된 바와같이, 상기 제2폴리실리콘층(49)상에 제2감광물질을 도포한후 포토리소그라피 공정기술에 의해 노광 및 현상하고 이를 패터닝하여 제2감광막패턴(51)을 형성한다. 이때, 제2감광막패턴(51)은 기존(L)보다 작은 사이즈의 감광막패턴을 이용할 수가 있다.

그다음, 상기 제2감광막패턴(51)을 마스크로 상기 제2폴리실리콘층(49)을 선택적으로 패터닝하여 경사진 측벽을 가진 콘트롤게이트(49a)를 형성한다. 이때, 상기 콘트롤게이트(49a)의 하부에 테일(49b)(tail)을 형성하므로써 실리콘기판(41)의 접촉면적이 증가된다.

상기에서 설명한 바와같이, 본 발명에 따른 플래시 메모리소자 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 따른 플래시 메모리소자 및 그 제조방법에 의하면, 감광막의 사이즈를 기존(L)보다 작게 하여 인접한 패턴과의 여유를 확보할 수 있고, 감광막의 사이즈를 기존(L)보다 작게 함에도 불구하고 콘트롤 게이트의 측벽을 기존보다 두껍게 형성할 수가 있다.

이로 인해, 콘트롤게이트의 측벽에 경사를 형성하고 필름 증착 및 식각 특성상 하부에 필름을 남기는, 즉 테일(tail) 형성, 방식의 식각이 가능하다.

또한, 마스크의 미스 얼라인에 의한 콘트롤 게이트 하부의 비대칭성을 최소화할 수 있다. 즉, 약간의 미스얼라인이 발생하여도 기존보다 하부면적을 넓혔기 때문에 소자동작을 위한 최소면적을 여유있게 확보할 수가 있다.

그리고, 플로팅게이트의 두께가 증가되어 채널로 부터의 터널링에 의해 전자를 보존할 수 있는 능력이 커져서 소자특성의 향상을 가져 온다.

따라서, 플로팅 게이트의 두께를 증가시키므로써 파울러-노드하임 터널링에의해 플로팅 게이트로 주입된 전자의 보존효과를 증대시킬 수 있어 소자의 동작특성과 신뢰성의 향상을 가져 올 수 있다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

1. 실리콘 기판 상에 플로팅게이트 산화막을 형성하는 단계;

   상기 플로팅게이트 산화막상에 플로팅게이트를 형성하는 단계;

   상기 플로팅게이트 상에 콘트롤게이트 산화막을 형성하는 단계; 및

   상기 콘트롤게이트 산화막 상에 경사진 측면을 가지는 콘트롤게이트를 형성하는 단계를 포함하는 것을 특징으로하는 플래시 메모리소자의 제조방법.
2. 제1항에 있어서, 상기 콘트롤게이트의 하부면에 테일이 형성되어 있는 것을 특징으로하는 플레시 메모리소자의 제조방법.
3. 실리콘 기판 상에 형성된 플로팅게이트 산화막;

   상기 플로팅게이트 산화막 상에 형성된 플로팅게이트;

   상기 플로팅게이트 상에 형성된 콘트롤게이트 산화막; 및

   상기 콘트롤게이트 산화막 상에 형성되고 경사진 측면을 갖는 콘트롤게이트를 포함하는 것을 특징으로하는 플레시 메모리소자.
4. 제3항에 있어서, 상기 콘트롤게이트의 하부면에 테일이 형성되어 있는 것을 것을 특징으로하는 플레시 메모리소자.