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KR100607785B1 - 스플릿 게이트 플래시 이이피롬의 제조방법 - Google Patents

스플릿 게이트 플래시 이이피롬의 제조방법 Download PDF

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KR100607785B1
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Abstract

본 발명은 스플릿 게이트 플래시 EEPROM 제조 방법에 관한 것으로, 보다 자세하게는 트렌치 소자 분리된 기판 상에 제1차 유전체막을 증착하는 단계; 상기 제1차 유전체막 상부에 제1차 포토레지스트를 도포하고 패터닝하는 단계; 상기 제1차 포토레지스트를 마스크로 하여 상기 제1차 유전체막을 식각하는 단계; 상기 제1차 포토레지스트를 제거하는 단계; 상기 제1차 포토레지스트가 제거된 기판을 클린 액티브 피트(Pit) 반응성이온식각법으로 식각하고 제1차 세정하는 단계; 상기 식각된 트렌치에 터널 산화막을 형성하는 단계; 상기 터널 산화막 상에 플로팅 게이트막을 증착하고 에치백하는 단계; 상기 플로팅 게이트막 상부에 콘트롤 게이트 산화막을 형성하는 단계; 상기 콘트롤 게이트 산화막 상부에 콘트롤 게이트막을 증착하고 에치백하는 단계; 상기 콘트롤 게이트막을 산화시키는 단계; 상기 산화된 기판 상에 제2차 포토레지스트를 도포하고 패터닝하는 단계; 상기 제2차 포토레지스트를 마스크로 하여 상기 콘트롤 게이트막과 콘트롤 게이트 산화막을 식각하고 상기 플로팅 게이트막 및 상기 터널 산화막을 식각하고 제2차 세정하는 단계; 상기 제2차 세정된 트렌치 영역에 버퍼 유전체막을 형성하고 에치백하는 단계; 상기 트렌치 영역 하부에 소스 정션을 형성하는 단계; 상기 트렌치 영역에 소스 콘택 전극막을 증착하는 단계; 상기 증착된 소스 콘택 전극막 상부에 제3차 포토레지스트를 도포하고 패터닝하는 단계; 상기 제3차 포토레지스트를 마스크로 하여 상기 소스 콘택 전극막을 식각하는 단계; 상기 제3차 포토레지스트를 제거하고 제3차 세정하는 단계; 상기 제1차 유전체막을 제거하는 단계; 상기 제1차 유전체막이 제거된 기판을 산화시키는 단계 및 드레인 정션을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 스플릿 게이트 플래시 EEPROM 제조 방법은 스플릿 게이트 셀의 콘트롤 게이트와 플로팅 게이트가 모두 수직형태로 구성되어 최대한 셀 크기를 작게 만들수 있으며, 매우 높은 커플링비(Coupling Ratio)를 구현할 수 있으므로 프로그램시 전압(Voltage)을 낮추는 효과가 있다.
EEPROM, Split Gate, Flash Cell, 콘트롤 게이트, 플로팅 게이트

Description

스플릿 게이트 플래시 이이피롬의 제조방법{Method for manufacturing split gate flash EEPROM}
도 1a는 종래 기술에 의한 적층구조의 플래시 EEPROM 셀의 단면도
도 1b는 종래 기술에 의한 스플릿 게이트 구조의 플래시 EEPROM 셀의 단면 도.
도 2a 내지 도 2d는 본 발명에 의한 스플릿 게이트 플래시 EEPROM의 제조방법을 나타낸 단면도.
본 발명은 스플릿 게이트 플래시 EEPROM 제조 방법에 관한 것으로, 보다 자세하게는 스플릿 게이트 셀의 콘트롤 게이트와 플로팅 게이트가 모두 수직형태로 구성되어 최대한 셀 크기를 작게 만들수 있으며, 매우 높은 커플링비(Coupling Ratio)를 구현할 수 있으므로 프로그램시 전압(Voltage)을 낮추는 스플릿 게이트 플래시 EEPROM 제조 방법에 관한 것이다.
비휘발성 메모리 셀(Nonvolatile Memory Cell)의 한 종류인 플래쉬 이이피롬 셀은 전기적인 기록(Program)및 소거(Erase) 기능을 갖고 있는데, 그 구조는 크게 적층(stack) 구조와 스플릿 게이트 구조로 나눌 수 있다.
비휘발성 메모리 셀(Nonvolatile Memory Cell)의 한 종류인 플래시 EEPROM 셀은 전기적인 기록(Program)및 소거(Erase) 기능을 갖고 있는데, 그 구조는 크게 적층(stack) 구조와 스플릿 게이트 구조로 나눌 수 있다.
도 1a는 적층구조의 플래시 EEPROM 셀의 단면을 도시한 것이고, 도 1b는 스플릿 게이트 구조의 플래시 EEPROM 셀의 단면을 도시한 것이다. 도 1a에서 보는 바와 같이 적층구조 및 스플릿 게이트 구조의 플래시 EEPROM 셀은 기본적으로 P형 기판(1)에 터널 산화막(Tunnel Oxide)(2), 플로팅 게이트(3), 층간 폴리 산화막(Inter poly oxide)(4), 컨트롤 게이트(5), 드레인 영역(6) 및 소오스 영역(7)으로 이루어지며, 특히 도 1b에 도시된 스플릿 게이트 구조의 플래시 EEPROM 셀에는 실렉트 게이트 산화막(8)이 추가로 구비된다.
도 1a에 도시된 바와 같이, 적층구조의 플래시 EEPROM 셀은 기판표면에 적층공정으로 이루어지기 때문에 셀이 차지하는 면적은 작지만 셀의 소거기능시 과잉소거되는 문제가 있다. 셀의 과잉소거를 해결하기 위한 것이 도 1b에 도시된 스플릿 게이트 구조인데, 이는 최근 반도체 소자의 초고집적화로 셀당 차지하는 면적이 줄어드는 추세에 부합되지 못하는 단점이 있다. 즉, 스플릿 게이트 구조는 셀 면적을 감소시키는데 한계가 있다.
또한, 종래의 수평형 콘트롤 게이트(Control Gate)의 채널 길이(Channel Length)가 사진(Photo) 공정의 오버레이 조절(Overlay Control)에 의해 형성되기 때문에 콘트롤 게이트의 구동시 문턱전압(Threshold Voltage)나 전류(Current)의 변동이 있게 된다. 또한 콘트롤 게이트가 웨이퍼 표면을 따라 평행하게 형성이 되므로 스케일(Scaling)시에도 앞서 언급한 오버레이 마진(Margin)의 고려해야 하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 스플릿 게이트 셀의 콘트롤 게이트와 플로팅 게이트가 모두 수직형태로 구성되어 최대한 셀 크기를 작게 만들수 있으며, 매우 높은 커플링비(Coupling Ratio)를 구현할 수 있으므로 프로그램시 전압(Voltage)을 낮추는 스플릿 게이트 플래시 EEPROM 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 트렌치 소자 분리된 기판 상에 제1차 유전체막을 증착하는 단계; 상기 제1차 유전체막 상부에 제1차 포토레지스트를 도포하고 패터닝하는 단계; 상기 제1차 포토레지스트를 마스크로 하여 상기 제1차 유전체막을 식각하는 단계; 상기 제1차 포토레지스트를 제거하는 단계; 상기 제1차 포토레지스트가 제거된 기판을 클린(Clean) 액티브(Active) 피트(Pit) 반응성이온식각법으로 식각하고 제1차 세정하는 단계; 상기 식각된 트렌치에 터널 산화막을 형성하는 단계; 상기 터널 산화막 상에 플로팅 게이트막을 증착하고 에치백하는 단계; 상기 플로팅 게이트막 상부에 콘트롤 게이트 산화막을 형성하는 단계; 상기 콘트롤 게이트 산화막 상부에 콘트롤 게이트막을 증착하고 에치백하는 단계; 상기 콘트롤 게이트막을 산화시키는 단계; 상기 산화된 기판 상에 제2차 포토레지스트를 도포하고 패터닝하는 단계; 상기 제2차 포토레지스트를 마스크로 하여 상기 콘트롤 게이트막과 콘트롤 게이트 산화막을 식각하고 상기 플로팅 게이트막 및 상기 터널 산화막을 식각하고 제2차 세정하는 단계; 상기 제2차 세정된 트렌치 영역에 버퍼 유전체막을 형성하고 에치백하는 단계; 상기 트렌치 영역 하부에 소스 정션을 형성하는 단계; 상기 트렌치 영역에 소스 콘택 전극막을 증착하는 단계; 상기 증착된 소스 콘택 전극막 상부에 제3차 포토레지스트를 도포하고 패터닝하는 단계; 상기 제3차 포토레지스트를 마스크로 하여 상기 소스 콘택 전극막을 식각하는 단계; 상기 제3차 포토레지스트를 제거하고 제3차 세정하는 단계; 상기 제1차 유전체막을 제거하는 단계; 상기 제1차 유전체막이 제거된 기판을 산화시키는 단계 및 드레인 정션을 형성하는 단계로 이루어진 스플릿 게이트 플래시 EEPROM 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2d는 본 발명에 의한 스플릿 게이트 플래시 EEPROM의 제조방법을 나타낸 단면도이다.
먼저, 도 2a는 플로팅 게이트 형성 단계이다. 도 2a에서 보는 바와 같이 트 렌치 소자 분리된 기판(201) 상에 제1차 유전체막(202)을 증착하고, 상기 제1차 유전체막 상부에 제1차 포토레지스트를 도포하고 패터닝한 다음, 상기 제1차 포토레지스트를 마스크로 하여 상기 제1차 유전체막을 식각하여 셀 패턴을 형성하고, 상기 제1차 포토레지스트를 제거한다. 이어서, 상기 제1차 포토레지스트가 제거된 기판을 클린 액티브 피트(Pit) 반응성이온식각법으로 식각하고 제1차 세정한 다음, 상기 식각된 트렌치에 터널 산화막(203)을 형성하고, 상기 터널 산화막상에 플로팅 게이트막(204)을 증착하고 에치백하여 콘트롤 게이트 형성을 위한 공간을 확보한다.
다음, 도 2b는 콘트롤 게이트 형성 단계이다. 도 2b에서 보는 바와 같이 상기 플로팅 게이트막 상부에 콘트롤 게이트 산화막(205)을 형성하고, 상기 콘트롤 게이트 산화막 상부에 콘트롤 게이트막(203)을 증착하고, 에치백한 다음, 상기 콘트롤 게이트막을 산화시켜 산화막(207)을 형성한다.
다음, 도 2c는 소스 정션 형성 단계이다. 도 2c에서 보는 바와 같이 상기 산화된 기판 상에 제2차 포토레지스트를 도포하여 패터닝하고, 상기 제2차 포토레지스트를 마스크로 하여 상기 콘트롤 게이트막과 콘트롤 게이트 산화막을 식각한 다음, 상기 플로팅 게이트막 및 상기 터널 산화막을 식각하고 제2차 세정한다. 이어서, 상기 제2차 세정된 트렌치 영역에 버퍼 유전체막(208)을 형성하고 에치백하고, 상기 트렌치 영역 하부에 소스 정션(209)을 형성한다.
다음, 도 2d는 전극 형성 단계이다. 도 2d에서 보는 바와 같이 상기 트렌치 영역에 소스 콘택 전극막(210)을 증착하고, 상기 증착된 소스 콘택 전극막 상부에 제3차 포토레지스트를 도포하고 패터닝한 다음, 상기 제3차 포토레지스트를 마스크로 하여 상기 소스 콘택 전극막을 식각한다. 이어서, 상기 제3차 포토레지스트를 제거하고 제3차 세정한 다음, 상기 제1차 유전체막을 제거하고, 상기 제1차 유전체막이 제거된 기판을 산화시켜 산화막(211)을 형성시킨다. 계속해서, 드레인 정션(212)을 형성한 다음 후속 공정을 진행한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 스플릿 게이트 플래시 EEPROM 제조 방법은 스플릿 게이트 셀의 콘트롤 게이트와 플로팅 게이트가 모두 수직형태로 구성되어 최대한 셀 크기를 작게 만들수 있으며, 매우 높은 커플링비를 구현할 수 있으므로 프로그램시 전압을 낮추는 효과가 있다.

Claims (1)

  1. 스플릿 게이트 플래시 EEPROM 제조 방법에 있어서,
    트렌치 소자 분리된 기판 상에 제1차 유전체막을 증착하는 단계;
    상기 제1차 유전체막 상부에 제1차 포토레지스트를 도포하고 패터닝하는 단계;
    상기 제1차 포토레지스트를 마스크로 하여 상기 제1차 유전체막을 식각하는 단계;
    상기 제1차 포토레지스트를 제거하는 단계;
    상기 제1차 포토레지스트가 제거된 기판을 클린 액티브 피트(Pit) 반응성이온식각법으로 식각하고 제1차 세정하는 단계;
    상기 식각된 트렌치에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 플로팅 게이트막을 증착하고 에치백하는 단계;
    상기 플로팅 게이트막 상부에 콘트롤 게이트 산화막을 형성하는 단계;
    상기 콘트롤 게이트 산화막 상부에 콘트롤 게이트막을 증착하고 에치백하는 단계;
    상기 콘트롤 게이트막을 산화시키는 단계;
    상기 산화된 기판 상에 제2차 포토레지스트를 도포하고 패터닝하는 단계;
    상기 제2차 포토레지스트를 마스크로 하여 상기 콘트롤 게이트막과 콘트롤 게이트 산화막을 식각하고 상기 플로팅 게이트막 및 상기 터널 산화막을 식각하고 제2차 세정하는 단계;
    상기 제2차 세정된 트렌치 영역에 버퍼 유전체막을 형성하고 에치백하는 단계;
    상기 트렌치 영역 하부에 소스 정션을 형성하는 단계;
    상기 트렌치 영역에 소스 콘택 전극막을 증착하는 단계;
    상기 증착된 소스 콘택 전극막 상부에 제3차 포토레지스트를 도포하고 패터닝하는 단계;
    상기 제3차 포토레지스트를 마스크로 하여 상기 소스 콘택 전극막을 식각하는 단계;
    상기 제3차 포토레지스트를 제거하고 제3차 세정하는 단계;
    상기 제1차 유전체막을 제거하는 단계;
    상기 제1차 유전체막이 제거된 기판을 산화시키는 단계; 및
    드레인 정션을 형성하는 단계
    로 이루어짐을 특징으로 하는 스플릿 게이트 플래시 EEPROM 제조 방법.
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