JPH03209728A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に、半導体集積回路の
高集積化技術に関するものである。

［従来の技術］ 近年、産業・民生用機器のマイクロエレクトロニクス化
の要請に応えるため、ＬＳＩ（大規模集積回路）をさら
に大規模化したＶＬＳＩ（超大規模集積回路）が開発さ
れ、実用に供されている。

たとえば半導体記憶装置においては、最近の１０年間で
その記憶容量が約１０００倍にも増大している。

このような高集積化の進展は、主に比例縮小という手段
を用いて半導体装置を構成している単位素子のサイズを
限りなく減少させることにより実現されてきた。

第５図は、従来の半導体集積回路に使用されているＭＯ
Ｓ　（Ｍｅ　ｔ　ａ　１−Ｏｘ　ｉ　ｄ　ｅ−８ｅｍ　
１ｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ（以下“
ＭＯＳＦＥＴ”と略称する）の基本構造を示す、半導体
装置の斜視断面図である。ＭＯＳＦＥＴについての以下
の記述は、主にＳ、Ｍ、Ｓｚｅ著ｒＰｈｙｓｉｃｓ　　
ｏｆ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　　Ｄｅｖｉｃｅ
ｓ、２ｎｄ　　ＥｄｉｔｉｏｎＪに依った。

第５図を参照して、このＭＯＳＦＥＴは、４端子素子（
図中、端子のひとつは図示されていない）であって、Ｐ
型半導体基板５２と、Ｐ型半導体基板５２の主表面上に
、互いに間隔を隔てて形成された２つのＮ＋拡散層５４
．５６と、２つのＮ＋拡散層５４．５６の間の領域上に
形成されたゲート酸化膜６０と、ゲート酸化膜６０上に
金属により形成されたゲート電極６２と、Ｎ＋拡散層５
４上に設けられ、金属からなるソース電極６４と、Ｎ＋
拡散層５６上に設けられ、金属からなるドレイン電極６
６とを含む。このＭＯＳＦＥＴの周囲には、厚い酸化膜
からなるフィールド分離酸化膜５８が設けられており、
このＭＯＳＦＥＴを他の素子から分離している。

ソース電極６４は接地電位に固定されている。

ゲート電極６２には、ゲート電圧ｖＧが印加される。ド
レイン電極６６には、ドレイン電圧Ｖｏが印加される。

Ｐ型半導体基板５２は、接地電位より低いかまたは等し
い基板電位に接続される。

上述のＭＯＳＦＥＴの動作を規定する基本的なデバイス
パラメータは、以下のとおりである。

（１）　チャネル長Ｌ０これは、ゲート電極６２の直下
の、Ｎ十拡散層５４、Ｎ＋拡散層５６とＰ型半導体基板
５２との２つのＮ”−Ｐ接合の間の距離である。

（２）　チャネル幅ｚ０ （３）　ゲート酸化膜６０の厚さｄｏ （４）　接合深さｒ、。これは、Ｎ＋拡散層５４．５６
の拡散の深さである。

（５）　基板濃度Ｎ、。これは、Ｐ型半導体基板５２の
不純物濃度である。

第５図を参照して、ＭＯＳＦＥＴの動作が以下に説明さ
れる。ゲート電極６２に何の電圧もかけられていないと
き、Ｎ十拡散層５４とＰ型半導体基板５２、Ｎ十拡散層
５６とＰ型半導体基板５２とは、背中合わせに接続され
た２つのＰＮ接合に対応している。このとき、Ｎ＋拡散
層５４．５６間に流れる電流は逆バイアス電圧によるリ
ーク電流である。

十分大きな正の電圧がゲート電極６２にかけられると、
２つのＮ＋拡散層５４．５６の間の、ゲート電極６２の
直下の領域に反転層（チャネル）が形成される。Ｎ＋拡
散層５４．５６は伝導表面により結合し、チャネルを通
じて大きな電流が流れることが可能になる。形成された
チャネルの伝導率は、ゲート電極６２に印加されるゲー
ト電圧ＶＧにより調整される。２つのＰＮ接合の裏面側
のコンタクト（基板コンタクト）は、基板電位に接続さ
れており、基板電位はＰＮ接合に逆バイアスがかかるよ
うに選ばれている。前述の５つのデバイスパラメータに
加えて、基板電位もチャネル伝導率に変動を与える１つ
のパラメータである。

各デバイスパラメータの変化によるＭＯＳ　Ｆ　ＥＴの
振舞いの変化が以下に説明される。たとえばチャネル幅
Ｚが狭くなると、ゲートの両側においてフィールド分離
酸化膜が形成されている部分の面積が相対的に増えてく
る。そのため、このＭＯＳＦＥＴのしきい値電圧Ｖｔｈ
が高くなる。ゲート酸化膜６０の厚さｄが大となると、
しきい値電圧Ｖｔｈ　も大となる。接合深さｒ、が大き
くなると、ゲート直下ではなく、基板５２の比較的深い
ところに電流が形成される。そのため、ノくンチスルー
が発生しやすくなる。接合深さｒＪが小さいと、Ｎ＋拡
散層５４．５６のチャネル側の工・ノジ部分に電界が集
中し、ＭＯＳＦＥＴの耐圧が小さくなる。基板濃度ＮＡ
が小さいと、Ｎ十拡散層５４．５６の周囲の空乏層が拡
がりやすく、これもバンチスルーを招く要因となる。基
板濃度ＮＡが大きいと、やはりしきい値電圧Ｖｔｈが高
くなることが知られている。

半導体集積回路装置が高集積化されるとともに、当然に
チャネル長しは小さくなってきた。チャネル長しが小さ
くなってきたために、チャネルの形成される領域で、従
来のような１次元的な電位分布ではなく、二次元的な電
位分布が見られるとともに、高電界が形成されるように
なった。

チャネル領域のドーピング濃度が予め定められているも
のとする。チャネル長しが減少するとき、Ｎ＋拡散層５
４．５６と半導体基板５２とのＰＮ接合部に形成される
空乏層の幅のオーダは、チャネル長しと同様の程度にな
る。チャネル領域内での電位分布は、ゲート電位ｖＧや
基板電位に左右される縦方向の電界εアと、ドレイン電
位ｖ０に左右される横方向の電界ε８に依存する。言い
変えると、εヶ〉〉ε８というグラシュアルチャネル（
ｇｒａｄｕａ　１−ｃｈａｎｎｅ　１）近似が成り立た
なくなり、チャネル領域の電位分布が二次元的になる。

二次元的な電位分布はチャネルを通過するキャリアの移
動に悪影響を与えＭＯＳＦＥＴのしきい値電圧以下での
特性の劣化を招く。二次元的な電位分布はさらに、しき
い値電圧Ｖｔｈの、チャネル長りとバイアス電圧とに対
する関係に悪影響を与え、ＭＯＳＦＥＴの特性の望まし
くない変化をもたらす。さらに、パンチスルーにより電
流が飽和するという問題も引き起こされる。

チャネル長しが減少することによるチャネル領域の電界
強度の増加は、チャネル領域を移動するキャリアの移動
度の、電場に対する依存を引き起こし、時にはキャリア
の速度飽和がもたらされる。

電界の強度がさらに増加すると、チャネルを移動するキ
ャリアの速度はＮ＋拡散層５６の近傍において非常に大
きくなる。このキャリアが有する多量のエネルギにより
、Ｎ＋拡散層５６の近傍で、キャリアが急速に増大する
。それによって、リークによる基板電流が増加したり、
半導体基板５２中に形成されている寄生バイポーラトラ
ンジスタの動作が引き起こされたりする。

チャネル長りの減少により形成される高電界は、複数の
ホットキャリアの形成を引き起こし、それらのホットキ
ャリアはゲート酸化膜６０などの酸化膜をチャージアッ
プする。酸化膜のチャージアップにより、ＭＯＳＦＥＴ
のしきい値電圧Ｖｔｈの変動がしばしば引き起こされ、
その伝導率の劣化がもたらされる。

［発明が解決しようとする課題］ 上述のように半導体集積回路装置がさらに高度に集積化
されると、ＭＯＳＦＥＴのチャネル長りは一層短くなる
。チャネル長りの減少に伴って、ＭＯＳＦＥＴの動作は
複雑なものとなり、素子の特性を著しく不安定なものと
する。そのため、現在の半導体集積回路装置の構造は、
より一層の高集積化には対応することが難しい。

この発明の目的は、上述の課題を解決し、より一層の高
集積化が行なわれても安定して動作することのできる半
導体装置を提供することである。

［課題を解決するための手段］ 本発明に係る半導体装置は、半導体物質からなる物体と
、半導体物質からなる物体の、相互に離れた位置にそれ
ぞれ接続され、半導体物質からなる物体に所望の位置か
ら、または所望の位置への電子の移動経路を提供するた
めの第１、第２および第３の導電手段と、第１および第
２の導電手段間に電流を起こすための手段と、第１およ
び第２の導電手段間の電流を、第３の導電手段に向けて
偏向させるための手段とを含む。

［作用コ 第１および第２の導電手段間の部分の半導体物質には、
電流が引起こされる。引起こされた電流は、第３の導電
手段に向けて偏向される。これにより、電流は′Ｍ４１
および第３の導電手段間または第２および第３の導電手
段間を流れる。前者の場合には第２の導電手段、後者の
場合には第１の導電手段に流れる電流がなくなり、第１
および第２の導電手段間におけるスイッチ機能を実現す
ることができる。

［実施例コ 以下、この発明の一実施例が図面を参照して説明される
。第１Ａ図および第１Ｂ図を参照して、この発明に係る
半導体装置は、Ｐ−シリコン半導体基板１０と、Ｐ−半
導体基板１０の主表面上に、互いに間隔を隔てて斜めイ
オン注入法により形成されたＮ＋拡散層１４．１６と、
Ｎ＋拡散層１４．１６の間の領域に形成されたＰ＋領域
１２と、Ｐ１領域１２とＮ＋拡散層１４との間に形成さ
れたＰ−領域１３と、Ｐ＋領域１２のＮ＋拡散層１６に
近い部分の上にポリシリコンで形成された電荷収集電極
２０と、電荷収集電極２０とＮ＋拡散層１４との間のＰ
−半導体基板１０の主表面を覆って形成され、電荷収集
電極２０とは絶縁されたゲ−ト電極１８とを含む。

Ｎ＋拡散層１４．１６は斜めイオン注入法によって形成
されており、両者は半導体基板１０の主表面ではなく、
基板１０の内部において互いに最も近接している。

電荷収集電極２０と、基板１０の主表面との間には、電
荷収集電極２０とＰ＋領域１２との間の接合を避け、オ
ーミックコンタクトを取るためのチッ化チタン（ＴｉＮ
）膜２３が形成されている。

ゲート電極１８と基板１０との間には、薄い５ｔＯ２膜
が形成されている。

基板１０の主表面上には、５ｉ０２などからなる絶縁層
１１が形成される。絶縁層１１の、Ｎ＋拡散層１４と、
ゲート電極１８と、電荷収集電極２０と、Ｎ＋拡散層１
６との上には、それぞれコンタクトホール１５ａ、１７
ａ、１９ａ、２１ａが形成される。

各コンタクトホール１５ａ、１７ｇ、１９ａｑ２１ａに
は、それぞれＮ＋拡散層１４と、ゲート電極１８と、電
荷収集電極２０と、Ｎ十拡散層１６とを所定の電源に接
続するための配線層１５．１７．１９．２１が形成され
る。配線層１５．１７．１９．２１は、アルミニウムや
タングステンなどの金属またはポリシリコンにより形成
されている。

これら基板１０の表面上の半導体複合物はさらに保護膜
２５によって覆われている。

第１Ｃ図は、第１Ａ図、第１Ｂ図に示された半導体装置
の要部を示す模式的断面図である。第１Ｃ図を参照して
、この半導体装置は以下の寸法を有する。

Ｐ＋領域１２の、チャネル長にそった長さをＬ１２深さ
をｄｒ　ＳＮ＋拡散層１４．１６間の最も短い距離をＬ
ＳＮ＋拡散層１４．１６の基板１０の主表面における距
離をＬｏ　、Ｎ＋拡散層１４．１６の深さをｄＮｓＮ＋
拡散層１４．１６のエツジの長さをｃｉｏ　とする。

ＬＰ　ｓ　ｄＰ　ＳＬｓ　Ｌ６　ｓ　ｄＮ　Ｓｄｏは以
下の式（１）〜（３）で示される関係を満たす範囲で選
ばれる。

１、　０＜Ｌ、／ＬＰ　＜１．　５　　　　　・・・（
１）（Ｌｏ　　２ｄｏ　）　／Ｌｏ　−Ｌ／Ｌｏ　＜ｌ
、　０・・・　（２） ２．０＜ｄｒ　／ｄＮ　　　　　　　・・・（３）式（
１）によれば、Ｐ＋領域１２の長さＬｐは、Ｎ＋拡散層
１４．１６間の距離りより短い。このようにすることに
より、Ｐ＋領域１２とＮ十拡散層１４との間に、Ｐ−領
域１３を設けることができる。Ｐ−領域１３は、ゲート
電極１８の下方の基板１０内に空乏層またはチャネルを
作るためのものである。Ｐ−領域１３の存在により、Ｎ
＋拡散層１４．１６間に電圧が加えられたときに、チャ
ネル領域に強電界が生ずる。空乏層またはチャネルは、
Ｐ＋領域１２の存在により、そこより先には伸びないこ
とに注意すべきである。

式（２）は、Ｎ＋拡散層１４．１６にエツジを形成し、
その付近の電界を強くするための条件を規定する。

式（３）は、Ｐ＋領域１２の深さｄｐが、Ｎ＋拡散層１
４．１６の深さｄＮより十分大きくなるべきであること
を示す。Ｐ＋領域１２の深さｄｒが式（３）を満たすこ
とにより、ゲート電極１８の下方に発生した空乏層が伸
びてバンチスルーを招くことはない。

以下は、この素子の寸法の具体例である。第１Ｂ図を参
照して、Ｎ÷拡散層１４．１６は、縦横とも０．１μｍ
程度・の寸法を有する。

第１Ｃ図を参照して、ゲート電極１８と基板１０の主表
面との間の５ｉ０２膜の厚さＴは、０゜１μｍ程度以下
である。Ｎ＋拡散層１４．１６間の距離りは０．１μｍ
以下である。電荷収集電極２０の左縁と、Ｎ十拡散層１
４との距離Ａ、は０゜０３μｍ程度である。

Ｎ＋拡散層１４．１６の深さｄＮは０．１μｍ程度であ
る。基板１０の主表面における、Ｎ＋拡散層１４．１６
間の距離り、は、０．３μｍ程度である。Ｎ＋拡散層１
４．１６のエツジ部分の、基板１０の主表面となす角θ
は４５°程度である。

基板１０は不純物Ｂを含み、その不純物濃度は１０’Ｓ
Ａ／（至）３程度である。Ｐ＋領域１２の不鈍物濃度は
１０”　Ａ／ｃｍ３程度である。Ｐ−６１域１３の不純
物濃度は基板１０Φそれと同程度が、それ以下である。

Ｎ＋拡散層１４．１６は濃度１０２０Ａ／Ｃｒ１１３程
度のＡｓを含む。

再び第１Ｃ図を参照して、Ｎ＋拡散層１４は接地電位Ｖ
ｓｓ（ＯＶ）に接続される。Ｎ＋拡散層１６は第１の電
源２２、第２の電源２４（両者あわせて５Ｖ）、負荷２
６を介して接地電位ＶＳＳに接続される。電荷収集電極
２０は第１の電源２２（０〜鉤　２Ｖ程度）を介して接
地電位ＶＳＳに接続される。ゲート電極１８は、ゲート
電位Ｖａ　　（５Ｖ、ＯＶ）に接続される。したがって
、電荷収集電極２０の電位は、Ｎ＋拡散層１６の電位よ
りも小さく選ばれている。

第１Ａ図〜第２Ｂ図を参照して、本発明の一実施例の半
導体装置は以下のように動作する。Ｎ＋拡散層１４．１
６間には予め定める電圧（５Ｖ程度）が印加される。第
２Ａ図を参照して、Ｎ＋拡散層１４の、Ｎ＋拡散層１６
に最も近い先端からは、この付近に発生する強電界のた
め電子が放出される。Ｎ十拡散層１４．１５間の距離が
、半導体基板１０内部における電子の平均自由行程より
も短く選ばれているため、放出された電子は半導体基板
１０の内部で散乱されることな（、電界に従って進む。

ゲート電極１８に電圧が印加されていないとき、放出さ
れた電子はＮ＋拡散層１４．１６間の電界により加速さ
れて、散乱することなしにＮ十拡散層１６に到達する。

これをパリスティック効果と呼ぶ。このとき、Ｎ＋拡散
層１４．１６間には電流が流れている。

第２Ｂ図を参照して、ゲート電極１８に正の電圧が印加
されるものとする。Ｎ＋拡散層１４から放出された電子
は、ゲート電極１８との間の静電力により、その軌道を
ゲート電極１８側に変える。

電子は電荷収集電極２０の十分近傍を通り、電荷収集電
極２０の電界に捕えられて、電荷収集電極２０に吸収さ
れる。したがってこの場合、Ｎ＋拡散層１４．１６間に
は電流は流れない。

すなわち、ゲート電極１８にかけるゲート電圧ＶＧを制
御することにより、この素子をスイッチング素子として
使用することができる。

パリスティック効果が起こるようなＮ＋拡散層１４．１
６間の距離は半導体基板１０の種類により異なる。たと
えば前述のシリコン基板を使用した場合には、Ｎ＋拡散
層１４．１６間の距離を０゜１μｍ以下とすれば、上述
のようなパリスティック効果がもたらされる。

この現象においては、移動する電子が、半導体基板１０
により散乱されることはない。そのため、上述のような
パリスティック効果を使用したスイッチング素子におい
ては、非常に高速な動作が実現できる。

第２Ａ図〜第２Ｂ図を参照して明らかなように、本発明
に係る半導体装置のスイッチング動作の原理は、従来の
ＭＯＳＦＥＴの動作原理と基本的に異なっている。Ｎ＋
拡散層１４．１６間をＭＯＳＦＥＴの場合と同様にチャ
ネルと呼ぶことにする。

この素子はそのチャネル長りを非常に小さくしても、ゲ
ート電圧ｖＧの変化のみによって安定して制御されるこ
とができ、従来のＭＯＳＦＥＴの場合のような不都合が
起こることはない。

第１の実施例において、チャネル領域にはＰ−領域１３
とＰ＋領域１２とが設けられている。Ｐ−領域１３は、
Ｎ＋拡散層１４のエツジ付近に強電界を発生させるため
のものである。Ｐ＋領域１２は、チャネル領域における
、Ｐ−領域１３内の空乏層の成長を防ぐために設けられ
ている。したがって、空乏層の成長を防ぐことができる
構造であれば、他の構造を用いることによ）ても、本発
明に係る半導体装置を実現することができる。第３図は
、そのような他の一実施例の半導体装置の構造を示す断
面図である。

３８３図を参照して、この実施例に係る半導体装置は、
Ｐ＋半導体基板２８と、半導体基板２８の主表面上に、
互いに間隔を隔てて形成されたＮ＋拡散層１４．１６と
、Ｎ＋拡散層１４．１６間のチャネル領域上に形成され
たアルミニウムなどによる電荷収集電極２０と、電荷収
集電極２０上に形成されたシリコン酸化膜３０と、シリ
コン酸化膜３０上に形成されたアルミニウムなどによろ
う一ト電極１８と、ゲート電極１８上に形成され六シリ
コン酸化膜３２とを含む。Ｎ＋拡散層１４」にはアルミ
ニウムなどにより形成されたソース１極３８が設けられ
る。Ｎ十拡散層１６上には、隔様にアルミニウムなどに
より形成されたドレイ〉電極４０が設けられる。

第３図に示される装置が第１図に示される装置と異なる
のは、電荷収集電極２ｏがチャネル領域の中央付近に形
成されていることと、ゲート電梧１８がチャネル領域の
すべてを覆って形成されていることと、Ｐ−半導体基板
ｌｏ内にＰ＋領域１２を設ける代わりに、Ｐ＋半導体基
板２８を用いていることである。

本発明の半導体装置の動作原理がら考えれば、第１図に
示されるように、電荷収集電極２ｏがチャネル領域上の
Ｎ＋拡散層１６寄りに設けられることが効果的であると
考えられる。しかしながらこの第２の実施例に示される
ように、チャネル領域の中央付近に電荷収集電極２ｏが
設けられても同様の効果が得られる。

ゲート電極１８は、少なくともＮ＋拡散層１４と電荷収
集電極２０との間のチャネル領域上を覆うように形成さ
れればよいが、第３図に示されるような、チャネル領域
のすべてを覆うゲート電極１８であっても、全く同様の
効果を奏することができる。このようにゲート電極１８
が形成されることにより、この素子は双方向スイッチン
グ素子として動作することができる。

第１の実施例において既に説明されたように、第１図の
Ｐ＋領域１２は、チャネル領域の空乏層の形成を防ぐも
のである。したがって、第３図に示される第２の実施例
の半導体装置のように、Ｐ＋半導体基板２８を採用した
半導体装置であっても、全く同様の効果を得ることがで
きる。

第３図に示される第２の実施例の半導体装置の動作は第
１図に示される第１の実施例の半導体装置の動作と全く
同様である。対応する要素には同一の符号が付されてお
り、かつそれらの名称も同一である。したがって、ここ
では詳しい説明は繰返されない。

第４Ａ図〜第４Ｊ図は、第２の実施例に係る半導体装置
の製造工程を示す断面図である。第４Ａ図を参照して、
Ｐ＋半導体基板２８の主表面上に、シリコン酸化膜３４
ｇが堆積される。

第４Ｂ図を参照して、シリコン酸化１２１１３４ａはエ
ツチングされ、所定の幅を有するシリコン酸化膜３４が
形成される。シリコン酸化膜３４の幅は、チャネル領域
の、半導体基板２８の主表面上における幅を規定する。

第４Ｃ図を参照して、シリコン酸化膜３４をマスクとし
て、斜めイオン注入法によりＮ＋拡散層１４とＮ＋拡散
層１６とが形成される。この際、Ｎ＋拡散層１４．１６
に注入されるイオンの方向は、互いに反対側である。し
たがって、Ｎ＋拡散層１４．１６は、その先端がシリコ
ン酸化膜３４の下方においてその間隔が最も小さくなる
ような形状に形成される。

イオンの注入方向が基板２８の主表面となす角度θは、
７００〜２０°の範囲で選ばれる。θが７０６より大き
ければエツジが形成されず、２゜°より小さければイオ
ンの基板中での拡散のため同様にエツジが形成されない
からである。

第４Ｄ図を参照して、シリコン酸化Ｈ３４がエツチング
により除去される。

第４Ｅ図を参照して、半導体基板２８、Ｎ＋拡散層１４
．１６の上にアルミニウム膜２０ａが形成される。

第４Ｆ図を参照して、アルミニウム膜２０ａはエツチン
グされ、アルミニウムからなる電荷収集電極２０が形成
される。その幅は、たとえばＰ＋半導体基板２８がシリ
コンである場合には、たとえば０．１μｍ以下の値とな
るように選ばれる。

第４Ｇ図を参照して、半導体基板２８、Ｎ＋拡散層１４
．１６、電荷収集電極２０の上にシリコン酸化膜３０ａ
が２００〜３００への厚さで形成される。さらにその上
に、アルミニウム層１８ａが形成される。

第４Ｈ図を参照して、シリコン酸化膜３０ａ１アルミニ
ウム層１８ａがともにエツチングされ、チャネル領域上
を覆うシリコン酸化膜３０、さらにその上に積層された
アルミニウムからなるゲート電極１８が形成される。

ゲート電極１８上にさらにシリコン酸化膜が形成され、
エツチングされてゲート電極１８を覆うシリコン酸化Ｗ
ＩＢ２が形成される（第４１図）。

第４Ｊ図を参照して、Ｎ＋拡散層１４上にアルミニウム
からなるソース電極３８が形成される。

Ｎ＋拡散層１６上には、同じくアルミニウムからなるド
レイン電極４０が形成される。

以上の工程により、第３図に示される本発明の第２の実
施例に係る半導体装置が形成される。

なお、上述の実施例においては、絶縁のためにシリコン
酸化膜３０．３２が設けられたが、これらはシリコン酸
化膜には限らず、たとえばシリコン窒化膜Ｓｉ、、Ｎ、
で形成されてもよい。

以上のようにこの発明によれば、たとえばシリコンから
なる半導体基板上に、０．１μｍ以下のチャネル幅を有
するスイッチング素子を形成することができる。この発
明に係る半導体装置は、従来のＭＯＳＦＥＴとは根本的
に異なる動作原理で動作するため、このような小さなチ
ャネル長でも、十分スイッチング素子としてのコントロ
ールを行なうことができる。

現在の半導体装置のＭＯＳＦＥＴはチャネル長０．５μ
ｍ１それにより実用化されているダイナミックランダム
アクセスメモリ（ＤＲＡＭ）の記憶容量は、１６Ｍビッ
ト程度である。チャネル長が０．３ａｍ程度であれば６
４ＭＤＲＡＭが、０゜２μｍ程度であれば２５６ＭＤＲ
ＡＭが実用化されるものと予想されている。本発明に係
る半導体装置のように、０．１μｍ以下のチャネル長を
有する半導体装置であれば、ＩＧＤＲＡＭを実現するこ
とが可能となる。これは、従来の半導体装置においては
、実現の難しいものである。

上述の説明においても述べられたとおり、本発明に係る
半導体装置は、パリスティック効果を利用したものであ
る。パリスティック効果により、ソースから放出された
電子は、はぼ散乱なしにドレイン、または電荷収集電極
に飛び込む。そのため、本発明に係る半導体装置の動作
速度は、現在のようなナノ秒（ｎｓｅｃ）のオーダから
、ピコ秒（ｐ　ｓ　ｅ　ｃ）のオーダの速度に変わり、
より高速な動作が可能となる効果もある。

［発明の効果コ 以上のようにこの発明によれば、第１および第２の導電
手段間の部分の半導体物質に引起こされた電流が、第３
の導電手段に向けて偏向される。

電流は第１および第２の導電手段の一方と第３の導電手
段との間に流れるようになり、第１および第２の導電手
段間のスイッチング動作を実現することができる。この
スイッチング動作は、従来のＭＯＳＦＥＴのように素子
の寸法が小さくなるほど不安定になるという性質のもの
ではなく、原理的にはかえって安定かつ高速なものとな
る。

すなわち、より高集積化することが可能な半導体装置を
提供することができる。

【図面の簡単な説明】

第１Ａ図は、本発明の一実施例の半導体装置の構造を示
す断面図であり、 第１Ｂ図は、第１Ａ図のＩＢ−ＩＢ線に沿った矢視平面
図であり、 第１Ｃ図は、本発明の一実施例の半導体装置の構造を示
す模式的断面図であり、 第２Ａ図、第２Ｂ図は本発明に係る一実施例の半導体装
置の動作を示す模式的断面図であり、第３図は本発明に
係る半導体装置の第２の実施例を示す断面図であり、 第４Ａ図〜第４Ｊ図は、本発明の第２の実施例に係る半
導体装置の製造工程を示す断面図であり、第５図は、従
来のＭＯＳＦＥＴの構造を示す斜視断面図である。 図中、１０はＰ−半導体基板、１２はＰ＋領域、１３は
Ｐ−領域、１４．１６はＮ＋拡散層、１８はゲート電極
、２０は電荷収集電極、２８はｐ十半導体基板、３０，
３２はシリコン酸化膜、３８はソース電極、４０はドレ
イン電極を示す。 なお、図中同一符号は同一、または相当箇所を示す。 熟ＩＡ図 夷 ０図 一へ］−＋ ｓｓ 島２Ａ図 第２Ｂ図 第４Ａ図 ３４ａ：　シリフ；ａａイヒＩｌｌ英 第４８図 ３４；　ミ７リコシ曲１ヒＦ脣 第 ４Ｄ図 第４Ｅ 図 第４Ｆ図 第４Ｇ図 第４Ｈ図 第４Ｉ 図 第４」図 第 図 Ｇ

Claims (1)

【特許請求の範囲】
1. （１）半導体物質からなる物体と、 前記半導体物質からなる物体上の、相互に離れた位置に
   それぞれ接続され、前記半導体物質からなる物体の、所
   望の位置からまたは所望の位置への電子の移動経路を提
   供するための第１、第２および第３の導電手段と、 前記第１および第２の導電手段間に電流を起こすための
   手段と、 前記第１および第２の導電手段間の前記電流を、前記第
   ３の導電手段に変更させるための手段とを含む半導体装
   置。