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DE3687108T2 - Halbleiterzellen fuer integrierte schaltungen. - Google Patents

Halbleiterzellen fuer integrierte schaltungen.

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DE3687108T2
DE3687108T2 DE8686306399T DE3687108T DE3687108T2 DE 3687108 T2 DE3687108 T2 DE 3687108T2 DE 8686306399 T DE8686306399 T DE 8686306399T DE 3687108 T DE3687108 T DE 3687108T DE 3687108 T2 DE3687108 T2 DE 3687108T2
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Germany
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biasing
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Tien-Chiun Lee
Mong Song Liang
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Vantis Corp
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Advanced Micro Devices Inc
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  • Non-Volatile Memory (AREA)
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  • Semiconductor Memories (AREA)

Description

  • Die vorliegende Erfindung betrifft programmierbare integrierte Festwertspeicher-(PROM)-Schaltungsvorrichtungen und insbesondere eine einzelne Transistorzellenstruktur für elektrisch löschbare integrierte PROM-Schaltungsvorrichtungen.
  • In der herkömmlichen integrierten Schaltungstechnologie existieren zwei Grundformen von löschbaren PROM (EPROM) Vorrichtungen: EPROMS, bei denen die Programmiereinrichtung einfallendes ultraviolettes Licht (UV) zur Durchführung der Löschfunktion verwendet, und EEPROMS, bei denen ein elektrisches Potential zum Löschen der Speicherzellen verwendet wird.
  • Bei jeder Art von Zelle werden Daten durch ein elektrisches Potential repräsentiert, das während des Programmierschritts durch Ladungsinjektion in ein floatendes Gate, d. h., einen von dem Substrat und anderen Schichten in jeder Zelle durch dünne dielektrische Schichten getrennten Halbleiterbereich, gespeichert wird.
  • Bei dem UV-EPROM wird die Ladung entfernt, wenn die einfallenden Photonen ausreichend Energie auf gespeicherte Elektronen ausüben, um diese in einen Zustand zu erregen, in dem sie von dem Gate abwandern können. Dies erfordert, daß das Bauelement über dem Chip ein UV- transparentes Fenster, im allgemeinen eine Quarzabdeckung, aufweist, die ein kostspieliges Element darstellt.
  • Bei einem EEPROM existieren zwei allgemeine Schemata zum Durchführen der Löschfunktion. Eine Art von Vorrichtung verwendet reversible Elektronendurchtunnelung unterhalb des floatenden Gates. Durch Anlegen eines relativ hohen Potentials an ein überlagerndes Steuergate, das dem während des Programmierschritts verwendeten Potential entgegengesetzt ist, wird die gespeicherte Ladung von dem floatenden Gate weg durch einen schmalen Tunnel- Oxidbereich gedrängt, der das floatende Gate von dem Substrat trennt. Die andere Art von Vorrichtung ist eine dreifache Polysiliziumschichtstruktur; die erste Schicht bildet eine Massereferenzplatte, die zweite bildet das floatende Gate und die dritte bildet eine Programmier-/ Lösch-Steuerleitung. Ein zweiter Transistor, ein Auswahltransistor, wird zum Auswählen des zu löschenden Bits verwendet und ein Spannungsimpuls wird auf eine Bitleitung gelegt, um die Elektronen von dem floatenden Gate abzuziehen. Eine typische Schaltung für ein EEPROM nach dem Stand der Technik ist in Fig. 1 dargestellt. Jede dieser Vorrichtungen weist inhärente Nachteile auf.
  • Wie in Fig. 1(a) dargestellt, ist bei beiden EEPROM- Vorrichtungen die dielektrische Schicht, üblicherweise Siliziumdioxid, durch welche die Elektronen tunneln, verhältnismäßig dünn. Ein typisches dünnes Oxid in einer Durchtunnelungsstruktur kann lediglich 110 Angström messen. Das dünne Oxid erleichtert die Wanderung der Elektronen bei einem geringen Treibpotential während des Löschens, im allgemeinen etwa 25 Volt. Jedoch weisen die meisten Vorrichtungen ein normales elektrisches Betriebs-Biaspotential von nur 5 Volt oder weniger auf. Die relativ hohe Spannung, die während des Löschzyklus angelegt wird, führt zu einem Durchbruch dieser dünnen Oxidschichten. Eine Verschlechterung des Tunneloxids führt zu Leckstellen, welche die Datenspeicherfähigkeit der Zelle beeinträchtigen. Nach ungefähr 10000 Löschvorgängen ist ein EEPROM aufgrund des letztlichen Durchbruchs des Tunneloxids tatsächlich verbraucht.
  • Darüber hinaus besteht ein weiterer Nachteil darin, daß EEPROM-Vorrichtungen eine "Auswahl"-Vorrichtung zur Bildung der Zelle, d. h., zwei Vorrichtungen zum Speichern eines Datenbits erfordern. Dies erschwert das Erreichen einer hohen Packungsdichte, die für kleine aber leistungsstarke Datenverarbeitungsmaschinen erwünscht ist.
  • Bei UV-EPROM-Vorrichtungen hängt die Löschzeit von den Löschratenfaktoren ab, zum Beispiel von der UV-Spektraldichte und der Intensität sowie der von dem in Zusammenhang mit der EPROM-Zellenanordnung verwendeten Verstärker eingestellten Schwellenspannung. Fig. 2 stellt das Verhalten der Träger während eines ERASE-(Lösch-)Modus dar. Im allgemeinen ist der Löschprozeß langsam und erfordert Minuten bei einem System, das im allgemeinen im Nanosekundenbereich arbeitet.
  • US 4 384 349 beschreibt Halbleiterspeicher, die durch duale Injektion in floatende Gates elektrisch gelöscht und programmiert werden können. Die Lawinendurchbruchsspannung wird durch eine hohe Spannung auf den Reihenleitungen erhöht; die ausgewählte Reihenleitung ist mit Masse verbunden, um das Löschen eines einzelnen Bytes oder Bits zu ermöglichen.
  • EP 0023782 beschreibt elektrisch veränderbare Nur-Lese- Speicher, die als Bipolar-Spannungsgenerator in und auf demselben Siliziumsubstrat ausgebildet sind.
  • Die vorliegende Beschreibung offenbart eine EEPROM- Zelle, die für hohe Packungsdichten auf einem integrierten Schaltungschip geeignet ist, und die durch Hot-Hole- Injektion auf den floatenden Gatebereich der Zellstruktur löschbar ist.
  • Es wird ebenfalls ein schnelles, nicht zerstörendes Verfahren zum Löschen einer EEPROM-Zelle offenbart.
  • Erfindungsgemäß ist eine integrierte Speicherschaltung vorgesehen, mit:
  • einer Halbleitervorrichtung zum Speichern einer ein Datenbit wiedergebenden elektrischen Ladung und einer Einrichtung zum Löschen eines gespeicherten Datenbits aus der Vorrichtung;
  • dadurch gekennzeichnet, daß die Löscheinrichtung eine Einrichtung zum Vorspannen der Vorrichtung zum Betrieb im Snap-Back-Modus aufweist, wobei das Datenbit aus der Ladungsspeichereinrichtung der Halbleitervorrichtung durch Hot-Hole-Injektion gelöscht wird.
  • Des weiteren ist ein Verfahren zum Löschen eines in einer integrierten Speicherschaltung gespeicherten Datenbits vorgesehen, wobei das Bit durch eine gespeicherte elektrische Ladung repräsentiert ist, und das Verfahren umfaßt:
  • das Injizieren von Hot-Holes auf Ladungsspeichereinrichtungen in einer Halbleitervorrichtung des Speichers, und dadurch gekennzeichnet ist, daß die Injektion durch Vorspannen der Vorrichtung in einen Snap-Back-Betriebsmodus initiiert wird.
  • Ein Vorteil einer erfindungsgemäßen Vorrichtung ist, daß sie nur einen einzelnen Transistor aufweist, d. h., daß der Auswähltransistor entfällt und daher eine Einsparung von 50% der für jede Speicherzelle erforderlichen Chipfläche erzielt wird. Ein weiterer Vorteil liegt in der Verringerung des Durchbrucheffekts der dünnen Oxidschichten in der Vorrichtung während eines Löschmoduszyklus.
  • Ein dritter Vorteil besteht darin, daß sie eine "Kurzkanal"-Vorrichtung aufweist, die eine dichtere Packung auf einem Chip ermöglicht.
  • Ein vierter Vorteil ist, daß die Notwendigkeit eines kostspieligen, langsamen UV-Löschvorgangs, der bei UV- EPROM-Zellenanordnungen erforderlich ist, praktisch entfällt.
  • Die zugehörigen Zeichnungen zeigen lediglich als Beispiele:
  • Fig. 1 - ein schematisches elektrisches Diagramm einer herkömmlichen EEPROM-Zelle.
  • Fig. 1(a) - einen Querschnitt durch die in Fig. 1 dargestellte herkömmliche EEPROM-Zelle.
  • Fig. 2 - einen Querschnitt durch eine herkömmliche UV- EPROM-Zelle während eines ERASE-Vorgangs.
  • Fig. 3 - eine Querschnittsdarstellung einer erfindungsgemäßen Ein-Transistor-ERPROM-Zelle.
  • Fig. 4(a) - eine Querschnittsdarstellung der Zelle von Fig. 3, welche exemplarisch das Verhalten der Träger während des WRITE-Betriebsmodus darstellt.
  • Fig. 4(b) - graphische Darstellungen der während des WRITE-Modus von Fig. 4(a) verwendeten Gate- und Drain- Biasspannungen.
  • Fig. 5(a) - eine Querschnittsdarstellung der Zelle von Fig. 3, welche exemplarisch das Verhalten der Träger während des ERASE-Betriebsmodus darstellt.
  • Fig. 5(b) - graphische Darstellungen der während des ERASE-Modus von Fig. 5(a) verwendeten Gate- und Drain- Biasspannungen.
  • Fig. 6 - graphische Darstellungen des Drain-Stroms gegenüber der Gate-zu-Source-Spannung während des Programmier- und des Löschmodus.
  • Fig. 7 - eine graphische Darstellung des Drain-Source- Stroms gegenüber der Biasspannung im Snap-Back-Modus.
  • Die in dieser Beschreibung genannten Zeichnungen sind nicht als maßstabsgerecht gezeichnet zu verstehen, außer wenn dies ausdrücklich angegeben ist. Darüber hinaus sollen die Zeichnungen nur einen Bestandteil einer erfindungsgemäß hergestellten integrierten Schaltung darstellen.
  • In Fig. 3 ist eine Querschnittsdarstellung eines PROM- Zellentransistors gezeigt, der derart hergestellt ist, daß ein Betrieb im "Snap-Back"-Modus oder im "Snap-Recovery"-Modus möglich ist, ohne daß irgendein wesentlicher Schaden an den Oxidschichten entsteht.
  • Es sei darauf hingewiesen, daß viele Publikationen Einzelheiten bekannter Techniken beschreiben, die in den Herstellungsprozessen von Komponenten für integrierte Schaltungen verwendet werden. Vgl., z. B., Semiconductor & Integrated Circuit Fabrication Techniques, Reston Publishing Co., Inc., Copyright 1979 The Fairchild Corporation. Diese Techniken können im allgemeinen bei der Herstellung der Struktur nach der vorliegenden Erfindung verwendet werden. Darüber hinaus können die einzelnen Schritte eines solchen Verfahrens unter Verwendung kommerziell erhältlicher Maschinen für die Herstellung integrierter Schaltungen ausgeführt werden. Wenn spezifisch für ein besseres Verständnis der vorliegenden Erfindung erforderlich, sind exemplarische technische Daten auf der Basis der gegenwärtigen Technologie angegeben. Zukünftige Entwicklungen auf diesem Gebiet können dem Fachmann ersichtliche, geeignete Anpassungen erfordern.
  • Ein Wafer-Substrat 12 von einem ersten Leitfähigkeitstyp, z. B., vom p-Typ, ist allgemein aus kristallinem Silizium oder einer epitaxial gebildeten Siliziumschicht gebildet. Das Substrat 12 in einer erfindungsgemäß aufgebauten Vorrichtung wurde mit Bor-Ionen bis zu einer Konzentration von ungefähr 7,5·10¹&sup4;/cm³ dotiert.
  • Ein Bereich 16 des Substrats 12 ist derart dotiert, daß er in der Nähe der Oberfläche 14 des Substrats 12 einen zweiten Leitfähigkeitstyp, z. B., den n+-Typ, aufweist, und bildet den Source-Bereich 16 der MOSFET-EEPROM-Zelle 10.
  • Ein dotierter Bereich 18 in der Nähe der Oberfläche 14, der denselben zweiten Leitfähigkeitstyp aufweist wie der Source-Bereich 16, bildet den Drain-Bereich 18 der Zelle 10.
  • Der Bereich des Substrats 12, der zwischen der Source 16 und dem Drain 18 liegt, ist ein Kurzkanal 20.
  • Bei einem exemplarischen Ausführungsbeispiel, das erfindungsgemäß konstruiert wurde, betrugen die Abmessungen (Länge·Breite·Tiefe) des Source-Bereichs 16 ungefähr 1,5·1,5·0,2 Mikrometer. Die Dotierung des Source-Bereichs 16 betrug ungefähr 10²²/cm³. Die Abmessungen des Drain-Bereichs betrugen ungefähr 1,5·1,5· 0,2 Mikrometer. Die Dotierung des Drain-Bereichs 18 betrug ungefähr 10²²/cm³. Die Abmessungen des Kanals betrugen ungefähr 1,3·1,7. Mit fortschreitender Entwicklung in der Herstellungstechnologie werden Kanallängen im Submikrometerbereich erwartet.
  • Direkt über der Substratoberfläche 14 befinden sich dielektrische Bereiche 22, 22', die zum Isolieren der verschiedenen Bereiche der integrierten Schaltung dienen. Üblicherweise sind diese Bereiche aus einem Isolator oder einem dielektrischen Material wie Siliziumdioxid gebildet, das im allgemeinen auch einfach als Oxid bezeichnet wird. Diese Bereiche 22, 22' sind derart ausgebildet, daß in ihnen Öffnungen 23 geformt sind, so daß ein elektrischer Kontakt mit der Zelle hergestellt werden kann.
  • Über dem Kanal 20 und einem Teil der Source 16 und des Drain 18 befindet sich ein floatendes Gate 24, das zum Speichern von einer Ladung, welche ein Datenbit repräsentiert, dient. Im allgemeinen wird Polysilizium oder ein anderes halbleitendes oder leitendes Material zur Bildung des floatenden Gates verwendet. Das floatende Gate 24 ist von der Substratoberfläche 14 durch eine Schicht 26 des Oxidbereichs 22 getrennt. Bei der exemplarischen Vorrichtung betrugen die Abmessungen des floatenden Gates ungefähr 2,9·1,3·0,25.
  • Über dem floatenden Gate 24 befindet sich ein Steuer- Gate 28 mit gleichen Abmessungen. Das Steuer-Gate 28 kann ebenfalls aus Polysilizium gebildet sein. Das Steuer-Gate 28 ist von dem floatenden Gate 24 durch eine andere Schicht 30 des Oxidbereichs 22 getrennt.
  • Leitende Zwischenverbindungsbereiche, im allgemeinen Metallschichten, 32, 34, 36 verbinden jeweils die Source 16, das Steuer-Gate 28 und den Drain 18 elektrisch, und zwar entsprechend den Betriebserfordernissen der Zelle 10.
  • Die verwendeten Programmiermechanismen, d. h., das Schreiben und Löschen einer ein Datenbit repräsentierenden elektrischen Ladung aus dem floatenden Gate 24, sind Kanal-Heißträger-Techniken.
  • In Fig. 4(a) wird der WRITE-Modus, d. h., das Einschreiben des Datenbits in die Zelle, durch Kanal-Heißelektroneninjektion in das floatende Gate durchgeführt. In diesem Zusammenhang ist der Ansatz der vorliegenden Erfindung in bezug auf das Einschreiben von Daten in eine Zelle ähnlich dem bei herkömmlichen Vorrichtungen verwendeten Ansatz. Kurz gesagt, wird eine Potentialdifferenz zwischen dem Drain und dem Gate errichtet, wie in Fig. 4(b) dargestellt, wodurch die Vorrichtung durch die Biasspannungen Vg und Vd eingeschaltet wird. Heiße Elektronen im Kanalbereich 20 können die an der Substratoberfläche 14 zwischen dem Substrat 12 und der dünnen Oxidschicht 26 existierende Energiebarriere überwinden. Befinden sie sich in der Oxidschicht 26, so werden diese Elektronen zum floatenden Gate 24 gezogen und vom elektrischen Potentialdifferenzfeld entlang der Oxidschicht 26 getrieben. Das floatende Gate 24, das aus einem dielektrischen Material wie Polysilizium besteht, fängt diese Elektronen ein, was zu einer Zunahme der Schwellenspannung Vth führt (die zum Einschalten der Vorrichtung benötigte Gate-Source-Spannung). Das floatende Gate 24 speichert hierdurch Ladung, d. h., ein Datenbit über eine extrem lange Zeitspanne.
  • Durch UV-Strahlen oder Auswähltransistoren vorgenommene ERASE-Verfahren nach dem Stand der Technik ziehen die Elektronen von dem floatenden Gate 24 ab. Um die zuvor genannten Nachteile des Standes der Technik zu überwinden, erreicht die vorliegende Erfindung einen gelöschten Zustand durch Hot-Hole-Injektion in das floatende Gate 24. Dies neutralisiert die dort gespeicherte negative Ladung. Daher verschiebt dieser Vorgang Vth zurück auf den vor dem Datenspeicherzustand eingenommenen Wert.
  • Durch die Ausbildung der Vorrichtung 10 wird erreicht, daß der ERASE-Modus, der in den Fig. 5(a) und 5(b) dargestellt ist, im wesentlichen in einem nicht-zerstörenden Modus arbeitet, der in Fachkreisen als "Snap"- oder "Snap-Back"-Modus bezeichnet wird. Dieser Modus bewirkt die zuvor genannten Betriebsvorteile gegenüber Vorrichtungen nach dem Stand der Technik.
  • Um eine Zelle zu löschen wird die Drain-Biasspannung Vd für etwa 1 Sekunde auf einen stationären Pegel eingestellt, wobei die Vorrichtung 10 im OFF-Zustand gehalten ist. Bei einer exemplarischen Vorrichtung wurde Vd auf ungefähr 7 Volt eingestellt. Das hohe Drain-Source- Potential Vds erzeugt ein großes Feld um den Drain- Bereich 18 herum. Es existiert sodann ein relativ starker Stromfluß von der Source 16 zum Drain 18.
  • Während dieses Zeitraums wird an das Steuer-Gate 28 ein Impuls Vg von ungefähr 13 Volt für ungefähr 1 Millisekunde angelegt. Die relativ kurze Abmessung des Source- Drain-Kanals fördert einen starken Source-Drain-Stromfluß. Deshalb entsteht in dem Substrat ein Spannungsabfall und der Source-Drain-Übergang wird in Durchlaßrichtung vorgespannt. Somit befindet sich die Vorrichtung 10 nach dem Triggern des Gate-Impulses im positiven Rückkopplungsmodus. Der Drainstrom wird, wie in Fig. 7 gezeigt, auf einem hohen Pegel gehalten.
  • Das Vorspannen der Vorrichtung 10 auf diese Weise hat die Zelle 10 in den "Snap-Back"-Zustand gebracht. Die relativ hohe Zahl von Löchern, die durch Stoßionisation nahe dem Drain-Bereich 18 im Kanalbereich 20 erzeugt sind und zur Source 16 fließen, gehen auf das floatende Gate 24 über. Da das floatende Gate 24 ein relativ niedriges Potential aufweist, ist es vorteilhafterweise in der Lage, die Hole-Injektion aufzunehmen. Daher wird die Zelle schnell gelöscht.
  • Fig. 6 ist eine Darstellung des Drain-Stromes gegenüber den Vgs-Charakteristika in dem linearen Bereich für den WRITE- und den ERASE-Modus unter Verwendung der zuvor genannten Programmiertechniken. Die exemplarische Vorrichtung 10 weist ein großes Vth-Fenster von etwa 5 bis 7 Volt zwischen dem WRITE- und dem ERASE-Modus auf. Dieser Wert ist von der Geometrie der Zelle abhängig, zum Beispiel von der Kanallänge, der Übergangstiefe und der Gate-Oxiddicke. Daher werden die Beständigkeitscharakteristika der vorliegenden Erfindung durch korrektes Skalieren gemäß dem modernsten Stand der Herstellungsverfahren für integrierte Schaltungen verbessert.
  • Die zuvor genannten Biasspannungen können aus einer beliebigen Anzahl bekannter integrierter Schaltungsvorrichtungen erzeugt werden.
  • Die vorangehende Beschreibung des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung erfolgte zu Zwecken der Illustration und Beschreibung. Sie ist nicht als umfassend oder als die Erfindung auf genau die offenbarte Form beschränkend anzusehen. Es sind dem Fachmann auf dem Gebiet zahlreiche Modifikationen und Variationen offensichtlich. Es ist möglich, daß die Erfindung mit anderen Technologien, zum Beispiel einer Entwicklung von p-Kanalverfahren, verwendbar ist. Jeweilige Vorrichtungsgrößen und Dotierungskonzentrationen hängen vom Stand der Herstellungstechnologie ab. Das Ausführungsbeispiel wurde gewählt, um die Prinzipien der Erfindung und ihre praktische Anwendung bestmöglich zu erläutern, um so andere Fachleute auf dem Gebiet in die Lage zu versetzen, die Erfindung, je nach der beabsichtigten besonderen Verwendung, als für zahlreiche Ausführungsbeispiele und Modifikationen geeignet zu verstehen. Der Umfang der Erfindung ist durch die angefügten Ansprüche begrenzt.

Claims (25)

1. Integrierte Speicherschaltung, mit: - einer Halbleitervorrichtung (10) zum Speichern einer ein Datenbit wiedergebenden elektrischen Ladung und einer Einrichtung zum Löschen eines gespeicherten Datenbits aus der Vorrichtung; dadurch gekennzeichnet, daß die Löscheinrichtung eine Einrichtung zum Vorspannen der Vorrichtung (10) zum Betrieb im Snap- Back-Modus aufweist, wobei das Datenbit aus der Ladungsspeichereinrichtung der Halbleitervorrichtung (10) durch Hot-Hole-Injektion gelöscht wird.
2. Integrierte Speicherschaltung nach Anspruch 1, bei der die Halbleitervorrichtung (10) aufweist: - einen Transistor mit einem floatenden Gate (24) zum Speichern des Datenbits.
3. Integrierte Speicherschaltung nach Anspruch 2, bei der der Transistor ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) ist.
4. Integrierte Speicherschaltung nach Anspruch 1, bei der die Vorrichtung (10) aufweist: - ein Substrat (12) von einem ersten Leitfähigkeitstyp; - einen ersten Bereich (16) in dem Substrat (12) von einem zweiten Leitfähigkeitstyp; - einen zweiten Bereich (18) in dem Substrat (12) vom zweiten Leitfähigkeitstyp; - einen dritten Bereich (20) in dem Substrat (12) zwischen dem ersten Bereich (16) und dem zweiten Bereich (18); - ein den dritten Bereich (20) überlagerndes isoliertes halbleitendes Element (24) zum Speichern elektrischer Träger des zweiten Leitfähigkeitstyps, um ein Datenbit zu repräsentieren; - ein das halbleitende Element (24) überlagerndes isoliertes leitendes Element (28); - und bei der die Vorspannungseinrichtung eine Schaltung aufweist, die elektrische Vorspannungssignale zum ersten (16) und zweiten Bereich (18) des Substrats (12) und zum leitenden Element (28) zuführt, derart, daß elektrische Leiter des ersten Leitfähigkeitstyps von dem dritten Bereich zum halbleitenden Element übergehen, - wobei die auf dem halbleitenden Element (24) gespeicherten elektrischen Träger des zweiten Leitfähigkeitstyps neutralisiert werden.
5. Integrierte Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß der erste Bereich ein MOSFET-Drain (18) umfaßt.
6. Integrierte Speicherschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der zweite Bereich ein MOSFET-Source (16) umfaßt.
7. Integrierte Speicherschaltung nach Anspruch 6, dadurch gekennzeichnet, daß der dritte Bereich einen MOSFET-Kanal umfaßt.
8. Integrierte Speicherschaltung nach Anspruch 7, dadurch gekennzeichnet, daß das halbleitende Element eine floatende MOSFET-Gate (24) aufweist.
9. Integrierte Speicherschaltung nach Anspruch 8, dadurch gekennzeichnet, daß das leitende Element eine MOSFET-Steuer-Gate (28) aufweist.
10. Integrierte Speicherschaltung nach Anspruch 1, bei der die Halbleitervorrichtung aufweist: - ein Substrat (12) von einem ersten Leitfähigkeitstyp; - einen Drain-Bereich (18) in dem Substrat (12) von einem zweiten Leitfähigkeitstyp; - einen Source-Bereich (16) in dem Substrat (12) vom zweiten Leitfähigkeitstyp;
- einen Kanal-Bereich (20) zwischen dem Source- Bereich (16) und dem Drain-Bereich (18); - eine das Substrat (12) überlagernde dielektrische Schicht (26); - einen den Kanal-Bereich überlagernden ersten Gate-Bereich (24) in der dielektrischen Schicht (26) zum Speichern der das Datenbit repräsentierenden elektrischen Ladung; und - einen in der dielektrischen Schicht vorgesehenen zweiten Gate-Bereich (28), der den ersten Gate- Bereich überlagert und von diesem getrennt ist, wobei der Drain-Bereich (18). der Source-Bereich (16) und der zweite Gate-Bereich (28) mit der Vorspannungseinrichtung verbunden sind.
11. Integrierte Speicherschaltung nach Anspruch 10, dadurch gekennzeichnet, daß der erste Gate-Bereich (24) während des Betriebs im Snap-Back-Modus Hot- Holes aus dem Kanal-Bereich aufnimmt, wobei die Hot-Holes die gespeicherte elektrische Ladung neutralisieren.
12. Integrierte Speicherschaltung nach Anspruch 11, dadurch gekennzeichnet, daß der Drain-Bereich (18) zum Empfang einer ersten elektrischen Biasspannung von der Vorspannungseinrichtung verbunden ist.
13. Integrierte Speicherschaltung nach Anspruch 12, dadurch gekennzeichnet, daß der Source-Bereich (16) mit einem elektrischen Massepotential für die Vorrichtung verbunden ist.
14. Integrierte Speicherschaltung nach Anspruch 13, dadurch gekennzeichnet, daß der zweite Gate-Bereich (28) zum Empfang eines zweiten elektrischen Biaspotentials von der Vorspannungseinrichtung verbunden ist.
15. Integrierte Speicherschaltung nach Anspruch 1, bei der die Halbleitervorrichtung (10) einen einzelnen Floating-Gate (24)-Feldeffekttransistor mit Source (16), Drain (18) und Steuer-Gate (28) aufweist; und die Löscheinrichtung aufweist:
- eine Einrichtung zum Vorspannen des Source (16) auf ein seinem Leitfähigkeitstyp entsprechendes Potential; - eine Einrichtung zum Vorspannen des Drains (18) auf ein erstes Spannungspotential; und - eine Einrichtung zum Pulsen des Steuer-Gate (28) mit einem Impuls, der ein zweites Spannungspotential hat, gleichzeitig mit dem Vorspannen des Drains (18) auf das erste Spannungspotential, wobei das zweite Spannungspotential größer ist als das erste Spannungspotential, so daß der Transistor in den Snap-Back-Modus vorgespannt wird.
16. Integrierte Speicherschaltung nach Anspruch 15, bei der der Floating-Gate(24)-Feldeffekttransistor ein n-Kanal-Transistor ist; und die Einrichtung zum Vorspannen des Source (16) eine Einrichtung zum Verbinden des Source (16) mit einem Massepotential aufweist.
17. Integrierte Speicherschaltung nach Anspruch 16, bei der die Einrichtung zum Vorspannen des Drain (18) eine Einrichtung zum Verbinden des Drain mit einem ersten positiven Potential für ungefähr 1 Sekunde aufweist.
18. Integrierte Speicherschaltung nach Anspruch 17, bei der die Einrichtung zum Pulsen des Steuer-Gates (28) eine Einrichtung zum Verbinden des Steuer-Gate (28) mit einem zweiten positiven Potential mit ungefähr der doppelten Größe des ersten positiven Potentials für ungefähr 1 Millisekunde aufweist.
19. Integrierte Speicherschaltung nach Anspruch 18, bei der die Einrichtung zum Vorspannen des Drains (18) eine Einrichtung zum Anlegen einer Biasspannung aufweist, die zur Erzeugung eines Avalanche-Durchbruchs nicht ausreichend ist.
20. Verfahren zum Löschen eines in einer integrierten Speicherschaltung gespeicherten Datenbits, wobei das Bit durch eine gespeicherte elektrische Ladung repräsentiert ist, und das Verfahren umfaßt: - das Injizieren von Hot-Holes auf Ladungsspeichereinrichtungen in einer Halbleitervorrichtung des Speichers, und dadurch gekennzeichnet ist, daß die Injektion durch Vorspannen der Vorrichtung in einen Snap-Back-Betriebsmodus initiiert wird.
21. Verfahren nach Anspruch 20, bei dem die Halbleitereinrichtung einen einzelnen Floating-Gate(24)- Feldeffekttransistor aufweist, und das Verfahren ferner umfaßt: - das Vorspannen eines Source (16) des Transistors auf ein seinem Leitfähigkeitstyp entsprechendes Potential; - das Vorspannen eines Drains (18) des Transistors auf ein erstes Spannungspotential; und - das Pulsen des Steuer-Gates (28) des Transistors, während des Vorspannens des Drains, mit einem Impuls, der ein zweites Spannungspotential aufweist, das größer ist als das erste Spannungspotential, so daß der Transistor in den Snap-Back-Modus vorgespannt wird.
22. Verfahren nach Anspruch 21, bei dem der Transistor vom n-Kanal-Typ ist, und der Schritt des Vorspannens des Source (16) ferner umfaßt: - das Verbinden des Source (16) mit Masse.
23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß der Schritt des Vorspannens des Drains (18) ferner umfaßt: - das Verbinden des Drains (18) mit einem ersten positiven Potential für ungefähr 1 Sekunde.
24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß der Schritt des Pulsens ferner umfaßt: - das Verbinden des Steuer-Gates (28) mit einem zweiten positiven Potential mit ungefähr der doppelten Größe des ersten positiven Potentials für ungefähr 1 Millisekunde.
25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß der Schritt des elektrischen Vorspannens des Drains (18) das Anlegen einer Biasspannung umfaßt, die zur Erzeugung eines Avalanche-Durchbruchs nicht ausreichend ist.
DE8686306399T 1985-09-26 1986-08-19 Halbleiterzellen fuer integrierte schaltungen. Expired - Fee Related DE3687108T2 (de)

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Application Number Priority Date Filing Date Title
US06/780,482 US4742491A (en) 1985-09-26 1985-09-26 Memory cell having hot-hole injection erase mode

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DE3687108D1 DE3687108D1 (de) 1992-12-17
DE3687108T2 true DE3687108T2 (de) 1993-03-18

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EP (1) EP0218342B1 (de)
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AT (1) ATE82430T1 (de)
DE (1) DE3687108T2 (de)

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719805A (en) * 1987-04-24 1998-02-17 Kabushiki Kaisha Toshiba Electrically programmable non-volatile semiconductor memory including series connected memory cells and decoder circuitry for applying a ground voltage to non-selected circuit units
US5313420A (en) * 1987-04-24 1994-05-17 Kabushiki Kaisha Toshiba Programmable semiconductor memory
JPH0748553B2 (ja) * 1989-03-14 1995-05-24 シャープ株式会社 半導体装置
US5051793A (en) * 1989-03-27 1991-09-24 Ict International Cmos Technology, Inc. Coplanar flash EPROM cell and method of making same
US5572054A (en) * 1990-01-22 1996-11-05 Silicon Storage Technology, Inc. Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
EP0463331A3 (en) * 1990-06-28 1992-12-23 Texas Instruments Incorporated An improved method for programming a non-volatile memory
US5229631A (en) * 1990-08-15 1993-07-20 Intel Corporation Erase performance improvement via dual floating gate processing
US5147813A (en) * 1990-08-15 1992-09-15 Intel Corporation Erase performance improvement via dual floating gate processing
US5222040A (en) * 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
US5345418A (en) * 1991-01-24 1994-09-06 Nexcom Technology, Inc. Single transistor EEPROM architecture
EP0520505B1 (de) * 1991-06-27 1997-03-05 Kabushiki Kaisha Toshiba Permanenter Halbleiterspeicher und seine Arbeitsweise
US5237535A (en) * 1991-10-09 1993-08-17 Intel Corporation Method of repairing overerased cells in a flash memory
JP3061924B2 (ja) * 1992-03-02 2000-07-10 日本電気株式会社 不揮発性記憶装置の消去方法
JPH0677492A (ja) * 1992-07-22 1994-03-18 Rohm Co Ltd 不揮発性記憶回路を有する半導体装置およびその製造方法
JPH06251593A (ja) * 1993-02-24 1994-09-09 Matsushita Electron Corp フラッシュメモリの消去あるいは書き込み制御方法
JP3878681B2 (ja) 1995-06-15 2007-02-07 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JPH11214683A (ja) * 1998-01-26 1999-08-06 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6137722A (en) * 1998-04-01 2000-10-24 National Semiconductor Corporation Memory array having Frohmann-Bentchkowsky EPROM cells with a reduced number of access transistors
US6118691A (en) * 1998-04-01 2000-09-12 National Semiconductor Corporation Memory cell with a Frohmann-Bentchkowsky EPROM memory transistor that reduces the voltage across an unprogrammed memory transistor during a read
US6055185A (en) 1998-04-01 2000-04-25 National Semiconductor Corporation Single-poly EPROM cell with CMOS compatible programming voltages
US6081451A (en) * 1998-04-01 2000-06-27 National Semiconductor Corporation Memory device that utilizes single-poly EPROM cells with CMOS compatible programming voltages
US6130840A (en) * 1998-04-01 2000-10-10 National Semiconductor Corporation Memory cell having an erasable Frohmann-Bentchkowsky memory transistor
US6141246A (en) * 1998-04-01 2000-10-31 National Semiconductor Corporation Memory device with sense amplifier that sets the voltage drop across the cells of the device
US6137721A (en) * 1998-04-01 2000-10-24 National Semiconductor Corporation Memory device having erasable frohmann-bentchkowsky EPROM cells that use a plate-to-floating gate coupled voltage during erasure
US6157574A (en) * 1998-04-01 2000-12-05 National Semiconductor Corporation Erasable frohmann-bentchkowsky memory transistor that stores multiple bits of data
US6137723A (en) * 1998-04-01 2000-10-24 National Semiconductor Corporation Memory device having erasable Frohmann-Bentchkowsky EPROM cells that use a well-to-floating gate coupled voltage during erasure
US6215148B1 (en) 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6348711B1 (en) * 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
US6229733B1 (en) 1999-03-24 2001-05-08 Texas Instruments Incorporated Non-volatile memory cell for linear mos integrated circuits utilizing fused mosfet gate oxide
US6429063B1 (en) 1999-10-26 2002-08-06 Saifun Semiconductors Ltd. NROM cell with generally decoupled primary and secondary injection
US6928001B2 (en) * 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US6490204B2 (en) 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US6396741B1 (en) * 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
US6614692B2 (en) 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6448750B1 (en) 2001-04-05 2002-09-10 Saifun Semiconductor Ltd. Voltage regulator for non-volatile memory with large power supply rejection ration and minimal current drain
US6577514B2 (en) 2001-04-05 2003-06-10 Saifun Semiconductors Ltd. Charge pump with constant boosted output voltage
US6643181B2 (en) 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US6791396B2 (en) * 2001-10-24 2004-09-14 Saifun Semiconductors Ltd. Stack element circuit
US7098107B2 (en) 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US6583007B1 (en) 2001-12-20 2003-06-24 Saifun Semiconductors Ltd. Reducing secondary injection effects
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US6700818B2 (en) 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US7190620B2 (en) * 2002-01-31 2007-03-13 Saifun Semiconductors Ltd. Method for operating a memory device
US7221591B1 (en) * 2002-05-06 2007-05-22 Samsung Electronics Co., Ltd. Fabricating bi-directional nonvolatile memory cells
US6914820B1 (en) 2002-05-06 2005-07-05 Multi Level Memory Technology Erasing storage nodes in a bi-directional nonvolatile memory cell
US6747896B2 (en) 2002-05-06 2004-06-08 Multi Level Memory Technology Bi-directional floating gate nonvolatile memory
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6826107B2 (en) * 2002-08-01 2004-11-30 Saifun Semiconductors Ltd. High voltage insertion in flash memory cards
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7123532B2 (en) 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
JP4445299B2 (ja) * 2004-03-18 2010-04-07 富士通株式会社 不揮発性メモリ評価方法
WO2005094178A2 (en) * 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
EP1686592A3 (de) 2005-01-19 2007-04-25 Saifun Semiconductors Ltd. Teil-Löschüberprüfung
US8053812B2 (en) * 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) * 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) * 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
EP1746645A3 (de) 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Speicherzellenanordnung mit sub-minimalem Wortleitungsabstand und Verfahren zu deren Herstellung
US20070036007A1 (en) * 2005-08-09 2007-02-15 Saifun Semiconductors, Ltd. Sticky bit buffer
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US8116142B2 (en) * 2005-09-06 2012-02-14 Infineon Technologies Ag Method and circuit for erasing a non-volatile memory cell
US7221138B2 (en) * 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US20070087503A1 (en) * 2005-10-17 2007-04-19 Saifun Semiconductors, Ltd. Improving NROM device characteristics using adjusted gate work function
US7352627B2 (en) 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7638835B2 (en) * 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7605579B2 (en) 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
JP4892423B2 (ja) * 2007-06-28 2012-03-07 株式会社クボタ クローラ式走行装置
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5619676A (en) * 1979-07-26 1981-02-24 Fujitsu Ltd Semiconductor device
US4384349A (en) * 1979-10-01 1983-05-17 Texas Instruments Incorporated High density electrically erasable floating gate dual-injection programmable memory device
JPS5833712B2 (ja) * 1980-03-03 1983-07-21 工業技術院長 不揮発性メモリの書込・書換え方法
JPS57157573A (en) * 1981-03-25 1982-09-29 Fujitsu Ltd Semiconductor non-volatile memory cell
DE3141390A1 (de) * 1981-10-19 1983-04-28 Deutsche Itt Industries Gmbh, 7800 Freiburg Floating-gate-speicherzelle, bei der das schreiben und loeschen durch injektion heisser ladungstraeger erfolgt
JPH0697696B2 (ja) * 1985-04-23 1994-11-30 株式会社東芝 不揮発性半導体メモリ素子

Also Published As

Publication number Publication date
ATE82430T1 (de) 1992-11-15
EP0218342B1 (de) 1992-11-11
EP0218342A2 (de) 1987-04-15
DE3687108D1 (de) 1992-12-17
EP0218342A3 (en) 1990-03-14
JPS6276779A (ja) 1987-04-08
JP2545511B2 (ja) 1996-10-23
US4742491A (en) 1988-05-03

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