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KR100192430B1 - 비휘발성 메모리 및 이 비휘발성 메모리를 프로그램하는 방법 - Google Patents

비휘발성 메모리 및 이 비휘발성 메모리를 프로그램하는 방법 Download PDF

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KR100192430B1
KR100192430B1 KR1019950025761A KR19950025761A KR100192430B1 KR 100192430 B1 KR100192430 B1 KR 100192430B1 KR 1019950025761 A KR1019950025761 A KR 1019950025761A KR 19950025761 A KR19950025761 A KR 19950025761A KR 100192430 B1 KR100192430 B1 KR 100192430B1
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voltage
programming
gate
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nonvolatile memory
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최웅림
Original Assignee
구본준
엘지반도체주식회사
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Abstract

비휘발성 메모리셀, 이셀은 플로팅 게이트 ; 플로팅 게이트와의 사이에 제1전류경로를 갖고 이 제1전류경로를 통해 플로팅 게이트에 전하반송자들을 제공하거나 또는 플로팅 게이트에 기 축적된 전하반송자들을 빼내는 것에 의해 프로그래밍을 수행하는 프로그래밍 영역 ; 그리고 플로팅 게이트와의 사이에 제1전류경로와는 다른 제2전류경로를 갖고 이 제2전류경로를 통해 프로그램중에 플로팅 게이트의 전하량을 조회(verifying)하는 조회영역으로 구성된다.

Description

비휘발성 메모리 및 이 비휘발성 메모리를 프로그램하는 방법
제1도(a)는 가장 일반적인 비휘발성 메모리셀의 회로도.
제1도(b)는 제1도(a)에 따른 비휘발성 메모리의 오토 조회 프로그래밍 원리를 설명하기 위한 그래프.
제2도(a)는 선행기술에 따른 단순적층 게이트 구조를 갖는 비휘발성 메모리의 회로도.
제2도(b)는 선행기술에 따른 채널분리형 구조를 갖는 비휘발성 메모리의 회로도.
제3도(a)는 본 발명의 개념에 따른 비휘발성 메모리의 구성블럭도.
제3도(b)는 본 발명의 제1실시예에 따른 비휘발성 메모리의 회로도.
제4도는 제1실시예에 따른 전류검출을 이용한 프로그래밍 방법을 설명하는 다이어그램.
제5도(a) 내지 제5도(i)는 제4도의 각 노드들에서의 파형을 나타내는 파형도.
제6도는 제1실시예에 따른 단일레벨 또는 멀티레벨 프로그래밍 과정을 보여주는 플로우챠트.
제7도(a)는 제3도(b)에 나타낸 비휘발성 메모리의 커패시턴스 등가회로도.
제7도(b)는 프로그램하고자 하는 문턱레벨들과 그에 상응하여 인가되는 콘트롤 게이트의 전압들의 관계를 보여주는 그래프.
제8도(a)는 제1실시예에 따른 전압검출을 이용한 본 발명의 프로그래밍 과정을 설명하기 위한 다이어그램.
제8도(b)는 제8도(a)의 전압검출부의 다른 실시예를 보여주는 회로도.
제9도(a)는 제1실시예에 따른 비휘발성 메모리의 제1구조형태를 보여주는 레이아웃도.
제9도(b)는 제9도(a)의 A-A'선에 따른 단면도.
제10도(a)는 제1실시예에 따른 비휘발성 메모리의 제2구조형태를 보여주는 레이아웃도.
제10도(b)는 제10도(a)의 B-B'선에 따른 단면도.
제11도(a)는 제1실시예에 따른 비휘발성 메모리의 제3구조형태를 보여주는 레이아웃도.
제11도(b)는 제11도(a)의 C-C'선에 따른 단면도.
제12도(a)는 제1실시예에 따른 비휘발성 메모리의 제4구조형태를 보여주는 레이아웃도.
제12도(b)는 제12도(a)의 D-D'선 단면도.
제13도(a)는 제3도(b)의 비휘발성 메모리셀을 이용한 비휘발성 메모리장치의 회로도.
제13도(b)는 각 동작(operation)모드시 제13도(a)의 각 라인들에 공급되는 전압값들을 나타내는 테이블.
제14도는 본 발명의 제2실시예에 따른 비휘발성 메모리의 회로도.
제15도(a)는 제2실시예에 따른 프로그래밍 방법을 설명하기 위한 다이어그램.
제15도(b)는 제15도(a)의 전류검출부 대신 사용되는 전압검출부의 구성을 보여주는 다이어그램.
제16도(a)는 제2실시예에 따른 비휘발성 메모리의 일구조 형태를 보여주는 레이아웃도.
제16도(b)는 제16도(a)의 E-E'선에 따른 단면도.
제17도(a)는 제14도의 비휘발성 메모리셀을 이용한 비휘발성 메모리 장치의 회로도.
제17도(b)는 각 동작모드시 제17도(a)의 각 라인들에 공급되는 전압값들을 나타내는 테이블.
* 도면의 주요부분에 대한 부호의 설명
31, 51, 65, 81, 96 : 플로팅게이트 32, 53, 66 : 프로그램 게이트
33, 52, 67, 84, 97 : 콘트롤게이트 35, 57, 69, 83, 94 : 소오스
36, 58, 70, 85, 82 : 드레인 37, 71, 86, 87, 100, 101 : 채널영역
42, 91A : 전류검출부 43, 91B : 전압검출부
38-41, 88-90 : 전압공급원 64 : 비휘발성 메모리셀
68, 34 : 전계효과 트랜지스터(FET) 55, 103 : 필드영역
50, 92 : 기판 56, 98, 99 : 게이트절연막
61, 104 : 워드라인 62, 105 : 비트라인
106 : 공통 소오스라인 63 : 프로그램라인
본 발명은 비휘발성 메모리 및 이 비휘발성 메모리를 프로그램 하는 방법에 관한 것이다.
일반적으로 EEPROM, Flash EEPROM 등의 비휘발성 반도체 메모리를 데이터 저장미디어(mass storage media)로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격(cost-per-bit)이 너무 비싸다는 것이다.
이러한 문제점을 해결하기 위한 방안으로 최근 멀티 비트셀(multibit-per-cell)에 관한 연구개발이 진행되고 있다.
종래의 비휘발성 메모리의 집적도는 메모리셀의 개수와 일대일 대응관계에 있다. 반면에 멀티 비트셀은 메모리셀 하나에 2비트 이상의 데이터(data)를 저장함으로써 메모리셀의 사이즈를 줄이지 않고도 동일 칩 면적에 데이터의 저장집적도를 크게 높일 수 있다.
멀티 비트 셀(multibit-cell)을 구현하기 위해서는 각 메모리셀에 3개 이상의 문턱 전압 레벨(threshold voltage level)을 프로그램 해야 한다.
예를들면 셀당 2비트(two bits)와 데이터(data)를 저장하기 위해서는 22=4, 즉 4단계의 문턱 레벨로 각 셀을 프로그램(program)할 수 있어야 한다.
이 때, 4단계의 문턱 레벨(threshold level)은 논리적으로 00, 01, 10, 11의 각 로직 상태로 대응시킨다.
이와 같은 멀티 레벨(multi-level) 프로그램에 있어서 가장 큰 과제는 각 문턱전압레벨이 통계적인 분포를 갖는다는 점이고 이 값은 약 0.5V에 이른다.
따라서 각각의 문턱레벨을 정확하게 조절(adjust)하여 분포를 줄일수록 보다 많은 레벨을 프로그램할 수 있게 되고, 셀당 비트수도 증가시킬 수 있게 된다.
상기의 전압분포를 줄이기 위한 한 방법으로서 일반적으로 프로그램과 조회를 반복하여 프로그래밍을 수행하는 기법을 사용하고 있다.
이 기법에서는 원하는 문턱레벨로 비휘발성 메모리셀을 프로그램 하기 위해 일련의 프로그램 전압펄스(a series of voltage pulses)를 셀에 인가한다.
셀이 원하는 문턱레벨에 도달했는지를 조회(verify)하기 위해 각 전압펄스들 사이에서 읽기(reading)과정이 수행되어진다.
각 조회중에, 조회된 문턱레벨 값이 원하는 문턱레벨 값에 도달하면 프로그래밍 과정은 스톱된다.
이러한 프로그램 조화를 반복 수행하는 방식에서는 유한한 프로그램 전압펄스 폭으로 인한 문턱레벨의 에러분포를 줄이기 어렵다.
또한 상기의 프로그램과 조회를 반복하는 앨고리듬을 회로로 구현하게 되므로 칩의 주변회로 면적이 증가된다.
또한, 상기의 반복적인 방법은 프로그램 시간이 길어지는 단점이 있다.
이와 같은 단점을 제거하기 위해서 SunDisk사의 R.Cernea는 프로그래밍과 동시에 조회하는 기법을 소개하였다.
제1도(a)는 위 특허에 기술된 비휘발성 메모리의 심볼이며 동시에 회로도를 나타낸 것이다.
제1도(a)에 나타낸 바와 같이, 그 비휘발성 메모리셀은 콘트롤 게이트(1), 플로팅 게이트(2), 소오스(3), 채널영역(4) 및 드레인(5)으로 구성된다.
프로그래밍이 일어날 만큼 충분한 전압을 콘트롤 게이트(1) 및 드레인(5)에 인가하면 드레인(5)와 소오스(3) 사이에 전류가 흐른다.
이 전류를 주어진 참조전류(Reference Current)와 비교하여 참조전류 보다 같거나 작은 값에 도달하면 프로그램 중지신호(programming completion signal)를 발생시킨다.
이러한 과정은 그림 제1도(b)에 잘 나타나 있다.
이 선행기술에서는 프로그래밍과 동시에 자동으로 프로그램 상태를 조회(auto verify)함으로써 프로그램과 조회를 반복하는 반복기법의 단점을 보완할 수 있다.
그러나 상기 R.Cernea의 기법에서는 프로그램 동작을 위한 프로그램 게이트를 따로 사용하지 않을 뿐만 아니라 프로그래밍 전류경로와 센싱(또는 조회) 전류경로가 완전히 분리되는 구조를 이용하지 않는다.
따라서 프로그래밍 동작과 센싱동작을 각각 따로 최적화 시키기 어렵다.
또한 프로그래밍 전류와 모니터링 전류가 분리되어 있지 않기 때문에 셀의 문턱전압을 직접적으로 콘트롤하여 조절(adjust)하기 여럽다.
그런데 지금까지의 선행기술들에서는 메모리 셀의 각 단자에 인가하는 전압은 고정시키고 각 레벨에 해당하는 기준전류들을 변화시키는 방법으로 멀티레벨 프로그래밍을 수행하였다.
이러한 기법에서는 그림 제1도(b)에서 보여주듯이 검침의 기준전류(Reference Current)들은 일반적으로 셀의 문턱전압들과 명백한(explicit) 관계를 찾기 어렵고, 또한 선형(linear)적인 관계에 있지 않다.
한편 EEPROM 또는 Flash EEPROM의 셀 구조는 채널영역상의 플로팅 게이트 위치에 따라 크게 두 종류로 나뉘어진다.
첫 번째 것은 셀의 채널영역상에 플로팅 게이트가 완전히 덮고 있는 단순 적층 게이트(simple stacked gate) 구조이고, 두 번째 것은 플로팅 게이트가 소오스와 드레인 사이의 채널영역상의 일부만 덮고 있는 채널분리형(split-channel) 구조이다.
위 채널영역에서 플로팅 게이트가 없는 영역은 트랜스퍼 트랜지스터라 불리우며 이 트랜스퍼 트랜지스터는 과잉소거(Over Erasure) 문제를 제거키 위해 도입되었다.
따라서 채널분리형 셀은 단순적층 구조에 비해 셀의 사이즈가 크다는 단점이 있다.
플래쉬 EEPROM의 또 다른 구분방식은 이중폴리 게이트(double polysilicon gate)를 사용했느냐 아니면 3중 폴리게이트(triple polysilicon gate)를 사용했느냐이다.
이중 폴리게이트 구조는 일반적으로 단순적층 구조에 적용된다.
3중 폴리게이트는 주로 채널분리형 셀에서 사용된다.
이와 같은 EEPROM 또는 플레시 EEPROM 메모리셀에 관해서는 U.S. Pat. No. 5,268,318에 잘 설명(review)되어 있다.
그런데 지금까지의 종래 기술에서 3중 폴리의 세 번째 폴리게이트는 단지 데이터 소거시에만 사용되는 소거 게이트일 뿐이다.
플레시 EEPROM에서 소거동작은 다수의 셀로 이루어진 블록단위로 수행된다.
제2도(a)는 단순적층 게이트 구조를 갖는 종래 비휘발성 메모리셀을 나타내는 다이어그램이며, 제2도(b)는 채널분리형 구조를 갖는 종래 비휘발성 메모리셀을 나타내는 다이어그램이다.
제2도(a)와 제2도(b)는 종래 비휘발성 메모리셀의 구조와 함께 프로그래밍과 소거(erasure)과정도 함께 보여준다.
제2도(a)에서, 참조번호 6은 콘트롤 게이트, 7은 플로팅 게이트, 8은 소오스, 9는 드레인, 10은 채널영역, 11은 소거용 게이트를 지시한다.
제2도(b)에서, 참조번호 13은 콘트롤 게이트, 14는 플로팅 게이트, 15는 소오스, 16은 드레인, 17은 채널영역, 18은 소거용 게이트를 지시한다.
제2도(a)와 제2도(b)에 따르면 프로그램 동작시에는 소거 게이트(11)(18)는 불필요한 게이트이므로 제2도(a)와 제2도(b)의 종래 셀들은 프로그래밍 동작시에는 실질적으로 2중 폴리게이트 구조와 동일하게 된다.
결국 지금까지의 선행 기술들에서는 모두 프로그램 동작시 콘트롤 게이트, 소오스 또는(AND/OR) 드레인의 전극들만으로 프로그래밍을 수행하였기 때문에 메모리 셀 내부에서 프로그램 전류경로와 조회(또는 센싱) 전류경로를 분리하기 어려웠다.
따라서, 직접적이고 효과적으로 멀티레벨을 콘트롤하기 어려운 난점이 있었다.
본 발명은 상기 문제점을 제거키 위한 것으로, 2단 레벨 또는 멀티레벨의 프로그래밍중에 동시 조회가 가능할 뿐만 아니라 프로그래밍을 위한 영역과 조회를 위한 영역이 완전히 서로 분리되는 비휘발성 메모리 및 그 비휘발성 메모리를 프로그래밍하는 방법을 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 멀티 레벨의 프로그래밍시 각 문턱 레벨을 콘트롤 게이트에 인가되는 전압으로 조절하고, 각 문턱레벨과 그에 상응하는 콘트롤 게이트의 인가전압은 서로 선형적인 관계에 있는 비휘발성 메모리 및 그것을 프로그래밍 하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 트랜스퍼 트랜지스터가 없는 단순적층 구조를 가지고 과잉소거 문제를 제거할 수 있고 나아가 셀 면적을 콤팩트하게 감소시킬 수 있는 비휘발성 메모리 및 그 비휘발성 메모리를 프로그래밍하는 방법을 제공하는데 있다.
위의 목적을 달성하기 위하여, 본 발명은 플로팅 게이트 ; 플로팅 게이트와의 사이에 제1전류경로를 갖고 이 제1전류경로를 통해 플로팅 게이트에 전하 반송자들을 제공하거나 또는 플로팅 게이트에 기 축적된 전하 반송자들을 빼내는 것에 의해 프로그래밍을 수행하는 프로그래밍 영역 ; 그리고 프로팅 게이트와의 사이에 제1전류 경로와는 다른 제2전류경로를 갖고 이 제2전류경로를 통해 프로그래밍 중에 플로팅 게이트의 전하량을 조회(verifying)하는 조회영역으로 구성된 비휘발성 메모리 셀을 제공한다.
위의 목적들을 달성하기 위하여 본 발명은 플로팅게이트 ; 프로그래밍을 위해 플로팅 게이트에 전하반송자들을 공급하는 프로그램 게이트 ; 프로그래밍을 위해 플로팅게이트에 공급된 전하반송자들의 양을 제어하는 콘트롤게이트 ; 그리고 폴로팅게이트와 소오스, 드레인 및 소오스와 드레인 사이에 위치된 채널영역으로 구성되고, 프로그래밍중에 플로팅게이트에 공급되는 전하반송자들의 양을 조회하는 트랜지스터로 구성되는 비휘발성 메모리 셀을 제공한다.
또한, 위의 목적을 달성하기 위하여 본 발명은 콘트롤게이트 ; 폴로팅게이트 ; 프로그램게이트 ; 그리고 하나의 문턱전압을 갖으며 상기 플로팅게이트와 소오스, 드레인 및 소오스와 드레인 사이에 위치된 채널영역으로 구성되는 트랜지스터로 이루어진 비휘발성 메모리셀에 있어서, 프로그래밍을 위한 전하반송자들이 프로그램 게이트로부터 플로팅게이트에 제공되고 채널영역에는 인버젼층이 형성되도록 상기 콘트롤게이트에는 제1전압을, 프로그램게이트에는 제2전압을 공급하는 스텝 ; 그리고 프로그래밍중에 상기 인버젼층의 도전도(conductivity)를 모니터링하고 그 도전도가 상기 트랜지스터의 문턱전압에 상응하는 값으로 측정될 때 상기 콘트롤게이트와 프로그램게이트에 제1전압과 제2전압 중 적어도 하나의 공급을 중단하는 스텝을 구비함을 특징으로 한다.
또한, 본 발명은 제1영역과 제2영역으로 구분되는 플로팅 게이트 ; 상기 플로팅 게이트의 일부에 해당하는 제1영역과, 제1드레인 및 공통소오스로 구성되고, 프로그래밍을 위해 상기 플로팅 게이트에 전하반송자들을 공급하는 제1문턱전압을 갖는 프로그래밍 FET ; 프로그래밍을 위해 상기 플로팅 게이트에 공급된 전하반송자들의 양을 제어하는 콘트롤 게이트 ; 그리고 상기 플로팅 게이트의 제1영역을 제외한 제2영역과 제2드레인 및 상기 공통 소오스로 구성되고, 프로그래밍중에 플로팅 게이트에 공급되는 전하반송자들의 양을 조회하는 제2문턱전압을 갖는 모니터링 FET로 구성됨을 특징으로 하는 비휘발성 메모리셀을 제공한다.
또한 본 발명은 콘트롤 게이트 ; 제1영역과 제2영역으로 구분된 플로팅 게이트 ; 제1문턱전압을 갖고 플로팅 게이트의 제1영역과 제1드레인과 공통 소오스 및 제1드레인과 공통 소오스 사이에 위치된 제1채널영역으로 구성된 프로그래밍 FET ; 그리고 제1문턱전압 보다 높은 제2문턱전압을 갖고 플로팅 게이트의 제2영역과 제2드레인과 상기 공통 소오스 및 제2드레인과 공통 소오스 사이에 위치된 제2채널영역으로 구성된 모니터링 FET를 갖는 비휘발성 메모리셀에 있어서, 프로그래밍을 위해 전하반송자들이 제1채널영역을 통해 플로팅 게이트에 제공되고, 제2채널영역에 인버젼층이 형성되도록, 상기 콘트롤 게이트에는 제1전압을 제1드레인에는 제2전압을 공급하는 스텝 ; 그리고 프로그래밍중에 상기 인버젼층의 도전도를 모니터링하고 모니터된 도전도가 상기 모니터링 FET의 문턱전압에 상응하는 값에 도달할 때 상기 콘트롤 게이트와 제1드레인에 각각 제1전압과 제2전압중 적어도 하나를 공급하는 것을 중단하는 스텝을 구비함을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법을 제공한다.
[제1실시예]
제3도(a)는 본 발명의 개념에 따른 비휘발성 메모리셀의 구성블럭도를 나타낸 것으로, 비휘발성 메모리셀은 플로팅 게이트와, 플로팅 게이트와의 사이에 제1전류 경로를 갖고 이 제1전류경로를 통해 플로팅 게이트에 전하반송자들을 제공하거나 또는 플로팅 게이트에 기 축적된 전하반송자들을 빼내는 것에 의해 프로그래밍을 수행하는 프로그래밍 영역 ; 그리고 플로팅 게이트와의 사이에 제1전류경로와는 다른 제2전류경로를 갖고 이 제2전류경로를 통해 프로그래밍 중에 플로팅 게이트의 전하량을 조회(verfying)하는 조회영역으로 구성된다.
제3도(b)는 본 발명의 제1실시예에 따른 비휘발성 메모리의 회로도를 나타낸 것으로, 비휘발성 메모리셀은 플로팅게이트(31)와, 2단 레벨 또는 멀티레벨 프로그래밍을 위해 그 플로팅게이트(31)에 내거티브 전하들(전자) 또는 포지티브 전하들(홀)을 제공하는 프로그램 게이트(32)와, 프로그래밍을 위해 프로그램 게이트(32)로부터 플로팅 게이트(31)에 제공된 전하들의 양을 제어하는 콘트롤게이트(33)와, 단일 레벨 또는 멀티 레벨 프로그래밍중에 플로팅게이트(31)에 제공되는 전하들을 조회하는 (verifying or sensing)트랜지스터(34)로 구성된다.
제3도(b)에서, 트랜지스터(34)는 위의 플로팅게이트(31)와, 소오스(35), 드레인(36) 및 소오스(35)와 드레인(36) 사이에 위치된 채널영역(37)으로 구성된다.
제3도(b)에 나타낸 바와 같이, 본 발명에 따른 휘발성 메모리는 제3의 프로그램 게이트(32)를 이용하여 2단 또는 멀티 레벨의 프로그래밍을 수행하고 그 2단 또는 멀티 레벨의 프로그래밍중 플로팅게이트(31)에 제공되는 전하들의 양을 트랜지스터(34)를 통하여 프로그래밍이 완료되었는지 아닌지를 조회하도록 구성되어 있다. 따라서, 콘트롤게이트(33)와, 플로팅게이트(31) 및 프로그램게이트(32)는 그 단지 2단 레벨 또는 멀티레벨의 프로그래밍만을 수행하며, 이와 반대로 트랜지스터(34)는 해당 프로그래밍중 그 프로그래밍이 완료되었는지 또는 진행중인지를 조회하기 위하여 플로팅게이트(31)의 전하량을 모니터링(mornitoring)하는 기능만을 수행한다.
즉, 프로그래밍을 위한 영역은 조회를 위한 영역과 완전히 분리되고, 이 두 영역은 플로팅게이트(31)를 통해 연결된다.
실질적으로, 프로그래밍 영역에 해당하는 플로팅게이트(31)와 프로그램게이트(32)는 터널다이오드를 구성하는 것으로 볼 수 있다.
그러므로, 프로그래밍은 그 터널다이오드를 통한 터널링 메카니즘에 의해 수행된다. 한편, 선행기술은 앞서 설명된 바와 같이 프로그램 게이트(32)를 사용하지 않을 뿐아니라 트랜지스터(34)의 드레인(36) 및 채널영역(37)을 통해 프로그래밍 및 조회(verifying)을 함께 수행한다.
따라서, 본 발명은 이러한 점들에 있어서 선행기술과 차별화된다.
이하에서, 제3도의 비휘발성 메모리를 이용하여 2단 레벨 또는 멀티레벨 프로그래밍하는 방법을 설명하기로 한다.
본 발명에 따른 프로그래밍 방법으로는 전압검출방법과 전류검출방법이 있다.
먼저 전류검출방법에 대해서 설명하기로 한다.
제4도는 전류검출을 이용한 프로그래밍 방법을 설명하기 위한 다이어그램이다.
제4도의 다이어그램은 제1전압원(38), 제2전압원(39), 제3전압원(40), 제4전압원(41), 전류검출부(42) 및 제3도에 나타낸 비휘발성 메모리(100)로 구성된다.
미설명부호(symbol) Ps는 외부에서 공급되는 프로그래밍 스타트신호를 지시하며, VST는 프로그래밍 스톱(stop) 신호를 지시한다.
제1전압원(38)은 멀티 레벨 프로그래밍중 I번째 문턱레벨의 프로그래밍을 위해 비휘발성 메모리(100)의 콘트롤 게이트(33)에 전압 Vc.i(i=0, 1, 2, ···, n-1)을 제공한다.
따라서, 전압 Vc.i는 각 레벨마다 변화되는 값을 갖는다.
제2전압원(39)은 2단 레벨 또는 멀티 레벨의 프로그래밍을 위해 프로그램 게이트(32)에 전압 Vp를 제공한다.
전압 Vp는 항상 일정한 네거티브 전압값을 갖는다.
제3전압원(40)은 2단 레벨 또는 멀티레벨의 프로그래밍중에 프로그래밍 상황을, 즉 드레인 전류 ID.i(t)를 모니터링하기 위해 드레인(36)에 전압 VD을 유기시키며(induce) 제4전압원(41)은 소오스(36)에 전압 VS을 공급한다.
여기서 VS는 그라운드 전압이다.
여기서, 미설명부호 ID.i(t)는 드레인(36)에 흐르는 전류를 지시한다.
전류검출부(42)는 문턱전류값 Ith을 갖으며 I번째 문턱레벨의 프로그래밍중 드레인(36)에 흐르는 전류 ID.i(t)가 문턱전류 Ith에 도달할 때 프로그래밍 스톱신호 VST를 발생시킨다.
즉, 프로그래밍 스톱 신호 VST는 ID.i(t)≤Ith(at t=tp) 조건하에서 발생되며, 이 때의 시간 tp는 I번째 문턱레벨의 프로그램이 완료된 시간을 의미한다.
여기서, 전류검출부(42)의 문턱전류 Ith는 기본적으로 영(zero)보다 크거나 같은 임의의(arbitrary)값으로 정할 수 있다.
단, 문턱전류 Ith이 크면, 멀티레벨의 프로그래밍 초기에 ID.i(0) Ith가 만족되도록 플로팅게이트(31)에서의 초기 전압값 VF.i(0) 또한 그만큼 커져야 한다.
나아가, 초기전압값 VF.i(0)을 크게하기 위해서는 주어진 전압 VP에 대해 콘트롤게이트(33)에 전압 VC.i가 그만큼 높은 값으로 인가되어야 한다.
반대로, 문턱전류 Ith를 작게하면 콘트롤게이트(33)의 전압 VC.i를 줄일 수 있다. 드레인(36)의 전류 ID.i(t)를 다시 정의하면, 드레인 전류 ID.i(t)는 시간에 종속적인 전류값이다.
이 전류값 ID.i(t)는 I번째 레벨의 프로그래밍중에 플로팅게이트(31)에서의 전압 VF.i(t)에 의해 트리거된(triggered) 드레인(36)에서의 전류값을 의미하며 프로그래밍의 초기에 가장 큰 값을 갖으며, 프로그래밍이 진행되는 동안 감소한다.
그리고 그 감소된 값이 전류검출부(42)의 문턱전류 Ith에 도달하는 시점에서 전류검출부에서 프로그램 스톱신호 VTS를 발생시킨다.
상술한 바와 같은 조건하에서, 드레인 전류의 검출을 이용한 2단 레벨 또는 멀티 레벨의 프로그래밍 과정을 제4도와, 제5도 및 제6도를 참조하여 설명하기로 한다.
제5도(a) 내지 제5도(i)는 제4도의 각 노드들(nodes)에서의 파형을 나타낸 것이고, 제6도는 본 발명에 따른 2단 레벨 또는 멀티레벨 프로그래밍 과정을 보여주는 플로우차트이다.
프로그래밍을 수행하기 전에 해당 셀이 소거상태에 있다고 가정한다.
여기서 소거상태는 곧 최하위 레벨인 레벨제로를 의미한다.
여기서, P형 기판위의 n형 채널이 형성되는 구조의 플로팅 게이트 FET라고 가정한다.
물론 n형 기판위의 P형 채널이 형성되는 구조의 플로팅 게이트 FET로 가정할 수도 있다.
이 경우는 인가전압들의 극성(polarity)를 반대로 정하고 해당 노드전압과 문턱전압의 부호를 반대로 정하면 위의 경우와 동일한 동작을 수행할 수 있다.
먼저, 외부로부터 2단 레벨 또는 멀티 레벨 프로그래밍을 위해 제5도(a)와 같이 프로그래밍 스타트신호(Ps)가 제공되면 I번째 레벨의 프로그래밍을 위해 콘트롤게이트(33)에 인가되기 위한 포지티브 전압 VC.i가 셋팅된다.
포지티브 전압 VC.i가 셋팅되면 이와 동시에 플로팅게이트(31)에서의 전하변화를 조회하기 위해 전류검출부(42)가 셀 업(set up)된다.
그리고 제5도(a)의 프로그래밍 스타트신호(Ps)가 제공됨과 동시에 제1전압원(38)과 제2전압원(39)으로 부터는 제5도(b)에 나타낸 포지트브 전압 VC.i와 제5도(c)에 나타낸 네거티브 전압 VP가 콘트롤게이트(33)와 프로그램 게이트(32)에 각각 공급된다.
이에 따라, 프로그램 게이트(32)와 플로팅 게이트(31) 사이에는 제5도(g)에 나타낸 터널링 전압 Vtun.i(t)가 걸리게 되어 프로그램 게이트(32)로부터 플로팅게이트(31)로는 I번째 문턱 레벨의 프로그래밍을 위해 전하(charge)가 공급된다.
그래서, 플로팅 게이트(31)에 제5도(d)에 나타낸 바와같이, I번째 문턱레벨 프로그래밍을 위한 전압 VF.i(t)가 플로팅게이트(31)에 걸리게되고 전계효과 트랜지스터(34)의 채널영역(37)에는 인버젼층(inversion layer)이 형성된다.
실제로 소오스(35)와 드레인(36) 및 채널영역(37)은 반도체 기판내에 위치되므로, 인버젼층이 형성되면 전류가 드레인(36)으로부터 채널영역(37)을 거쳐 소오스(35)로 흐르게 된다.
물론, 제3전압원(40)과 제4전압원(41)으로부터는 드레인 전압 VD와 소오스 전압 VS가 드레인(36)과 소오스(35)에 각각 유기되도록 전압이 공급된다.
이때, 드레인(36)에는 전류 ID.i(t)가 흐르게 되고, 제5도(e)에 나타낸 바와같이 이 전류 ID.i(t)는 초기에 가장 큰 값을 갖고, 프로그래밍이 진행됨에 따라 전자들이 플로팅 게이트로 주입되어 플로팅 게이트 전압이 작아지므로 ID.i(t)도 감소하게 된다.
이와같이 I번째 문턱레벨의 프로그래밍중에 전류검출부(42)는 이 드레인전류 ID.i(t)를 모니터링(monitoring)한다.
그리고 그 값이 제5도(e)에 나타낸 바와 같이 문턱전류 Ith에 도달하면 I번째 문턱레벨 프로그래밍이 완료된 것으로 간주하여 제5도(f)에 나타낸 바와 같이 프로그래밍 스톱 신호(VST)를 출력한다.
여기서, 전류검출부(42)는 드레인(36)에서의 전류 ID.i(t)를 모니터링하는 것으로 설명하였으나, 실질적으로 제5도(d)에 나타낸 프로그래밍중에 플로팅게이트(31)에서의 전압 또는 전하량 변화를 모니터링하는 것으로 설명될 수도 있다.
또한, 전류 ID.i(t)의 모니터링은 채널영역(37)에 형성된 그 인버젼(inversion)층의 도전도(conductivity)를 모니터링하는 것으로 설명될 수도 있다.
제4도에서 프로그래밍 스톱신호 VST는 제1전압원(38)과 제2전압원(39)에 인가되고 제1전압원(38) 및/또는(and/or) 제2전압원(39)은 그 프로그래밍 스톱신호 VST에 응답하여 제5도(b)와 제5도(c)에 나타낸 바와 같이 포지티브 전압 VC.i과 네거티브 전압 Vp를 각각 콘트롤게이트(33)와 프로그램 게이트(32)에 공급하는 것을 중단한다.
즉, t=tp,i인 지점에서 전류 ID.i(t)가 문턱전류 Ith 이하인 것으로 검출되며 I번째 문턱레벨 프로그래밍이 완료된다.
그러므로, 시간 tp,i는 I번째 문턱레벨이 프로그램된 시간을 의미한다.
여기서, 문턱전류 Ith는 실질적으로 플로팅게이트(31)에서의 문턱전압 VF TH에 상응하는 값으로 미리 설정되며, 이 플로팅게이트의 문턱전압 VF TH는 비휘발성 메모리의 제조시 결정되는 값이다.
즉, 제3도에서, 리드 기능을 위한 전계효과 트랜지스터(34)는 플로팅게이트(31)와 소오스(35) 및 드레인(36)으로 구성되므로, 이 문턱전압 VF TH는 실질적으로 채널영역(37)의 문턱전압에 해당된다.
여기서 어떤 문턱레벨의 프로그램시에도 프로그래밍의 완료시점은 항상 플로팅 게이트 전압이 문턱전압 VF TH에 도달한 때로서 동일하다는 점에 주목해야 한다.
이러한 사실은 R.Cernea의 선행기술과 차별화 되는 점중의 하나이다.
제5도(h)는 I번째 문턱레벨 프로그래밍이 1과 2인 경우에 있어서, 콘트롤 게이트(33)에서의 문턱전압들 VC TH,1,VC TH,2를 보여주는 그래프이다.
제5도(h)는 또한 멀티레벨 프로그래밍중 레벨의 차수가 증가됨에 따라 콘트롤게이트(33)에서의 문턱전압 VC TH,i또한 증가됨을 보여주며, 이것은 VC.i를 증가시켜 프로그래밍 하면 된다.
여기서 첫 번째 레벨과 두 번째 레벨의 프로그램 시간(각각 tp,2, tp,2)이 서로 다른 것은 각 레벨에 해당하는 콘트롤 게이트 전압과 문턱전압 변화량이 다르기 때문이다.
한편, 제5도(i)는 I번째 문턱레벨이 첫 번째와, 두 번째 문턱레벨인 경우에 있어서, 초기 플로팅게이트(31)에서의 전하량 QF,O(0)로부터 첫 번째 문턱 레벨 프로그래밍이 완료되는 QF,1(tp,1)과 두 번째 문턱레벨 프로그래밍이 완료되는 QF,2(tp,2)까지의 플로팅 게이트(31)에서의 전하변화량을 보여주는 그래프이다.
제5도(i)에 따르면 플로팅 게이트(31)에서의 전압 Vf,1(t)와 Vf,2(t)가 문턱전압 VF TH에 도달할 때(t=tp,1, t=tp,2), 플로팅게이트(31)에서의 전하량은 초기치 QF,0(0)로부터 각각 QF,1(tp,1)과 QF,2(tp,2)까지 증가됨을 알 수 있다.
제7도(a)를 참조하여, 본 발명의 중요한 결과인 제1전압원(38)으로부터 콘트롤게이트(32)에 인가되는 전압 VC,i와 해당 레벨의 문턱전압과의 관계에 대해 설명하기로 한다.
제7도(a)는 제3도의 비휘발성 메모리를 커패시턴스 등가회로도로 나타낸 것이다. 제7도(a)에서, CC는 콘트롤 게이트(32) 대 프로팅게이트(31)의 커패시턴스를, CP는 프로그램 게이트(32) 대 플로팅게이트(31)의 커패시턴스를, CD는 드레인(36) 대 플로팅게이트(31)의 커패시턴스를, CS는 소오스(35)(기판을 포함) 대 플로팅게이트(31)의 커패시턴스를 나타낸 것이다.
이를 커패시턴스들의 합 CT은 아래의 식(1)으로 나타낼 수 있다.
또한 위 각 커패시턴스의 커플링 계수(coupling coefficient)는 아래의 식(2)로 정의된다.
또한, 제7도(a)에서 프로그래밍 중의 플로팅게이트(31)에서의 전압은 일반적으로 아래의 식(3)으로 나타낼 수 있다.
식(3)에서, QF(t)는 플로팅게이트(31)에서의 전하량을 지시한다.
프로그래밍시 콘트롤게이트(33)에서 문턱전압 VC TH(t)는 아래의 식(4)로 정의된다.
즉, 식(4)VC TH(t)는 시간 t에서의 콘트롤 게이트(33)에서 측정된 문턱전압 시프트(shift)를 지시한다.
문턱전압 시프트란 플로팅 게이트에 축적된 전하에 의해 야기되는(caused) 콘트롤 게이트에서 측정된 문턱전압을 말한다.
콘트롤게이트(33)에 측정된 문턱전압 VC TH(t)는 드레이 전류 ID(t)가 전류검출부(42)의 문턱전류 Ith에 도달할 때의 콘트롤 게이트(33)의 전압으로 정의된다.
문턱전류 Ith는 상술한 바와 같이 임의로(arbitrary) 정의(define)될 수 있다(예로서, Ith=1μA).
또한, 플로팅게이트(31)에서의 문턱 VF TH는 제3도의 플로팅게이트(31), 소오스(35), 및 드레인(36)으로 구성된 (consisting) FET의 주어진(inherent) 문턱전압으로서, 그것은 제3도에 나타낸 비휘발성 메모리(100)의 제조시 채널이온주입과 게이트절연막의 두께와 같은 제조공정 조건에 의해서 결정된다.
따라서, 플로팅게이트(31)의 문턱전압 VF TH는 항상 일정하다(constant).
그러나, 콘트롤게이트(33)의 문턱전압 VC TH는 플로팅게이트(31)에서의 전하 QF의 량(amount)에 의해서 결정된다.
이미 설명된 바와 같이, 각 문턱레벨의 프로그래밍은 플로팅게이트(31)에서의 전압 VF(t)가 문턱전압 VF TH까지 감소될 때 스톱되어진다(is forced to stop).
즉, 이 시점은 드레인(36)의 전류 ID(t)가 문턱전류 Ith에 도달하는 시점에 해당되고 또한 프로그래밍이 완료되는 시점 tp에 해당된다.
그래서, 각 문턱레벨 프로그래밍시 프로그램 종료시의 플로팅게이트(31)의 전압 VF(tp)는 아래의 식(5)와 같이 표현할 수 있다.
위의 식(5)를 제1전압원(38)으로부터 콘트롤게이트(33)에 인가되는 전압 VC에 의해 재정리(rearranging)하면 아래의 식(6)으로 나타낼 수 있다.
여기서 V1은 아래의 식(7)로 정의된다.
여기서 검침시점인 t=tp에서 V1값은 각 레벨의 콘트롤 게이트 전압 VC,i에 대해 일정한 상수 값이라는 사실이 중요하다.
V1은 t=tp에서 드레인 전압 VD(tp), 프로그램 게이트(32)에 인가되는 전압 VP및 제조공정시 결정되는 VF TH, αC, αD그리고 αP같은 종속 파라미터(dependent parameters)들에 의해 결정된다.
드레인 전압 VD는 일정한 값이 되도록 회로를 꾸밀 수도 있고, 일반적인 αDVD값은 다른 두 항에 비해 상대적으로 매우 작은 값이다.
또한 각 문턱레벨 프로그래밍에 대해 t=tp에서의 프로그램 종료시의 VD(tp)는 일정한 값이다.
따라서, I번째 문턱레벨 프로그래밍을 위해 요구되는 콘트롤게이트(33)의 전압 VC,i은 식(6)에 의해 아래의 식(7)으로 표현될 수 있다.
이 식으로부터, 프로그램하고자 하는 문턱레벨들과 그에 상응하여 인가되는 콘트롤게이트 전압은 기울기가 1인 선형(linear)적인 관계에 있음을 알 수 있다.
제7도(b)는 이러한 결과를 나타낸 그림이다.
여기서, 식(4)에 의해 플로팅 게이트의 전하량도 마찬가지로 콘트롤 게이트 전압들과 선형적인 관계에 있음을 알 수 있다.
또한, 상술한 바와같이 V1은 일정값이므로, 멀티레벨의 프로그래밍시 콘트롤게이트(33)에 인가되는 전압의 I번째 시프트값 △VC,i는 아래의 식(8)로 바로 표현될 수 있다.
식(7)과 (8)로부터, 2단 레벨 또는 멀티레벨의 프로그래밍시 최하위 레벨인 소거상태로부터 각 문턱레벨 까지의 시프트값인 △VC TH,i가 결정되면 해당 레벨의 프로그래밍은 이미 알고 있는 최하위레벨 프로그램에 사용했던 VC. o값에 원하는 문턱레벨 시프트값(△VC TH,i)을 더한 값을 콘트롤 게이트 전압에 인가하고 프로그래밍이 자동으로 완료되기를 기다리면 된다.
제5도(g)에 나타낸 바와 같이 각 문턱레벨의 프로그래밍시 터널링을 위해 플로팅게이트(31)와 프로그램게이트(32)사이에 인가되는 터널링(tunneling)전압 Vtun.i는 초기값이 최대치이며 플로팅게이트(31)에서 전압 VF,i(t)가 주어진 문턱전압 VF TH에 도달하는 시점, 즉 프로그래밍이 완료되는 시점에서 최소치를 갖는다.
따라서, 그 터널링 전압의 최대치는 플로팅게이트(31)의 초기전압 VF,i(0)과 프로그램 게이트(32)에 인가되는 전압 VP의 차에 의해 아래의 식(9)와 같이 쉽게 얻을 수 있다.
식(9)에서 만약 플로팅 게이트(31)의 초기 전하량 QF(0)이 제로이면, 식(9)는 아래의 식(10)으로 다시 표현될 수 있다.
지금까지는 멀티레벨의 프로그래밍 방법을 기술하였다.
이하에서, 제3도의 비휘발성 메모리를 이용한 소거(erasure)과정을 설명하기로 한다.
소거과정은 매우 간단하다.
소거는 플로팅 게이트와 소오스, 드레인, 또는 채널영역 사이에 플로팅 게이트에 축적된 전하반송자들을 소거할 만큼 강한 전계가 걸리도록 각 단자에 전압을 인가하여 터널링에 의해 상기 소오스, 드레인, 또는 채널영역으로 전하반송자들이 소거되도록 할 수 있다.
본 발명에 따르면, 소거상태(erased state)란 최하위 문턱레벨, 즉 VC TH,0인 경우를 의미한다.
즉, 주어진 소거블럭내의 모든 비휘발성 메모리셀들은 가장 낮은 레벨에서 프로그램(programmed)된다.
그러므로, 소거과정은 다음의 스텝들(steps)에 의해 쉽게 얻어진다.
먼저, 선택된 블록(seleted block)내의 모든 셀들의 문턱레벨들을 레벨 제로(level-0). 즉 VC TH,0의 이하가 되도록 삭제한다.(erase).
이어, 콘트롤게이트(33)의전압이 VC,0인 레벨제로 값을 가지고 그 선택된 모든셀들을 프로그램한다.
여기서 VC,0값은 임의로 정해줄 수 있다.
이와 같이 소거상태는 사실상 상술한 프로그래밍 기법에 의해 이루어지므로 기본적으로 과잉소거 문제는 없다.
최종적으로, I번째 문턱레벨의 프로그래밍을 위해 요구되는 큰트롤게이트(33)의 전압 VC,i와 프로그램 게이트(32)의 전압 VP의 요구조건은 다음과 같다.
프로그래밍 중에 플로팅 게이트의 전하변화를 모니터링 하기 위해서는 프로그래밍 초기에 제4도 트랜지스터의 채널이 인버젼 되어 드레인 전류가 흐르게 하고 프로그램이 진행됨에 따라 인버젼층의 도전도(conductivity)가 감소하도록 VC,i를 인가해야 하므로 다음의 식(11)을 만족해야 한다.
또한 VC,i와 VP는 프로그램 게이트(32)와 플로팅게이트(31) 사이에 터널링이 일어나도록 그들 사이에 형성되는 터널 전계(tunnel electric field)가 프로그래밍을 위해 적절한(appropriate) 세기(strength)를 갖도록 결정되어야 한다.
또한, VP는 고정된 네거티브 값이므로 터널전계의 세기는 VC,i가 높아짐에 따라 그에 비례하여 증가되며, 프로그래밍의 속도 또한 콘트롤 게이트(33)의 문턱전압시프트 값, △VC TH가 커질수록 증가된다.
지금까지는 전류검출방법에 따른 프로그래밍 과정을 설명하였다.
이하에서 전압검출방법에 따른 프로그래밍 과정을 제8도의 다이어그램을 참조하여 설명하기로 한다.
실질적으로, 전압검출방법에 따른 프로그래밍 과정은 전류검출방법에 따른 프로그래밍과정과 거의 동일하다.
제8도는 전압검출을 이용한 본 발명의 프로그램 과정을 설명하기 위한 다이어그램으로서, 제4도의 전류검출부(42) 대신 전압검출부(43)가 사용된 것을 제외하고 제4도와 실질적으로 동일하다.
이 전압검출부(43)는 가장 간단하게 기준전압원(44)과 이 기준전압원(44)과 드레인(36) 사이에 접속된 저항(45)으로 구성될 수 있다.
따라서, 전압검출부(43)는 프로그래밍중 드레인(36)의 전압을 모니터링한다.
모니터링중 플로팅게이트(31)의 전압 VF,i이 주어진 문턱전압 VF TH에 도달될 때의 드레인 전압 VD,TH이 검출되면 프로그래밍 스톱신호 VST를 출력한다.
VD,TH는 모든 레벨의프로그래밍에 대해 일정한 값이다.
전류검출과 동일하게 이 프로그래밍 스톱신호 VST에 응답하여 제1전압원(38)과 및/또는(AND/OR) 제2전압원(39)이 콘트롤게이트 전압 VC,i와 프로그램 게이트전압 VP를 더 이상 제공하지 않으면 프로그래밍과정은 종료된다.
이외의 내용도 전류검출방법과 실질적으로 동일하므로 그 설명을 생략하기로 한다.
제9도(a)와 (b)와 제10도(a)와 (b), 제11도(a)와 (b), 제12도(a)와 (b)는 제3도에 나타낸 본 발명에 따른 비휘발성 메모리의 여러 구조예들을 보여주는 레이 아웃 다이어그램들(layout diagrams) 및 단면도들(sectional views)을 나타낸 것이다.
제9도(a)는 본 발명에 따른 비휘발성 메모리의 제1구조 형태를 보여주는 레이 아웃도이고, 제9도(b)는 제9도(a)의 A-A'선에 따른 단면도이다.
제9도(a)와 제9도(b)에 따르면, 제1구조에 따른 비휘발성 메모리는 표면내에 채널영역을 갖는 제1도전형 반도체기판(50), 채널영역상에 형성되는 플로팅게이트(51), 플로팅게이트(51)의 상측에 형성되는 콘트롤게이트(52), 플로팅게이트(51)에 인접하여 형성되는 프로그램게이트(53), 그리고 프로그램게이트(53), 플로팅게이트(51), 콘트롤게이트(52)들 사이에 형성하고 플로팅게이트(51)와 프로그램 게이트(53) 사이에서는 터널링이 가능하도록 충분히 얇은 두께를 갖는 절연층(54)으로 구성된다.
또한, 제9도(a)(b)에 따르면 채널영역을 제외한 기판(50)의 표면상에는 필드절연막(55)이 더 구비된다.
또한, 제9도(a)(b)에 따르면, 플로팅 게이트(51)의 일부가 필드절연막(55)의 표면상에 연장된다.
또한, 제9도(b)는 프로그램 게이트(53)는 콘트롤게이트(52)의 일측면에 인접하여 위치됨을 보여준다.
또한 채널영역과 플로팅게이트(51) 사이에는 터널링이 가능하도록 충분히 얇은 두께를 갖는 게이트절연막(56)이 형성된다.
제10도(a)는 제2구조형태에 따른 레이 아웃도이고, 제10도(b)는 제10도(a)의 B-B'선에 따른 단면도이다.
제10도(a)(b)에 따르면 제2구조형태는 제9도(a)(b)에 나타낸 제1구조의 형태와 거의 유사하다.
제10도(a)(b)는 프로그램 게이트(53)의 일부가 플로팅게이트(5)의 하측에 인접하여 위치됨을 보여준다.
제11도(a)는 제3구조형태에 따른 레이 아웃도이고, 제11도(b)는 제11도(a)의 C-C'선에 따른 단면도이다.
제11도(a)와 (b)에 따른 제3구조형태는 제9도(a)(b)에 나타낸 제1구조의 형태와 거의 유사하다.
제11도(a)(b)는 프로그램 게이트(53)가 플로팅 게이트(51)의 상측에 인접하여 위치함을 보여준다.
제12도(a)는 제4구조형태에 따른 레이 아웃도이고, 제12도(b)는 제12도(a)의 D-D'선에 따른 단면도이다.
제12도(a)와 (b)에 따르면, 제4구조형태의 비휘발성 메모리는 표면내에 채널영역을 갖는 제1도전형 반도체기판(50), 채널영역상에 형성되는 플로팅게이트(51), 반도체기판의 표면내에서 채널영역의 양측에서 각각 형성되는 제2도전형의 두불순물영역들(57)(58), 플로팅게이트(51)의 상측에 형성되는 콘트롤게이트(52), 플로팅게이트(51)에 인접하여 형성되는 프로그램게이트(53), 프로그램게이트(53), 플로팅게이트(51), 콘트롤게이트(52)들 사이에 형성하고 플로팅게이트(51)와 프로그램 게이트(53) 사이에서는 터널링이 가능하도록 충분히 얇은 두께를 갖는 절연층(54)으로 구성된다.
제13도(a)는 본 발명에 따른 제3도의 비휘발성 메모리셀을 이용한 비휘발성 메모리 장치의 구성도를 나타낸 것이다.
제13도(a)에 따르면, 비휘발성 메모리장치는 반도체기판(60), 기판(60)상에서 서로 일정간격을 두고 배치된 복수개의 워드라인들(word lines)(61), 서로 일정간격을 두고 복수개의 스퀘어들(squares)을 형성하도록 복수개의 워드라인들과 직교되게 배치되는 복수개의 비트 라인들(bit lines)(62), 각 비트라인과 동일한 방향으로 배치되는 복수개의 프로그램 라인들(63), 각 스퀘어에 하나씩 배치되는 복수개의 비휘발성 메모리셀들(64)로 구성된다.
제13도(a)에서, 각 비휘발성 메모리셀(64)은 제3도에 나타낸 바와 같이, 플로팅게이트(65)와, 프로그래밍을 위해 플로팅게이트(65)에 전하들을 공급하는 프로그램게이트(66)와, 프로그래밍을 위해 플로팅게이트(65)에 공급된 전하량을 조절하는 콘트롤게이트(67)와, 프로그래밍중에 플로팅게이트(65)에 제공되는 전하반송자들의 양을 리딩(reading)(또는, 조회)하기 위한 전계효과 트랜지스터(68)로 구성된다.
이 전계효과 트랜지스터(68)는 위의 플로팅 게이트(65)와, 소오스(69), 드레인(70) 및 소오스(69)와 드레인(70) 사이에 위치된 채널영역(71)으로 구성된다.
각 비휘발성 메모리셀의 콘트롤 게이트(67)는 인접한 워드라인(61)에 접속되고, 프로그램 게이트(66)는 인접한 프로그램 라인(63)과 접속된다.
또한, 한 스퀘어내의 비휘발성 메모리셀(64)의 소오스(69)는 옆의 스퀘어에 위치된 비휘발성 메모리셀(64)의 드레인(70)과 함께 인접한 비트라인(62)에 공동으로 접속된다.
제13도(b)는 제13도(a)의 비휘발성 메모리장치의 각 모드에 따른 동작시 각 라인들에 공급되는 전형적(typical)인 전압값들을 나타낸 것이다.
제13도(b)에 나타낸 바와 같이, 비휘발성 메모리장치가 프로그램 모드로 동작할 시에는, 선택된 프로그램라인(63)에는 -8∼15V가, 선택되지 않은 프로그램라인(63)에서는 0V가, 선택된 워드라인(61)에는 3∼12V가, 선택되지 않은 워드라인(61)에는 0∼-10V가, 선택된 비트라인(62)에는 0.5∼2V가, 선택되지 않는 비트라인(62)들중 선택된 셀의 좌측에 위치한 것들에는 0V, 선택된 셀의 우측에 위치된 것들 중 하나 이상의 비트라인에는 0.5∼2V가, 기판(60)에는 0V가 인가된다.
비휘발성 메모리장치가 블럭단위의 소거(erase)모드로 동작할 시에는 두 가지의 방법이 있다.
먼저, 비트라인들(62)을 통하여 삭제할 경우에는, 선택된 소거블럭내의 모든 프로그램라인(63)에는 0∼-12V가, 선택된 소거블럭내의 모든 워드라인(61)에는 -7∼-12V가, 선택된 소거블럭내의 모든 비트라인(61)에는 0∼6V, 기판(60)에는 0∼6V가 인가된다.
다음, 기판(60)을 통하여 소거(erase)할 경우에는, 선택된 소거블럭내의 모든 프로그램 라인(63)에는 0∼-12V가, 선택된 소거블럭내의 모든 워드라인(61)에는 -7∼-12V가, 선택된 소거블럭내의 비트라인(62)은 플로팅되고, 기판(60)에는 0-6V가 인가된다.
다음으로, 비휘발성, 메모리장치가 리드(read)모드로 동작할시에는, 선택된 프로그램라인(63)에는 0V, 선택되지 않은 프로그램라인(63)에는 0V, 선택된 워드라인(61)에는 전원전압 Vcc, 선택되지 않은 워드라인(61)에는 0V, 선택된 비트라인(62)에는 0.5∼2V, 선택되지 않은 비트라인(62)에는 0V(좌측), 0.5∼2V(우측)가, 기판(60)에는 0V가 인가된다.
제13도(b)의 전압값들은 메모리셀의 구조적 특성이나 전기적 특성변수들, 예로, 커플링 상수, 터널 절연체의 두께 등에 따라 변할 수 있다.
[제2실시예]
이하에서, 제14도, 제15도(a)와 (b), 제16도(a)와, (b), 제17도(a)와, (b)를 참조하여 제2실시예에 따른 비휘발성 메모리셀과 장치 그들을 프로그래밍하는 방법에 대래서 설명하기로 한다.
제14도는 제2실시예에 따른 비휘발성 메모리의 회로도로서, 제1영역(81a)과 제2영역(81b)으로 구분되는 플로팅 게이트(81) ; 상기 플로팅 게이트(81)의 일부에 해당하는 제1영역(81a)과, 제1드레인(82) 및 공통소오스(83)로 구성되고, 프로그래밍을 위해 상기 플로팅 게이트(81)에 전하반송자들을 공급하는 제1문턱전압(VF TH1)을 갖는 프로그래밍 FET ; 프로그래밍을 위해 상기 플로팅 게이트(81)에 공급된 전하반송자들의 양을 제어하는 콘트롤 게이트(84) ; 그리고 상기 플로팅 게이트(81)의 제1영역(81a)을 제외한 제2영역(81b)과 제2드레인(85) 및 상기 공통 소오스(83)로 구성되고, 프로그래밍중에 플로팅 게이트(81)에 공급되는 전하반송자들의 양을 조회하는 제2문턱전압(VF TH2)을 갖는 모니터링 FET로 구성된다.
제14도의 회로에서, 제2문턱전압(VF TH2)은 제1문턱전압(VF TH1) 보다 더 크게 결정되어야 한다.
제14도에 나타난 바와 같이, 제2실시예에 따른 비휘발성 메모리셀은 제1실시예의 셀과 다르게 프로그램 게이트를 갖지 않으며 그 대신 기판의 표면내에 3개의 불순물 영역(즉, 모니터링 트랜지스터의 드레인, 공통소오스 및 프로그래밍 트랜지스터의 드레인)을 갖는다.
제15도(a)는 제2실시예에 따른 프로그래밍 방법을 설명하기 위한 다이어그램으로써 제14도의 구성요소들 외에, 상기 콘트롤 게이트(84)에 전압을 공급하는 제1전압원(88) ; 프로그래밍을 위해 상기 프로그래밍 FET의 제1드레인(82)에 전압(VD P)을 공급하는 제2전압원(89) ; 상기 공통소오스(83)에 상기 제1드레인(82)에 공급하는 전압(VD P)보다 낮은 전압(VS)을 공급하는 제3전압원(90) ; 그리고 프로그래밍 중 상기 모니터링 FET의 제2드레인(85)에 흐르는 전류(ID,i(t))를 검출하여 검출된 전류가 설정된 문턱전류(Ith)에 도달할 때 상기 각 전압원들(88,89,90)에 프로그래밍 스톱신호(VST)를 제공하여 상기 전압들(VC,i)(VD P)(VS)이 더 이상 제공되지 않도록 하기 위한 전류검출부(91A)가 더 구비한다.
제15도(a)에서, 공통소오스(83)는 기판(도시되지 않음)과 함께 그라운드 된다.
제15도(a)에서, 제1전압원(88)으로부터 콘트롤 게이트(84)에 공급되는 전압(VC,i)은 멀티레벨의 프로그래밍의 각 문턱레벨 프로그래밍마다 상응하여 변화되는 포지티브 전압이고, 제2전압원(89)으로부터 프로그래밍 FET에 공급되는 전압(VD P)은 고정된 포지티브 전압이다.
제15도(a)에서, 전류검출부(91a)는 제15도(b)의 전압검출부(91b)로 대체될 수 있다.
제15도(b)에 따르면, 비휘발성 메모리셀은 제14도의 구성도들 외에 상기 콘트롤 게이트(84)에 전압(VC,i)을 공급하는 제1전압원(88) ; 프로그래밍을 위해 프로그래밍 FET의 제1드레인(82) 전압(VD P)을 공급하는 제2전압원(89) ; 상기 공통소오스(83)에 상기 제1드레인(82)에 공급되는 전압(VD P)보다 낮은 전압(VS)을 공급하는 제3전압원(90) ; 그리고 프로그래밍중 제2드레인(85)의 전압(VM D,i(t))을 모니터링 하고 제2드레인(85)의 모니터링된 전압(VM D,i(t))이 설정된 기준전압(VD,TH)에 도달할 때 프로그래밍 스톱신호(VST)를 위 제1전압원(88)과 제2전압원(89)에 공급하여 더 이상 전압(VC,i)(VD P)들이 제공되지 않도록 하기 위한 전압검출부(91b)를 더 구비한다.
제15도(a)의 전류검출부(91a) 대신 제15도(b)의 전압검출부(91b)가 사용된 경우라도, 제1전압원(88)으로부터 콘트롤 게이트(84)에 공급되는 전압(VC,i)은 멀티레벨의 프로그래밍의 각 문턱레벨의 프로그래밍마다 상응하여 변화되는 포지티브 전압값이고, 제2전압원(89)으로부터 프로그래밍 FET의 제1드레인(82)에 공급되는 전압(VD P)은 고정된 포지티브 값을 갖는다.
제15도(b)에 나타낸 바와 같이, 전압검출부(91b)는 설정된 기준전압을 유기하는 전압원(VDD)과, 그 전압원(VDD)과 모니터링 FET의 제2드레인(85) 사이에 접속된 저항으로 구성될 수 있다.
제3도(b)와 제4도에 나타낸 제1실시예의 프로그램 게이트에 영이하의 전압 VP(≤0)을 제공하는 반면 제15도(a)(b)에 나타낸 제2실시예의 셀은 프로그램 게이트 대신 프로그래밍 FET를 사용하며 이 프로그램 FET에 인가되는 전압(VD P) 또한 고정된 포지티브 값을 갖는다.
본 발명의 제2실시예에 따른 비휘발성 메모리셀을 프로그램 하는 방법은, 콘트롤게이트(84)와, 제1영역(81a)과 제2영역(81b)으로 구분된 플로팅 게이트 ; 제1문턱전압(VF,TH1)을 갖고 플로팅 게이트(81)의 제1영역(81a)과 제1드레인(82)과 공통 소오스(83) 및 제1드레인(82)과 공통 소오스(83) 사이에 위치된 제1채널영역(86)으로 구성된 프로그래밍 FET ; 그리고 제1문턱전압(VF,TH1)보다 높은 제2문턱전압(VF,TH2)을 갖고 플로팅 게이트(81)의 제2영역(81b)과 제2드레인(85)과 상기 공통소오스(83) 및 제2드레인(85)과 공통 소오스(83) 사이에 위치된 제2채널영역(87)으로 구성된 모니터링 FET를 갖는 비휘발성 메모리셀에 있어서, 프로그래밍을 위해 전하반송자들이 제1채널영역(86)을 통해 플로팅 게이트(81)에 제공되고 제2채널영역(87)에 인버젼층이 형성되도록, 상기 콘트롤 게이트(84)에는 제1전압(VC,i)을 제1드레인(82)에는 제2전압(VD P)을 곱급하는 스텝 ; 그리고 프로그래밍중에 상기 인버젼층의 도전도를 모니터링 하고 모니터된 도전도가 상기 모니터링 FET의 문턱전압(VF ,TH2)에 상응하는 값에 도달할 때 상기 콘트롤 게이트(84)와 제1드레인(82)에 각각 제1전압(VC,i) 및/또는(AND/OR) 제2전압(VD P)을 공급하는 것을 중단하는 스텝을 구비한다.
제14도 15도(a)와 (b)에서, 프로그래밍을 위해 제1채널(86)영역으로부터 플로팅 게이트(81)에 전하반송자들을 제공하는 것은 핫 캐리어 인젝션(hot carrier in jection)에 의해 수행될 수도 있고 FN 터널링(tunneling)에 의해서도 수행될 수 있다.
터널링 메카니즘으로 프로그래밍을 수행할 경우에는 제1드레인에 인가되는 전압은 영보다 작거나 같게 인가한다.
제16도(a)는 제2실시예에 따른 비휘발성 메모리셀의 구조형태를 보여주는 레이아웃도이고, 제16도(b)는 제16도(a)의 E-E'선에 따른 단면도이다.
제16도(a)와 (b)를 참조하면, 비휘발성 메모리셀은 제1도전형(P형)의 반도체기판(92) ; 상기 기판(92)의 표면내에 서로 일정간격을 두고 차례로 형성된 제2도전형(n+)의 제1불순물영역(93) ; 제2불순물영역(94) 및 제3불순물영역(95) ; 상기 기판상(92)에서 제1불순물 영역(93)과 제2불순물 영역(94)에 걸쳐 형성되는 제1게이트 절연층(98) ; 상기 기판상(92)에서 제2불순물 영역(94)과 제3불순물영역(95)에 걸쳐서 형성되고 제1게이트 절연층(98)과는 다른 두께는 갖는 제2게이트 절연층(99) ; 반도체 기판(92)의 표면내에서 제1불순물 영역(93)과 제2불순물영역(94) 사이의 영역으로 정의하는 제1채널영역(100) ; 반도체 기판(92)의 표면내에서 제2불순물 영역(94)과 제3불순물영역(95) 사이의 영역으로 정의되는 제2채널영역(101) ; 상기 제1게이트 절연층(98)과 제2게이트 절연층(99)상에서 제1불순물 영역(93)과 제3불순물 영역(95)에 걸쳐 형성되는 플로팅 게이트(96) ; 상기 플로팅 게이트(96)의 상층에 형성되는 콘트롤 게이트(97) ; 그리고 상기 플로팅 게이트(96)와 콘트롤 게이트(97) 사이에 이들을 서로 절연시키기 위해 형성되는 절연층으로 구성된다.
여기서, 제16도(b)와 같이, 제2게이트 절연층(99)의 두께는 제1게이트 절연층(98)의 두께보다 더 두껍게 결정되며 또한 제1게이트 절연층(98)의 두께는 터널링에 의해 플로팅 게이트(96)로부터 제1채널영역(100)으로 전하반송자들이 소거될 수 있도록 충분히 얇게 결정된다.
제16도(a)와 (b)에서 상세히 도시되지는 않았으나, 상기 기판(92)의 표면상에서 상기 제1게이트 절연층(98)과 제2게이트 절연층(99)을 제외한 부분에는 필드절연막(103)이 더 형성된다.
제16도(a)와 (b)에서 나타낸 바와 같이, 플로팅 게이트(96)는 제1채널영역(100)과 제2채널영역(101)상에 걸쳐서 형성되며, 플로팅 게이트(96)의 일부는 필드절연막(103)의 표면상에 연장된다.
제17도(a)는 제14도의 비휘발성 메모리셀을 이용한 비휘발성 메모리 장치의 회로도를 나타낸 것이다.
제17도(b)는 각 모드동작시 제17도(a)의 각 라인들에 공급되는 전형적인 전압들을 나타내는 테이블이다.
제17도(a)는 따른 비휘발성 메모리 장치는 서로 일정간격을 두고 배치된 복수개의 워드라인들(104) ; 복수개의 스퀘어들을 형성하도록 상기 복수개의 워드라인들(104)과 직교되게 서로 일정간격을 두고 형성되는 제2도전형의 복수개의 비트라인들(105) ; 상기 비트라인들(105)과 동일방향으로 비트라인들(105) 사이에서 각 스퀘어들을 좌측영역과 우측영역으로 나누도록 형성되는 공통소오스 라인들(106) ; 각 스퀘어내의 하나씩 배치되고, 각각은 콘트롤 게이트(84)와 제1영역(81a)과 제2영역(81b)으로 구분되는 플로팅 게이트(81)와, 스퀘어의 우측영역에 위치되고 프로그래밍을 위해 플로팅 게이트(81)에 전하반송자들을 제공하는 프로그래밍 FET와, 스퀘어 좌측영역에 위치되고 프로그래밍중 플로팅 게이트(81)내의 전하반송자들의 양을 조회하는 모니터링 FET로 구성되고, 프로그래밍 FET는 플로팅 게이트(81)의 제1영역(81a)과 제1드레인(82)과 상기 공통 소오스(83) 및 제1드레인(82)과 상기 공통소오스(83) 사이에 위치된 제1채널영역(86)으로 구성되고, 모니터링 FET는 플로팅 게이트(81)의 제2영역(81b)과 제2드레인(85)과 상기 공통 소오스(83) 및 제2드레인(85)과 상기 공통 소오스(83) 사이에 위치된 제2채널영역(87)으로 구성되고, 각 콘트롤 게이트(84)는 인접하는 워드라인(104)에 접속되고, 각 공통소오스(83)는 인접하는 공통소오스 라인(106)에 접속되고, 제1드레인(82)은 그것의 우측에 인접하는 스퀘어내에 위치된 비휘발성 메모리의 제2드레인(85)과 함께 인접하는 비트라인(105)에 접속되고, 제2드레인(85)은 그것의 좌측에 인접하는 스퀘어내에 위치된 비휘발성 메모리의 제1드레인(82)에 접속되는 복수개의 비휘발성 메모리셀들로 구성된다.
제17도(a)의 비휘발성 메모리 장치가 핫 캐리어 인젝션에 의한 프로그램 모드시, 선택된 워드라인에는 6∼13V가, 선택되지 않은 워드라인에는 0V, 선택된 n번째 비트라인에는 5∼9V, 선택된 n-1번째 비트라인에는 0.5∼2V, 그외 다른 비트라인에는 0V, 선택된 n번째 소오스라인에는 0V, 선택되지 않은 n+1번째 소오스 라인은 플로팅 되고, 선택되지 않은 n-1번째 소오스 라인은 선택된 n-1번째 비트라인과 동일하고, 기판에는 0V가 인가될 수 있다.
이 비휘발성 메모리 장치가 터널링 메카니즘을 이용한 프로그램 모드로 동작할 시, 선택된 워드라인에는 10∼20V, 선택되지 않은 워드라인에는 0V, 선택된 n번째 비트라인에는 0V, 다른 비트라인에는 5∼10V, 선택된 n번째 소오스 라인에는 0V, 다른 소오스 라인에는 5∼10V, 기판에는 0V가 인가된다.
제17도(a)의 비휘발성 메모리 장치가 삭제모드로 동작할 시, 모든 워드라인에 -7∼12V, 모든 비트라인은 플로팅되고, 모든 소오스 라인에는 전원전압 Vcc가, 기판에는 0V가 인가될 수 있다.
제17도(a)의 비휘발성 메모리 장치가 리드모드로 동작할 시, 선택된 워드라인에는 Vcc가, 선택되지 않은 워드라인에는 0V가, 선택된 n번째 비트라인에는 0.5∼2V가, 다른 비트라인에는 0V가, 모든 소오스 라인에는 0V가, 기판에는 0V가 인가될 수 있다.
물론, 상기 제17도(b)의 전압값들은 메모리셀의 구조적 특성이나, 전기적 특성변수들, 예로, 커플링 상수, 터널 절연체의 두께 등에 따라 변할 수 있다.
상술한 바와 같이 본 발명에 따르면 다음과 같은 이점들을 얻을 수 있다.
첫째, 각 문턱레벨의 프로그래밍마다 콘트롤게이트의 전압만을 바꾸어주면 되므로 손쉽게 멀티레벨의 프로그래밍을 수행할 수 있다.
둘째, 각 문턱전압 레벨과 그에 상응하는 각 콘트롤 게이트 전압은 서로 선형적(linear)인 관계에 있고, 문턱전압의 시프트값은 콘트롤 게이트 전압의 시프트 값과 일치하므로 각 레벨의 문턱전압의 시프트를 정확하게 조절(adjust) 할 수 있다.
셋째, 소거상태는 임의의 콘트롤 게이트 전압으로 최하위 레벨의 프로그래밍으로 조절하므로 기본적으로 과잉소거 문제가 없다.
넷째, 비휘발성 메모리셀 자체에서 프로그래밍 및 리딩을 동시에 수행하기 때문에 프로그램된 내용을 조회(verifying)하기 위한 회로가 별도로 요구되지 않고, 프로그래밍 속도가 빨라진다.
다섯째, 소거전에 사전 프로그래밍이 요구되지 않는다.
여섯째, 오퍼레이션을 위한 ±12V이하의 저전압이 요구된다.
일곱째, 프로그래밍시 단지 조회(verifying)에 필요한 수 내지 수십 μA이하의저전류만이 사용된다.
여덟째, 채널분리형 구조가 아닌 단순적층 게이트 구조이므로(simple stacked-gate) 콤팩트한 비휘발성 메모리셀을 구현할 수 있다.
아홉째, 본 발명에 따르면, 멀티-레벨 프로그래밍의 정확도(accuracy), 즉, 프로그램된(programmed) 문턱전압들의 에러분포가(distribution) 단지 비휘발성 메모리의 제조공정시 고정되는 파라메타들과 인가된 바이어스 전압들에 의해 정확히 결정된다.
따라서, 본 발명에 따른 비휘발성 메모리의 각 레벨의 문턱전압 에러분포는 많은 횟수의 프로그램/삭제 싸이클들에 의해 종속적이지 않다.
또한 프로그래밍 중일지라도 산화막으로의 전하의 트랩(trap), 채널이동도(mobility), 그리고 비트라인 저항등과 불안정(unstable)하거나 예측불가능한(unpredictable) 전기적인 요소들에 대해 종속적이지 않다(not dependent on).
열째, 본 발명에 따른 비휘발성 메모리의 프로그래밍 방식은 전압제어방식(Voltage controlled method)이기 때문에 전류제어방식(current-controlled method)방식에 비해 훨씬 더 용이하고 정확하게 멀티레벨 프로그래밍을 수행할 수 있다.
열한번째, 본 발명에 따른 비휘발성 메모리 장치는 채널분리형(split-channel)셀과 같은 비대칭 구조의 셀이 아닌 단순적층 구조로서 contactless virtual ground array를 구현할 수 있기 때문에 칩의 사이즈를 대폭 줄일 수 있다.
열두번째, 본 발명에 따른 비휘발성 메모리셀의 소오스와 드레인은 단지 리딩동작을 수행하는데만 사용하므로 상기 소오스와 드레인에는 리딩에 필요한 저전압만 인가되도록 동작시킬 수 있다.
따라서 소오스와 드레인 확산영역을 최적화 시킬 수 있다.

Claims (54)

  1. 플로팅 게이트 ; 상기 플로팅게이트와의 사이에 제1전류경로를 갖고 이 제1전류경로를 통해 플로팅게이트에 전하반송자를 제공하거나 또는 플로팅게이트에 기 축적된 전하반송자들을 빼내는 것에 의해 프로그래밍을 수행하는 프로그래밍 영역 ; 그리고 플로팅게이트와의 사이에 제1전류경로와는 다른 제2전류경로를 갖고 이 제2전류경로를 통해 프로그래밍중에 플로팅게이트의 전하량을 조회(verifying)하는 조회영역으로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  2. 제1항에 있어서, 프로그래밍 영역은 터널링 다이오드이고, 조회영역은 FET임을 특징으로 하는 비휘발성 메모리셀.
  3. 제1항에 있어서, 프로그래밍 영역과 조회영역은 각기 다른 두 개의 FET임을 특징으로 하는 비휘발성 메모리셀.
  4. 플로팅게이트 ; 프로그래밍을 위해 플로팅게이트에 전하반송자들을 공급하는 프로그램 게이트 ; 프로그래밍을 위해 플로팅게이트에 공급된 전하반송자들의 양을 제어하는 콘트롤 게이트 ; 그리고 상기 플로팅게이트와 소오스, 드레인 및 소오스와 드레인 사이에 위치된 채널영역으로 구성되고 상기 프로그래밍중에 플로팅게이트에 공급되는 전하반송자들의 양을 조회하는 FET로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  5. 제4항에 있어서, 상기 콘트롤게이트에 전압을 공급하는 제1전압원 ; 상기 프로그램 게이트에 전압을 공급하는 제2전압원 ; 상기 드레인에 전압을 공급하는 제3전압원 ; 상기 소오스에 상기 드레인에 인가되는 전압보다 낮은 전압을 공급하는 제4전압원 ; 그리고 프로그래밍중 드레인의 전류를 검출하여 검출된 드레인 전류가 설정된 기준전류에 도달할 때 상기 제1전압원과 제2전압원중 적어도 하나에 프로그래밍 스톱신호를 제공하여 상기 전압들이 더 이상 제공되지 않도록 하기 위한 전류검출부가 더 구비됨을 특징으로 하는 비휘발성 메모리.
  6. 제5항에 있어서, 소오스는 그라운드됨을 특징으로 하는 비휘발성 메모리.
  7. 제5항에 있어서, 제1전압원으로부터 콘트롤게이트에 공급되는 전압은 멀티레벨의 프로그래밍의 각 문턱레벨 프로그래밍보다 상응하여 변화되는 포지티브 전압이고, 제2전압원으로부터 프로그램 게이트에 공급되는 전압은 고정된 제로값 이하의 전압임을 특징으로 하는 비휘발성 메모리.
  8. 제4항에 있어서, 상기 콘트롤 게이트에 전압을 공급하는 제1전압원 ; 상기 프로그램 게이트에 전압을 공급하는 제2전압원 ; 그리고 프로그래밍중 드레인에서의 전압을 모니터링하고 드레인 전압이 설정된 기준전압에 도달할 때 프로그래밍-스톱신호를 제1전압원과 제2전압원 중 적어도 하나에 제공하여 더 이상 전압들이 제공되지 않도록 하기 위한 전압검출부가 더 구비됨을 특징으로 하는 비휘발성 메모리.
  9. 제8항에 있어서, 제1전압원으로부터 콘트롤게이트에 공급되는 전압은 멀티레벨의 프로그래밍의 각 문턱 레벨 프로그래밍마다 상응하여 변화되는 포지티브 전압값이고, 제2전압원으로부터 프로그램 게이트에 공급되는 전압은 고정된 제로값 이하의 전압값임을 특징으로 하는 비휘발성 메모리.
  10. 제8항에 있어서, 전압검출부는 설정된 기준전을 제공하는 기준전압원과, 기준전압원과 드레인 사이에 접속된 저항으로 구성됨을 특징으로 하는 비휘발성 메모리.
  11. 제8항에 있어서, 전압검출부는 설정된 기준전압을 제공하는 기준전압원과 기준전압원과 드레인 사이에 접속된 다이오드로 구성됨을 특징으로 하는 비휘발성 메모리.
  12. 콘트롤게이트, 플로팅게이트, 프로그램 게이트 그리고 하나의 문턱전압을 갖고 상기 플로팅게이트와 소오스, 드레인 및 소오스와 드레인 사이에 위치된 채널영역으로 구성된 트랜지스터를 갖는 비휘발성 메모리셀에 있어서, 프로그래밍을 위한 전하반송자들이 프로그램 게이트로부터 플로팅 게이트에 제공되고 채널영역에는 인버젼층이 형성되도록 상기 콘트롤 게이트에는 제1전압을 프로그램 게이트는 제2전압을 공급하는 스텝 ; 그리고 프로그래밍중에 상기 인버젼층의 도전도(conductivity)를 모니터링하고 그 도전도가 설정된 기준값으로 측정될 때 상기 콘트롤게이트와 프로그램 게이트에 제1전압과 제2전압중 적어도 하나의 공급을 중단하는 스텝을 구비함을 특징으로 하는 비휘발성 메모리를 프로그래밍하는 방법.
  13. 제12항에 있어서, 상기 제1전압은 멀티 레벨의 프로그래밍시, 각 문턱레벨의 프로그래밍마다 상응하여 변화되는 포지티브전압값이고, 제2전압은 항상 고정된 네거티브전압값임을 특징으로 하는 비휘발성 메모리를 프로그래밍하는 방법.
  14. 표면내에 채널영역을 갖는 제1도전형 반도체 기판 ; 채널영역상에 형성되는 플로팅 게이트 ; 상기 반도체 기판의 표면내에서 채널영역의 양측에 각각 형성되는 제2도전형의 두 불순물 영역들 ; 상기 플로팅 게이트 상측에 형성되어 플로팅 게이트로 공급되는 전하반송자들의 양을 조절하기 위한 컨트롤 게이트 ; 프로그래밍시 상기 플로팅 게이트에 전하반송자를 공급하거나 빼낼 수 있도록 상기 플로팅 게이트에 인접하여 형성되는 프로그램 게이트 ; 그리고 상기 프로그램 게이트, 플로팅 게이트, 컨트롤 게이트 사이에 형성되고 플로팅 게이트와 프로그램 게이트 사이에서는 터널링이 가능하도록 충분히 얇은 두께를 갖는 절연층으로 구성됨을 특징으로 하는 비휘발성 메모리.
  15. 제14항에 있어서, 상기 채널영역을 제외한 기판 표면상에 형성되는 필드 절연막이 더 구비됨을 특징으로 하는 비휘발성 메모리.
  16. 제15항에 있어서, 플로팅게이트의 일부가 필드절연막 표면상에 연장되는 것을 특징으로 하는 비휘발성 메모리.
  17. 제14항에 있어서, 프로그램 게이트는 플로팅 게이트의 측면에 인접하여 형성된 것을 특징으로 하는 비휘발성 메모리.
  18. 제14항에 있어서, 프로그램 게이트는 플로팅 게이트 상측에 인접하여 형성되는 것을 특징으로 하는 비휘발성 메모리.
  19. 제14항에 있어서, 프로그램 게이트는 플로팅 게이트의 하측에 인접하여 형성되는 것을 특징으로 하는 비휘발성 메모리.
  20. 제14항에 있어서, 채널영역과 플로팅 게이트 사이에는 터널링이 가능하도록 충분히 얇은 두께를 갖는 게이트 절연막이 더 구비됨을 특징으로 하는 비휘발성 메모리.
  21. 서로 일정간격을 두고 배치된 복수개의 워드라인들 ; 복수개의 스퀘어들을 형성하도록 상기 복수개의 워드라인들과 직교되게 서로 일정간격을 두고 형성되는 제2도전형의 복수개의 비트라인들 ; 각 비트라인과 동일한 방향으로 인접하여 배치되는 복수개의 프로그램 라인들 ; 그리고 각 스퀘어내에 하나씩 배치되고, 각각은 플로팅 게이트와 프로그래밍을 위해 플로팅 게이트에 전하반송자들을 공급하는 프로그램 게이트와, 프로그래밍을 위해 플로팅 게이트에 공급된 전하반송자들의 양을 조절하는 콘트롤 게이트와, 프로그래밍중에 플로팅 게이트내의 전하반송자들의 양을 조회하기 위한 FET로 구성되고 이 FET는 위의 플로팅 게이트와 소오스와 드레인 및 소오스와 드레인 사이에 위치된 채널영역들로 구성되고, 각 콘트롤 게이트는 인접하는 워드라인에 접속되고, 각 프로그램 게이트는 인접하는 프로그램 라인에 접속되고, 한 스퀘어 내의 소오스는 그것의 좌측에 인접하는 스퀘어내에 위치되는 비휘발성 메모리의 드레인과 함께 인접하는 비트라인에 접속되고, 한 스퀘어내의 드레인은 그것의 우측에 인접하는 스퀘어내에 위치되는 비휘발성 메모리의 소오스와 함께 인접하는 비트라인에 접속되는, 복수개의 비휘발성 메모리셀들로 구성됨을 특징으로 하는 비휘발성 메모리 장치.
  22. 제21항에 있어서, 비휘발성 메모리 장치가 프로그램 모드시, 선택된 프로그램 라인에는 -8∼-15V가, 선택되지 않은 프로그램 라인에는 0V가, 선택된 워드라인에는 3∼-12V가, 선택되지 않은 워드라인에는 0∼-10V가, 선택된 비트라인에는 0.5∼2V가, 선택되지 않은 비트라인들 중 선택된 셀 좌측에 위치된 것들은 0V가, 우측에 위치된 것들 중 하나 이상에는 0.5∼2V가, 기판에는 0V가 인가됨을 특징으로 하는 비휘발성 메모리 장치.
  23. 제21항에 있어서, 비휘발성 메모리 장치가 비트라인을 통한 삭제(erase)모드시, 선택된 프로그램 라인에는 0∼-12V가, 선택된 워드라인에는 -7∼-12V가, 선택된 비트라인에는 0∼6V가 그리고 기판에는 0∼6V가 인가됨을 특징으로 하는 비휘발성 메모리 장치.
  24. 제21항에 있어서, 비휘발성 메모리 장치가 기판을 통한 소거모드시, 선택된 프로그램 라인에는 0∼-12V가, 선택된 워드라인에는 -7∼-12V가, 선택된 비트라인은 플로팅 상태로 두고, 기판에는 0∼6V가 인가됨을 특징으로 하는 비휘발성 메모리 장치.
  25. 제21항에 있어서, 비휘발성 메모리 장치가 리드모드시, 선택된 프로그램 라인에는 0V가, 선택되지 않은 프로그램 라인에는 0V가, 선택된 워드라인에는 1∼6V가, 선택되지 않은 워드라인에는 0V가, 선택된 비트라인에는 0.5∼2V가, 선택되지 않은 비트라인들 중 선택된 셀의 좌측에 위치된 것들에는 0V가, 우측에 위치된 것들 중 하나 이상에는 0.5∼2V가, 기판에는 0V가 인가됨을 특징으로 하는 비휘발성 메모리 장치.
  26. 제1영역과 제2영역으로 구분되는 플로팅 게이트 ; 상기 플로팅 게이트의 일부에 해당하는 제1영역과, 제1드레인 및 공통 소오스로 구성되고, 프로그래밍을 위해 상기 플로팅 게이트에 전하반송자들을 공급하는 제1문턱전압을 갖는 프로그램 FET ; 프로그래밍을 위해 상기 플로팅 게이트에 공급된 전하반송자들의 양을 제어하는 콘트롤 게이트 ; 그리고 상기 플로팅 게이트의 제1영역을 제외한 제2영역과 제2드레인 및 상기 공통 소오스로 구성되고, 프로그래밍중에 플로팅 게이트에 공급되는 전하반송자들의 양을 조회하는 제2문턱전압을 갖는 모니터링 FET로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  27. 제26항에 있어서, 제2문턱전압은 제1문턱전압 보다 더 큰 것을 특징으로 하는 비휘발성 메모리셀.
  28. 제26항에 있어서, 상기 콘트롤 게이트에 전압을 공급하는 제1전압원 ; 프로그래밍을 위해 상기 프로그래밍 FET의 제1드레인에 전압을 공급하는 제2전압원 ; 상기 공통 소오스에 상기 제1드레인에 공급하는 전압보다 낮은 전압을 공급하는 제3전압원 ; 그리고 프로그래밍중 상기 모니터링 FET의 제2드레인에 흐르는 전류를 검출하여 검출된 전류가 설정된 기준전류에 미달할 때 상기 각 전압원들에 프로그래밍 스톱신호를 제공하여 상기 전압들이 더 이상 제공되지 않도록 하기 위한 전류검출부가 더 구비됨을 특징으로 하는 비휘발성 메모리.
  29. 제28항에 있어서, 상기 소오스는 기판(도시되지 않음)과 함께 그라운드됨을 특징으로 하는 비휘발성 메모리.
  30. 제28항에 있어서, 제1전압원으로부터 콘트롤 게이트에 공급되는 전압은 멀티레벨의 프로그래밍의 각 문턱레벨 프로그래밍마다 상응하여 변화되는 포지티브전압이고, 제2전압원으로부터 프로그래밍 FET에 공급되는 전압은 고정된 포지티브값임을 특징으로하는 비휘발성 메모리.
  31. 제28항에 있어서, 제1전압원으로부터 콘트롤 게이트에 공급되는 전압은 멀티레벨의 프로그래밍의 각 문턱레벨 프로그래밍마다 상응하여 변화되는 포지티브전압이고, 제2전압원으로부터 프로그래밍 FET에 공급되는 전압은 고정된 영보다 작거나 같은값임을 특징으로 하는 비휘발성 메모리.
  32. 제28항에 있어서, 상기 콘트롤 게이트에 전압을 공급하는 제1전압원 ; 프로그래밍을 위한 프로그래밍 FET의 제1드레인에 전압을 공급하는 제2전압원 ; 상기 공통 소오스에 상기 제1드레인에 공급되는 전압보다 낮은 전압을 공급하는 제3전압원 ; 그리고 프로그래밍중 제2드레인의 전압을 모니터링하고, 제2드레인의 모니터링된 전압이 설정된 기준전압에 도달할 때, 프로그래밍 스톱신호를 위 제1전압원과 제2전압원에 공급하여 더 이상 전압들이 제공되지 않도록 하기 위한 전압검출부를 더 구비됨을 특징으로 하는 비휘발성 메모리.
  33. 제32항에 있어서, 제1전압원으로부터 콘트롤 게이트에 공급되는 전압은 멀티레벨의 프로그래밍의 각 문턱레벨의 프로그래밍마다 상응하여 번화되는 포지티브 전압값이고, 제2전압원으로부터 프로그래밍 FET의 제1드레인에 공급되는 전압은 고정된 포지티브 전압값임을 특징으로 하는 비휘발성 메모리.
  34. 제33항에 있어서, 제1전압원으로부터 콘트롤 게이트에 공급되는 전압은 멀티레벨의 프로그래밍의 각 문턱레벨의 프로그래밍마다 상응하여 변화되는 프지티브 전압값이고, 제2전압원으로부터 프로그래밍 FET의 제1드레인에 공급되는 전압은 고정된 영보다 작거나 같은 값임을 특징으로 하는 비휘발성 메모리.
  35. 제32항에 있어서, 전압검출부는 설정된 기준전압을 제공하는 기준전압원과, 기준전압원과 모니터링 FET에 제2드레인 사이에 접속된 저항으로 구성됨을 특징으로 하는 비휘발성 메모리.
  36. 콘트롤 게이트 ; 제1영역과 제2영역으로 구분된 플로팅 게이트 ; 제1문턱전압을 갖고 플로팅 게이트의 제1영역과 제1드레인과 공통 소오스 및 제1드레인과 공통 소오스 사이에 위치된 제1채널영역으로 구성된 프로그래밍 FET ; 그리고 제1문턱전압보다 높은 제2문턱전압을 갖고 플로팅 게이트의 제2영역과 제2드레인과 상기 공통 소오스 및 제2드레인과 공통 소오스 사이에 위치된 제2채널영역으로 구성된 모니터링 FET를 갖는 비휘발성 메모리셀에 있어서, 프로그래밍을 위해 전하반송자들이 제1채널영역을 통해 프로팅 게이트에 제공되고, 제2채널영역에 인버젼층이 형성되도록 상기 콘트롤 게이트에는 제1전압을 제1드레인에는 제2전압을 공급하는 스텝 ; 그리고 프로그래밍중에 상기 인버젼층의 도전도를 모니터링하고, 모니터된 도전도가 기준값에 도달할 때 상기 콘트롤 게이트와 제1드레인에 각각 제1전압과 제2전압중 적어도 하나를 공급하는 것을 중단하는 스텝을 구비함을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  37. 제36항에 있어서, 프로그래밍을 위해 제1채널영역으로부터 플로팅 게이트에 전하반송자들을 제공하는 것을 핫 캐리어 인젝션(hot carrier injection)과 터널링(tunneling)중 하나에 의해 수행되는 것을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  38. 제36항에 있어서, 상기 제1전압은 멀티레벨의 프로그래밍시, 각 문턱레벨의 프로그래밍마다 상응하여 변화되는 포지티브 값이고, 제2전압은 고정된 포지티브 값임을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  39. 제36항에 있어서, 상기 제1전압은 멀티레벨의 프로그래밍시, 각 문턱레벨의 프로그래밍마다 상응하여 변화되는 포지티브 값이고, 제2전압은 고정된 영보다 작거나 동일한 값임을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  40. 제1도전형의 반도체 기판 ; 상기 기판의 표면내에 서로 일정간격을 두고 차례로 형성된 제2도전형의 제1불순물영역 ; 제2불순물영역 및 제3불순물영역 ; 상기 기판상에서 제1불순물영역과 제2불순물영역에 걸쳐 형성되는 제1게이트절연층 ; 상기 기판상에서 제2불순물영역과 제3불순물영역에 걸쳐서 형성되고, 제1게이트 절연층과는 다른 두께는 갖는 제2게이트 절연층 ; 반도체 기판의 표면내에서 제1불순물영역과 제2불순물영역 사이의 영역으로 정의하는 제1채널영역 ; 반도체 기판의 표면내에서 제2불순물영역과 제3불순물영역 사이의 영역으로 정의되는 제2채널영역 ; 상기 제1게이트 절연층과 제2게이트 절연층상에서 제1불순물영역과 제3불순물영역에 걸쳐 형성되는 플로팅게이트 ; 상기 플로팅게이트의 상층에 형성되는 콘트롤 게이트 ; 그리고 상기 플로팅 게이트와 콘트롤 게이트 사이에 이들을 서로 절연시키기 위해 형성되는 절연층으로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  41. 제40항에 있어서, 제2게이트 절연층의 두께는 제1게이트 절연층의 두께보다 더 두껍게 결정되는 것을 특징으로 하는 비휘발성 메모리셀.
  42. 제40항에 있어서, 제1게이트 절연층의 두께는 프로그래밍 및 소거를 위해 터널링이 가능하도록 충분히 얇게 결정됨을 특징으로 하는 비휘발성 메모리셀.
  43. 제40항에 있어서, 상기 기판의 표면상에서 상기 제1게이트 절연층과 제2게이트 절연층을 제외한 부분에는 필드절연막이 더 구비됨을 특징으로 하는 비휘발성 메모리셀.
  44. 제40항에 있어서, 상기 플로팅 게이트의 일부는 필드절연막의 표면상에 연장되는 것을 특징으로 하는 비휘발성 메모리셀.
  45. 서로 일정간격을 두고 배치된 복수개의 워드라인들 ; 복수개의 스퀘어들을 형성하도록 상기 복수개의 워드라인들과 직교되게 서로 일정간격을 두고 형성되는 제2도전형의 복수개의 비트라인들 ; 상기 비트라인들과 동일방향으로 비트라인들 사이에서 각 스퀘어들을 좌측영역과 우측영역으로 나누도록 형성되는 공통 소오스 라인들 ; 그리고 각 스퀘어내에 하나씩 배치되고, 각각은 콘트롤 게이트와 제1영역과 제2영역으로 구분되는 플로팅 게이트와, 스퀘어의 우측영역에 위치되고, 프로그래밍을 위해 플로팅 게이트에 전하반송자들을 제공하는 프로그래밍 FET, 스퀘어 좌측영역에 위치되고 프로그래밍중 플로팅 게이트내의 전하반송자들의 양을 조회하는 모니터링 FET로 구성되고, 프로그래밍 FET는 콘트롤 게이트와 플로팅 게이트의 제1영역과 제1드레인과 공통 소오스 및 제1드레인과 상기 공통 소오스 사이에 위치된 제1채널영역으로 구성되고, 모니터링 FET는 플로팅 게이트의 제2영역과 제2드레인과 상기 공통 소오스 및 제2드레인과 상기 공통 소오스 사이에 위치된 제2채널영역으로 구성되고, 각 콘트롤 게이트는 인접하는 워드라인에 접속되고, 각 공통소오스는 인접하는 공통소오스 라인에 접속되고, 제1드레인은 그것의 우측에 인접하는 스퀘어내에 위치된 비휘발성 메모리의 제2드레인과 함께 인접하는 비트라인에 접속되고, 제2드레인은 그것의 좌측에 인접하는 스퀘어내에 위치된 비휘발성 메모리의 제1드레인에 접속되는 복수개의 비휘발성 메모리셀들 ; 로 구성됨을 특징으로 하는 비휘발성 메모리 장치.
  46. 제45항에 있어서, 상기 비휘발성 메모리 장치가 핫 캐리어 인젝션에 의한 프로그램 모드시, 선택된 워드라인에는 6∼13V가, 선택되지 않은 워드라인에는 0V가, 선택된 n번째 비트라인에는 5∼9V가, 선택된 (n-1)번째 비트라인에는 0.5∼2V가, 다른 비트라인에는 0V, 선택된 n번째 소오스라인에는 0V, 선택되지 않은 n+1번째 소오스는 플로팅되고, 선택되지 않은 n-1번째 소오스 라인은 선택된 (n-1)번째 비트라인과 동일하고, 기판에는 0V가 인가됨을 특징으로 하는 비휘발성 메모리 장치.
  47. 제45항에 있어서, 상기 비휘발성 메모리 장치가 소거모드로 동작할 시, 모든 워드라인에 -7∼-12V, 모든 비트라인은 플로팅되고, 모든 소오스 라인에는 Vcc가, 기판에는 0V가 인가됨을 특징으로 하는 비휘발성 메모리 장치.
  48. 제45항에 있어서, 상기 비휘발성 메모리 장치가 리드모드로 동작할 시, 선택된 워드라인에는 전원압 Vcc가, 선택되지 않은 워드라인에는 0V가, 선택된 n번째 비트라인에는 0.5V∼2V가, 다른 비트라인들에는 0V가, 모든 소오스 라인들에는 0V가, 기판에는 0V가 인가됨을 특징으로 하는 비휘발성 메모리 장치.
  49. 제5항에 있어서, 설정된 기준전류는 상기 FET의 문턱전류임을 특징으로 하는 비휘발성 메모리.
  50. 제9항에 있어서, 상기 기준전압은 상기 FET의 문턱전압임을 특징으로 하는 비휘발성 메모리.
  51. 제14항에 있어서, 상기 설정된 기준값은 상기 트랜지스터의 문턱값임을 특징으로 하는 비휘발성 메모리를 프로그래밍하는 방법.
  52. 제31항에 있어서, 상기 설정된 기준전류는 상기 모니터링 FET의 문턱전류임을 특징으로 하는 비휘발성 메모리.
  53. 제40항에 있어서, 상기 기준값은 모니터링 FET의 문턱값임을 특징으로 하는 비휘발성 메모리를 프로그래밍하는 방법.
  54. 제50항에 있어서, 상기 비휘발성 메모리가 터널링 메카니즘을 이용한 프로그램 모드로 동작할 시, 선택된 워드라인에는 10∼20V, 선택되지 않은 워드라인에는 0V, 선택된 n번째 비트라인에는 0V, 다른 비트라인들에는 5∼10V, 선택된 n번째 소오스 라인에는 0V, 다른 소오스 라인들에는 5∼10V, 그리고 기판에는 0V가 인가됨을 특징으로 하는 비휘발성 메모리 장치.
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