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KR100223868B1 - 비휘발성 메모리를 프로그램하는 방법 - Google Patents

비휘발성 메모리를 프로그램하는 방법 Download PDF

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KR100223868B1
KR100223868B1 KR1019960028174A KR19960028174A KR100223868B1 KR 100223868 B1 KR100223868 B1 KR 100223868B1 KR 1019960028174 A KR1019960028174 A KR 1019960028174A KR 19960028174 A KR19960028174 A KR 19960028174A KR 100223868 B1 KR100223868 B1 KR 100223868B1
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floating gate
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Abstract

콘트롤 게이트, 플로팅 게이트, 드레인, 소오스 그리고 상기 드레인과 상기 소오스 사이에 위치된 채널영역으로 구성되는 반도체 비휘발성 메모리셀(EEPROM cell)에 있어서, 멀티레벨의 프로그래밍시에 프로그래밍과 동시에 자동으로 조회(auto-verify)를 수행하고 상기 각 레벨의 문턱전압 시프트(threshold voltage shift)를 상기 콘트롤 게이트에 인가되는 전압으로 조절(adjust)하는 프로그래밍 방법을 제공한다.
초기에 채널영역이 턴 오프되고 플로팅 게이트로 부터 드레인으로 프로그래밍용 전자 캐리어가 전송되도록 위 콘트롤 게이트, 드레인, 소오스에 각각 필요한 전압들이 인가된다.
이어, 각 문턱레벨의 프로그래밍중에 상기 드레인과 상기 소오스 사이에 흐르는 전류가 모니터링되고 그 전류가 설정된 기준전류(reference current)에 도달할 때 프로그래밍 중지신호가 발생된다.
상기 기준전류는 상기 각 레벨의 프로그래밍에 대해 고정된 값으로 두고 상기 콘트롤 게이트에 인가된 전압으로 상기 각 문턱전압을 콘트롤 함으로서 상기 콘트롤 게이트 전압과 상기 각 레벨의 문턱전압은 서로 선형적인(linear) 관계에 있다.

Description

비휘발성 메모리를 프로그램하는 방법
제1도(a)는 가장 일반적인 비휘발성 메모리셀의 회로도
제1도(b)는 제1도(a)에 따른 비휘발성 메모리셀의 오토 조회 프로그래밍 원리를 설명하기 위한 그래프
제2도는 본 발명의 실시예에 따른 전류검출을 이용한 프로그래밍 방법을 설명하는 다이어그램
제3도(a) 내지 제3도(h)는 제2도의 각 노드들에서의 파형을 나타내는 파형도
제4도는 본 발명의 실시예에 따른 단일레벨 또는 멀티레벨 프로그래밍 과정을 보여주는 플로우챠트
제5도(a)는 제1도(a)에 나타낸 비휘발성 메모리셀의 커패시턴스 등가회로도
제5도(b)는 플로팅 게이트에서의 전압과 드레인에서의 전류의 관계를 보여주는 그래프
제5도(c)는 각 레벨의 프로그래밍 시작에서 종료까지의 드레인 전류변화를 보여주는 그래프
* 도면의 주요부분에 대한 부호의 설명
1 : 콘토롤 게이트 2 : 플로우팅 게이트
3 : 소오스 4 : 채널영역
5 : 드레인 6 : 제1전압원
7 : 제2전압원 8 : 제3전압원
9 : 전류검출부 10 : 비휘발성 메모리셀
본 발명은 비휘발성 메모리를 프로그램하는 방법에 관한 것이다.
일반적으로 EEPROM, Flash EEPROM 등의 비휘발성 반도체 메모리를 데이타 저장미디어(mass storage media)로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격(cost-per-bit)이 너무 비싸다는 것이다.
이러한 문제점을 해결하기 위한 방안으로 최근 멀티 비트셀(multibit-cell)에 관한 연구가 진행되고 있다.
종래의 비휘발성 메모리의 집적도는 메모리셀의 갯수와 일대일 대응관계에 있다.
반면에 멀티 비트셀은 메모리셀 하나에 2비트 이상의 데이터(data)를 저장함으로써 메모리셀의 사이즈를 줄이지 않고도 동일 칩 면적에 대한 데이터의 저장집적도를 크게 높일 수 있다.
멀티 비트셀(multibit-cell)을 구현하기 위해서는 각 메모리셀에 2개 이상의 문턱전압 레벨(threshold voltage level)을 프로그램 해야 한다.
예를들면 셀당 2비트(two bits)의 데이터(data)를 저장하기 위해서는 22= 4, 즉 4단계의 문턱레벨로 각 셀을 프로그램(program) 할 수 있어야 한다.
이때, 4단계의 문턱레벨(threshold level)은 논리적으로 00,01,10,11의 각 로직상태로 대응시킨다.
이와 같은 멀티레벨(multilevel) 프로그램에 있어서 가장 큰 과제는 각 문턱전압 레벨이 통계적인 분포를 갖는다는 점이고 이 값은 약 0.5V에 이른다.
따라서 각각의 문턱레벨을 정확하게 조절(adjust)하여 분포를 줄일수록 보다 많은 레벨을 프로그램 할 수 있게 되고, 셀당 비트수도 증가시킬 수 있게 된다.
상기의 전압분포를 줄이기 위한 한 방법으로서 일반적으로 프로그램과 조회를 반복하여 프로그래밍을 수행하는 기법을 사용하고 있다.
이 기법에서는 원하는 문턱레벨로 비휘발성 메모리셀을 프로그렘하기 위해 일련의 프로그램 전압펄스(a series of voltage pulses)를 셀에 인가한다.
셀이 원하는 문턱레벨에 도달했는지를 조회(verify)하기 위해 각 전압펄스들 사이에서 읽기(reading)과정이 수행되어진다.
각 조회중에, 조회된 문턱레벨값이 원하는 문턱레벨값에 도달하면 프로그래밍 과정은 스톱된다.
이러한 프로그램과 조회를 반복 수행하는 방식에서는 유한한 프로그램 전압펄스 폭으로 인한 문턱레벨의 에러분포를 줄이기 어렵다.
또한 상기 프로그램과 조회를 반복하는 앨고리듬을 회로로 구현하게 되므로 칩의 주변회로 면적이 증가된다.
또한, 상기의 반복적인 방법은 프로그램 시간이 길어지는 단점이 있다.
이와 같은 단점을 제거하기 위해서 SunDisk사의 R.Cernea는 1996. 6. 6에 등록된 U.S. Pat. No.5,422,842에서 프로그래밍과 동시에 조회하는 기법을 소개하였다.
제1도(a)는 위 특허에 기술된 전기적으로 쓰기 가능한 반도체 비휘발성 메모리셀(EEPROM)의 심볼이며 동시에 회로도를 나타낸 것이다.
제1도(a)에 나타낸 바와 같이, 그 비휘발성 메모리셀은 콘트롤 게이트(1), 플로팅 게이트(2), 소오스(3), 채널영역(4) 및 드레인(5)으로 구성된다.
프로그래밍이 일어날 만큼 충분한 전압을 콘트롤 게이트(1) 및 드레인(5)에 인가하면 드레인(5)과 소오스(3) 사이에 전류가 흐른다.
이 전류를 주어진 기준전류(Reference Current)와 비교하여 기준전류 보다 같거나 작은 값에 도달하면 프로그램 중지신호(programming completion signal)를 발생시킨다.
이러한 과정은 그림 제1도(b)에 잘 나타나 있다.
이 선행기술에서는 프로그래밍과 동시에 자동으로 프로그램 상태를 조회(auto verify)함므로써 프로그램과 조회를 반복하는 반복기법의 단점믈 어는 정도 보완할 수 있다.
그러나 상기 R.Cernea의 기법에서는 상기 메모리셀의 콘트롤 게이트(b)에 인가되는 전압으로 문턱레벨을 조절하지 않는다.
또한 1991. 8.27.에 등록된 U.S. Pat. No.5,043,940의 미국특허에서는 각 레벨에 해당하는 기준전류들을 변화시키는 방법으로 멀티레벨 프로그래밍을 수행하였다.
이러한 기업에서는 그림 제1도(b)에서 보여 주듯이 검침의 기준전류(Reference Current)들은 일반적으로 셀의 문턱전압들과 명백한(explicit) 관계에 있지 않고, 또한 선형(linear)적인 관계에 있지 않다.
따라서 상기 선행기술과 같은 전류제어(current controlled) 방식에서는 직접적이고 효과적으로 멀티레벨을 콘트롤하기 어러운 단점이 있다.
본 발명은 상기 문제점을 제거키 위한 것이고, 단일레벨 또는 멀티레벨의 프로그래밍중에 문턱레벨의 동시 조회가 가능한 비휘발성 메모리를 프로그래밍하는 방법을 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 단일레벨 또는 멀티레벨의 프로그래밍시 각 문턱레벨을 콘트롤 게이트에 인가되는 전압으로 조절하고, 각 문턱레벨과 그에 상응하는 콘트롤 게이트의 인가전압은 서로 선형적인 관계에 있는 비휘발성 메모리를 프로그래밍하는 방법을 제공하는데 있다.
위의 목적을 달성하기 위하여, 본 발명은 콘트롤 게이트, 플로팅 게이트, 드레인, 소오스 그리고 상기 드레인과 상기 소오스 사이에 위치된 채널영역으로 구성되는 비휘발성 메모리셀에 있어서, 상기 채널영역이 초기에 턴-오프가 되고 프로그래밍을 위한 전하 캐리어들이 플로팅 게이트로 부터 드레인으로 전송되도록 콘트롤 게이트에는 적어도 두개의 문턱레벨들의 프로그래밍시 각 문턱레벨의 프로그래밍 마다 상응하여 변화하는 제1전압을, 드레인에는 제2전압을, 그리고 소오스에는 제3전압을 인가하는(apply) 스텝; 각 문턱레벨로의 프로그래밍중에 채널영역의 도전도를 모니터링하는 스텝; 그리고 상기 채널영역의 모니터링된 도전도가 기준값에 도달할때 각 문턱레벨로의 프로그래밍이 중지되도록 상기 콘트롤 게이트와 상기 드레인으로의 제1전압과 제2전압 및 소오스로의 제3전압중 적어도 하나의 공급을 중단하는 스텝을 구비함을 특징으로 하는 비휘발성 메모리를 프로그래밍하는 방법을 제공한다.
(실시예)
본 발명의 설명에서, 프로그래밍은 데이터를 쓰는(write) 동작으로 정의하고 소거(erase)는 소거블럭내의 모든 데이터를 동일한 상태로 만드는 동작으로 정의한다.
따라서, 소거는 적어도 2비트 이상의 데이터 블럭에서 정의되는 용어이다.
따라서, 데이터의 소거란 비휘발성 메모리셀의 문턱전압이 가장 낮은 상태일 수도 있고 가장 높은 상태일수도 있다.
다시말해, 플로팅 게이트로의 전자의 주입이 소거로 정의될 수도 있고, 플로팅 게이트로 부터의 전자의 추출이 소거로 정의될 수도 있다.
본 발명의 실시예에서는 n형 채널 FET에서 문턱전압값이 가장 높은 상태를 소거로 정의한다.
제2도는 본 발명의 프로그래밍 방법을 설명하기 위한 비휘발성 메모리 장치의 구성 다이어그램이다.
제2도의 구성 다이어그램은 제1전압원(6), 제2전압원(7), 제3전압원(8), 전류검출부(9) 및 제1도(a)에 나타낸 비휘발성 메모리셀(10)로 구성한다.
여기서 제1도(a)에 표시된 비휘발성 메모리셀의 심볼은 가장 일반적인 구조이다.
다시 말하면 기존의 다양한 형태의 단순적층구조(simple stacted-gate), 채널분리형구조(split-channel structure) 등의 비휘발성 메모리셀을 프로그래밍 동작 모드에서의 구조로 단순화 시키면 제1도 (a)와 같은 구조로 된다.
미설명 부호(symbol) Ps는 외부에서 공급되는 프로그래밍 스타트 신호를 지시하며, VST는 프로그래밍 스톱(stop)신호를 지시한다.
제1전압원(6)은 멀티레벨 프로그래밍중 i번째 문턱레벨의 프로그래밍을 위해 비휘발성 메모리셀(10)의 콘트롤 게이트(1)에 전압 Vc,i(i = 0,1,2······, n-1)을 제공한다.
따라서, 전압 Vc,i는 각 레벨마다 변화되는 값을 갖는다.
제2전압원(7)은 드레인(5)에 전압 VD를 인가시킨다.
제3전압원(8)은 소오스(3)에 전압 Vs를 인가시긴다.
여기서 VS는 임의의 값이 가능하지만 설명의 편의를 위해 그라운드 전압(GND voltage)으로 가정한다.
여기서, 미설명 부호 ID,i(t)는 드레인에서의 전류값을 지시한다.
전류검출부는 기준전류값 IREF을 갖으며 i번째 문턱레벨의 프로그래밍중 드레인에 흐르는 전류 ID,i(t)가 기준전류 IREF에 도달할 때 프로그래밍 스톱신호 VST를 발생시킨다. 여기서, IREF는 문턱전류로 정의될 수도 있다.
이때의 시간 tp,i는 i번째 문턱레벨의 프로그래밍이 완료된 시간을 의미한다.
여기서, 전류검출부(9)의 기준전류 IREF는 본 발명의 프로그래밍 방법을 이용하는 비휘발성 메모리셀(10)의 전기적 특성에 의해 결정된다.
드레인(5)의 전류 ID,i(t)를 다시 정의하면, 드레인 전류 ID,i(t)는 시간에 종속적인 전류값이다.
이 전류값 ID,i(t)는 i번째 레벨의 프로그래밍중에 플로팅 게이트(2)에서의 전압VF,i(t)에 의해 트리거된(triggered) 드레인(5)에서의 전류값을 의미하며, 프로그래밍의 초기에는 채널영역의 턴 오프(turn off)상태(또는 subthreshold state)에 해당하는 매우 작은 누설전류값만을 갖으며 프로그래밍이 진행되는 동안 그러한 채널영역의 턴-오프상태를 일정시간동안 유지한다.
이와 같이, 일정시간 동안 채널영역의 턴-오프상태를 유지하다가 채널영역이 턴온(turn-on)된 후에는, 즉 인버전(inversion)된 후에는 전류값 ID,i(t)이 크게 증가한다.
이어서, 채널영역이 턴온된후 전류값 ID,i(t)이 전류검출부(9)의 기준전류 IREF에 도달하는 시점에서 전류검출부(9)에서는 프로그램 스톱신호 VST를 발생시킨다.
상술한 바와 같은 조건하에서, 단일레벨 또는 멀티레벨의 프로그래밍 과정을 제 2도와, 제3도 및 제4도를 참조하여 설명하기로 한다.
제3도(a) 내지 제3도(h)는 제2도의 각 노드들(nodes)에서의 파형을 나타낸 것이고, 제4도는 본 발명에 따른 단일레벨 또는 멀티레벨 프로그래밍 과정을 보여주는 플로우챠트이다.
이하에서, 제4도의 플로우챠트를 참조하여 본 발명에 따른 비휘발성 메모리셀의 프로그래밍 방법을 상세히 설명하기로 한다.
먼저, 본 발명에 따른 프로그래밍 방법은 이미 전술한 바와 같이 콘트롤 게이트(1), 플로팅 게이트(2), 드레인(5), 소오스(3) 그리고 상기 드레인(5)과 상기 소오스(3)사이에 위치된 채널영역(4)으로 구성되고 소거상태에서 가장 높은 문턱전압값을 갖는 비휘발성 메모리셀(EEPROM cell)에 적용된다.
프로그래밍을 위해, 채널영역(4)이 초기에 턴오프되고 프로그래밍을 위한 전하 캐리어들이 플로팅 게이트(2)로 부터 드레인(5)으로 전송되도록 콘트롤 게이트(1)에는 제1전압이, 드레인(5)에는 제2전압이 소오스(3)에는 제3전압이 인가된다.
이때 멀티레벨 프로그래밍시에는 각 문턱레벨의 프로그래밍에 상응하여 제1전압이 변한다.
드레인(5)에 인가되는(apply) 제2전압은 상기 소오스(3)에 인가되는 제3전압보다 더 높다.
그리고, 상기 비휘발성 메모리셀의 각 문턱레벨의 프로그래밍중에 상기 드레인(5)과 상기 소오스(3) 사이에 흐르는 전류(또는 채널영역(4)의 도전도)가 모니터링되고 그 전류가 기준전류(reference current)에 도달할 때 프로그래밍이 중지되도록 콘트롤 게이트(1)와 상기 드레인(5)과 상기 소오스(3)에 각각 인가된 제1전압과 제2전압과 제3전압중 적어도 하나의 공급을 중단한다.
이하에서 프로그래밍 방법을 상세히 설명하면 다음과 같다.
프로그래밍을 수행하기 전에 해당 셀이 소거상태에 있다고 가정한다.
여기서 소거상태는 곧 가장 높은 문턱전압값을 갖는 상태를 의미한다.
여기서, P형 기판(제3도에서 도시되지 않았음)위에 n형 채널이 형성되는 구조의 플로팅 게이트 FET(Field Effect Transistor)라고 가정한다.
먼저, 외부로 부터 2단레벨 또는 멀티레벨 프로그래밍을 위해 제3도(a)와 같이 프로그래밍 스타트 신호(Ps)가 제공되면, i번째 레벨의 프로그래밍을 위해 콘트롤 게이트(1)에 인가되기 위한 전압 Vc,i가 셋팅된다.
그리고 제3도(a)의 프로그래밍 스타트 신호(Ps)가 제공됨과 동시에 제1전압원(6)과 제2전압원(7)으로 부터는 제3도(b)과 제3도(c)에 나타낸 전압 Vc,i와 VD가 콘트롤 게이트(1)와 드레인(5)에 각각 공급된다.
이에 따라, i번째 문턱레벨의 프로그래밍을 위해 플로팅 게이트(2)로 부터 드레인(5)으로 터널링(tunneling)에 의해 전자(electron)가 전송된다(transfer).
전압 Vc,i와 VD가 콘트롤 게이트(1)와 드레인(5)에 인가된 후, 플로팅 게이트(2)에서의 전하변화량을 모니터링 하기 위해 전류검출부(9)가 작동된다(turned-on).
또한, 전압 Vc,i와 VD가 콘트롤 게이트(1)와 드레인(5)에 인가되면, 플로팅 게이트(2)에는 제3도(c)에 나타낸 바과 같이, i번째 문턱레벨 프로그래밍을 위한 전압VF,i(t)가 플로팅 게이트(2)에 걸리게 된다.
이때, 플로팅 게이트(2)의 초기전압 VF,i(t=0) FET의 채널영역(4)이 턴-오프상태가 되도록, 다시말해 그 초기전압 VF,i(t=0)이 문턱전압 VF TH보다 작도록 전압Vc,i와 전압 VD를 인가한다.
따라서, 초기에는 드레인(5)에서의 전류의 흐름이 없다.
프로그래밍이 진행됨에 따라 전자들이 플로팅 게이트로 부터 추출되어 플로팅 게이트(2)에서의 전압 VF i이 제3도(d)와 같이 증가하게 된다.
이어서, 플로팅 게이트(2)에서의 전압 VF TH에 도달하면 제3도(e)에 나타낸 바와 같이 드레인(5)에서 전류 ID,i(t) 흐르기 시작하고 이 전류값 ID,i(t)가 기준값 IREF에 도달하면 i번째 문턱레벨 프로그래밍이 완료된 것으로 간주되어 제3도(f)에 나타낸 바와 같이 전류검출부(9)에서 프로그래밍 스톱신호(VST)를 출력한다.
이와 같이 i번째 문턱레벨의 프로그래밍중에 전류검출부(9)는 이 드레인(5)에서의 전류 ID,i(t)를 모니터링(monitoring) 한다.
여기서, 전류검출부(9)는 드레인(5)에서 전류 ID,i(t)를 모니터링하는 것으로 설명하였으나, 셀질적으로 제3도(c)와 (f)에 나타낸 바와 같이, i번째 문턱레벨의 프로그래밍중에 플로팅 게이트(2)에서의 전압 또는 전하량 변화를 모니터링하는 것으로 설명될 수도 있다.
또한 채널영역에 흐르는 전류변화를 모니터링 하는 것으로도 설명될 수 있다.
즉, 제3도 (e)에 나타낸 바와 같이 드레인 전류가 기준전류 IREF에 도달할 때 플로팅 게이트 전압은 제3도(f)에 나타낸 바와 갈이 기준전류 IREF에 상응하는 플로팅 게이트(2)에서의 기준전압 VF REF값에 도달한다.
또한, 전류 ID,i(t)의 모니터링은 채널영역(4)에 형성된 그 인버젼(inversion)층의 도전도(conductivity)를 모니터링하는 것으로 설명될 수도 있다.
제2도에서 프로그래밍 스톱신호 VST는 제1전압윈(6)과 제2전압원(7)에 인가되고 제1전압원(6) 및/또는(and/or) 제2전압윈(7)은 이 프로그래밍 스톱신호 VST에 응답하여 제3도(b)에 나타낸 바와 같이 전압 VC,i와 전압 VD중 적어도 하나를 각각 콘트롤 게이트(1)와 드레인(5)에 공급자는 것을 중단한다.
즉, 제3도(g)와 (h)에 나타낸 바와 같이, t = tp,i인 지점에서 드레인에서의 전류 ID,i(t)가 기준전류 IREF이상인 것으로 검출되면 i번째 문턱레벨 프로그래밍이 완료된다.
그러므로, 시간 tp,i는 i번째 문턱레벨이 프로그램된 시간을 의미한다.
제3도(g)는 i번째 문턱레벨 프로그래밍이 1과 2인 경우에 있어서, 콘트롤 게이트(1)에서의 문턱전압들 VC TH,1, VC TH,2의 시간에 대한 변화를 보여주는 그래프이다.
제3도(g)는 또한 멀티레벨 프로그래밍중 레벨의 차수가 증가됨에 따라 콘트롤 게이트(1)에서의 문턱전압 또한 감소됨을 보여주며, 이것은 Vc를 감소시켜 프로그래밍하면 된다.
여기서 첫번째 레벨과 두번째 레벨의 프로그햄 시간(각각 tp,1, tp,2)이 서로 다른 것은 각 레벨에 해당하는 콘트롤 게이트 전압 VC,i과 문턱전압 변화량VC TH,i이 다르기 때문이다.
한편, 제3도(h)는 i번째 문턱레벨이 첫번째와, 두번째 문턱레벨인 경우에 있어서, 초기 플로팅 게이트(2)에서의 전하량 QF,0(0)로 부터 첫번째 문턱레벨 프로그래밍이 완료되는 QF,1(tp,1)과 두번째 문턱레벨 프로그래밍이 완료되는 QF,2(tp,2) 까지의 플로팅 게이트(2)에서의 전하변하량을 보여주는 그래프이다.
제3도(h)에 따르면 플로팅 게이트(2)에서의 전압 VF,1(t)와 QF,2(t)가 기준전류 IREF에 상응하는 플로팅 게이트(2)에서의 기준전압 VF REF에 도달할 때(t=tp,1, t=tp,2), 플로팅 게이트(2)에서의 전하량은 초기치 QF,0(0)로 부터 각각 QF,1(tp,1)과 QF,2(tp,2) 까지 감소됨을 알 수 있다.
각 레벨의 프로그래밍이 끝난후에는 각각 QF,1(tp,1)과 QF,2(tp,2)의 값을 유지한다.
제5도(a)를 참조하여, 본 발명의 중요한 결과인 콘트롤 게이트(1)에 인가되는 전압 VC,i과 해당 레벨의 문턱전압 VC TH,i과의 관계에 대해 설명하기로 한다.
제5도(a)는 제1도의 비휘발성 메모리를 커패시턴스 등가회로도로 나타낸 것이다.
제5도(a)에서, Cc는 콘드롤 게이트(1)와 플로팅 게이트(2) 사이의 커패시턴스를 CD는 드레인(5)과 플로팅 게이트(2) 사이의 커패시턴스를, Cs는 소오스와(기판을 포함) 플로팅 게이트(2) 사이의 커패시턴스를 나타낸 것이다.
이들 커패시턴스들의 합 CT은 아래의 식(1)으로 나타낼 수 있다.
CT= CC+ CD+ CS…………(1)
또한 위 각 커패시턴스의 커플링 계수(coupling coefficient)는 아래의 식(2)로 정의된다.
αC= CC/CT, αD= CD/CT, αS= CS/CT………(2)
또한, 제5도(a)에서 프로그래밍 중의 플로팅 게이트(2)에서의 전압은 일반적으로 아래의 식(3)으로 나타낼 수 있다.
식(3)에서, QF(t)는 시간 t에서의 플로팅 게이트(2)에서의 전하량을 지시한다.
프로그래밍시의 콘트롤 게이트(1)에서의 문턱전압 VC TH(t)는 아래의 식(4)로 정의된다.
즉, 식(4)의 VC TH(t)는 시간 t에서의 콘트롤 게이트(1)에서 측정된 전하 QF에 의한 문턱전압 시프트(shift)를 지시한다.
상기 QF에 의한 문턱전압의 시프트란 플로팅 게이트(12)에 축적된 전하에 의해 야기되는(caused) 콘트롤 게이트(1)에서 측정된 문턱전압을 말한다.
또한, 플로팅 게이트(2)에서의 문턱전압 VF TH는 제1도의 플로팅 게이트(2), 드레인(5) 및 소오스(3)로 구성된(consisting) FET의 주어진(inherent) 문턱전압으로서, 그것은 제1도에 나타낸 비휘발성 메모리의 제조시 채널이온 주입과 게이트 절연막의 두께와 같은 제조공정 조건에 의해서 결정된다.
따라서, 플로팅 게이트(2)의 문턱전압 VF TH는 항상 일정하다(constant).
그러나, 콘트롤 게이트(1)의 문턱전압 VC TH는 플로팅 게이트(2)에서의 전하 QF의 량(amount)에 의해서 결정된다.
각 문턱레벨의 프로그래밍은 플로팅 게이트(2)에서의 전압 VF(t)가 플로팅 게이트(2)에서의 기준전압 VF REF에 도달할 때 스톱되어진다(is forced to stop).
여기서 드레인(5)에서의 전류 ID,i(t)는 드레인 전압(VD)이 일정한 경우 플로팅 게이트(2)에서의 전압에 의해 결정되고 드레인(5)에서의 전류 ID,i(t)는 플로팅 게이트(2)에서의 전압 VF,i와 일대일 대응관계에 있음이 주목되어진다.
따라서, 각 레벨의 프로그래밍 중지시점은 드레인(5)의 전류 ID(t)가 기준전류 IREF에 도달하는 시점에 해당되고 또한 프로그래밍이 완료되는 시점 tp에 해당된다.
그래서, 각 문턱레벨 프로그래밍시 프로그램 종료시의 플로팅 게이트(2)의 전압 VF(tp)는 아래의 식(5)와 같이 포현할 수 있다.
위의 식(5)를 제1전압원(6)으로 부터 콘트롤 게이트(1)에서의 문턱전압 VC TH(tp)에 의해 재정리(Rearranging)하면 아래의 식(6)으로 나타낼 수 있다.
여기서 V1은 아래의 식(7)로 정의된다.
여기서 각 레벨의 프로그래밍 종료시점에서 V1이 고정된 상수값이 되도록 드레인 전압 VD와 소오스 전압 Vs와 기준전압 VF REF의 세개의 파라미터를 조절하면(adjust)콘트롤 게이트 전압 VC와 문턱전압 시프트 VC TH는 서로 선형적인 관계에 있게 된다.
V1이 고정된 상수값이 되도록 하는 가장 간단한 방법은 각각의 드레인 전압 VD와 소오스 전압 VS와 기준전압 VF REF를 각 레벨의 프로그래밍에 대해 고정된 상수값이 되도록 하는 것이다.
여기서, 기준전압 VF REF를 상수값으로 하는 것을 기준전류 IREF를 상수값으로 하는것과 동일하다.
그러나 식(5)에서 볼 수 있듯이 드레인 전압 VD및 소오스 전압 VS는 각 레벨의 프로그래밍의 종료시점에서의 값만 같으면 된다는 것을 알 수 있다.
다시 말하면 드레인 전압 VD및 소오스 전압 Vs는 프로그래밍중에 시간에 따라 변하는 변수일 수도 있으나 다만 각 레벨의 프로그래밍 종료시점에서의 값들이 동일하기만 하면 된다는 것이다.
또한 식(5)에서 각 레벨의 콘트롤 게이트 전압 Vc도 시간에 따라 변하는 값일 수도 있다.
이 경우에는 식(5)의 Vc값은 각 레벨의 프로그래밍 종료시점의 값이 된다.
위에서 설명한 바와 같이 각 레벨의 프로그래밍에 대해 V1이 일정한 값이 되도록 함으로써, i번째 문턱레벨 프로그래밍을 위해 요구되는 콘트롤 게이트의 전압 Vc,i은 식(6)에 의해 아래의 식(8)으로 표현할 수 있다.
이 식으로 부터, 프로그램 하고자 하는 문턱레벨들과 그에 상응하여 인가되는 콘트롤 게이트 전압은 기울기가 1인 선형(linear)적인 관계에 있음을 알 수 있다.
이러한 결론은 도면 제5도(b)에 잘 나타나 있다.
여기서, 식(4)에 의해 플로팅 게이트(2)의 전햐량도 마찬가지로 콘트롤 게이트의 전압들과 선형적인 관계에 있음을 알 수 있다.
또한, 상술한 바와 같이 V1은 일정값이므로, 멀티레벨의 프로그래밍시 콘트롤 게이트 문턱전압의 시프트값 △VC TH,i는 아래의 식(9)로 바로 표현될 수 있다.
식(8)과 식(9)로 부터, 2단레벨 또는 멀티레벨의 프로그래밍시 문턱전압의 시프트값을 콘트롤 게이트 전압의 시프트값으로 정확히 조절할 수 있다는 사실을 알수 있다.
이 방법은 콘트롤 게이트, 채널영역, 소오스 및 드레인과 같은 일반적인 구성요소를 갖는 비휘발성 메모리라면, 그것이 어느 정도 변형된 구조를 갖는다할지라도 동일하게 적용될수 있다.
여기서 식(7)의 상수값을 제로로 만들면 콘트롤 게이트 전압은 곧바로 문턱전압이된다는 것도 알수 있다.
또한 상기 결론은 아날로그 메모리에도 곧바로 응용될 수 있음을 알수 있다.
여기서 상기 결론을 비휘발성 메모리의 프로그래밍에 적용시 모니터링하는 방법은 다음의 두 가지가 있을수 있다.
첫번째로는 프로그래밍의 초기에 채널(4)이 ON되어 최고치의 드레인 전류가 흐르고 프로그래밍이 진행되면서 플로팅 게이트(2)로 전자가 주입되어 플로링 게이트 전압이 감소하고 이에 따라 드레인 전류가 감소하게 되며, 상기 드레인 전류가 정해진 기준전류 값 IREF에 이를 때 프로그래밍을 중지시키는 채널 ON-TO-OFF 방식이 그것이다.
두번째로는 상기 ON-TO-OFF 방식과는 반대인 OFF-TO-ON 방식이다.
이 경우에는 프로그래밍의 초기에 채널(4)이 OFF 되도록, 즉 플로팅 게이트 전압이 플로팅 게이트 문턱전압 VF TH보다 낮도록 할 뿐만 아니라 또한 플로팅 게이트(2)로 부터 전자가 빠져나가도록 각 전극에 전압을 인가한다.
따라서 프로그래밍이 진행됨에 따라 플로팅 게이트 전압은 증가하게 되고 결국 플로팅 게이트 문턱전압 VF TH보다 커지면 채널은 ON된다.
여기서 프로그래밍의 중지점은 ON되는 순간일 수도 있고 ON된 후의 임의의 시점일수있다.
다시 말하면 기준전류 IREF는 문턱전류일수도 있고 문턱전류보다 큰 임의의 값일 수 도 있다.
또한 2단 레벨 이상의 멀티레벨 프로그래밍의 경우에 각 레벨에 상응하는 콘트롤 게이트 전압 VC,i을 변화시키므로 각 레벨 프로그래밍의 초기 플로팅 게이트 전압VF,i[t=0]도 달라진다.
이러한 과정은 도면 제5도(c)에 잘 나타나 있다.
여기서, 각 레벨의 프로그래밍에 대해 VF REF(또는 IREF)은 일정값이고 VC,i는 하위 레벨로 갈수록 감소한다.
또한 턴온(turn-on)이전의 드레인 전류값 ID은 제로이고 턴온되는 시점과 프로그램 종료시점은 트랜지스터의 특성에 따라 달라질 수 있다.
ON-TO-OFF 방식은 본 발명인이 기 출원한 발명(미국출원번호 : 08/542,651)에 잘 기술되어 있다.
본 발명에 따른 프로그래밍 방법은 OFF-TO-ON 방식이다.
여기서 ON-TO-OFF 방식에 비해 OFF-TO-ON 방식의 전류소모가 매우 적을수 있음을 알수 있다.
또한 ON 순간(threshold)을 프로그래밍 중지점으로 검침할 경우에는 센스앰프(sense amplifier)도 매우 간단히 구현할 수 있음을 알 수 있다.
상기의 이론적 결과로 부터 다시말하면 OFF-TO-ON 방식의 프로그래밍에 있어서는 최상의 레벨인 소거상태로 부터 각 문턱레벨까지의 시프트값인 △VC TH,i가 결정되면 해당 레벨의 프로그래밍은 이미 알고 있는 최상의 레벨 VC,0값에 원하는 문턱레벨 시프트값(△VC TH,i)을 뺀 값을 콘트롤 게이트 전압으로 인가하고, 제2도의 전류검출부(9)에 의해 프로그래밍이 자동으로 완료되기를 기다리면 된다.
그런데, 각 레벨의 프로그래밍 종료시점은 메모리셀의 전기적 특성과 각 노드에 인가되는 전압에 따라 달라질 수 있다.
여기서 최상의 레벨의 프로그래밍을 위한 콘트롤 게이트 전압 Vc,o과 기준전류값 IREF을 결정하는 방법에 대하여 설명하기로 한다.
즉, 먼저 주어진 메모리셀의 원하는 최상의 레벨값 VC TH,O과 드레인 전압 VD및 소오스 전압 Vs가 결정되면 식(7)과 식(8)로 부터 Vc, o과 플로팅 게이트(2)에서의 기준전압 VF REF의 두개의 파라미터가 남게 된다.
여기서 드레인 전압 VD및 소오스 전압 VS는 고정된 값이므로 VF REF은 기준전류값 IREF에 일대일로 대응한다.
다음에 메모리셀을 VC TH, o로 조절한 후 VC,0와 VD및 Vs를 메모리셀에 인가한 후 초기 드레인 전류값 ID, o(0)를 측정한다.
이때의 ID,O(0)값이 바로 IREF값이 된다.
여기서 VC,0는 프로그램 시간을 고려하여 결정한다.
VC,O가 결정되면 위에서 설명한 방법으로 IREF값을 구할 수 있다.
IREF값은 그 외에도 여러가지 방법으로 측정할 수 있다.
지금까지의 설명에서의 식(7)로 표현되는 V1값을 각 레벨의 프로그래밍에 대해 고정된 상수값으로 두는 경우에 대하여 설명하였다.
만약 V1값이 각 레벨의 프로그래밍 마다 달라지도록 식(7)의 파라미터들을 조절하면 식(8)로 부터 알 수 있듯이 콘트롤 게이트 전압 Vc,i와 그에 상응하는 문턱전압 VC TH,i는 비선형적인(nonlinear) 관계를 갖게 된다.
따라서 콘트롤 게이트 전압의 시프트값과 그에 상응하는 문턱전압의 시프트값은 서로 다른 값이 된다.
이 경우에는 각 레벨마다 기준전류 IREF값을 적절히 조절하여 각 레벨에 해당하는 문턱전압을 원하는 값으로 프로그램 할 수 있다.
다만 이 경우에는 콘트롤 게이트 전압 VC,i와 그에 상응하는 문턱전압 VC TH,i는 비선형적인(nonlinear) 관계에 있으므로 이들 사이의 관계를 실험적으로 찾아야 한다.
또한 지금까지의 실시예는 가장 기본적인 단순적층 게이트(stacked-gate) 구조를 갖는 셀에 본 발명에 따른 OFF-TO-ON에 프로그래밍 방법을 적용한 것이다.
그러나, 전술한 바와 같이, 이 OFF-TO-ON 방법은 다른 어떤 형태로 변형된 비휘발성 메모리 셀의 프로그래밍에도 적용될수 있다.
제1도 및 제2도에 나타낸 단순적층 구조를 갖는 셀에 있어서는, 소오스, 드레인 및 기판과의 사이에 위치된 게이트 절연막(gate dielectric layer)를 통하여 터널링이 일어나도록 할 수도 있고, 플로팅 게이트와 콘트롤 게이트 사이의 절연막을 통하여 터널링이 일어나도록 할 수도 있다.
어느 경우에나, 각 게이트와 터미널(terminal), 즉 드레인, 소오스 및 기판에 초기에 셀이 오프될 뿐만 아니라 플로팅 게이트로 부터 전자가 빠지도록 적절하게 전압을 인가하고 드레인 전류가 정해진 기준전류에 도달할때 프로그래밍을 중지시키면 된다.
예를들어, 드레인으로 전자를 빼내는 경우, 콘트롤 게이트(1)에는 내거티브 전압을 인가하고 드레인(5)에는 포지티브 전압을 소오스(3)와 기판에는 그라운드 또는 드레인 전압 보다 낮은 포지티브 전압을 인가하여 플로링 게이트(2)와 드레인(5) 사이에 터널링이 일어날 수 있을 정도로 충분히 전계가 걸리게 된다.
이때 드레인 전압은 소오스 전압보다 큰 값으로 인가하여 드레인(5)과 소오스(3) 사이에 전류가 흐르게 하고 이 전류를 모니터링 하여 IREF값에 도달할 때 프로그래밍을 중지한다.
식 (7),(8),(9)에서 볼수 있듯이, 프로그램된 문턱전압은 인가하는 전압에 따라 제로 보다 클수도 있고 작을수도 있다.
제로보다 작을 경우에는 메모리셀은 디프리션 모드(depletion mode) 트랜지스터로 동작하게 된다.
지금까지의 실시예는 N형 트랜지스터를 예로 들었지만 P형 트랜지스터로 전압의 전극을 바꾸면 동일한 결과를 보게 된다.
특히, 이 경우에는 전자가 주입되어 플로팅 게이트 전압이 감소하는 것이 트랜지스터가 OFF 상태에서 ON 상태로 가는 방향이 된다.
따라서, P형 트랜지스터의 경우에는 초기에 채널이 오프되고 시간이 지남에 따라 전자가 플로팅 게이트로 주입되도록 각 게이트와 터미날에 전압을 인가하여야 한다.
또한 지금까지 설명된 본 발명의 채널은 핫 캐리어(hot carrier)의 인젝션(injection) 또는 터널링 같은 프로그래밍 메카니즘과는 무관하게 설명되었다.
그러나, 본 발명의 식(3)으로 관련되는 어떤 방식의 프로그래밍 메카니즘에도 적용될수 있음을 알수 있다.
지금까지는 단일레벨 또는 멀티레벨의 프로그래밍 방법을 기술하였다.
이하에서, 상기 프로그래밍 방식을 이용한 소거(erasure)방법에 관해 설명하기로 한다.
상기 설명과 마찬가지로 N형 트랜지스터를 예로 설명하기로 한다.
이미 정의하였듯이 본 발명에 따른 프로그래밍 방법에서, 소거는 전하 캐리어(또는 전자)를 플로팅 게이트로 주입하는 것을 의미한다.
따라서, 소거는 핫 캐리어 주입방식과 터널링 방식중 어느것으로도 가능하다.
본 발명에 따르면, 소거상태(erased state)란 최상위 문턱레벨, 즉 VC TH,0인 경우를 의미한다.
즉, 주어진 소거블럭내의 모든 비휘발성 메모리셀들은 가장 높은 레벨에서 프로그램(programmed) 된다.
그러므로, 소거과정은 다음의 스텝들(steps)에 의해 쉽게 얻어진다.
먼저, 선택된 블럭(seleted block)내의 모든 셀들의 문턱레벨들을 레벨제로(level-0), 즉 VC TH,O의 이상이 되도록 전자를 주입한다.
이어, 콘트롤 게이트(1)의 전압이 Vc, o인 레벨제로값을 가지고 그 선택된 모든 셀들을 프로그램한다.
여기서 Vc, o값은 이미 설명된 바와 같이 적절한 값으로 정해줄 수 있다.
상술한 바와 같이 본 발명에 따르면 다음과 갈은 이점들을 얻을 수 있다.
첫째, 각 문턱레벨의 프로그래밍 마다 콘트롤 게이트(1)의 전압만을 바꾸어 주면 되므로 손쉽게 멀티레벨의 프로그래밍을 수행할 수 있다.
둘째, 각 문턱전압 레벨과 그에 상응하는 각 콘트롤 게이트 전압은 서로 선형적(linear)인 관계에 있고, 문턱전압의 시프트값은 콘트롤 게이트 전압의 시프트값과 일치하므로 각 레벨의 문턱전압의 시프트를 정확하게 조절(adjust)할 수 있다.
셋째, 소거전에 사전 프로그래밍이 요구되지 않는다.
넷째, 비휘발성 메모리셀 자체에서 프로그래밍 및 조회(verifying)을 동시에 수행하기 때문에 프로그램된 내용을 조회(verifying)하기 위한 회로가 별도로 요구되지 않고, 프로그래밍 속도가 달라진다.
다섯째, 셀이 턴-오프(turn-off)에서 턴온(turn-on)될때 프로그램을 중지시키므로 전류소모가 매우 적다.
여섯째, 본 발명에 따르면, 멀티-레벨 프로그래밍의 정확도(accuracy), 즉, 프로그램된(programmed) 문턱전압들의 에러분포가(distribution) 단지 비휘발성 메모리의 제조공정시 고정되는 파라메타들과 인가된 바이어스 전압들에 의해 정확히 결정된다.
따라서, 본 발명에 따른 비휘발성 메모리의 각 레벨의 문턱전압 에러분포는 많은 횟수의 프로그램/삭제 싸이클들에 의해 종속적이지 않다.
또한 프로그래밍 중일지라도 산화막으로 전하의 트랩(trap), 채널이동도(mobility), 그리고 비트라인 저항등과 불안정(unstable)하거나 예측불가능한(unpredictable) 전기적인 요소들에 대해 종속적이지 않다(not dependent on).
일곱째, 본 발명에 따른 비휘발성 메모리의 프로그래밍 방식은 콘트롤 게이트 전압에 의한 전압제어방식(voltage controlled method)이기 때문에 전류제어방식(current-controlled method) 방식에 비해 훨씬 더 용이하고 정확하게 멀티레벨 프로그래밍을 수행할수 있다.

Claims (14)

  1. 콘트롤 게이트(1), 플로팅 게이트(2), 드레인(5), 소오스(3) 그리고 상기 드레인(5)과 상기 소오스(3) 사이에 위치된 채널영역(4)으로 구성되는 비휘발성 메모리셀(EEPROM cell)에 있어서, 적어도 두개의 문턱레벨을 프로그래밍할시, 상기 채널영역은 초기에 턴-오프되고 프로그래밍을 위한 전하 캐리어들이 상기 플로팅 게이트로 부터 드레인으로 전송되도록 상기 콘트롤 게이트(1)에는 각 문턱레벨의 프로그래밍 마다 상응하여 변화되는 제1전압을, 상기 드레인(5)과 상기 소오스(3)에 각각 제2전압과 제3전압을 인가하는(apply) 스텝; 그리고 상기 비휘발성 메모리셀(10)의 상기 각 문턱레벨의 프로그래밍중에 상기 채널영역의 도전도를 모니터링하는 스텝; 그 모니터링된 도전도가 기준값에 도달할때 프로그래밍이 중지되도록 제1전압과 제2전압과 제3전압중 적어도 어느 하나의 인가를 중단하는 스텝을 구비함을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  2. 제1항에 있어서, 상기 기준값은 적어도 두개의 문턱레벨들의 프로그래밍동안 하나의 고정된 값임을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  3. 제1항에 있어서, 채널영역의 도전도를 모니터링하는 스텝은 플로팅 게이트에서의 전압을 모니터링하는 스텝을 포함함을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  4. 제1항에 있어서, 채널영역의 도전도를 모니터링 하는 스텝은 각 문턱레벨의 프로그래밍중에 상기 드레인에서의 흐르는 전류값을 모니터렁 하는 스텝을 포함함을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  5. 제1항에 있어서, 채널영역의 도전도를 모니터링하는 스텝은 상기 플로팅 게이트에서의 전하 캐리어의 양의 변화를 모니터링 하는 스텝을 포함함을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  6. 제1항에 있어서, 상기 제1전압은 상기 메모리셀의 적어도 두개의 문턱레벨에 대해서 선형으로 변화됨을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  7. 제1항에 있어서, 상기 제1전압은 상기 메모리셀의 적어도 두개의 문턱레벨들에 대해서 비선형으로 변화됨을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  8. 제1항에 있어서, 상기 제1전압은 멀티레벨의 프로그래밍중 각 문턱레벨의 프로그래밍에 상응하여 변화되는 네거티브 값이고, 제2전압과 제3전압은 포지티브 전압임을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  9. 제8항에 있어서, 상기 제3전압은 그라운드이거나 제2전압 보다 낮은 포지티브 전압임을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  10. 제1항에 있어서, 상기 기준값은 상기 비휘발성 메모리 셀의 문턱값임을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  11. 제1항에 있어서, 상기 비훠발성 메모리셀의 소거는 가장 높은 문턱전압값을 갖도록 전자를 임의의 방식에 의해 플로팅 게이트로 주입하는 것에 의해 수행됨을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  12. 제11항에 있어서, 상기 임의의 방식은 핫 캐리어 주입방식과 터널링 방식 중 어느 하나임을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  13. (정정) 제1항에 있어서, 상기 플로팅 게이트와 소오스, 드레인 및 채널영역은 N형 트랜지스터 또는 P형 트랜지스터로 구성할 수 있음을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
  14. (정정) 콘트롤 게이트, 플로팅 게이트, 드레인, 소오스 그리고 상기 드레인과 소오스 사이에 위치된 채널영역으로 구성되는 비휘발성 메모리셀에 있어서, 상기 비휘발성 메모리셀을 프로그래밍할 때 상기 채널영역은 초기에 턴오프 되고 프로그래밍을 위한 전하 캐리어들이 상기 플로팅 게이트로 부터 드레인으로 전송되도록 상기 콘트롤 게이트에는 제1전압을, 상기 드레인과 소오스에는 각각 제2전압과 제3전압을 인가하는 스텝; 그리고 상기 비휘발성 메모리셀의 프로그래밍중 상기 채널영역의 도전도를 모니터링 하는 스텝; 그 모니터링된 도전도가 기준값에 도달할때 프로그래밍이 중지되도록 제1전압과 제2전압과 제3전압중 적어도 어느 하나의 인가를 중단하는 스텝을 구비함을 특징으로 하는 비휘발성 메모리셀을 프로그램하는 방법.
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