JPH07105146B2 - 不揮発性記憶装置 - Google Patents
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- JPH07105146B2 JPH07105146B2 JP19138288A JP19138288A JPH07105146B2 JP H07105146 B2 JPH07105146 B2 JP H07105146B2 JP 19138288 A JP19138288 A JP 19138288A JP 19138288 A JP19138288 A JP 19138288A JP H07105146 B2 JPH07105146 B2 JP H07105146B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は電気的に消去および書込みが可能な不揮発性
記憶装置（EEPROM）に関し、特に多値情報を記憶し、高
集積化に適した不揮発性記憶装置に関するものである。
記憶装置（EEPROM）に関し、特に多値情報を記憶し、高
集積化に適した不揮発性記憶装置に関するものである。
［従来の技術］ 第12図は従来のEEPROMの概略ブロック構成図である。
以下、図を参照してその構成について説明する。
このEEPROMは、メモリセル７を含むメモリセルアレイ８
と、外部から入力されるアドレス情報を保持するアドレ
スバッファ14と、アドレスバッファ14の信号によってワ
ード線１を選択するＸデコーダ16と、アドレスバッファ
14の信号によってＹゲート回路12のトランジスタ20,22
を選択するＹデコーダ18と、記憶動作を制御する制御信
号24と、制御信号24によって読出書込動作の準備を制御
する読出書込スタンバイ制御回路26と、書込信号を発生
する書込回路28と、読出信号を発生する読出回路32と、
書込回路28の信号に応答して、メモリセルアレイ８に印
加する高電圧を発生させる昇圧回路およびタイマ回路30
と、選択されたワード線１に高電圧を印加する高電圧ス
イッチ10と、Ｙデコーダ18によって選択されたビット線
６およびコントロールゲート線５に高電圧を印加し、そ
の書込データをラッチするコラムラッチおよび高電圧ス
イッチ９と、書込回路28の信号によってコントロールゲ
ート線５を制御するコントロールゲート回路46と、書込
回路28の信号によってビット線６の電圧信号を制御する
ライトドライバ回路48と、選択されたビット線６の情報
を増幅するセンスアンプ50と、入出力信号を保持する入
出力バッファ34と、入力信号を保持する入力バッファ36
と、読出回路32とセンスアンプ50との出力情報に応答し
て、出力信号を保持する出力バッファ38とを含む。
と、外部から入力されるアドレス情報を保持するアドレ
スバッファ14と、アドレスバッファ14の信号によってワ
ード線１を選択するＸデコーダ16と、アドレスバッファ
14の信号によってＹゲート回路12のトランジスタ20,22
を選択するＹデコーダ18と、記憶動作を制御する制御信
号24と、制御信号24によって読出書込動作の準備を制御
する読出書込スタンバイ制御回路26と、書込信号を発生
する書込回路28と、読出信号を発生する読出回路32と、
書込回路28の信号に応答して、メモリセルアレイ８に印
加する高電圧を発生させる昇圧回路およびタイマ回路30
と、選択されたワード線１に高電圧を印加する高電圧ス
イッチ10と、Ｙデコーダ18によって選択されたビット線
６およびコントロールゲート線５に高電圧を印加し、そ
の書込データをラッチするコラムラッチおよび高電圧ス
イッチ９と、書込回路28の信号によってコントロールゲ
ート線５を制御するコントロールゲート回路46と、書込
回路28の信号によってビット線６の電圧信号を制御する
ライトドライバ回路48と、選択されたビット線６の情報
を増幅するセンスアンプ50と、入出力信号を保持する入
出力バッファ34と、入力信号を保持する入力バッファ36
と、読出回路32とセンスアンプ50との出力情報に応答し
て、出力信号を保持する出力バッファ38とを含む。
また、図においてはメモリセルアレイ８の中で１ビット
線分のメモリセル７の構成回路が示されている。その構
成について以下に示す。
線分のメモリセル７の構成回路が示されている。その構
成について以下に示す。
Ｙゲート回路12のトランジスタ22に接続するビット線６
は、コラムラッチおよび高電圧スイッチ９に接続し、そ
の接続点と接地電源との間にトランジスタ２、メモリト
ランジスタ３およびトランジスタ72が直列的に接続され
る。Ｙゲート回路12のトランジスタ20に接続するコント
ロールゲート線５は、コラムラッチおよび高電圧スイッ
チ９に接続し、その接続点はトランジスタ４を介してコ
ントロールゲート線54によってメモリトランジスタ３の
コントロールゲートに接続される。トランジスタ72のゲ
ートは、接続線70を介して書込回路28に接続される。
は、コラムラッチおよび高電圧スイッチ９に接続し、そ
の接続点と接地電源との間にトランジスタ２、メモリト
ランジスタ３およびトランジスタ72が直列的に接続され
る。Ｙゲート回路12のトランジスタ20に接続するコント
ロールゲート線５は、コラムラッチおよび高電圧スイッ
チ９に接続し、その接続点はトランジスタ４を介してコ
ントロールゲート線54によってメモリトランジスタ３の
コントロールゲートに接続される。トランジスタ72のゲ
ートは、接続線70を介して書込回路28に接続される。
第13図は、従来のEEPROMの１ビット分のメモリトランジ
スタまわりの回路図である。
スタまわりの回路図である。
図においてセンスアンプ50と接地電源との間に、Ｙゲー
ト回路12に含まれるトランジスタ22、Ｘデコーダ16によ
って選択されるトランジスタ２、電荷が注入あるいは抜
き出しされるメモリトランジスタ３および書込回路28の
信号によってオン・オフされるトランジスタ72が直列に
接続される。トランジスタ22のゲートには、Ｙデコーダ
18からの信号線52が接続される。トランジスタ２のゲー
トには、Ｘ線デコーダ16に接続するワード線１が接続さ
れる。メモリトランジスタ３には、コントロールゲート
56およびフローティングゲート58が含まれ、コントロー
ルゲート56には、コントロールゲート線54が接続され
る。トランジスタ72のゲートには、書込回路28からの接
続線70が接続される。また、トランジスタ22とトランジ
スタ２との接続点には高電圧スイッチ9aからの接続線が
接続される。高電圧スイッチ9aの構成は、電源電圧Vpp
と昇圧パルス信号φ１との間にトランジスタQ3とコンデ
ンサC1とが直列に接続され、トランジスタQ3とコンデン
サC1との間の接続点と、トランジスタ22とトランジスタ
２との接続点（ノードN1）との間にトランジスタQ4が接
続される。トランジスタQ3のゲートはノードN1とトラン
ジスタQ4との間の接続点に接続される。トランジスタQ4
のゲートは、トランジスタQ4とノードN2との間の接続点
に接続される。
ト回路12に含まれるトランジスタ22、Ｘデコーダ16によ
って選択されるトランジスタ２、電荷が注入あるいは抜
き出しされるメモリトランジスタ３および書込回路28の
信号によってオン・オフされるトランジスタ72が直列に
接続される。トランジスタ22のゲートには、Ｙデコーダ
18からの信号線52が接続される。トランジスタ２のゲー
トには、Ｘ線デコーダ16に接続するワード線１が接続さ
れる。メモリトランジスタ３には、コントロールゲート
56およびフローティングゲート58が含まれ、コントロー
ルゲート56には、コントロールゲート線54が接続され
る。トランジスタ72のゲートには、書込回路28からの接
続線70が接続される。また、トランジスタ22とトランジ
スタ２との接続点には高電圧スイッチ9aからの接続線が
接続される。高電圧スイッチ9aの構成は、電源電圧Vpp
と昇圧パルス信号φ１との間にトランジスタQ3とコンデ
ンサC1とが直列に接続され、トランジスタQ3とコンデン
サC1との間の接続点と、トランジスタ22とトランジスタ
２との接続点（ノードN1）との間にトランジスタQ4が接
続される。トランジスタQ3のゲートはノードN1とトラン
ジスタQ4との間の接続点に接続される。トランジスタQ4
のゲートは、トランジスタQ4とノードN2との間の接続点
に接続される。
以下、高電圧スイッチ9aの機能について簡単に説明す
る。電源電圧VppはトランジスタQ3のオンによってその
電圧がノードN2に印加され、さらに昇圧パルス信号φ１
の昇圧電圧がノードN2において重ねられる。その昇圧さ
れた電圧でもってトランジスタQ4が導通され、昇圧され
た電圧がノードN1に印加される。したがって、この昇圧
された電圧は、ワード線１の選択によってオンされるト
ランジスタ２を介してメモリトランジスタ３のドレイン
領域に印加されることになる。
る。電源電圧VppはトランジスタQ3のオンによってその
電圧がノードN2に印加され、さらに昇圧パルス信号φ１
の昇圧電圧がノードN2において重ねられる。その昇圧さ
れた電圧でもってトランジスタQ4が導通され、昇圧され
た電圧がノードN1に印加される。したがって、この昇圧
された電圧は、ワード線１の選択によってオンされるト
ランジスタ２を介してメモリトランジスタ３のドレイン
領域に印加されることになる。
第14図は一般のEEPROMのメモリトランジスタまわりの概
略断面図である。
略断面図である。
以下その構成について説明する。半導体基板74の主面に
所定間隔で形成されたN+のドレイン拡散領域78とN+のソ
ース拡散領域76が形成される。ソース拡散領域76とドレ
イン拡散領域78との間のチャンネル領域となるべき半導
体基板74の領域上方には、ゲート酸化膜B82を介してフ
ローティングゲート58が形成される。さらにフローティ
ングゲート58上方には、ゲート酸化膜A80を介してコン
トロールゲート56が形成される。コントロールゲート56
およびフローティングゲート58は、図に示すようにドレ
イン拡散領域78上方において半導体基板74に近づく方向
に変形している。したがって、フローティングゲート58
とドレイン拡散領域78との間はゲート酸化膜B82の厚さ
よりさらに接近し、その部分がトンネル酸化膜84とな
る。
所定間隔で形成されたN+のドレイン拡散領域78とN+のソ
ース拡散領域76が形成される。ソース拡散領域76とドレ
イン拡散領域78との間のチャンネル領域となるべき半導
体基板74の領域上方には、ゲート酸化膜B82を介してフ
ローティングゲート58が形成される。さらにフローティ
ングゲート58上方には、ゲート酸化膜A80を介してコン
トロールゲート56が形成される。コントロールゲート56
およびフローティングゲート58は、図に示すようにドレ
イン拡散領域78上方において半導体基板74に近づく方向
に変形している。したがって、フローティングゲート58
とドレイン拡散領域78との間はゲート酸化膜B82の厚さ
よりさらに接近し、その部分がトンネル酸化膜84とな
る。
以下、EEPROMの動作について説明する。
まず消去動作について説明する。コントロールゲート56
に正の高電圧（たとえば20V）を印加し、ドレイン拡散
領域78、ソース拡散領域76および半導体基板74の電位は
0Vにする。この状態において、フローティングゲート58
にはトンネル酸化膜84、ゲート酸化膜A80およびゲート
酸化膜B82のそれぞれの容量で分け合った電圧（たとえ
ば14V）が印加される。すなわち、この電圧14Vをトンネ
ル酸化膜84の膜厚、たとえば100Åで割った電界（14MV/
cm）がトンネル酸化膜84に印加されることになる。した
がってドレイン拡散領域78中の電子が、この印加電圧に
よるトンネル現象によってフローティングゲート58に注
入される。
に正の高電圧（たとえば20V）を印加し、ドレイン拡散
領域78、ソース拡散領域76および半導体基板74の電位は
0Vにする。この状態において、フローティングゲート58
にはトンネル酸化膜84、ゲート酸化膜A80およびゲート
酸化膜B82のそれぞれの容量で分け合った電圧（たとえ
ば14V）が印加される。すなわち、この電圧14Vをトンネ
ル酸化膜84の膜厚、たとえば100Åで割った電界（14MV/
cm）がトンネル酸化膜84に印加されることになる。した
がってドレイン拡散領域78中の電子が、この印加電圧に
よるトンネル現象によってフローティングゲート58に注
入される。
次に書込動作について説明する。ドレイン拡散領域78に
高電圧（たとえば20V）を印加し、コントロールゲート5
6および半導体基板74の電位を0Vにする。ここでソース
拡散領域76に接続するトランジスタ72をオフすることに
よりソース拡散領域76をフローティングにする。この状
態において、トンネル酸化膜84には前述の消去の動作の
ときとは逆方向に高電界が印加される。したがって、フ
ローティングゲート58中の電子がこの高電界によって、
トンネル酸化膜84を介してドレイン拡散領域78に引き抜
かれることになる。このようにフローティングゲート58
が過剰に電子が引き抜かれた状態になって、書込動作が
行なわれる。
高電圧（たとえば20V）を印加し、コントロールゲート5
6および半導体基板74の電位を0Vにする。ここでソース
拡散領域76に接続するトランジスタ72をオフすることに
よりソース拡散領域76をフローティングにする。この状
態において、トンネル酸化膜84には前述の消去の動作の
ときとは逆方向に高電界が印加される。したがって、フ
ローティングゲート58中の電子がこの高電界によって、
トンネル酸化膜84を介してドレイン拡散領域78に引き抜
かれることになる。このようにフローティングゲート58
が過剰に電子が引き抜かれた状態になって、書込動作が
行なわれる。
以上のようにフローティングゲート58の中の電子の状態
によって、情報を記憶することができる。
によって、情報を記憶することができる。
次に読出動作について説明する。ドレイン拡散領域78の
電圧を所定電圧（たとえば1V）に印加してソース拡散領
域76を接地し、さらにコントロールゲート56には0Vを印
加する。このときのフローティングゲート58の電子の保
有状態によって生じるドレイン拡散領域78とソース拡散
領域76との間の電流を検知することによって、情報を読
み出すことができる。
電圧を所定電圧（たとえば1V）に印加してソース拡散領
域76を接地し、さらにコントロールゲート56には0Vを印
加する。このときのフローティングゲート58の電子の保
有状態によって生じるドレイン拡散領域78とソース拡散
領域76との間の電流を検知することによって、情報を読
み出すことができる。
第15図は、従来のEEPROMのゲート電圧／ドレイン電流の
特性を示した図である。
特性を示した図である。
図において、横軸にはコントロールゲートのゲート電圧
がとられ、縦軸にはドレイン拡散領域とソース拡散領域
との間に生じるドレイン電流がとられている。図はドレ
イン拡散領域の電圧を1Vにしたときの特性である。直線
60は書込動作が行なわれた状態で、フローティングゲー
ト２は電子が過剰に引き抜かれた状態になっているため
デプレッション型になっている。そのしきい値は、−4V
である。一方、直線64は消去動作が行なわれた状態でフ
ローティングゲート中には電子が注入された状態になっ
ているためエンハンスメント型になっている。そのしき
い値は4Vである。したがって、読出時においてコントロ
ールゲートには0Vを印加し、そのときのドレイン電流を
或るセンスレベルIsenをもとに検知すればよい。すなわ
ち、ドレイン電流がセンスレベルIsen以上に流れれば、
“0"、Isen未満であれば“1"の情報であるとして、セン
スアンプで判別することができる。
がとられ、縦軸にはドレイン拡散領域とソース拡散領域
との間に生じるドレイン電流がとられている。図はドレ
イン拡散領域の電圧を1Vにしたときの特性である。直線
60は書込動作が行なわれた状態で、フローティングゲー
ト２は電子が過剰に引き抜かれた状態になっているため
デプレッション型になっている。そのしきい値は、−4V
である。一方、直線64は消去動作が行なわれた状態でフ
ローティングゲート中には電子が注入された状態になっ
ているためエンハンスメント型になっている。そのしき
い値は4Vである。したがって、読出時においてコントロ
ールゲートには0Vを印加し、そのときのドレイン電流を
或るセンスレベルIsenをもとに検知すればよい。すなわ
ち、ドレイン電流がセンスレベルIsen以上に流れれば、
“0"、Isen未満であれば“1"の情報であるとして、セン
スアンプで判別することができる。
［発明が解決しようとする課題］ 上記のような従来のEEPROMのメモリトランジスタは以上
のように構成されていたので、１個のメモリトランジス
タにおいては、フローティングゲートの電子の保有状態
によって情報の“1"または“0"の２つの値すなわち２値
しか記憶することができなかった。これはDRAMの集積度
に対して劣るEEPROMの高集積化にとって大きな問題とな
っていた。
のように構成されていたので、１個のメモリトランジス
タにおいては、フローティングゲートの電子の保有状態
によって情報の“1"または“0"の２つの値すなわち２値
しか記憶することができなかった。これはDRAMの集積度
に対して劣るEEPROMの高集積化にとって大きな問題とな
っていた。
また、EEPROMにおいては、書込動作時に高電圧昇圧回路
によって高電圧が所定のメモリセルに印加されるが、こ
の昇圧回路には電源供給能力はない。したがって、電流
が流れ出すと高電圧が保持できなくなる。
によって高電圧が所定のメモリセルに印加されるが、こ
の昇圧回路には電源供給能力はない。したがって、電流
が流れ出すと高電圧が保持できなくなる。
この発明は、かかる課題を解決するためになされたもの
で、従来、２値しか記憶できなかったとされる１個のメ
モリトランジスタに３値以上の多値を記憶できるように
して、大容量の情報を記憶し、かつ高電圧昇圧回路の高
電圧の安定した供給を可能とするEEPROMを提供すること
を目的とする。
で、従来、２値しか記憶できなかったとされる１個のメ
モリトランジスタに３値以上の多値を記憶できるように
して、大容量の情報を記憶し、かつ高電圧昇圧回路の高
電圧の安定した供給を可能とするEEPROMを提供すること
を目的とする。
［課題を解決するための手段］ この発明に係る不揮発性記憶装置は、電荷の注入および
引抜きが行なわれるフローティングゲートを各々含む複
数のメモリトランジスタと、メモリトランジスタのフロ
ーティングゲートの各々へ電荷を注入する複数の電荷注
入手段と、電荷注入手段の各々による電荷の注入量を制
御する電荷注入量制御手段とを備え、注入された電荷の
量に基づいて、メモリトランジスタの各々のしきい値電
圧が決定され、電荷注入手段の各々は、共通の電源電圧
に接続され、電荷注入手段の各々によるメモリトランジ
スタのフローティングゲートの各々への電荷の注入が停
止したとき、電源電圧との接続を解除する電源解除手段
を電荷注入手段の個々に備えたものである。
引抜きが行なわれるフローティングゲートを各々含む複
数のメモリトランジスタと、メモリトランジスタのフロ
ーティングゲートの各々へ電荷を注入する複数の電荷注
入手段と、電荷注入手段の各々による電荷の注入量を制
御する電荷注入量制御手段とを備え、注入された電荷の
量に基づいて、メモリトランジスタの各々のしきい値電
圧が決定され、電荷注入手段の各々は、共通の電源電圧
に接続され、電荷注入手段の各々によるメモリトランジ
スタのフローティングゲートの各々への電荷の注入が停
止したとき、電源電圧との接続を解除する電源解除手段
を電荷注入手段の個々に備えたものである。
［作用］ 電荷注入手段による電荷の注入量によって、しきい値電
圧を変化させるのでフローティングゲートに多くの情報
を記憶することができる。
圧を変化させるのでフローティングゲートに多くの情報
を記憶することができる。
また、電荷注入手段の各々は共通の電源電圧に接続され
る。そのため各メモリセルにおいて書込動作が行なわれ
ているとき、１つのメモリセルのメモリトランジスタの
書込が停止すると他のメモリセルのメモリトランジスタ
の書込に影響を与える場合がある。そこで、電荷注入手
段によるフローティングゲートへの電荷の注入が停止し
たとき、電源解除手段によって電源電圧との接続が解除
される。
る。そのため各メモリセルにおいて書込動作が行なわれ
ているとき、１つのメモリセルのメモリトランジスタの
書込が停止すると他のメモリセルのメモリトランジスタ
の書込に影響を与える場合がある。そこで、電荷注入手
段によるフローティングゲートへの電荷の注入が停止し
たとき、電源解除手段によって電源電圧との接続が解除
される。
これによって、各々のフローティングゲートへの電荷の
注入が、他のフローティングゲートへの電荷の注入に影
響を与えないので、フローティングゲートの多値情報記
憶にあたって信頼性を増す。
注入が、他のフローティングゲートへの電荷の注入に影
響を与えないので、フローティングゲートの多値情報記
憶にあたって信頼性を増す。
［実施例］ 第１図はこの発明の一実施例によるEEPROMの構成を示す
概略ブロック図である。
概略ブロック図である。
以下、図を参照して第12図にて示した従来のEEPROMのブ
ロック図に対して相違している点について主に説明す
る。
ロック図に対して相違している点について主に説明す
る。
まず、メモリセル７のメモリトランジスタ３のソース領
域は、従来例のごとく接地電源に接続するものではな
く、定電圧切換回路44に接続している。定電圧切換回路
44は入力情報変換回路40によって出力された信号に基づ
いて、メモリトランジスタ３への書込動作時においてソ
ース領域に印加する電圧レベルを変化させる。入力情報
変換回路40は、入出力バッファ34を介して入力バッファ
36から出力された入力信号をもとにその信号を所定の信
号に変換する。センスアンプ50によって出力された信号
は、出力情報変換回路42を介して出力バッファ38に出力
される。出力情報変換回路42は、センスアンプ50によっ
て出力された多値信号を従来と同じ２値信号に変換する
ものである。したがって、この実施例において入出力バ
ッファ34を介して入力あるいは出力される信号は、従来
の装置における入出力バッファを介して入力または出力
される信号と代わるものではない。そのためEEPROMの周
辺機器との情報のやり取りについては、全く考慮を払う
必要なく従来通りの記憶保持動作を可能とするものであ
る。
域は、従来例のごとく接地電源に接続するものではな
く、定電圧切換回路44に接続している。定電圧切換回路
44は入力情報変換回路40によって出力された信号に基づ
いて、メモリトランジスタ３への書込動作時においてソ
ース領域に印加する電圧レベルを変化させる。入力情報
変換回路40は、入出力バッファ34を介して入力バッファ
36から出力された入力信号をもとにその信号を所定の信
号に変換する。センスアンプ50によって出力された信号
は、出力情報変換回路42を介して出力バッファ38に出力
される。出力情報変換回路42は、センスアンプ50によっ
て出力された多値信号を従来と同じ２値信号に変換する
ものである。したがって、この実施例において入出力バ
ッファ34を介して入力あるいは出力される信号は、従来
の装置における入出力バッファを介して入力または出力
される信号と代わるものではない。そのためEEPROMの周
辺機器との情報のやり取りについては、全く考慮を払う
必要なく従来通りの記憶保持動作を可能とするものであ
る。
第２図は、この発明の一実施例であって、従来例の第13
図に相当する１ビットのメモリセルの構成回路を簡略化
して示した図である。
図に相当する１ビットのメモリセルの構成回路を簡略化
して示した図である。
以下、図を参照して従来例に比した特徴部分について説
明する。
明する。
コントロールゲート56およびフローティングゲート58を
含むメモリトランジスタ３のソース領域は、定電圧切換
回路44に接続される。定電圧切換回路44は、先に述べた
ように入力信号に応じてメモリトランジスタ３の書込時
におけるソース領域の電圧を任意に変化させるものであ
る。
含むメモリトランジスタ３のソース領域は、定電圧切換
回路44に接続される。定電圧切換回路44は、先に述べた
ように入力信号に応じてメモリトランジスタ３の書込時
におけるソース領域の電圧を任意に変化させるものであ
る。
第３図はこの発明の一実施例におけるメモリトランジス
タのゲート電圧／ドレイン電流との関係を示した図であ
る。
タのゲート電圧／ドレイン電流との関係を示した図であ
る。
図において、横軸にメモリトランジスタのゲート電圧が
とられ、縦軸にメモリトランジスタのドレイン電流がと
られている。また３種類の特性を示す直線60,62,64が示
されており、２種類のリファレンスレベルIref1,Iref2
が破線で示されている。
とられ、縦軸にメモリトランジスタのドレイン電流がと
られている。また３種類の特性を示す直線60,62,64が示
されており、２種類のリファレンスレベルIref1,Iref2
が破線で示されている。
以下、第２図および第３図を参照して、この発明の一実
施例におけるEEPROMの動作について説明する。
施例におけるEEPROMの動作について説明する。
まず消去動作については、従来例と全く同じなのでここ
での説明を省略する。この状態でのメモリトランジスタ
のしきい値は4Vであり、第３図では直線64としてその特
性が示されている。
での説明を省略する。この状態でのメモリトランジスタ
のしきい値は4Vであり、第３図では直線64としてその特
性が示されている。
次に書込動作について説明する。定電圧切換回路44によ
って発生した電圧をメモリトランジスタ３のソース領域
に与える以外は従来と同様に行なう。すなわち、コント
ロールゲート56には0V、メモリトランジスタのドレイン
領域には高電圧（たとえば20V）、およびメモリトラン
ジスタ３のソース領域には、定電圧切換回路44によって
たとえば2Vを印加する。すると従来例と同じく、フロー
ティングゲート58とメモリトランジスタ３のドレイン領
域との間のトンネル酸化膜を介して、トンネル現象によ
ってフローティングゲート58の電子がドレイン拡散領域
に引き抜かれる。したがって、メモリトランジスタ３の
しきい値は徐々に小さくなっていきやがて−2Vに到達す
る。この状態において、ソース拡散領域は2V、コントロ
ールゲート56は0Vとなり、そのしきい値が−2Vになって
いるので、このメモリトランジスタはオンとなる。その
ためドレイン拡散領域とソース拡散領域とに挾まれた半
導体基板のチャンネル領域に電流が流れ始める。すなわ
ち、高電圧スイッチおよびコラムスイッチ９からトラン
ジスタ22,2を介してメモリトランジスタ３の方向に電流
が流れることになる。通常EEPROMの高電圧の発生には、
チャージポンプという昇圧回路を使用しているため、電
流供給能力はない。したがってメモリトランジスタ３に
電流が流れると昇圧回路は高電圧を保持できなくなり、
その高電圧のレベルが低下する。すると、トンネル酸化
膜には十分な電界が印加されないのでその結果トンネル
現象は起こらず、書込動作が続かなくなる。言い換えれ
ば、メモリトランジスタ３のソース拡散領域に定電圧を
印加し、書込みを行なうとメモリトランジスタのチャン
ネル領域が導通するまでは、そのしきい値はデプレッシ
ョン側に移動する。しかしチャンネル領域が導通する
と、書込動作はそれ以上進まずその状態で停止する。上
記の例においては、この状態でのしきい値が−2Vとなる
ことになり、第３図における直線62で表わされた特性と
なる。
って発生した電圧をメモリトランジスタ３のソース領域
に与える以外は従来と同様に行なう。すなわち、コント
ロールゲート56には0V、メモリトランジスタのドレイン
領域には高電圧（たとえば20V）、およびメモリトラン
ジスタ３のソース領域には、定電圧切換回路44によって
たとえば2Vを印加する。すると従来例と同じく、フロー
ティングゲート58とメモリトランジスタ３のドレイン領
域との間のトンネル酸化膜を介して、トンネル現象によ
ってフローティングゲート58の電子がドレイン拡散領域
に引き抜かれる。したがって、メモリトランジスタ３の
しきい値は徐々に小さくなっていきやがて−2Vに到達す
る。この状態において、ソース拡散領域は2V、コントロ
ールゲート56は0Vとなり、そのしきい値が−2Vになって
いるので、このメモリトランジスタはオンとなる。その
ためドレイン拡散領域とソース拡散領域とに挾まれた半
導体基板のチャンネル領域に電流が流れ始める。すなわ
ち、高電圧スイッチおよびコラムスイッチ９からトラン
ジスタ22,2を介してメモリトランジスタ３の方向に電流
が流れることになる。通常EEPROMの高電圧の発生には、
チャージポンプという昇圧回路を使用しているため、電
流供給能力はない。したがってメモリトランジスタ３に
電流が流れると昇圧回路は高電圧を保持できなくなり、
その高電圧のレベルが低下する。すると、トンネル酸化
膜には十分な電界が印加されないのでその結果トンネル
現象は起こらず、書込動作が続かなくなる。言い換えれ
ば、メモリトランジスタ３のソース拡散領域に定電圧を
印加し、書込みを行なうとメモリトランジスタのチャン
ネル領域が導通するまでは、そのしきい値はデプレッシ
ョン側に移動する。しかしチャンネル領域が導通する
と、書込動作はそれ以上進まずその状態で停止する。上
記の例においては、この状態でのしきい値が−2Vとなる
ことになり、第３図における直線62で表わされた特性と
なる。
同様に、メモリトランジスタ３のソース拡散領域に定電
圧切換回路44によって発生した電圧たとえば4Vを加える
と、同様の動作が行なわれ、しきい値が−4Vとなるまで
はしきい値が変化するがそれ以上のしきい値の変化は進
まなくなる。この状態でのしきい値は−4Vであり、第３
図における直線60で表わされた特性となる。
圧切換回路44によって発生した電圧たとえば4Vを加える
と、同様の動作が行なわれ、しきい値が−4Vとなるまで
はしきい値が変化するがそれ以上のしきい値の変化は進
まなくなる。この状態でのしきい値は−4Vであり、第３
図における直線60で表わされた特性となる。
このように定電圧切換回路44によって発生した所定の定
電圧をメモリトランジスタ３のソース拡散領域に印加し
て書込み動作を行なうことによって、メモリトランジス
タの書込深さ（しきい値）を制御することができる。
電圧をメモリトランジスタ３のソース拡散領域に印加し
て書込み動作を行なうことによって、メモリトランジス
タの書込深さ（しきい値）を制御することができる。
ここでトンネル酸化膜に係る電界変化について第４図お
よび第５図を参照して説明する。
よび第５図を参照して説明する。
第４図は、消去動作時におけるしきい値変化および電界
変化のシミュレーションに用いた電源電圧Vppの波形図
である。
変化のシミュレーションに用いた電源電圧Vppの波形図
である。
これによると0Vから20Vの電源電圧Vppへの立上げ時間が
600μｓとなっている。
600μｓとなっている。
第５図は、しきい値変化と電界変化とを時間変化に対応
して表わした図表である。
して表わした図表である。
図において横軸に時間変化をとり、右の縦軸にはしきい
値電圧、左の縦軸には電界が各々とられている。このシ
ミュレーション結果によって、しきい値の変化はまず時
間の変化に対して電界が大きく変化し、その後引き続い
てしきい値の変化が始まっていることが示されている。
そして所定時間経過後においては電界およびしきい値と
もにその変化量は小さくなり、安定した状態に落ち着く
ことがわかる。この消去時のシミュレーション結果によ
って、書込動作時においても同様の傾向を示すと考える
ことができる。したがって、書込時には所定時間経過後
においては電界の変化量が少なくなり、それに伴いしき
い値の変化量もごく微小となって或るしきい値に落ち着
くことになる。
値電圧、左の縦軸には電界が各々とられている。このシ
ミュレーション結果によって、しきい値の変化はまず時
間の変化に対して電界が大きく変化し、その後引き続い
てしきい値の変化が始まっていることが示されている。
そして所定時間経過後においては電界およびしきい値と
もにその変化量は小さくなり、安定した状態に落ち着く
ことがわかる。この消去時のシミュレーション結果によ
って、書込動作時においても同様の傾向を示すと考える
ことができる。したがって、書込時には所定時間経過後
においては電界の変化量が少なくなり、それに伴いしき
い値の変化量もごく微小となって或るしきい値に落ち着
くことになる。
続いて読出動作について説明する。この場合、ドレイン
拡散領域に1V、コントロールゲート56およびソース拡散
領域に0Vを印加した状態で行なう。第３図において消去
状態の特性64、または書込状態の特性60,62を読出すた
めに、センスアンプ50に比較レベルとして２種類のリフ
ァレンスレベルIref1,Iref2を設定する。このときメモ
リトランジスタのソース拡散領域とドレイン拡散領域と
の間に発生するドレイン電流IDが、 Iref2＜IDのとき、情報の“1"に Iref1＜ID＜Iref2のとき情報の“2"に ID＜Iref1のとき情報の“3"に 対応するようにする。このようにすることによって、従
来のEEPROMであれば２種類の情報しか記憶できなかった
ものが“1"、“2"および“3"の３種類の情報を記憶する
ことができる。なお、上記実施例では、ソース領域に与
える定電圧を2Vと4Vとの２種類にし、消去状態と併せて
３値のメモリ情報としているが、ソース拡散領域に与え
る定電圧の種類をさらに増加させることにより４値,5値
またはそれ以上の多値にまで拡張していくことも可能で
ある。
拡散領域に1V、コントロールゲート56およびソース拡散
領域に0Vを印加した状態で行なう。第３図において消去
状態の特性64、または書込状態の特性60,62を読出すた
めに、センスアンプ50に比較レベルとして２種類のリフ
ァレンスレベルIref1,Iref2を設定する。このときメモ
リトランジスタのソース拡散領域とドレイン拡散領域と
の間に発生するドレイン電流IDが、 Iref2＜IDのとき、情報の“1"に Iref1＜ID＜Iref2のとき情報の“2"に ID＜Iref1のとき情報の“3"に 対応するようにする。このようにすることによって、従
来のEEPROMであれば２種類の情報しか記憶できなかった
ものが“1"、“2"および“3"の３種類の情報を記憶する
ことができる。なお、上記実施例では、ソース領域に与
える定電圧を2Vと4Vとの２種類にし、消去状態と併せて
３値のメモリ情報としているが、ソース拡散領域に与え
る定電圧の種類をさらに増加させることにより４値,5値
またはそれ以上の多値にまで拡張していくことも可能で
ある。
第６図は、この発明の他の実施例によるメモリセルアレ
イの構成を示す概略回路図である。
イの構成を示す概略回路図である。
以下、図を参照してその構成について説明する。図にお
いて、トランジスタ２とメモリトランジスタ３とによっ
て構成される１ビットのメモリセル７が並列に４ビット
分構成され、さらにそのメモリトランジスタ３の各々の
コントロールゲートに接続するコントロールゲート線54
が接続されるトランジスタ４とを併せて１バイト66が構
成される。すなわち、トランジスタ２の各々は、Ｙゲー
ト回路12のＹデコーダ接続線Y1にそのゲートが接続され
るトランジスタ22の各々を介して入出力I/O0〜I/O3に接
続される。トランジスタ４は接続線Y1にそのゲートが接
続されるトランジスタ20を介してコントロールゲート信
号CGに接続される。トランジスタ４とトランジスタ20と
の接続点は、コントロールゲート線CG1を介してコラム
ラッチおよび高電圧スイッチ９に接続される。トランジ
スタ２とトランジスタ22との接続点は、それぞれビット
線BL1〜BL4を介してラッチおよび高電圧スイッチ９の各
々に接続される。メモリトランジスタ３のソース領域
は、それぞれ定電圧切換回路44に接続される。同様の要
領によって接続線Y2〜Ynおよびワード線X2〜Xmに対して
１バイトずつ構成され、それぞれ同様にラッチおよび高
電圧スイッチ９および定電圧切換回路44に接続される。
この場合メモリトランジスタ３の記憶情報は従来の２値
に対し４値としているものである。この実施例において
は、従来の一般のEEPROMであれば１バイトがコントロー
ルゲート用のトランジスタ１個と８ビット分のメモリセ
ルによって構成されていたのに対し、コントロールゲー
ト用のトランジスタ１個と４ビット分のメモリセルによ
って構成されていることになる。しかも情報の記憶容量
としては従来例と変わらないので、４ビット分のメモリ
セルが占める領域だけ占有面積は小さくなり高集積化が
図られることになる。
いて、トランジスタ２とメモリトランジスタ３とによっ
て構成される１ビットのメモリセル７が並列に４ビット
分構成され、さらにそのメモリトランジスタ３の各々の
コントロールゲートに接続するコントロールゲート線54
が接続されるトランジスタ４とを併せて１バイト66が構
成される。すなわち、トランジスタ２の各々は、Ｙゲー
ト回路12のＹデコーダ接続線Y1にそのゲートが接続され
るトランジスタ22の各々を介して入出力I/O0〜I/O3に接
続される。トランジスタ４は接続線Y1にそのゲートが接
続されるトランジスタ20を介してコントロールゲート信
号CGに接続される。トランジスタ４とトランジスタ20と
の接続点は、コントロールゲート線CG1を介してコラム
ラッチおよび高電圧スイッチ９に接続される。トランジ
スタ２とトランジスタ22との接続点は、それぞれビット
線BL1〜BL4を介してラッチおよび高電圧スイッチ９の各
々に接続される。メモリトランジスタ３のソース領域
は、それぞれ定電圧切換回路44に接続される。同様の要
領によって接続線Y2〜Ynおよびワード線X2〜Xmに対して
１バイトずつ構成され、それぞれ同様にラッチおよび高
電圧スイッチ９および定電圧切換回路44に接続される。
この場合メモリトランジスタ３の記憶情報は従来の２値
に対し４値としているものである。この実施例において
は、従来の一般のEEPROMであれば１バイトがコントロー
ルゲート用のトランジスタ１個と８ビット分のメモリセ
ルによって構成されていたのに対し、コントロールゲー
ト用のトランジスタ１個と４ビット分のメモリセルによ
って構成されていることになる。しかも情報の記憶容量
としては従来例と変わらないので、４ビット分のメモリ
セルが占める領域だけ占有面積は小さくなり高集積化が
図られることになる。
第７図は第６図のコントロールゲート線を含めた１ビッ
ト分のメモリセルに対するラッチおよび高電圧スイッチ
の内部回路を示した図である。
ト分のメモリセルに対するラッチおよび高電圧スイッチ
の内部回路を示した図である。
以下、図を参照してその構成について説明する。
高電圧スイッチ9aの内部回路については、従来例の第13
図にて示したものと同様であるのでここでの説明は省略
する。各ビット線ごとに設けられた高電圧スイッチ9aと
コントロールゲート線５に設けられた高電圧スイッチ9b
とに、それぞれ昇圧された高電圧の供給電源Vppが分岐
されて接続供給される。高電圧スイッチ9aとメモリセル
７とはビット線６を介して接続され、ビット線６の途中
には接地電源との間にトランジスタQ1が接続される。ト
ランジスタQ1のゲートにはリセット信号Reset1が接続さ
れる。同様にコントロールゲート線５の途中にも、接地
電源との間にトランジスタQ2が接続される。トランジス
タQ2のゲートにはリセット信号Reset2が接続される。こ
れらのリセット信号の働きによって、ビット線６および
コントロールゲート線５の接地が可能となり、書込動作
または消去動作中において印加されたビット線６および
コントロールゲート線５の高電圧の残留による誤動作を
防止できる。高電圧スイッチ9aとデータラッチ9cとがト
ランジスタQ5を介して接続される。同様に高電圧スイッ
チ9bとコントロールゲート線ラッチ9dも同様にトランジ
スタを介して接続される。データラッチ9cの構成は、電
源電圧Vppと接地電源との間にトランジスタQ6およびト
ランジスタQ7とトランジスタQ8およびトランジスタQ9と
がそれぞれ直列に接続される。トランジスタQ6，トラン
ジスタQ8のそれぞれのゲートには、選択信号が接続され
る。トランジスタQ6とトランジスタQ7との接続点はトラ
ンジスタQ9のゲートに接続され、トランジスタQ8とトラ
ンジスタQ9との接続点はトランジスタQ7のゲートに接続
され、フリップフロップ回路を構成する。トランジスタ
Q6とトランジスタQ7との接続点は、またトランジスタQ5
に接続される。コントロールゲート線ラッチ9dの構成も
データラッチ9cの構成と同様である。
図にて示したものと同様であるのでここでの説明は省略
する。各ビット線ごとに設けられた高電圧スイッチ9aと
コントロールゲート線５に設けられた高電圧スイッチ9b
とに、それぞれ昇圧された高電圧の供給電源Vppが分岐
されて接続供給される。高電圧スイッチ9aとメモリセル
７とはビット線６を介して接続され、ビット線６の途中
には接地電源との間にトランジスタQ1が接続される。ト
ランジスタQ1のゲートにはリセット信号Reset1が接続さ
れる。同様にコントロールゲート線５の途中にも、接地
電源との間にトランジスタQ2が接続される。トランジス
タQ2のゲートにはリセット信号Reset2が接続される。こ
れらのリセット信号の働きによって、ビット線６および
コントロールゲート線５の接地が可能となり、書込動作
または消去動作中において印加されたビット線６および
コントロールゲート線５の高電圧の残留による誤動作を
防止できる。高電圧スイッチ9aとデータラッチ9cとがト
ランジスタQ5を介して接続される。同様に高電圧スイッ
チ9bとコントロールゲート線ラッチ9dも同様にトランジ
スタを介して接続される。データラッチ9cの構成は、電
源電圧Vppと接地電源との間にトランジスタQ6およびト
ランジスタQ7とトランジスタQ8およびトランジスタQ9と
がそれぞれ直列に接続される。トランジスタQ6，トラン
ジスタQ8のそれぞれのゲートには、選択信号が接続され
る。トランジスタQ6とトランジスタQ7との接続点はトラ
ンジスタQ9のゲートに接続され、トランジスタQ8とトラ
ンジスタQ9との接続点はトランジスタQ7のゲートに接続
され、フリップフロップ回路を構成する。トランジスタ
Q6とトランジスタQ7との接続点は、またトランジスタQ5
に接続される。コントロールゲート線ラッチ9dの構成も
データラッチ9cの構成と同様である。
以上のように構成されることによって、ビット線６に与
えられた入出力信号I/OはトランジスタQ5を介してデー
タラッチ9cに到達し、そこでその信号がラッチされる。
同様にコントロールゲート線５にトランジスタ20を介し
て与えられた制御信号CGは、コントロールゲート線ラッ
チ9dに到達し、そこでその信号がラッチされる。
えられた入出力信号I/OはトランジスタQ5を介してデー
タラッチ9cに到達し、そこでその信号がラッチされる。
同様にコントロールゲート線５にトランジスタ20を介し
て与えられた制御信号CGは、コントロールゲート線ラッ
チ9dに到達し、そこでその信号がラッチされる。
第８図は、第６図にて示されたこの発明の他の実施例に
おける入力情報変換回路と定電圧切換回路の具体的な構
成を示す回路図である。
おける入力情報変換回路と定電圧切換回路の具体的な構
成を示す回路図である。
以下、図を参照してその構成について説明する。
入力情報変換回路40の構成は、D0が入力バッファ36aの
出力がNANDゲートN1,N2に入力される。またD0入力バッ
ファ36aの出力は、さらにインバータI1を介してNANDゲ
ートN3,N4に入力される。一方D1入力バッファ36bの出力
がNANDゲートN1,N3に入力される。またD1入力バッファ3
6bの出力は、さらにインバータI2を介してNANDゲート
N2,N4に入力される。NANDゲートN1,N2,N3およびN4の出
力は、それぞれインバータI3,I4,I5およびI6を介して定
電圧切換回路44に接続される。定電圧切換回路44の構成
は、定電圧回路A66a,定電圧回路B66b,定電圧回路C66c,
定電圧回路D66dを含む。定電圧回路A66aは、電源電圧Vc
cと接地電源との間に直列に接続されるトランジスタ
Q10，トランジスタQ11およびトランジスタQ12を含む。
トランジスタQ10,Q11およびQ12のそれぞれのゲートは、
それぞれ電源電圧Vcc側のノードに接続される。トラン
ジスタQ10およびQ11との接続点は、トランジスタQ13を
介して出力され、各々の定電圧切換回路に対応するメモ
リトランジスタのソース拡散領域に接続される。トラン
ジスタQ13のゲートにはインバータI3の出力が接続され
る。同様に定電圧回路B,C,Dの出力もトランジスタを介
してトランジスタQ13の出力側に接続される。定電圧回
路B,C,Dの内部構成は基本的には定電圧回路Ａと同様で
ある。しかしそれぞれそのトランジスタのサイズを変え
ることによって、出力される電圧が異なっている。
出力がNANDゲートN1,N2に入力される。またD0入力バッ
ファ36aの出力は、さらにインバータI1を介してNANDゲ
ートN3,N4に入力される。一方D1入力バッファ36bの出力
がNANDゲートN1,N3に入力される。またD1入力バッファ3
6bの出力は、さらにインバータI2を介してNANDゲート
N2,N4に入力される。NANDゲートN1,N2,N3およびN4の出
力は、それぞれインバータI3,I4,I5およびI6を介して定
電圧切換回路44に接続される。定電圧切換回路44の構成
は、定電圧回路A66a,定電圧回路B66b,定電圧回路C66c,
定電圧回路D66dを含む。定電圧回路A66aは、電源電圧Vc
cと接地電源との間に直列に接続されるトランジスタ
Q10，トランジスタQ11およびトランジスタQ12を含む。
トランジスタQ10,Q11およびQ12のそれぞれのゲートは、
それぞれ電源電圧Vcc側のノードに接続される。トラン
ジスタQ10およびQ11との接続点は、トランジスタQ13を
介して出力され、各々の定電圧切換回路に対応するメモ
リトランジスタのソース拡散領域に接続される。トラン
ジスタQ13のゲートにはインバータI3の出力が接続され
る。同様に定電圧回路B,C,Dの出力もトランジスタを介
してトランジスタQ13の出力側に接続される。定電圧回
路B,C,Dの内部構成は基本的には定電圧回路Ａと同様で
ある。しかしそれぞれそのトランジスタのサイズを変え
ることによって、出力される電圧が異なっている。
ここで、この構成によれば従来の１バイト（D0〜D7の８
ビット）分の情報が、４ビット（D0・D1,D2・D3,D4・
D5,D6・D7）にて同様に記憶保持されることがわかる。
すなわち、第８図はこの１ビット（D0・D1）についての
入力情報の変換を示すものである。具体的にはD0入力バ
ッファには、従来通り２値の情報が入力され、D1入力バ
ッファにも同様に２値の情報が入力される。したがっ
て、D0とD1とのそれぞれの２値の情報の組合わせにより
４種類の情報が発生することになる。この４種類の情報
に基づいて定電圧切換回路から４種類の定電圧のいずれ
かが発生し、メモリトランジスタのソース拡散領域に書
込時において印加される。その結果、D0およびD1の従来
であれば２ビット分のデータが１個のメモリトランジス
タに１ビット分のデータとして入力され、記憶保持され
るのである。このようにして、第６図のごとく従来の８
ビットよりなる１バイト分のデータをこの実施例におい
ては、４ビットよりなる１バイトの構成において置き換
えることができる。
ビット）分の情報が、４ビット（D0・D1,D2・D3,D4・
D5,D6・D7）にて同様に記憶保持されることがわかる。
すなわち、第８図はこの１ビット（D0・D1）についての
入力情報の変換を示すものである。具体的にはD0入力バ
ッファには、従来通り２値の情報が入力され、D1入力バ
ッファにも同様に２値の情報が入力される。したがっ
て、D0とD1とのそれぞれの２値の情報の組合わせにより
４種類の情報が発生することになる。この４種類の情報
に基づいて定電圧切換回路から４種類の定電圧のいずれ
かが発生し、メモリトランジスタのソース拡散領域に書
込時において印加される。その結果、D0およびD1の従来
であれば２ビット分のデータが１個のメモリトランジス
タに１ビット分のデータとして入力され、記憶保持され
るのである。このようにして、第６図のごとく従来の８
ビットよりなる１バイト分のデータをこの実施例におい
ては、４ビットよりなる１バイトの構成において置き換
えることができる。
第９図は第６図にて示したこの発明の他の実施例におけ
るセンスアンプの構成を示す回路図である。
るセンスアンプの構成を示す回路図である。
以下、図を参照してその構成について説明する。
センスアンプは第６図にて示した入出力I/O0〜I/O3のそ
れぞれのラインについて設けられているが、ここではそ
のうちの１つの入出力線が接続するセンスアンプについ
て説明する。入力出力線I/Oとの電源電圧Vccとの間にト
ランジスタQ12が接続される。電源電圧Vccと接地電源と
の間にＰ型トランジスタQ10とＮ型トランジスタQ11とが
直列に接続される。トランジスタQ10およびQ11のそれぞ
れのゲートは、トランジスタQ12と入出力I/Oとの接続点
に接続される。またその接続点と電源電圧Vccとの間に
Ｐ型トランジスタQ13とＮ型トランジスタQ14とが直列に
接続される。トランジスタQ13のゲートは接地電源に接
続され、トランジスタQ12およびQ14のゲートはトランジ
スタQ10およびQ11の接続点に接続される。センスアンプ
は、センスアンプA50a、センスアンプB50bおよびセンス
アンプC50cによって構成される。トランジスタQ13とQ14
との間の接続点は、センスアンプA,B,Cにそれぞれ接続
される。センスアンプA50aを代表として、その構成につ
いて説明する。Ｐ型トランジスタQ15とＮ型トランジス
タQ16とは、直列に電源電圧Vccに接続し、一方Ｐ型トラ
ンジスタQ18とＮ型トランジスタQ19とは、同様に電源電
圧Vccに直接に接続する。トランジスタQ16およびQ19は
トランジスタQ17を介して接地電源に接続する。トラン
ジスタQ15，トランジスタQ18のゲートはトランジスタQ
15とトランジスタQ16の接続点に接続される。トランジ
スタQ19のゲートには比較電位Vref1が印加される。トラ
ンジスタQ18とトランジスタQ19との接続点はインバータ
I7を介して出力信号SA1となる。センスアンプB50bとセ
ンスアンプC50cの内部構成は、基本的にはセンスアンプ
A50aと同様である。但し比較電位Vref2およびVref3の電
位が異なり、それぞれ該当するトランジスタのゲートに
印加されている。
れぞれのラインについて設けられているが、ここではそ
のうちの１つの入出力線が接続するセンスアンプについ
て説明する。入力出力線I/Oとの電源電圧Vccとの間にト
ランジスタQ12が接続される。電源電圧Vccと接地電源と
の間にＰ型トランジスタQ10とＮ型トランジスタQ11とが
直列に接続される。トランジスタQ10およびQ11のそれぞ
れのゲートは、トランジスタQ12と入出力I/Oとの接続点
に接続される。またその接続点と電源電圧Vccとの間に
Ｐ型トランジスタQ13とＮ型トランジスタQ14とが直列に
接続される。トランジスタQ13のゲートは接地電源に接
続され、トランジスタQ12およびQ14のゲートはトランジ
スタQ10およびQ11の接続点に接続される。センスアンプ
は、センスアンプA50a、センスアンプB50bおよびセンス
アンプC50cによって構成される。トランジスタQ13とQ14
との間の接続点は、センスアンプA,B,Cにそれぞれ接続
される。センスアンプA50aを代表として、その構成につ
いて説明する。Ｐ型トランジスタQ15とＮ型トランジス
タQ16とは、直列に電源電圧Vccに接続し、一方Ｐ型トラ
ンジスタQ18とＮ型トランジスタQ19とは、同様に電源電
圧Vccに直接に接続する。トランジスタQ16およびQ19は
トランジスタQ17を介して接地電源に接続する。トラン
ジスタQ15，トランジスタQ18のゲートはトランジスタQ
15とトランジスタQ16の接続点に接続される。トランジ
スタQ19のゲートには比較電位Vref1が印加される。トラ
ンジスタQ18とトランジスタQ19との接続点はインバータ
I7を介して出力信号SA1となる。センスアンプB50bとセ
ンスアンプC50cの内部構成は、基本的にはセンスアンプ
A50aと同様である。但し比較電位Vref2およびVref3の電
位が異なり、それぞれ該当するトランジスタのゲートに
印加されている。
以下、この回路の機能について説明する。
入出力線I/Oに発生したメモリトランジスタのドレイン
電流は所定電位に変換されて、トランジスタQ16のゲー
トに印加される。トランジスタQ16のゲートに印加され
た電位と、比較電位Vref1の電位とに応じた信号が、イ
ンバータI7を介して出力信号SA1として取出される。同
様にトランジスタQ16のゲートに印加された電位はセン
スアンプＢおよびセンスアンプＣにも印加される。した
がって、比較電位Vref2およびVref3の電位にそれぞれ対
応した出力信号SA2およびSA3が同様に出力される。これ
らの出力信号SA1,SA2およびSA3の信号情報によって、メ
モリトランジスタに保持された４値情報が２値情報に変
換されるのである。
電流は所定電位に変換されて、トランジスタQ16のゲー
トに印加される。トランジスタQ16のゲートに印加され
た電位と、比較電位Vref1の電位とに応じた信号が、イ
ンバータI7を介して出力信号SA1として取出される。同
様にトランジスタQ16のゲートに印加された電位はセン
スアンプＢおよびセンスアンプＣにも印加される。した
がって、比較電位Vref2およびVref3の電位にそれぞれ対
応した出力信号SA2およびSA3が同様に出力される。これ
らの出力信号SA1,SA2およびSA3の信号情報によって、メ
モリトランジスタに保持された４値情報が２値情報に変
換されるのである。
第10図は、第６図にて示したこの発明の他の実施例にお
ける出力情報変換回路42の概略回路構成である。
ける出力情報変換回路42の概略回路構成である。
図において、第９図のセンスアンプＡ〜Ｃのそれぞれに
よって出力された出力信号SA1〜SA3は、１ビット（D0・
D1）としての２値情報に変換される。具体的には出力信
号SA2はビットD1の２値信号として接続され、出力信号S
A2,SA1およびSA3は、それぞれNORゲートNO1の入力に接
続され、NORゲートNO1の出力信号は、ビットD0の２値情
報として処理される。このように、従来の２ビット分の
データが１個のメモリトランジスタに１ビットとして４
値情報で取入れられ、その出力情報が再度従来の２ビッ
トの各ビットごとの２値情報として取出されることにな
る。
よって出力された出力信号SA1〜SA3は、１ビット（D0・
D1）としての２値情報に変換される。具体的には出力信
号SA2はビットD1の２値信号として接続され、出力信号S
A2,SA1およびSA3は、それぞれNORゲートNO1の入力に接
続され、NORゲートNO1の出力信号は、ビットD0の２値情
報として処理される。このように、従来の２ビット分の
データが１個のメモリトランジスタに１ビットとして４
値情報で取入れられ、その出力情報が再度従来の２ビッ
トの各ビットごとの２値情報として取出されることにな
る。
第11図は、この発明のさらに他の実施例における高電圧
スイッチまわりの構成を示す回路図である。
スイッチまわりの構成を示す回路図である。
以下、図を参照してその構成について説明する。
高電圧スイッチ9aの構成そのものは、先の実施例におけ
る第７図の高電圧スイッチ9aの構成と同一である。しか
し、この実施例においてはトランジスタQ4と、トランジ
スタ22とトランジスタ２との接続点と接続線（ビット線
６）中に、書込終了センス回路68が設けられている。
る第７図の高電圧スイッチ9aの構成と同一である。しか
し、この実施例においてはトランジスタQ4と、トランジ
スタ22とトランジスタ２との接続点と接続線（ビット線
６）中に、書込終了センス回路68が設けられている。
書込終了センス回路68の構成について以下説明する。電
源電圧Vccと接地電源との間にＰ型トランジスタQ21とＮ
型トランジスタQ22とが直列に接続される。トランジス
タQ21,Q22のゲートは、ノードN3に接続される。電源電
圧VccとノードN3との間にトランジスタQ23が接続され
る。さらに、電源電圧VccとノードN3との間にＰ型トラ
ンジスタQ24とＮ型トランジスタQ25とが直列に接続され
る。トランジスタQ23,Q25のゲートはトランジスタQ21と
トランジスタQ22との接続点に接続される。トランジス
タQ24のゲートは接地される。電源電圧Vccと接地電源と
の間にＰ型トランジスタQ26とＮ型トランジスタQ27とが
直列に接続される。トランジスタQ26,Q27のゲートはト
ランジスタQ24とトランジスタQ25との接続点に接続され
る。一方、ノードN4と接地電源との間にトランジスタQ
20が接続される。トランジスタQ20のゲートは、トラン
ジスタQ26とトランジスタQ27との接続点に接続される。
源電圧Vccと接地電源との間にＰ型トランジスタQ21とＮ
型トランジスタQ22とが直列に接続される。トランジス
タQ21,Q22のゲートは、ノードN3に接続される。電源電
圧VccとノードN3との間にトランジスタQ23が接続され
る。さらに、電源電圧VccとノードN3との間にＰ型トラ
ンジスタQ24とＮ型トランジスタQ25とが直列に接続され
る。トランジスタQ23,Q25のゲートはトランジスタQ21と
トランジスタQ22との接続点に接続される。トランジス
タQ24のゲートは接地される。電源電圧Vccと接地電源と
の間にＰ型トランジスタQ26とＮ型トランジスタQ27とが
直列に接続される。トランジスタQ26,Q27のゲートはト
ランジスタQ24とトランジスタQ25との接続点に接続され
る。一方、ノードN4と接地電源との間にトランジスタQ
20が接続される。トランジスタQ20のゲートは、トラン
ジスタQ26とトランジスタQ27との接続点に接続される。
以下、この構成による動作を説明する。
メモリトランジスタ３に書込みが行なわれているとき、
定電圧切換回路44によって設定された定電圧に応じたし
きい値電圧にメモリトランジスタ３が達すると、メモリ
トランジスタ３にチャンネル領域に電流が流れる。した
がって、高電圧スイッチ9aからメモリセルに向かってビ
ット線６に電流が流れる。ところが高電圧スイッチ9aに
供給される昇圧された電源電圧Vppは、チャージポンプ
によって昇圧されているため電源供給能力はない。また
第７図に示したように、この電源電圧Vppは他のビット
線に対応する高電圧スイッチにも高電圧を供給してい
る。したがってトランジスタQ3がオンした状態でビット
線６に電流が流れ始めるとその高電圧が保持されなくな
る。すなわち、１個のメモリトランジスタに電流が流れ
始めると高電圧の電位レベル自体の値が下がってきてし
まう。そのため他のビット線におけるメモリトランジス
タのしきい値が、所定レベルに達していない場合であっ
てもそれ以上の書込みが行なわれなくなってしまうおそ
れがある。これを防止するためにはメモリトランジスタ
３の書込みが終了した時点でトランジスタQ3を確実にオ
フする必要がある。そのために設けられたのが、この書
込終了センス回路68である。すなわち、書込終了センス
回路68においてビット線６のノードN3に流れる電流を検
出し、その電流が或る一定値以上になるトランジスタQ
20をオンさせる。すると、トランジスタQ20が接続する
ビットライン６のノードN4の電位は接地レベルとなり、
確実にトランジスタQ3をオフさせることになる。その結
果、ビット線６を介してのリーク電流をカットすること
ができるので、昇圧された電源電圧Vppに影響を与え
ず、信頼のおける書込動作を可能としている。
定電圧切換回路44によって設定された定電圧に応じたし
きい値電圧にメモリトランジスタ３が達すると、メモリ
トランジスタ３にチャンネル領域に電流が流れる。した
がって、高電圧スイッチ9aからメモリセルに向かってビ
ット線６に電流が流れる。ところが高電圧スイッチ9aに
供給される昇圧された電源電圧Vppは、チャージポンプ
によって昇圧されているため電源供給能力はない。また
第７図に示したように、この電源電圧Vppは他のビット
線に対応する高電圧スイッチにも高電圧を供給してい
る。したがってトランジスタQ3がオンした状態でビット
線６に電流が流れ始めるとその高電圧が保持されなくな
る。すなわち、１個のメモリトランジスタに電流が流れ
始めると高電圧の電位レベル自体の値が下がってきてし
まう。そのため他のビット線におけるメモリトランジス
タのしきい値が、所定レベルに達していない場合であっ
てもそれ以上の書込みが行なわれなくなってしまうおそ
れがある。これを防止するためにはメモリトランジスタ
３の書込みが終了した時点でトランジスタQ3を確実にオ
フする必要がある。そのために設けられたのが、この書
込終了センス回路68である。すなわち、書込終了センス
回路68においてビット線６のノードN3に流れる電流を検
出し、その電流が或る一定値以上になるトランジスタQ
20をオンさせる。すると、トランジスタQ20が接続する
ビットライン６のノードN4の電位は接地レベルとなり、
確実にトランジスタQ3をオフさせることになる。その結
果、ビット線６を介してのリーク電流をカットすること
ができるので、昇圧された電源電圧Vppに影響を与え
ず、信頼のおける書込動作を可能としている。
もっとも、書込終了センス回路を設ける代わりに以下の
ように高電圧スイッチ9aを設定することも可能である。
ように高電圧スイッチ9aを設定することも可能である。
メモリトランジスタ３への書込動作終了時におけるビッ
ト線のリーク電流を前もって計算しておき、そのリーク
電流をもとにノードN4の電位をビット線６の抵抗等をも
とに計算し、そのノードN4の電位によって確実にオフす
るトランジスタQ3を選定すれば同様の効果を奏すること
になる。
ト線のリーク電流を前もって計算しておき、そのリーク
電流をもとにノードN4の電位をビット線６の抵抗等をも
とに計算し、そのノードN4の電位によって確実にオフす
るトランジスタQ3を選定すれば同様の効果を奏すること
になる。
なお、第６図にて示した実施例においては、１バイトを
４ビットのメモリセルで構成して従来の８ビット分のデ
ータを記憶しているが、従来と同様に１バイトを８ビッ
トのメモリセルで構成して従来の16ビット分のデータを
記憶することも可能である。
４ビットのメモリセルで構成して従来の８ビット分のデ
ータを記憶しているが、従来と同様に１バイトを８ビッ
トのメモリセルで構成して従来の16ビット分のデータを
記憶することも可能である。
また、上記実施例では、EEPROMの入出力情報としての２
値のデータを変換してメモリトランジスタに多値情報を
記憶しているが、EEPROMの入出力情報自体を多値データ
として、使用できることは言うまでもない。すなわち、
EEPROMの周辺装置とのデータのやり取りが２進法に基づ
くデジタル情報のみならず、３進法以上の多値情報とす
るものにも適用できる。
値のデータを変換してメモリトランジスタに多値情報を
記憶しているが、EEPROMの入出力情報自体を多値データ
として、使用できることは言うまでもない。すなわち、
EEPROMの周辺装置とのデータのやり取りが２進法に基づ
くデジタル情報のみならず、３進法以上の多値情報とす
るものにも適用できる。
さらに、上記実施例では、Ｎチャネル型のEEPROMに適用
しているが、Ｐチャネル型のEEPROMにも同様にこの発明
の思想が適用できることは言うまでもない。
しているが、Ｐチャネル型のEEPROMにも同様にこの発明
の思想が適用できることは言うまでもない。
［発明の効果］ 以上のようにこの発明によれば、書込時にソース領域に
定電圧を与えるようにし、その定電圧を任意に変えるこ
とによって、従来１個のメモリトランジスタでは２値の
情報しか記憶できなかったものが、多値の情報を記憶で
きるようになり、大容量化または高集積化を図るEEPROM
が得られる効果がある。また、１ビットのメモリトラン
ジスタへの多値情報の書込動作が、他のビットへの書込
動作に影響を与えないので、信頼性の高いEEPROMとなる
効果がある。
定電圧を与えるようにし、その定電圧を任意に変えるこ
とによって、従来１個のメモリトランジスタでは２値の
情報しか記憶できなかったものが、多値の情報を記憶で
きるようになり、大容量化または高集積化を図るEEPROM
が得られる効果がある。また、１ビットのメモリトラン
ジスタへの多値情報の書込動作が、他のビットへの書込
動作に影響を与えないので、信頼性の高いEEPROMとなる
効果がある。
第１図はこの発明の一実施例によるEEPROMの構成を示す
概略ブロック図、第２図はこの発明の一実施例による１
ビットのメモリセルの構成を示す概略回路図、第３図は
この発明の一実施例におけるメモリトランジスタのゲー
ト電圧とドレイン電流との関係を示した特性図、第４図
は一般のメモリトランジスタの消去動作時におけるトン
ネル酸化膜に係る電界変化のシミュレーションに用いた
電源電圧の波形図、第５図は第４図に示したトンネル酸
化膜に係る電界変化のシミュレーション結果を示した
図、第６図はこの発明の他の実施例によるメモリアレイ
構成を示す回路図、第７図はこの発明の他の実施例にお
ける１ビットのメモリセルに関連するコラムラッチおよ
び高電圧スイッチの構成を示す回路図、第８図はこの発
明の他の実施例における入力情報変換回路および定電圧
切換回路の構成を示す回路図、第９図はこの発明の他の
実施例におけるセンスアンプの構成を示す回路図、第10
図はこの発明の他の実施例における出力情報変換回路の
構成を示す回路図、第11図はこの発明のさらに他の実施
例による１ビットのメモリセルに対応した書込終了セン
ス回路を中心とした構成を示す回路図、第12図は従来の
EEPROMの構成を示すブロック図、第13図は従来のEEPROM
の１ビットのメモリセルまわりの構成を示す回路図、第
14図は一般のEEPROMの構造を示す概略断面図、第15図は
従来のEEPROMのゲート電圧とドレイン電流との関係を示
す特性図である。 図において、３はメモリトランジスタ、５はコントロー
ルゲート線、６はビット線、７はメモリセル、８はメモ
リセルアレイ、９はコラムラッチおよび高電圧スイッ
チ、12はＹゲート回路、40は入力情報変換回路、42は出
力情報変換回路、44は定電圧切換回路、50はセンスアン
プ、56はコントロールゲート、58はフローティングゲー
ト、68は書き込み終了センス回路である。なお、各図中
同一符号は同一または相当部分を示す。
概略ブロック図、第２図はこの発明の一実施例による１
ビットのメモリセルの構成を示す概略回路図、第３図は
この発明の一実施例におけるメモリトランジスタのゲー
ト電圧とドレイン電流との関係を示した特性図、第４図
は一般のメモリトランジスタの消去動作時におけるトン
ネル酸化膜に係る電界変化のシミュレーションに用いた
電源電圧の波形図、第５図は第４図に示したトンネル酸
化膜に係る電界変化のシミュレーション結果を示した
図、第６図はこの発明の他の実施例によるメモリアレイ
構成を示す回路図、第７図はこの発明の他の実施例にお
ける１ビットのメモリセルに関連するコラムラッチおよ
び高電圧スイッチの構成を示す回路図、第８図はこの発
明の他の実施例における入力情報変換回路および定電圧
切換回路の構成を示す回路図、第９図はこの発明の他の
実施例におけるセンスアンプの構成を示す回路図、第10
図はこの発明の他の実施例における出力情報変換回路の
構成を示す回路図、第11図はこの発明のさらに他の実施
例による１ビットのメモリセルに対応した書込終了セン
ス回路を中心とした構成を示す回路図、第12図は従来の
EEPROMの構成を示すブロック図、第13図は従来のEEPROM
の１ビットのメモリセルまわりの構成を示す回路図、第
14図は一般のEEPROMの構造を示す概略断面図、第15図は
従来のEEPROMのゲート電圧とドレイン電流との関係を示
す特性図である。 図において、３はメモリトランジスタ、５はコントロー
ルゲート線、６はビット線、７はメモリセル、８はメモ
リセルアレイ、９はコラムラッチおよび高電圧スイッ
チ、12はＹゲート回路、40は入力情報変換回路、42は出
力情報変換回路、44は定電圧切換回路、50はセンスアン
プ、56はコントロールゲート、58はフローティングゲー
ト、68は書き込み終了センス回路である。なお、各図中
同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】電荷の注入および引き抜きが行なわれるフ
ローティングゲートを各々含む複数のメモリトランジス
タと、 前記メモリトランジスタのフローティングゲートの各々
へ電荷を注入する複数の電荷注入手段と、 前記電荷注入手段の各々による電荷の注入量を制御する
電荷注入量制御手段とを備え、 注入された電荷の量に基づいて、前記メモリトランジス
タの各々のしきい値電圧が決定され、 前記電荷注入手段の各々は、共通の電源電圧に接続さ
れ、 前記電荷注入手段の各々による前記メモリトランジスタ
のフローティングゲートの各々への電荷の注入が停止し
たとき、前記電源電圧との接続を解除する電源解除手段
を前記電荷注入手段の個々に備えた、不揮発性記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19138288A JPH07105146B2 (ja) | 1988-07-29 | 1988-07-29 | 不揮発性記憶装置 |
| DE3925153A DE3925153A1 (de) | 1988-07-29 | 1989-07-28 | Permanentspeicher zur speicherung von mehr-zustands-daten |
| US07/386,484 US5262984A (en) | 1988-07-29 | 1989-07-28 | Non-volatile memory device capable of storing multi-state data |
| KR1019890010763A KR930004626B1 (ko) | 1988-07-29 | 1989-07-28 | 불휘발성 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19138288A JPH07105146B2 (ja) | 1988-07-29 | 1988-07-29 | 不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0240198A JPH0240198A (ja) | 1990-02-08 |
| JPH07105146B2 true JPH07105146B2 (ja) | 1995-11-13 |
Family
ID=16273665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19138288A Expired - Lifetime JPH07105146B2 (ja) | 1988-07-29 | 1988-07-29 | 不揮発性記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5262984A (ja) |
| JP (1) | JPH07105146B2 (ja) |
| KR (1) | KR930004626B1 (ja) |
| DE (1) | DE3925153A1 (ja) |
Families Citing this family (88)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296266A (ja) * | 1990-04-13 | 1991-12-26 | Seikosha Co Ltd | 記憶回路および記憶制御装置 |
| US6002614A (en) * | 1991-02-08 | 1999-12-14 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| US5541878A (en) * | 1991-05-09 | 1996-07-30 | Synaptics, Incorporated | Writable analog reference voltage storage device |
| US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US5657332A (en) * | 1992-05-20 | 1997-08-12 | Sandisk Corporation | Soft errors handling in EEPROM devices |
| JP2822791B2 (ja) * | 1992-06-30 | 1998-11-11 | 日本電気株式会社 | 半導体装置 |
| US5359896A (en) * | 1992-09-03 | 1994-11-01 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Acceleration recorder and playback module |
| JPH06318683A (ja) * | 1993-05-01 | 1994-11-15 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US5432735A (en) * | 1993-07-08 | 1995-07-11 | Dellusa, L.P. | Ternary storage dynamic RAM |
| US7137011B1 (en) * | 1993-09-01 | 2006-11-14 | Sandisk Corporation | Removable mother/daughter peripheral card |
| US5887145A (en) * | 1993-09-01 | 1999-03-23 | Sandisk Corporation | Removable mother/daughter peripheral card |
| US5440505A (en) * | 1994-01-21 | 1995-08-08 | Intel Corporation | Method and circuitry for storing discrete amounts of charge in a single memory element |
| US5497354A (en) * | 1994-06-02 | 1996-03-05 | Intel Corporation | Bit map addressing schemes for flash memory |
| US5515317A (en) * | 1994-06-02 | 1996-05-07 | Intel Corporation | Addressing modes for a dynamic single bit per cell to multiple bit per cell memory |
| WO1995034075A1 (en) * | 1994-06-02 | 1995-12-14 | Intel Corporation | Sensing schemes for flash memory with multilevel cells |
| JP3563452B2 (ja) * | 1994-08-10 | 2004-09-08 | 株式会社東芝 | セル閾値分布検知回路およびセル閾値分布検知方法 |
| US5469384A (en) * | 1994-09-27 | 1995-11-21 | Cypress Semiconductor Corp. | Decoding scheme for reliable multi bit hot electron programming |
| KR970005645B1 (ko) * | 1994-10-01 | 1997-04-18 | 삼성전자 주식회사 | 불휘발성 반도체 메모리의 부분 프로그램을 위한 데이터 로딩회로 |
| US5694356A (en) * | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
| FR2728380A1 (fr) * | 1994-12-20 | 1996-06-21 | Sgs Thomson Microelectronics | Procede d'ecriture de donnees dans une memoire et memoire electriquement programmable correspondante |
| JP2629626B2 (ja) * | 1994-12-26 | 1997-07-09 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5889698A (en) | 1995-01-31 | 1999-03-30 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
| ATE218003T1 (de) * | 1995-02-10 | 2002-06-15 | Micron Technology Inc | Schneller leseverstärker für einen flash-speicher |
| US5682496A (en) | 1995-02-10 | 1997-10-28 | Micron Quantum Devices, Inc. | Filtered serial event controlled command port for memory |
| US6108237A (en) * | 1997-07-17 | 2000-08-22 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US6353554B1 (en) | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| JP2768321B2 (ja) * | 1995-02-28 | 1998-06-25 | 日本電気株式会社 | 半導体記憶装置 |
| KR0152914B1 (ko) * | 1995-04-21 | 1998-12-01 | 문정환 | 반도체 메모리장치 |
| EP0764952B1 (en) * | 1995-07-25 | 2003-02-05 | Texas Instruments Incorporated | An apparatus and method for a data path implemented using non-differential current mode techniques |
| US5572462A (en) * | 1995-08-02 | 1996-11-05 | Aplus Integrated Circuits, Inc. | Multistate prom and decompressor |
| US5625584A (en) * | 1995-08-31 | 1997-04-29 | Sanyo Electric Co., Ltd. | Non-volatile multi-state memory device with memory cell capable of storing multi-state data |
| US5815434A (en) * | 1995-09-29 | 1998-09-29 | Intel Corporation | Multiple writes per a single erase for a nonvolatile memory |
| KR0161867B1 (ko) * | 1995-10-11 | 1998-12-01 | 문정환 | 반도체 소자의 가변 문턱전압 조절회로 |
| US5701266A (en) * | 1995-12-14 | 1997-12-23 | Intel Corporation | Programming flash memory using distributed learning methods |
| US5737265A (en) * | 1995-12-14 | 1998-04-07 | Intel Corporation | Programming flash memory using data stream analysis |
| US5729489A (en) * | 1995-12-14 | 1998-03-17 | Intel Corporation | Programming flash memory using predictive learning methods |
| US5677869A (en) * | 1995-12-14 | 1997-10-14 | Intel Corporation | Programming flash memory using strict ordering of states |
| US5663925A (en) * | 1995-12-18 | 1997-09-02 | Micron Technology, Inc. | Method and apparatus for timing control in a memory device |
| US5680341A (en) * | 1996-01-16 | 1997-10-21 | Invoice Technology | Pipelined record and playback for analog non-volatile memory |
| JP3740212B2 (ja) | 1996-05-01 | 2006-02-01 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| KR100223868B1 (ko) * | 1996-07-12 | 1999-10-15 | 구본준 | 비휘발성 메모리를 프로그램하는 방법 |
| DE69626075T2 (de) * | 1996-07-25 | 2003-10-02 | Texas Instruments Inc., Dallas | Anordnung und Verfahren zur Ausführung eines Datenpfads mit Gebrauch von nicht differentieller Strommodustechnik |
| DE69627318T2 (de) * | 1996-08-22 | 2004-02-12 | Stmicroelectronics S.R.L., Agrate Brianza | Mehrpegelige nichtflüchtige Speicheranordnung |
| FR2754100B1 (fr) * | 1996-09-30 | 1998-11-20 | Sgs Thomson Microelectronics | Memoire a acces serie avec securisation de l'ecriture |
| JP3204119B2 (ja) * | 1996-09-30 | 2001-09-04 | 日本電気株式会社 | 不揮発性半導体メモリおよびそのデータ書込方法 |
| US6081453A (en) * | 1997-04-15 | 2000-06-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US5847991A (en) * | 1997-05-20 | 1998-12-08 | Tong; Hing S. | System for recording voice as analog values programmed into single bit cells EEPROMs or flash EEPROM |
| JP3602294B2 (ja) * | 1997-05-28 | 2004-12-15 | 株式会社ルネサステクノロジ | 半導体メモリおよび情報記憶装置 |
| US5909449A (en) * | 1997-09-08 | 1999-06-01 | Invox Technology | Multibit-per-cell non-volatile memory with error detection and correction |
| US5910914A (en) * | 1997-11-07 | 1999-06-08 | Silicon Storage Technology, Inc. | Sensing circuit for a floating gate memory device having multiple levels of storage in a cell |
| KR100266748B1 (ko) | 1997-12-31 | 2000-10-02 | 윤종용 | 반도체 메모리 장치 및 그 장치의 에러 정정 방법 |
| US6606267B2 (en) * | 1998-06-23 | 2003-08-12 | Sandisk Corporation | High data rate write process for non-volatile flash memories |
| US5969986A (en) * | 1998-06-23 | 1999-10-19 | Invox Technology | High-bandwidth read and write architectures for non-volatile memories |
| EP0971361B1 (en) | 1998-06-23 | 2003-12-10 | SanDisk Corporation | High data rate write process for non-volatile flash memories |
| KR100299872B1 (ko) * | 1998-06-29 | 2001-10-27 | 박종섭 | 다비트데이터기록제어회로 |
| FR2786910B1 (fr) * | 1998-12-04 | 2002-11-29 | St Microelectronics Sa | Memoire a grille flottante multiniveau |
| US6269017B1 (en) | 1999-03-04 | 2001-07-31 | Macronix International Co., Ltd. | Multi level mask ROM with single current path |
| US6335698B1 (en) | 1999-10-08 | 2002-01-01 | Industrial Technology Research Institute | Programmable analog-to-digital converter with programmable non-volatile memory cells |
| US6363008B1 (en) | 2000-02-17 | 2002-03-26 | Multi Level Memory Technology | Multi-bit-cell non-volatile memory with maximized data capacity |
| US6707713B1 (en) * | 2000-03-01 | 2004-03-16 | Advanced Micro Devices, Inc. | Interlaced multi-level memory |
| EP1193715A1 (en) * | 2000-09-20 | 2002-04-03 | STMicroelectronics S.r.l. | Nonvolatile memory device, having parts with different access time, reliability and capacity |
| US7042770B2 (en) | 2001-07-23 | 2006-05-09 | Samsung Electronics Co., Ltd. | Memory devices with page buffer having dual registers and method of using the same |
| US6909985B2 (en) * | 2002-11-27 | 2005-06-21 | Lockheed Martin Corporation | Method and apparatus for recording changes associated with acceleration of a structure |
| JP4667719B2 (ja) * | 2003-01-17 | 2011-04-13 | スパンション エルエルシー | 不揮発性多値半導体メモリ |
| US6963506B1 (en) * | 2003-10-03 | 2005-11-08 | Advanced Micro Devices, Inc. | Circuit and technique for accurately sensing low voltage flash memory devices |
| US7012835B2 (en) | 2003-10-03 | 2006-03-14 | Sandisk Corporation | Flash memory data correction and scrub techniques |
| US7173852B2 (en) * | 2003-10-03 | 2007-02-06 | Sandisk Corporation | Corrected data storage and handling methods |
| US7315916B2 (en) | 2004-12-16 | 2008-01-01 | Sandisk Corporation | Scratch pad block |
| US7395404B2 (en) * | 2004-12-16 | 2008-07-01 | Sandisk Corporation | Cluster auto-alignment for storing addressable data packets in a non-volatile memory array |
| KR100602320B1 (ko) * | 2005-05-03 | 2006-07-18 | 주식회사 하이닉스반도체 | 프로그램 속도가 균일한 비휘발성 메모리 소자 |
| WO2006127959A2 (en) * | 2005-05-25 | 2006-11-30 | Thunder Creative Technologies, Inc. | Control signal interface circuit for computer memory modules |
| US7886204B2 (en) | 2006-09-27 | 2011-02-08 | Sandisk Corporation | Methods of cell population distribution assisted read margining |
| US7716538B2 (en) | 2006-09-27 | 2010-05-11 | Sandisk Corporation | Memory with cell population distribution assisted read margining |
| US7573773B2 (en) * | 2007-03-28 | 2009-08-11 | Sandisk Corporation | Flash memory with data refresh triggered by controlled scrub data reads |
| US7477547B2 (en) * | 2007-03-28 | 2009-01-13 | Sandisk Corporation | Flash memory refresh techniques triggered by controlled scrub data reads |
| JP5384012B2 (ja) * | 2008-01-24 | 2014-01-08 | ローム株式会社 | Ｅｅｐｒｏｍおよびそれを用いた電子機器 |
| KR20120049186A (ko) * | 2009-07-10 | 2012-05-16 | 에이플러스 플래시 테크놀러지, 인크. | 새로운 고속 고밀도 낸드에 기초한 2ｔ-놀 플래쉬 메모리 |
| JP2011170942A (ja) * | 2010-02-22 | 2011-09-01 | Elpida Memory Inc | 半導体装置 |
| US8687421B2 (en) | 2011-11-21 | 2014-04-01 | Sandisk Technologies Inc. | Scrub techniques for use with dynamic read |
| US9230689B2 (en) | 2014-03-17 | 2016-01-05 | Sandisk Technologies Inc. | Finding read disturbs on non-volatile memories |
| US9552171B2 (en) | 2014-10-29 | 2017-01-24 | Sandisk Technologies Llc | Read scrub with adaptive counter management |
| US9978456B2 (en) | 2014-11-17 | 2018-05-22 | Sandisk Technologies Llc | Techniques for reducing read disturb in partially written blocks of non-volatile memory |
| US9349479B1 (en) | 2014-11-18 | 2016-05-24 | Sandisk Technologies Inc. | Boundary word line operation in nonvolatile memory |
| US9449700B2 (en) | 2015-02-13 | 2016-09-20 | Sandisk Technologies Llc | Boundary word line search and open block read methods with reduced read disturb |
| US9577854B1 (en) | 2015-08-20 | 2017-02-21 | Micron Technology, Inc. | Apparatuses and methods for asymmetric bi-directional signaling incorporating multi-level encoding |
| US9653154B2 (en) | 2015-09-21 | 2017-05-16 | Sandisk Technologies Llc | Write abort detection for multi-state memories |
| US10164817B2 (en) * | 2017-03-21 | 2018-12-25 | Micron Technology, Inc. | Methods and apparatuses for signal translation in a buffered memory |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4449203A (en) * | 1981-02-25 | 1984-05-15 | Motorola, Inc. | Memory with reference voltage generator |
| JPS5886777A (ja) * | 1981-11-18 | 1983-05-24 | Citizen Watch Co Ltd | Ｍｎｏｓ記憶素子のしきい値電圧の設定方法 |
| US4627027A (en) * | 1982-09-01 | 1986-12-02 | Sanyo Electric Co., Ltd. | Analog storing and reproducing apparatus utilizing non-volatile memory elements |
| JPS5942697A (ja) * | 1982-09-01 | 1984-03-09 | Sanyo Electric Co Ltd | 不揮発性アナログメモリ装置 |
| US4771404A (en) * | 1984-09-05 | 1988-09-13 | Nippon Telegraph And Telephone Corporation | Memory device employing multilevel storage circuits |
| JPS63153799A (ja) * | 1986-08-08 | 1988-06-27 | Nec Corp | 半導体メモリ |
| JPS6342100A (ja) * | 1986-08-08 | 1988-02-23 | Fujitsu Ltd | ３値レベルｒｏｍ |
| FR2630573B1 (fr) * | 1988-04-26 | 1990-07-13 | Sgs Thomson Microelectronics | Memoire programmable electriquement avec plusieurs bits d'information par cellule |
| US5043940A (en) * | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
| US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
-
1988
- 1988-07-29 JP JP19138288A patent/JPH07105146B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-28 US US07/386,484 patent/US5262984A/en not_active Expired - Lifetime
- 1989-07-28 DE DE3925153A patent/DE3925153A1/de active Granted
- 1989-07-28 KR KR1019890010763A patent/KR930004626B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5262984A (en) | 1993-11-16 |
| JPH0240198A (ja) | 1990-02-08 |
| KR910003659A (ko) | 1991-02-28 |
| KR930004626B1 (ko) | 1993-06-02 |
| DE3925153C2 (ja) | 1992-11-05 |
| DE3925153A1 (de) | 1990-02-01 |
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