[go: up one dir, main page]

KR100589928B1 - 다중 레벨 데이터를 저장하는 비휘발성 메모리 - Google Patents

다중 레벨 데이터를 저장하는 비휘발성 메모리 Download PDF

Info

Publication number
KR100589928B1
KR100589928B1 KR1020010005561A KR20010005561A KR100589928B1 KR 100589928 B1 KR100589928 B1 KR 100589928B1 KR 1020010005561 A KR1020010005561 A KR 1020010005561A KR 20010005561 A KR20010005561 A KR 20010005561A KR 100589928 B1 KR100589928 B1 KR 100589928B1
Authority
KR
South Korea
Prior art keywords
state
data
latch
circuit
program
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020010005561A
Other languages
English (en)
Other versions
KR20020003074A (ko
Inventor
가와무라쇼이치
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20020003074A publication Critical patent/KR20020003074A/ko
Application granted granted Critical
Publication of KR100589928B1 publication Critical patent/KR100589928B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5647—Multilevel memory with bit inversion arrangement

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 다중 레벨을 기록하는 비휘발성 메모리에 있어서의 간단한 구성의 판독 버퍼 회로를 제공하고, 다중 레벨을 프로그램하는 것에 적합한 프로그램 회로를 제공하는 것을 특징으로 한다. 플로팅 게이트형의 복수의 셀 트랜지스터를 구비하는 비휘발성 메모리에 있어서, 비트선에 접속되어 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로(PB)를 포함한다. 그리고, 셀 트랜지스터(MC)는 2N의 임계치 전압 상태를 유지할 수 있으며, 따라서, 판독 버퍼 회로(PB)는 N 비트의 데이터를 판독한다. 그 때문에, 판독 버퍼 회로는 검출된 임계치 전압 상태에 따라서 판독 데이터를 래치하는 래치 회로(LATCH)를 포함하고, 이 래치 회로는 래치 상태를 제1 및 제2 상태로 반전하는 제1 및 제2 래치 반전 회로(N17, N20, N16, N18)를 포함한다. 그리고, 판독 버퍼 회로는 셀 트랜지스터가 유지하는 제1 비트를 판독할 때, 초기 상태의 래치 회로를 검출된 제1, 2 또는 제3, 4의 임계치 전압 상태에 따라서 제1 래치 반전 회로에서 반전 또는 비반전시키고, 그 래치 상태를 제1 데이터(Q2)로 하여 출력한다. 또한, 판독 버퍼 회로는 계속해서 셀 트랜지스터가 유지하는 하위의 제2 비트를 판독할 때, 상기 제1 데이터에 대응하는 래치 상태로부터 검출된 제1 또는 제2 임계치전압 상태에 따라서 상기 제1 래치 반전 회로에서 반전 또는 비반시키고, 계속하여 검출된 제3 또는 제4 임계치 전압 상태에 따라서 상기 제2 래치 반전 회로에서 반전 또는 비반전시키고, 그 래치 상태를 제2 데이터(Q1)로 하여 출력한다.

Description

다중 레벨 데이터를 저장하는 비휘발성 메모리{NONVOLATILE MEMORY FOR STORING MULTIVALUE DATA}
도 1은 본 실시예에 있어서의 셀 트랜지스터의 구성도.
도 2는 2비트 데이터(Q1, Q2)와, 셀 트랜지스터의 임계치(Vt)의 분포와의 관계를 도시한 도면.
도 3은 본 실시예에서의 NAND형의 플래시 메모리 어레이와 페이지 버퍼의 구성을 도시한 도면.
도 4는 본 실시예에 있어서의 플래시 메모리 전체 구성도.
도 5는 본 실시예에 있어서의 판독 버퍼 회로도.
도 6은 판독 동작시의 각 신호나 노드의 상태를 도시한 도표.
도 7은 판독 동작의 타이밍 차트도.
도 8은 플래시 메모리의 별도의 전체 구성도.
도 9는 도 9의 판독 동작의 타이밍 차트도.
도 10은 프로그램 동작을 설명하기 위한 플래시 메모리의 전체 구성도.
도 11은 프로그램 입력 회로를 설명하는 도면.
도 12는 상태 L3으로의 프로그램 동작의 타이밍 차트도.
도 13은 상태 L1으로의 프로그램 동작의 타이밍 차트도.
도 14는 상태 L2로의 프로그램 동작의 타이밍 차트도.
도 15는 별도의 프로그램 입력 회로를 설명하는 도면.
도 16은 도 15의 프로그램 입력 회로를 이용한 경우의 상세한 기록 타이밍 챠트도.
도 17은 도 15의 프로그램 입력 회로를 이용한 경우의 상세한 기록 타이밍 챠트도.
도 18은 복수의 플래시 메모리를 갖는 메모리 장치의 구성도.
<도면의 주요 부분에 대한 부호의 설명>
MC : 메모리 셀
BL : 비트선
WL : 워드선
PB : 페이지 버퍼, 판독 버퍼 회로
IOB : 입출력 버퍼 회로
LATCH : 페이지 버퍼내의 래치 회로
N17, N20 : 제1 래치 반전 회로
N16, N18 : 제2 래치 반전 회로
SET1 : 제1 세팅 신호
SET2 : 제2 세팅 신호
Q2, Q1 : 제1 비트 데이터, 제2 비트 데이터
LO~L3 : 제1∼제4 상태
20 : 프로그램 입력 회로
본 발명은 다중 레벨 데이터를 기록하는 비휘발성 메모리에 관한 것으로서, 특히 메모리 셀에 기록된 다중 레벨 데이터를 간단한 구성으로 판독할 수 있는 판독 버퍼 회로를 갖는 반도체 비휘발성 메모리에 관한 것이다.
플래시 메모리 등의 반도체 비휘발성 메모리는 소스, 드레인 영역 사이에 놓인 채널 영역상에 플로팅 게이트를 갖는 셀 트랜지스터로 구성되고, 그 플로팅 게이트에 전하를 주입함으로써 셀 트랜지스터의 임계치 전압을 변화시켜 데이터를 기록한다. 기록된 데이터는 셀 트랜지스터의 임계치 전압의 차이를 이용하여 판독된다.
종래의 비휘발성 메모리는 플로팅 게이트에 전하를 축적하지 않은 상태(전하가 전자의 경우는 임계치 전압이 낮은 상태)와, 전하를 축적한 상태(전하가 전자의 경우는 임계치 전압이 높은 상태)로 1비트의 데이터를 기억시킨다. 플로팅 게이트에 전자가 축적되지 않는 상태는 데이터 1이 기록된 상태 또는 소거 상태이며, 플로팅 게이트에 전자가 축적되는 상태는 데이터 0이 기록된 상태 또는 프로그램 상태이다.
플래시 메모리 등의 반도체 비휘발성 메모리는 소형이며, 전원을 오프로 하여도 기록이 유지되기 때문에, 디지털 카메라 등의 화상이나 음성의 기록 매체로 널리 이용되고 있다. 그리고, 보다 많은 기억 용량을 원하고 있지만, 상기한 바와 같이, 종래 보급형의 비휘발성 메모리는 셀 트랜지스터가 1비트(하나의 값)의 데이터 밖에 기록할 수 없다.
그래서, 셀 트랜지스터에 2 레벨 데이터 등의 다중 레벨 데이터를 기록하는 것이 제안되어 있다. 플로팅 게이트에 주입하는 전하량을 제어함으로써, 복수의 임계치 전압 상태를 실현하여 다중 레벨 데이터의 기록을 가능하게 한다. 예컨대, 2 레벨 데이터가 축적되는 경우는 4개의 임계치 전압 상태가 유지되는 것을 의미한다.
그러나, 셀 트랜지스터로부터 2비트의 데이터를 판독하기 위해서는 제1 비트의 데이터를 판독하고 나서, 다시, 제2 비트의 데이터를 판독하는 것이 필요해진다. 따라서, 셀 트랜지스터의 기록 데이터를 판독하기 위한 판독 버퍼 회로에는 이들의 2비트의 데이터를 일시적으로 유지하는 래치 회로가 필요하게 된다.
일반적으로, 판독 버퍼 회로는 비트선마다 설치되기 때문에, 판독 버퍼 회로의 회로 구성을 될 수 있는 한 간소화하는 것이 필요하다. 그러나, 전술한 바와 같이, 복수의 데이터 값들이 셀 트랜지스터에 기록됨에 따라, 판독 버퍼 회로에 복수의 래치 회로를 설치하면, 판독 버퍼 회로의 규모가 커져 집적도의 관점에서 대용량화의 요청에 반대되는 결과가 나오게 된다.
또한, 다중 레벨의 셀 트랜지스터를 프로그램(기록)하는 경우, 복수 비트를 입력하여 그것에 대응하는 전하를 플로팅 게이트에 주입해야 한다. 그 경우도 복수 비트와 다중 레벨과의 관계에 따른 프로그램 동작을 간단한 프로그램용 회로에서 실현할 수 있도록 하는 것이 요구된다.
그래서, 본 발명의 목적은 다중 레벨 데이터를 기록하는 비휘발성 메모리에 있어서, 비교적 간단한 구성의 판독 버퍼 회로를 제공하는 것에 있다.
또한, 본 발명의 목적은 다중 레벨 데이터를 기록하는 비휘발성 메모리에 있어서, 간단한 구성으로 다중 레벨 데이터를 프로그램할 수 있는 회로를 제공하는 것에 있다.
상기한 목적을 달성하기 위해서, 본 발명의 하나의 특징에서는 플로팅 게이트형의 셀 트랜지스터를 복수 갖는 비휘발성 메모리에 있어서, 비트선에 접속되어 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로를 갖는다. 그리고, 셀 트랜지스터는 2N의 임계치 전압 상태를 유지할 수 있고, 따라서, 판독 버퍼 회로는 N 비트의 데이터를 판독한다. 그 때문에, 판독 버퍼 회로는 검출된 임계치 전압 상태에 따라서 판독 데이터를 래치하는 래치 회로를 포함하고, 이 래치 회로는 래치 상태를 제1 및 제2 상태로 반전하는 제1 및 제2 래치 반전 회로를 갖는다.
그리고, 판독 버퍼 회로는 셀 트랜지스터가 유지하는 제1 비트를 판독할 때, 초기 상태의 래치 회로를, 검출된 제1, 2 또는 제3, 4의 임계치 전압 상태에 따라서 제1 래치 반전 회로에서 반전 또는 비반전시켜, 그 래치 상태를 제1 데이터로하여 출력한다. 더욱, 판독 버퍼 회로는 계속해서 셀 트랜지스터가 유지하는 하위의 제2 비트를 판독할 때, 상기 제1 데이터에 대응하는 래치 상태로부터 검출된 제1 또는 제2 임계치 전압 상태에 따라서 상기 제1 래치 반전 회로에서 반전 또는 비반전시키고, 계속하여 검출된 제3 또는 제4 임계치 전압 상태에 따라서 상기 제2 래치 반전 회로에서 반전 또는 비반전시켜 그 래치 상태를 제2 데이터로 하여 출력한다.
이상의 동작을 수행함으로써, 판독 버퍼 회로는 판독 래치 회로에서 적어도 2비트의 데이터를 구별하여 래치할 수 있다. 즉, 래치 회로는 초기 상태로 리셋된 뒤, 시계열적으로 제1 데이터를 유지하여 출력하고, 제2 데이터를 유지하여 출력한다.
본 발명의 제2 측면에서는 플로팅 게이트형의 복수의 셀 트랜지스터를 갖는 비휘발성 메모리가, 제1 비트 및 그것보다 하위의 제2 비트의 입력에 응답하여 프로그램의 유무를 나타내는 프로그램 데이터를 출력하는 프로그램 입력 회로와, 비트선에 접속되어 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로를 갖는다. 그리고, 프로그램시에 판독 버퍼 회로는 상기 프로그램 데이터를 래치하여 비트선에 프로그램 데이터를 출력한다. 또한, 상기 프로그램 입력 회로는 소거 상태인 제1 상태로부터 제2 상태로 프로그램하는 제1 주기와, 제1 상태로부터 제3 상태로 프로그램하는 제2 주기와, 제1 상태로부터 제4 상태로 프로그램하는 제3 주기에 있어서, 제1 및 제2 비트의 조합에 따라서 상기 프로그램 데이터를 출력한다.
상기한 프로그램 입력 회로를 설치함으로써, 2비트의 조합에 따라 프로그램 데이터를 판독 버퍼 회로내의 래치 회로에 유지할 수 있다. 따라서, 래치 회로가 유지하는 프로그램 데이터에 따라서 셀 트랜지스터에 프로그램할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 이러한 실시 예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은, 본 실시예에 있어서의 셀 트랜지스터의 구성도이다. 좌우 어느쪽의 단면도에 있어서도 P형의 반도체 기판(Sub)의 표면에 N형의 소스 및 드레인 영역 (S, D)이 형성되어, 이들의 사이의 채널 영역상에 터널 산화막(TN)을 통해 플로팅 게이트(FG)가 형성되고, 또한, 절연막을 이격하여 제어 게이트(CG)가 설치된다. 좌측의 셀 트랜지스터의 플로팅 게이트에는 전자가 주입되어 있지 않은 상태이다. 종래의 1비트를 기록하는 메모리의 경우에 있어서는 데이터 1이 저장되어 있는 상태이다. 우측의 셀 트랜지스터의 플로팅 게이트에는 전자가 주입되어 있는 상태이다. 1비트를 기록하는 메모리의 경우에서는 데이터 0이 저장되어 있는 상태이다.
본 실시예에서는 셀 트랜지스터는 2비트의 데이터를 기록할 수 있다. 그 때문에, 셀 트랜지스터는 플로팅 게이트에 전자가 축적되어 있지 않은 상태 L0와, 전자가 축적되어 있지만, 그 전자의 양이 순차 증가하는 상태(L1, L2, L3)를 유지할 수 있다.
도 2는 2비트 데이터(Q1, Q2)와 셀 트랜지스터의 임계치 전압(Vt)의 분포와의 관계를 도시한 도면이다. 도면 중에서 종축은 임계치 전압(Vt)을 도시하고, 위로 갈수록 임계치 전압이 높아진다. 횡축은 셀 트랜지스터수를 도시한다. 도면 중에서 임계치 전압 레벨의 4개의 상태(L0, L1, L2, L3)에 대응하는 4개의 분포가 표시되어 있다. 즉, 상태 L0는 임계치 전압(V1)보다 낮은 임계치 전압 상태이고, 상태 L1는 임계치 전압(V1, V2)과의 사이의 임계치 전압 상태이며, 상태 L2는 임계치 전압(V2, V3)과의 사이의 임계치 전압 상태이고, 상태 L3는 임계치 전압(V3)보다 높은 임계치 전압 상태이다.
전술한 바와 같이, 메모리 셀의 플로팅 게이트에 전자가 주입되어 있는 상태는 3레벨(L1, L2, L3)이 존재하고, 이것은 플로팅 게이트내의 전자량에 의해서 변화된다. 이 때의 메모리 셀의 임계치 전압(Vt)은 양(+)의 값을 포함하며, 메모리 셀은 인핸스먼트(enhancement) 트랜지스터로서 기능한다. 그것에 대하여, 메모리 셀의 플로팅 게이트로부터 전자가 방출된 상태 L0도 존재하고 이 때의 메모리 셀의 Vt는 마이너스이며, 메모리 셀은 공핍(depletion) 트랜지스터로서 기능한다. 본 실시예에서는 예컨대, V1=0V, V2=0.8V, V3=1.6V이다.
L0 내지 L3 상태에는 각각 2비트의 데이터(Q1, Q2)가 할당된다. 도 2의 예에서는 상태 L0는「11」, 상태 L1는「10」, 상태 L2는「00」(또는「01」), 상태 L3는「01」(또는「00」)이다. 여기서, 상위의 비트를 Q2, 하위의 비트를 Q1으로 정의한다.
메모리 셀이 상기 4개의 상태를 유지하는 경우, 제어 게이트(CG)에 전압(V2)을 인가하여, 메모리 셀이 도통하는지의 여부에 따라, 상위 비트(Q2)를 판독할 수 있다. 즉, 상태 L0, L1에는 메모리 셀이 도통하여, 상위 비트(Q2=1)가 판독된다. 또한, 상태 L2 및 L3에는 메모리 셀이 비도통 되어 상위 비트(Q2=0)가 판독된다. 또한, 상위 비트(Q2=1)의 경우에 제어 게이트(CG)에 전압(V1)을 인가하여, 메모리 셀이 도통하는지의 여부에 의해 하위 비트(Q1)를 판독할 수 있다. 마찬가지로, 상위 비트(Q2=0)의 경우, 제어 게이트(CG)에 전압(V3)을 인가하여 메모리 셀이 도통하는지의 여부에 따라 하위 비트(Q1)를 판독할 수 있다.
상기와 같이, 4개의 상태를 검출하기 위해서는 메모리 셀의 제어 게이트(CG)에 전압(V2, V1, V3)을 순차적으로 인가하여 각각의 셀 트랜지스터의 도통 및 비도통의 조합으로부터 2비트 데이터(Q1, Q2)를 검출해야 한다. 즉, 최저로 3주기의 판독 동작이 필요하게 된다.
도 3은 본 실시예에 있어서의 NAND형의 플래시 메모리 어레이와 페이지 버퍼의 구성을 도시한 도면이다. 도면 중에는 4개의 비트선(BL0∼BL3)과, 이들에 각각 접속되는 페이지 버퍼(PB)가 표시된다. 또한, 복수의 메모리 셀(MC)과 선택 게이트 트랜지스터(SG)를 종렬 접속한 스트링이 비트선에 접속된다. 도 3의 예에서는 4개의 메모리 셀(MC00∼MC30)이 선택 게이트 트랜지스터(SG)를 통해 비트선(BL0)과 그라운드(ARVSS)에 접속된다. 그리고, 메모리 셀(MC00)이 선택되면, 선택 게이트 신호(SG10, SG20)가 H 레벨이 되어 선택 게이트 트랜지스터(SG)가 함께 도통하여, 셀스트링이 비트선(BLO)과 그라운드(ARVSS)에 접속된다. 그리고, 워드선(WL00)이 도 2의 기준 전압(V1, V2, V3) 중 어느 한쪽에 의해 구동되어 메모리 셀의 도통 또는 비도통에 따라서 비트선(BL0)이 L 또는 H 레벨이 된다. 이 비트선의 레벨이 페이지 버퍼(PB)에 의해 검출된다. 페이지 버퍼(PB)는 판독 버퍼 회로이며, 후술하는 바와 같이 비트선의 레벨을 검출하는 회로와 판독한 데이터를 유지하는 래치 회로를 갖는다.
도 4는, 본 실시예에 있어서의 플래시 메모리의 전체 구성도이다. 간략화를 위해 메모리 셀 어레이(MCA)의 구성은 1로우 x 4 칼럼으로 되어 있다. 각 메모리 셀 (MC0∼3)이 셀렉터 트랜지스터(SG)를 통해 비트선(BL0∼3)과 그라운드(VSS)에 접속된다. 또, 비트선(BL0∼3)에는 페이지 버퍼(PB0∼3)가 설치된다. 외부의 입출력 단자(I/0)는 입출력 버퍼(IOB)를 통해 4개의 페이지 버퍼(PB0∼3)에 공통으로 접속된다. 그리고, 페이지 버퍼 선택 신호(YD1(0)∼(3))에 의해, 어느 한쪽의 페이지 버퍼가 입출력 버퍼(IOB)에 접속된다.
주 제어 회로(10)는 페이지 버퍼 제어 회로(12)를 제어하고, 페이지 버퍼 제어 회로(12)는 페이지 버퍼(PB)를 제어한다. 도 4는 판독 동작을 설명하기 위한 구성도이며, 판독에 필요한 제어 신호가 표시된다.
도 4의 우측의 표에 나타내는 바와 같이, 메모리 셀(MC0)이 상태 L3(Q2, Q1=0, 1)에, 메모리 셀(MC1)이 상태 L2(Q2, Q1=0, 0)에, 메모리 셀(MC2)이 상태 L1(Q2, Q1=1, 0)에, 메모리 셀(MC3)이 상태 L0(Q2, Q1=1,1)로 되어 있는 것으로 한다. 또한, 각 메모리 셀은 2비트를 유지하고 있기 때문에, 메모리 셀 어레이(MCA)는 물리적으로는 1로우 x 4 칼럼이지만, 논리적으로는 2로우 x 4 칼럼이다. 그래서, 상위 비트(Q2)를 페이지 0의 데이터, 하위 비트(Q1)를 페이지 1의 데이터로 하여 파악하는 것도 가능하다.
도 5는 본 실시예에 있어서의 판독 버퍼 회로도이다. 이 판독 버퍼 회로는 도 4에 있어서의 페이지 버퍼(PB)이다. 이 페이지 버퍼(PB)는 인버터(14, 16)로 이루어지는 래치 회로(LATCH)를 갖는다. 또한, 페이지 버퍼는 바이어스 제어 신호(PBIAS)에 의해 제어되는 P형 트랜지스터(P12)와, 비트선 선택 신호(BLCNTRL)에 의해 제어되는 N형 트랜지스터(N10)를 포함하고, 비트선(BL)에 접속되는 도시되지 않은 메모리 셀과 함께 감지 증폭기를 구성한다. 즉, 트랜지스터(P12, N10)를 도통시켜, 선택된 메모리 셀의 워드선을 구동함으로써, 메모리 셀의 도통, 비도통에 따라서 부하 트랜지스터(P12)로부터의 부하 전류가, 비트선(BL)에서 메모리 셀로 흐르거나, 또는 흐르지 않게 되고 그 결과, 검출 노드(SNS)가 L 레벨, 또는 H 레벨이 된다.
트랜지스터(N17, N20)는 제1 래치 반전 회로를 구성하고, 트랜지스터(N16, N18)는 제2 래치 반전 회로를 구성한다. 제1 래치 반전 회로는 검출 노드 (SNS)가 H 레벨일 경우, 제1 세팅 신호(SET1)의 H 레벨에 응답하여 래치 회로(LATCH)의 노드(B)를 L 레벨로 강하시켜 반전시킨다. 한편, 제2 래치 반전 회로는 검출 노드(SNS)가 H 레벨일 경우, 제2 세팅 신호(SET2)의 H 레벨에 응답하여 래치 회로의 노드(A)를 L 레벨로 강하시켜 반전시킨다. 따라서, 래치 회로의 최초의 상태와 검출 노드(SNS)의 레벨에 따라서 제1 또는 제2 세팅 신호로 래치 회로를 반전 또는 비반전(래치 상태 유지)시킬 수 있다.
페이지 버퍼(PB)에는 프로그램 온 신호(PGMON)에 의해 제어되는 트랜지스터(N13)와, 방전 신호(DIS)에 의해 제어되는 트랜지스터(N11)를 갖는다. 양 트랜지스터를 도통시킴으로써, 래치 회로의 노드(A)를 강제적으로 L 레벨로 강하시켜 래치 회로를 초기 상태로 프리셋(pre-set)할 수 있다. 또한, 페이지 버퍼(PB)에는 입출력 버퍼 회로(IOB)의 접속을 제어하는 페이지 버퍼 선택 트랜지스터(N25)가 설치되어 페이지 버퍼 선택 신호(YD1)의 H 레벨에 의해 도통된다. 또한, 트랜지스터(P21, P22, N23, N24, N26)가 설치되어, 로딩 신호(LD)를 H 레벨로 하므로써, 외부로부터의 프로그램 데이터가 래치 회로에 공급되고, 리드 신호(RD) 를 H 레벨로 하므로써, 메모리 셀로부터 판독되어 래치 회로에 래치된 판독 데이터가 출력된다.
도 6은 판독 동작시의 각 신호나 노드의 상태를 도시한 도표이다. 또한, 도 7은 판독 동작의 타이밍 차트도이다. 도 6에는 메모리 셀에 기록된 4개의 상태(2비트 데이터에 의한 4개의 조합)에 대한 워드선(WL), 세팅 신호(SET1, 2), 래치 상태, 판독된 데이터가 표시된다. 그리고, 도 7에는 도 4의 플래시 메모리를 판독하는 경우의 페이지 버퍼 제어 회로(12)의 제어 신호와, 각 페이지 버퍼내의 검출 노드(SNS)나 래치 회로의 노드(A, B)의 신호가 표시된다.
따라서, 메모리 셀(MC0) 및 페이지 버퍼(PBO)의 동작은 도 6의 기억된 데이터(Q2=0, Q1=1)의 로우, 및 도 7의 PB0에 표시된다. 마찬가지로, 메모리 셀(MC1) 및 페이지 버퍼(PB1)의 동작은 도 6의 데이터(Q2=0, Q1=0)의 로우, 및 도 7의 PB1에 표시된다. 메모리 셀(MC2) 및 페이지 버퍼(PB2)와, 메모리 셀(MC3) 및 페이지 버퍼(PB3)의 동작도 마찬가지이다.
상세하게 설명하기 전에, 판독 동작을 개략적으로 설명한다. 메모리 셀의 2비트의 데이터를 판독하는 동작은 래치 회로를 초기 상태로 하는 프리 리셋과, 제1 비트(Q2)를 판독하는 제1 주기와, 제2 비트(Q1)를 판독하는 제2 주기로 구성된다. 제1 비트(Q2)를 판독하는 제1 주기에서는 워드선(WL)이 제2 기준 전압(V2)으로 구동된다. 또한, 제2 비트(Q1)를 판독하여 제2 주기는 워드선(WL)이 제1 기준 전압(V1)으로 구동되는 주기와 제3 기준 전압(V3)으로 구동되는 주기를 갖는다.
초기 상태에서 페이지 버퍼내의 래치 회로(LATCH)가 노드 A=L레벨, 노드 B=H 레벨이 되도록 리셋된다. 그리고, 제1 주기에서는 워드선(WL)이 제2 기준 전압(V2)에 구동되어, 제1 세팅 신호(SET1)를 H 레벨로 함으로써 제1 래치 반전 회로(N17)가 활성화된다. 그 결과, 메모리 셀의 상태에 따라서 래치 회로의 래치 상태가 반전되거나 그대로 유지된다. 구체적으로는 상태 L2 및 L3의 경우에 검출 노드(SNS)가 H 레벨이 되어 래치 회로는 반전된다.
제2 주기에서는 워드선(WL)이 제1 기준 전압(V1)에 구동된 때는 제1 세팅 신호(SET1)가 다시 H 레벨에 되어 제1 래치 반전 회로(N17)가 활성화되고, 상태 L1의 경우에 검출 노드(SNS)가 H 레벨이 되어 래치 회로가 반전된다. 또한, 그 후 워드선(WL)이 제3 기준 전압(V3)에 구동된 때는 제2 세팅 신호(SET2)가 H 레벨로 되고, 상태 L3의 경우에 검출 노드(SNS)가 H 레벨이 되어 래치 회로가 반전된다. 이 결과, 제2 주기에서는 래치 회로에는 제2 비트(Q1)에 따른 데이터가 래치된다.
제1 주기 및 제2 주기 각각에 있어서, 래치 회로(LATCH)의 데이터가 페이지 버퍼(PB)에서 입출력 버퍼(PB)에 출력된다.
도 6, 7을 참조하면서, 구체적인 판독 동작을 설명한다. 판독 명령에 응답하여 주 제어 회로(10)가 프리셋 신호(PRESET)를 출력하고, 그것에 응답하여 페이지 버퍼 제어 회로(12)에 의해 프로그램 온 신호(PGMON)와 방전 신호(DIS)가 H 레벨로 되며, 래치 회로(LATCH)의 노드(A)는 트랜지스터(N13, N11)를 경유하여 L 레벨에 리셋된다. 따라서, 래치 회로의 초기 상태는 노드(A)가 L 레벨이 되고, 노드(B)가 H 레벨이 된다.
그래서, 제1 주기에 있어서, 도시하지 않는 워드 드라이버에 의해 워드선(WL)이 제2 기준 전압(V2)으로 구동되고, 세그먼트 신호(SG1, 2)도 H 레벨로 구동된다. 워드선(WL)의 구동 시간은 주 제어 회로(10)로부터의 제어 신호(EVAL)에 의해 제어된다. 동시에, 페이지 버퍼(PB)내의 비트선 제어 신호(BLCNTRL)가 H 레벨이 되고, 트랜지스터(N10)가 도통되어 비트선(BL)이 페이지 버퍼(PB)에 접속된다. 또한, 바이어스 제어 신호(PBIAS)가 L 레벨이 되고, 트랜지스터(P12)가 도통하여 비트선(BL)에 전류를 공급한다.
상태 L0 및 L1(Q2=1)의 메모리 셀(MC3, MC2)은 워드선 WL=V2에 대하여 도통되고, 비트선 전류는 메모리 셀에 흡수되어 검출 노드(SNS3, 2)는 L 레벨이 된다. 한편, 상태 L2 및 L3(Q2=0)의 메모리 셀(MC1, MC0)은 워드선(WL=V2)에 대하여 비도통이 되고 검출 노드(SNS1, 0)는 H 레벨이 된다. 따라서, 주 제어 회로(10)로부터의 세팅 신호(SET)에 응답하여 페이지 버퍼 제어 회로(12)가 제1 세팅 신호(SET1)를 H 레벨로 한다. 이에 따라, 제1 래치 반전 회로를 구성하는 트랜지스터(N17)가 활성화 상태가 되어, 상태 L2 및 L3(Q2=O)의 메모리 셀(MC1, 0)에 대해서만 트랜지스터(N17)가 도통하고, 래치 회로(LATCH)의 상태를 반전하여 노드 A=H, 노드 B=L로 한다. 즉, 도 7에 나타내는 바와 같이, 페이지 버퍼(PB0, PB1)의 래치 회로가 반전되어 페이지 버퍼(PB2, PB3)의 래치 회로는 초기 상태를 유지한다.
그리고, 판독 허가 클록(RE/)에 동기하여 내부 어드레스를 연속적으로 변화시킴으로써 각 페이지 버퍼의 선택 신호(YD1(0)∼YD1(3))가 시계열에서 H 레벨이 되고, 각 페이지 버퍼내의 래치 회로의 상태가 입출력 버퍼 회로(IOB)로부터 입출력 단자(I/0)로 출력된다. 도 7에 표시되는 바와 같이, 제1 데이터(Q2)에 대해서「0011」이 출력된다.
다음에 각 페이지 버퍼 회로내의 래치 회로의 상태는 그대로 제2 주기에 들어간다. 우선, 워드선(WL)이 제1 기준 전압(V1)으로 구동되면, 도 7에 도시된 바와 같이, 상태 L1, L2 및 L3에 있는 페이지 버퍼(PB0, PB1, PB2)에 있어서, 검출 노드(SNS)가 H 레벨이 된다. 그리고, 제1 세팅 신호(SET1)를 H 레벨로 하면, 트랜지스터(N20, N17)가 도통한다. 그래서, 제1 주기에서 래치 회로(LATCH)가 초기 상태(노드 A=L, B=H) 그대로이고, 페이지 버퍼(PB2)의 래치 회로의 상태가 반전된다.
또한, 래치 상태를 유지한 채 워드선(WL)을 제3 기준 전압(V3)으로 구동하면, 도 7에 표시되는 바와 같이, 페이지 버퍼(PB0)의 검출 노드(SNS0)만이 H 레벨이 된다. 따라서, 제2 세팅 신호(SET2)가 H 레벨이 되는 경우, 트랜지스터(N18)가 도통하여 제2 래치 반전 회로(N16)가 활성화된다. 그리고, 페이지 버퍼(PB0)내의 래치 회로의 노드(A)가 L 레벨이 되어 반전된다.
이 상태에서는 상태 L3의 페이지 버퍼(PBO)는 래치 상태가 A=L, B=H이고, 상태 L2의 페이지 버퍼(PB1)는 래치 상태가 A=H, B=L가 되며, 상태 L1의 페이지 버퍼(PB2)에서는 래치 상태가 A=H, B=L, 그리고, 상태 L0의 페이지 버퍼(PB3)에서는 래치 상태가 A=L, B=H로 된다. 따라서, 이들의 상태가 입출력 버퍼 회로(IOB)로 연속적으로 출력된다. 즉, 도 7에 나타내는 바와 같이, 데이터「1001」가 입출력 단자(I/0)로부터 출력된다.
이상과 같이, 본 실시예에서의 페이지 버퍼 회로는 하나의 래치 회로를 포함하고, 래치 회로를 초기 상태로 프리셋한 뒤, 제1 주기로 제1 데이터(Q2)를 판독하고 래치하여 출력한다. 또한, 그 래치 상태를 이용하여 1, 제2 주기로 제2 데이터(Q1)를 판독하고 래치하여 출력한다. 따라서, 페이지 버퍼 회로의 구성이 간단하며, 또한, 내장하는 단일의 래치 회로를 주기마다 프리셋하는 등의 번잡한 제어를 할 필요가 없다. 따라서, 본 실시예의 페이지 버퍼 회로는 다중 레벨 데이터를 기록하는 플로팅 게이트를 갖는 메모리 셀의 판독 회로로서 유효하다.
도 8은 플래시 메모리의 별도의 전체 구성도이다. 이 구성은 상기한 판독 동작에 더 개량을 가하기 위한 것이다. 도 7에서 도시하는 바와 같이, 2 비트의 데이터를 메모리 셀로부터 판독하기 위해서, 제1 데이터(Q2)를 메모리 셀로부터 페이지 버퍼(PB)로서 판독하여 래치 회로에 저장하고, 이들의 데이터를 입출력 버퍼(IOB)에 직렬로 출력한다. 그 후 또한, 제2 데이터(Q1)를 메모리 셀로부터 판독하여 페이지 버퍼에 저장하고, 이들의 데이터를 입출력 버퍼(IOB)에 직렬로 출력한다. 즉, 메모리 셀로부터 페이지 버퍼로는 모든 칼럼이 끝난 데이터를 판독할 수 있으나, 각 페이지 버퍼로부터 입출력 버퍼(IOB)로는 시계열로 데이터를 출력할 수밖에 없다. 따라서, 페이지 버퍼(PB)의 수가 많아지면, 판독 동작이 장시간 걸리게 된다.
그래서, 도8의 플래시 메모리는 복수의 페이지 버퍼를 짝수 비트선에 접속되는 페이지 버퍼군(GPB0)과 홀수 비트선에 접속되는 페이지 버퍼군(GPB1)으로 나누고, 한쪽의 페이지 버퍼군이 판독한 데이터를 입출력 버퍼 회로(IOB)로 출력하고 있는 동안에, 다른 페이지 버퍼군이 메모리 셀로부터 데이터를 판독하도록 제어한다. 그와 같이 판독하는 것에 의해, 복수의 페이지 버퍼로부터 입출력 버퍼 회로(IOB)로의 직렬 데이터 전송에 장시간이 필요한 경우라도, 전체의 판독 시간을 짧게 할 수 있다.
도 9는 상기한 판독 동작의 타이밍 차트도이다. 시간 T0에 있어서는 메모리 셀이 유지하는 제1 데이터(Q2)를 양 페이지 버퍼군(GPB0, GPB1)이 판독하여 래치 회로에 저장한다. 그 동작은 전술한 동작과 동일하며, 워드선(WL)을 제2 기준 전압(V2)으로 구동하고, 제1 세팅 신호(SET1)를 H 레벨로 하여 판독한다. 또한, 기간(T0)에서는 제1 페이지 버퍼군(GPB0)에 저장한 제1 데이터(Q2)가 직렬로 입출력 버퍼 회로(IOB)로 출력된다.
다음 시간 T1에서는 제2 페이지 버퍼군(GPB1)에 저장한 제1 데이터(Q2)가 입출력 버퍼 회로(IOB)에 직렬로 출력되는 것과 병행하여 메모리 셀이 유지하는 제2 데이터(Q1)가 제1 페이지 버퍼군(GPB0)에 의해 판독되어 래치 회로에 저장된다. 이 병렬 동작에 의해 전체의 판독 시간이 단축된다. 상술한 바와 같이, 제2 데이터(Q1)의 판독은 워드선(WL)을 제1 기준 전압(V1)으로 구동하고 나서 제1 세팅 신호(SET1)에서 래치 회로를 반전, 비반전시켜 다시 워드선(WL)을 제3 기준 전압(V3)으로 구동하고 나서 제2 세팅 신호(SET2)에서 래치 회로를 반전, 비반전시킨다.
다음 시간 T2에서는 시간 T1와 반대로 제1 페이지 버퍼군(GPB0)에 저장한 제2 데이터(Q1)가 입출력 버퍼 회로(IOB)에 직렬로 출력되는 동시에, 메모리 셀이 유지하는 제2 데이터(Q1)가 제2 페이지 버퍼군(GPB1)에 의해 판독되어 래치 회로에 저장된다. 여기서도, 병렬 동작이 행하여져 판독 시간이 단축된다. 그리고, 최후의 시간 T3으로써, 제2 페이지 버퍼군(GPB1)에 저장한 제2 데이터(Q1)가 입출력 버퍼 회로(IOB)에 직렬로 출력된다
전술한 바와 같이, 다수 비트의 데이터를 메모리 셀이 유지하는 경우, 이들의 다수 비트를 메모리 셀로부터 페이지 버퍼로 판독하는 동작과, 복수 페이지 버퍼로부터 입출력 버퍼 회로에 직렬로 출력하는 동작을 병렬로 수행함으로써 전체의 판독 동작을 단축시킬 수 있다.
서브 버퍼군의 분할은 반드시 홀수 비트선과 짝수 비트선에 따를 필요는 없다. 또한, 서브 버퍼군은 2개보다도 많은 수로 분할하는 것도 가능하다. 또한, 메모리 셀이 유지하는 비트수에 따라서 분할수를 늘리는 것도 가능하다
[프로그램 동작]
다음에 2비트의 데이터를 유지하는 메모리 셀을 갖는 플래시 메모리의 프로그램 동작을 설명한다. 도 10은 프로그램 동작을 설명하기 위한 플래시 메모리의 전체 구성도이다. 도 11은 프로그램 입력 회로를 설명하는 도면이다. 또한, 도 12, 13, 14는 프로그램 동작의 타이밍 차트도이다. 본 실시예에서는 일례로서 도 10의 각 메모리 셀에 도시한 바와 같은 데이터를 프로그램한다. 이 데이터는 도 4의 유지 데이터와 동일하다.
도 2에 도시한 바와 같이, 메모리 셀이 2비트의 데이터를 유지하기 위해서, 4개의 임계치 전압 상태(L0∼L3)로 프로그램된다. 1비트의 경우와 같이, 프로그램 동작에서는 모든 메모리 셀을 소거하여 임계치 전압 L0의 상태로 한다. 그 후, 프로그램하여야 할 2비트의 데이터(Q2, Q1)에 따라서 플로팅 게이트에 전자를 주입하여 메모리 셀을 별도의 임계치 전압의 상태(L1, L2, L3)에 쉬프트시킨다. 따라서, 프로그램 동작은 임계치 레벨 L1에 쉬프트하는 주기와, L2에 쉬프트하는 주기와, L3에 쉬프트하는 주기로 구성된다. 어느쪽의 주기도 데이터(Q2, Q1)의 입력과, 대응하는 메모리 셀로의 프로그램이 행해진다. 프로그램 동작으로 전자의 주입과 검증을 반복하는 동작은 1비트를 유지하는 메모리 셀에서의 프로그램 동작과 동일하다.
도 10에 도시된 플래시 메모리에서는 2비트의 프로그램하여야 할 데이터 (Q2, Q1)를 입출력 단자(I/0)로부터 직렬로 입력하여, 그 2비트의 데이터의 조합에 따라서 프로그램 입력 회로(20)가 프로그램의 유무를 나타내는 프로그램 데이터(Pout)를 페이지 버퍼에 출력한다. 따라서, 도 10의 예에서는 4 세트의 데이터(Q2, Q1)가 입출력 단자(I/0)로부터 직렬로 입력되고, 그것에 대응하는 프로그램 데이터(Pout)가 4개 페이지 버퍼에 직렬로 출력된다. 프로그램 데이터(Pout)가 모든 페이지 버퍼(PB)내의 래치 회로에 저장되면, 플로팅 게이트로의 전자의 주입과 검증 동작이 반복된다. 그 때, 프로그램을 갖는 프로그램 데이터(Pout)를 저장한 페이지 버퍼에 대응하는 메모리 셀로 전자의 주입이 행하여진다.
도 10에 있어서, 주 제어 회로(10)는 페이지 버퍼를 리셋하는 프리로딩 신호(PRELOAD)와, 전자를 주입하는 시간을 제어하는 프로그램 시간 제어 신호(PH)와, 비트선이 프로그램 데이터에 따라서 원하는 레벨이 되기까지의 셋업 시간을 제어하는(PH) 셋업 신호(PHS ETUP)와, 전자 주입후의 워드선의 방전을 제어하는 방전 제어 신호(PHDIS)를 페이지 버퍼 제어 회로(12)로 출력한다. 또한, 주 제어 회로(10)는 상태 L1, L2 및 L3에서의 프로그램시에 각각 H 레벨이 되는 프로그램 데이터 제어 신호(PGM0, PGM1, PGM2)를 프로그램 입력 회로(20)로 출력한다. 이 제어 신호에 의해 3가지의 프로그램 주기가 제어된다.
도 11a에 도시된 프로그램 입력 회로(20)는 제1 기록 인에이블 신호(WE1)에 의해 제어되는 입력 게이트 트랜지스터(N30)와, 래치 회로(22)와, 인버터(23, 24)와, 프로그램 데이터 제어 신호(PGM0~2)에 따라서 생성되는 클록(CKl~4)에 의해 제어되는 게이트 트랜지스터(N31~N34)와, NOR 게이트(26)와, 제2 기록 인에이블 신호(WE2)에 의해 제어되는 출력 게이트 트랜지스터(N35)와, 프로그램 데이터(Pout)를 유지하는 래치 회로(27)를 갖는다.
상기 클록(CK1~4)은 프로그램 데이터 제어 신호(PGM0~2)에 따라서 NOR 게이트(28, 31)와 인버터(29, 30, 32, 33)로 이루어지는 클록 발생 회로에 의해 생성된다. 도 11c에 프로그램 데이터 제어 신호(PGM0~2)와 프로그램 데이터 제어 신호(PGM0~2)에 따라 생성되는 클록(CKl~4)과의 관계를 도시한 도표가 표시된다.
도 11b에 도시한 바와 같이, 외부로부터의 기록 인에이블 신호(WE/)의 하강 엣지에 동기하여, 프로그램 입력 회로(20)로의 입력 신호(Din)에서 데이터 (Q2, Q1)가 교대로 그리고 직렬로 입력되며, 또한 제1 및 제2 기록 인에이블 신호(WE1, WE2)가 상호 출력된다. 따라서, 예컨대 도 12의 상태 L3로의 프로그램 주기에서는 기록 인에이블 신호(WE/)에 동기하여 칼럼 0의 데이터(Q2, Q1), 칼럼 1의 데이터(Q2, Q1), 칼럼 2의 데이터(Q2, Q1) 및 칼럼 3의 데이터 (Q2, Q1)가 직렬로 입력된다. 최초로 입력되는 데이터(Q2)는 프로그램 입력 회로내의 래치 회로(22)에 래치되어 다음 래치되는 데이터(Q1)와 함께 NOR 게이트(26)로 입력된다.
그리고, 상태 L3의 프로그램 주기에서는 프로그램 데이터 제어 신호(PGM2)가 H 레벨로 제어되기 때문에, 클록(CKl~4)은 도 11c에 도시하는 바와 같이, 「HLHL」로 제어되어 트랜지스터(N31, N33)가 도통하게 된다. 따라서, NOR 게이트(26)에는 데이터(Q2)의 비반전 데이터와 데이터(Q1)의 반전 데이터가 입력된다. 즉, 상태 L3에 대응하는 Q2=0, Q1=1의 조합이 입력된 경우에, 프로그램 데이터(Pout)가 L 레벨이 된다. 즉, 도 12의 상태 L3의 프로그램 주기에서는 프로그램 데이터(Pout)는「LHHH」가 된다. 도 11d에 프로그램 데이터 제어 신호(PGM0~2)에 대응하여 각 칼럼에 따라 생성되는 프로그램 데이터(Pout)가 표시된다. 이 도표로,「1」「0」은 각각 H 레벨, L 레벨에 대응한다.
전술한 바와 같이, 프로그램 입력 회로(20)는 프로그램하여야 할 상태에 대응하여 생성되는 프로그램 데이터 제어 신호(PGM0~2)에 의해 특정 입력 데이터(Q2, Q1)의 조합에 따라 프로그램을 갖는 프로그램 데이터(Pout=L)를 생성한다. 특정한 입력 데이터의 조합에 해당하지 않는 경우는, 프로그램을 갖지 않는 프로그램 데이터(Pout=H)를 생성한다. 이 프로그램 데이터(Pout)가 각 페이지 버퍼(PB)에 공급되어 래치 회로(LATCH)로 저장된다. 그 후, 이 저장된 프로그램 데이터에 따라서 대응하는 메모리 셀의 플로팅 게이트로의 전자의 주입이 행해진다.
그러면, 도 12, 13, 14를 참조하여 구체적인 프로그램 동작에 관해서 설명한다. 본 실시예에서는 상태 L3의 프로그램 동작을 행하고, 그 다음에 상태 L1의 프로그램 동작을 행하여 마지막으로 상태 L2의 프로그램 동작을 행한다. 단지, 이 순서는 임의로 설정가능하다. 또한, 이하의 설명에서는 프로그램 동작과 기록 동작과는 동일한 의미이며, 양쪽 모두 메모리 셀의 플로팅 게이트에 전자를 주입하는 동작이다.
처음 상태(L3)의 프로그램 동작을 도 12에 따라서 설명한다. 우선, 기록하고 싶은 데이터를 NAND형 플래시 메모리에 입력한다. 처음 상태(L3)에 대응하는 기록 데이터 로딩 명령을 입력하고, 프로그램 데이터 제어 신호(PGM2)를 하이(High)로 하여 L3 상태에 대응하는 데이터를 로딩 가능 상태로 한다. 다음에 기록 데이터를 로딩하는 칼럼 어드레스의 개시점을 지정한다. 이 어드레스 지정 동안에 바이어스 제어 신호(PBIAS=Low), 제1 세팅 신호(SET1=High)로 하여 모든 페이지 버퍼(PB0~3)의 래치 회로(LATCH)를 노드 A=High, B=Low의 상태로 셋팅한다. 다음에 외부의 제어에 따라서 기록 데이터를 입력한다. 기록 데이터는 동일한 메모리 셀에 기억되는 데이터(Q2, Q1)가 Q2~Q1의 순으로 연속하여 입력된다. 입출력 단자(I/0)로부터 입력된 데이터(Q2, Q1)는 도 11의 프로그램 입력 회로(20)에서 논리 합성되어 그 출력인 프로그램 데이터(Pout)가 대응하는 페이지 버퍼에 입력되어 래치 회로에 저장된다. 도 12에 도시되는 바와 같이, 상태 L3의 프로그램의 경우는 하기와 같이 각 페이지 버퍼의 래치 회로가 셋팅된다.
페이지 버퍼 PB0 : Pout=Low : A_0=Low, B_0=High
페이지 버퍼 PB1 : Pout=High : A_1=High, B_1=Low
페이지 버퍼 PB2 : Pout=High : A_2=High, B_2=Low
페이지 버퍼 PB3 : Pout=High : A_3=High, B_3=Low
여기서, 노드(A)가 Low이면, 비트선(BL)이 L 레벨이 되어 대응하는 메모리 셀에 기록하고(전자의 주입), High이면 기록을 금지한다. 상기한 경우라면, 페이지 버퍼(PB0)에 대응하는 메모리 셀(MC0)에 기록이 행하여진다
기록 데이터 입력후, 상태 L3에 대응하는 기록 개시의 명령을 입력하는 것으로 페이지 버퍼의 래치 회로에 저장된 기록 데이터에 따라서 기록이 개시된다. 이 예에서는 기록 검증/기록/기록 검증/. . . .(프로그램 검증/프로그램/프로그램 검증/. . . . )의 시퀀스로 기록이 행하여진다. 도 12에서는 도면의 간략화를 위하여 일회의 기록에 의해서 메모리 셀로의 충분한 기록이 완료했다고 가정하고 있다.
우선 처음에 기록 검증을 한다. 기록 검증은 페이지 버퍼의 래치의 노드(A)가 Low인 것에 대해서만 행해진다. 검증의 순서는 판독과 대략 동일하지만, 판독과의 차이는 처음에 페이지 버퍼를 셋팅시키지 않는다는 것이다. 워드선(WL)에는 기준 전압(V3)보다 약간 높은 전압(V3')이 인가된다. 전압(V3')은 판독시의 전압(V3)과 동일한 전압이라도 좋고 상이하여도 상관없다. 통상은 판독 상태로부터 어느 정도 마진을 갖게 하기 위하여, V3'〉V3에 설정된다. 이 기록 검증은 기록 전이기 때문에, 메모리 셀은 아직 기록되어 있지 않다. 따라서, 메모리 셀은 전부 도통 상태가 되고, 검출 노드(SNS)는 L 레벨이 되며, 제1 세팅 신호(SET1)에 High 펄스가 인가되어도 모든 페이지 버퍼의 래치는 그 상태를 유지한다.
다음에 기록을 수행한다. 기록 중이라는 것은 프로그램 제어 신호(PGMON=High)이다. 이에 따라, 각 페이지 버퍼의 래치 회로(LATCH)의 노드(A)가 비트선(BL)과 전기적으로 접속되어 래치에 저장된 기록 데이터에 따라서 기록을 위해 전압, 혹은 기록 금지의 전압이 비트선(BL)에 인가된다. PH 셋업 제어 신호(PHSETUP= High)의 기간이, 이 비트선(BL)의 확실하게 충방전하기 위하여 설치되어 있다. 다음, 프로그램 시간 제어 신호(PH=High)가 됨으로써 워드선(WL)에 높은 전압(Vpp)이 인가된다. 이 승압 전압(Vpp)은 기록 스트레스를 메모리 셀에 부여하는 전압이며 약 20V 정도이다. 단지, 이것은 메모리 셀의 프로세스/파라메터에 의존하기 때문에, 20V라는 값에 한정할 필요는 없다. 어떤 일정 기간 동안 전압(Vpp)을 워드선(WL)에 인가하면 다음에 방전 제어 신호(PHDIS=High)가 되어 워드선 (WL)에 인가되어 있던 전압(Vpp)이 방전된다.
다음에 기록 검증에 들어간다. 이의 순서는 전술한 바와 같다. 이는 메모리 셀에 충분히 기록되었다고 가정하고 있기 때문에, 제1 세팅 신호(SET1)에 High 펄스가 인가되었을 때, 페이지 버퍼(PB0)내의 검출 노드(SNS#0)는 High 레벨이 되고, 따라서 래치 회로는 A#O=High, B#0=Low가 되어 기록 검증이 통과된다. 이것으로 기록이 완료한다. 이 결과, 페이지 버퍼(PB0)에 접속된 메모리 셀(MC0)에만 기록 동작이 수행되어 메모리 셀(MC0)이 상태 L3를 유지한다.
다음으로 도 13에 의해 L1 레벨을 기록하는 경우를 설명한다. 기록 데이터의 입력 순서는 L3 레벨 기록의 경우와 동일하다. 처음에 L1에 대응하는 기록 데이터 로딩 명령을 기록하여 프로그램 데이터 제어 신호(PGMO=High)로 하여금 L1 데이터를 로딩 가능 상태로 하도록 한다. 다음에 기록 데이터를 로딩하는 칼럼 어드레스의 개시점을 지정한다. 그리고, 이 어드레스 지정 동안에 모두 페이지 버퍼의 래치 회로를 노드 A=High, B=Low의 상태로 세팅한다. 다음에 L3 레벨의 기록과 같이 4 칼럼의 기록 데이터(Q2, Q1)를 연속하여 입력한다. 각각의 기록 데이터(Q2, Q1)는 프로그램 입력 회로(20)에 의해 논리 합성 회로에서 합성되어 그 출력(Pout)이 대응하는 페이지 버퍼에 저장된다. L1 레벨의 경우에서는 이하와 같이 각 페이지 버퍼의 래치가 셋팅된다.
페이지 버퍼 PB0 : Pout=High : A＃0=High, B＃0=Low
페이지 버퍼 PB1 : Pout=High : A＃1=High, B＃1=Low
페이지 버퍼 PB2 : Pout=Low : A＃2=Low, B＃2=High
페이지 버퍼 PB3 : Pout=High : A＃3=High, B＃3=Low
따라서, 페이지 버퍼(PB2)에 기록 허가 데이터가 저장되어 후에 대응하는 메모리 셀에 기록된다.
우선 처음에 기록 검증을 행한다. 이번은 L1 레벨에 대한 검증이기 때문에, 워드선(WL)에는 기준 전압(V1)보다 약간 높은 전압(V1')이 인가된다. 이 기록 검증은 기록 전에 수행되었기 때문에, 메모리 셀은 아직 기록되어 있지 않아 제1 세팅 신호(SET1)에 High 펄스가 인가되어도 모든 페이지 버퍼의 래치는 그 상태를 유지한다.
다음에 기록을 수행한다. 워드선(WL)에 인가되는 전압(Vpp)은 기록 스트레스를 메모리 셀에 부여하는 전압으로 약 17V 정도이다. L1 레벨은 임계치 전압이 낮고 주입하는 전자의 양이 적기 때문에, L3 레벨일 때보다도 낮은 전압이다. 단지, 다른 레벨(L3, L2)의 기록에 사용되는 전압(Vpp)과 동일 전압이여도 좋다.
다음에 기록 검증에 들어간다. 순서는 먼저 설명한 바와 같다. 이 경우, 메모리 셀에 충분히 기록되었다고 가정하고 있기 때문에, 제1 세팅 신호(SET1)에 High 펄스가 인가되었을 때, 페이지 버퍼(PB2)내의 검출 노드(SNS#2)는 High 레벨로 되어 있고, 따라서 A#2=High, B#2=Low가 되어 기록 검증이 수행된다. 이것으로서 기록이 완료한다.
마지막으로, 도 14에 따라서 L2 레벨을 기록하는 경우를 설명한다. 기록 데이터의 입력 순서는 L3 레벨 또는 L1 레벨 기록의 경우와 동일하다. 처음에 L2에 대응하는 기록 데이터 로딩 명령을 기록하여 프로그램 데이터 제어 신호(PGM1=High)로 하여금 L2 데이터를 로딩 가능 상태로 하도록 한다. 다음에 기록 데이터를 로딩하는 칼럼 어드레스의 개시점을 지정한 뒤, 외부의 제어에 따라서 기록 데이터(Q2, Q1)를 입력한다. 프로그램 입력 회로(20)의 논리 합성에 의해 이하와 같이 각 페이지 버퍼의 래치가 셋팅된다.
페이지 버퍼 PB0 : Pout=High : A#0=High, B#0=Low
페이지 버퍼 PB 1 : Pout=Low : A#1= Low, B#1=High
페이지 버퍼 PB 2 : Pout=High : A#2=High, B#2=Low
페이지 버퍼 PB 3 : Pout=High : A#3= High, B#3=Low
따라서, 페이지 버퍼(PB1)에 대응하는 메모리 셀에 기록된다.
기록 데이터 입력후, L2 대응의 기록 개시 명령을 입력하는 것으로 페이지 버퍼의 래치에 저장된 기록 데이터에 따라서 기록이 개시된다. 우선 처음에, 기록 검증을 한다. 기록 검증은 페이지 버퍼의 래치 회로의 노드(A)가 Low일 때에만 수행된다. 이 때, 워드선(WL)에는 기준 전압(V2)보다 약간 높은 기준 전압(V2')이 인가된다. 전압(V2')은 판독시의 전압(V2)과 동일하여도 좋고, 상이하여도 상관없다. 통상은 판독 상태로부터 어느 정도 마진을 갖게 하기 위하여, V3> V2'> V2로 설정된다. 여기서의 기록 검증시에 페이지 버퍼내의 래치 회로는 이 상태를 그대로 유지한다.
다음에 기록을 수행한다. 프로그램 기간 제어 신호를 PH=High로 함으로써 워드선(WL)에 인가되는 승압 전압(Vpp)은 이 때 약 18V 정도이다. 이 경우 L3 레벨일 때보다 낮고, L1 레벨일 때보다도 높은 전압이 바람직하다. 단지, 다른 Vt 레벨의 기록에 사용되는 승압 전압(Vpp)과 동일 전압이여도 좋다.
다음으로 기록 검증에 들어 간다. 순서는 먼저 설명한 바와 같다. 이 경우, 메모리 셀에 충분히 기록되었다고 가정하고 있기 때문에, 제1 세팅 신호(SET1)에 High 펄스가 인가되었을 때, 페이지 버퍼(PB1)내의 검출 노드(SNS#1)는 High 레벨로 되고, 따라서 래치 회로내의 노드는 A#1=High, B#1=Low가 되어 기록 검증이 패스한다. 이것으로서 기록이 완료된다.
이상과 같이, 프로그램 입력 회로가 기록 데이터의 조합에 따라서 프로그램의 유무를 나타내는 프로그램 데이터를 생성한다. 따라서, 판독 버퍼 회로내의 하나의 래치 회로에 그 프로그램 데이터를 저장하여 그 프로그램 데이터에 따라서 각 상태(L1, L2, L3)로의 프로그램이 동작된다.
이상의 예에서는 외부에서 데이터를 입력할 경우, 원래는 이 불연속의 데이터(Q2, Q1)를 연속으로 입력한다는 단점을 해소하기 위하여, 이하에 진술하는 방법을 취할 수 있다.
도 15는 별도의 프로그램 입력 회로를 설명하는 도면이다. 도 15a에 표시된 바와 같이, 이 프로그램 입력 회로(20)는 페이지 버퍼의 수에 대응하여 복수 개가 설치된다. 그리고, 최초로 통합되어 입력되는 데이터(Q1, Q2)가 각 프로그램 입력 회로(20)내의 2개의 래치 회로에 저장된다. 즉, 도 15b에 도시되는 바와 같이, 프로그램 입력 회로에는 2개의 래치 회로(22, 40)가 설치되고, Q1 로딩 신호(Q1LOAD)에 의해 트랜지스터(N41)가 도통되여 래치 회로(40)에 데이터(Q1)가 로딩된다. 또한, Q2 로딩 신호(Q2LOAD)에 의해 트랜지스터(N30)가 도통하여 래치 회로(22)에 데이터(Q2)가 로딩된다. 그리고, 프로그램되는 레벨(L0, L1, L2)에 따라서 생성되는 프로그램 데이터 제어 신호(PGM0~2)에 대응하여, 도 15c에 도시되는 도표와 같이 클록 신호(CKl~4)가 생성되어 데이터(Q1, Q2)가 조합에 따라서 프로그램 데이터 신호(Pout)가 출력된다. 도 15c의 도표는 래치 회로(40)가 추가되어 있기 때문에, 도 11c의 도표와 클록(CK3, 4)의 레벨이 역으로 되어 있다. 그것 이외의 프로그램 입력 회로의 동작은 상술한 회로와 동일하다.
상기한 바와 같이, 프로그램 입력 회로(20)는 한번에 기록 가능한 메모리 셀의 수와 동일한 것만 배치된다. 이에 따라, 외부에서 디바이스에 기록 데이터를 입력할 때, 데이터의 재배열을 외부에서 수행할 필요가 없어진다. 외부에서는 판독과 같은 데이터의 병렬로 기록 데이터를 입력하면, 이 데이터를 논리 합성 회로내에 한시적으로 저장해 둘 수 있다. 다음은 디바이스 내부에서 자동적으로 기록 레벨에 대응하는 기록 데이터를 논리 합성하여, 프로그램 데이터(Pout)를 대응하는 페이지 버퍼에 자동적으로 전송하여 각 기록 레벨에서 기록을 수행한다.
도 16, 17은 도 15의 프로그램 입력 회로를 이용한 경우의 상세한 기록 타이밍 차트도이다. 상술한 도 12, 13, 14와 다른 것은 도 16에 도시되는 바와 같이, 최초로 4개의 칼럼의 데이터(Q2)가 입력되어 대응하는 프로그램 입력 회로(20)내의 래치 회로(22)내에 저장되고, 다음에 4개의 칼럼의 데이터(Q1)가 입력되어 대응하는 프로그램 입력 회로(20)내의 래치 회로(40)내에 저장되며, 그 후는 L3 레벨에서 기록되고, L1 레벨에서 기록되며, L2 레벨에서의 연속적으로 기록되는 것이다. 즉, 각 레벨의 기록 동작마다 데이터(Q2, Q1)가 입력될 필요는 없다.
도 16에 도시되는 바와 같이, L3 레벨의 기록시에는 프로그램 데이터 제어 신호(PGM2=High)로 설정되어 페이지 버퍼(PB0)내의 래치 회로의 노드(A0)에 L 레벨이 래치된다. 그것 이외의 페이지 버퍼내의 노드(A1, A2, A3)에는 H 레벨이 래치된다. 이에 따른 그 후의 프로그램 동작에서는 페이지 버퍼(PB0)에 대응하는 메모리 셀에만 전자가 주입된다. 도 16에 도시된 L3 레벨의 기록에 대한 기록 검증, 기록 동작, 기록 검증이 행해지면, 도 17로 옮겨 프로그램 데이터 제어 신호(PGM0=High)로 설정되어 L1 레벨에서의 기록이 개시된다. 그 후, 프로그램 데이터 제어 신호 PGM1=High로 설정되어 L2 레벨에서의 기록이 행해진다. 각각의 기록 검증, 기록 동작은 전술한 동작과 동일하다.
도 18은 복수의 플래시 메모리를 갖는 메모리 장치의 구성도이다. 도 18의 예에서 4개의 플래시 메모리 디바이스(FMO~3)에 대하여 외부 부착 회로로 프로그램 입력 회로(20)가 설치된다. 메모리 카드 등 복수의 메모리 디바이스가 탑재되는 경우, 공통으로 프로그램 입력 회로(20)가 설치되는 것에 의해 각각의 플래시 메모리 디바이스의 칩 크기를 작게 할 수 있다. 공통으로 설치되는 프로그램 입력 회로(20)는 도 15에 표시되는 바와 같이 동시에 프로그램되는 칼럼 만큼의 데이터(Q2, Q1)를 저장할 수 있는 타입이 바람직하다.
이상의 실시예를 다음과 같이 부기에 통합한다.
부기 1. 비휘발성 메모리에 있어서,
2N의 임계치 전압 상태를 유지하는 복수의 셀 트랜지스터와,
상기 셀 트랜지스터가 접속되는 복수의 비트선 및 워드선과,
상기 비트선에 접속되어 상기 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로를 포함하고,
상기 판독 버퍼 회로는 상기 검출된 임계치 전압 상태에 따라서 판독 데이터를 래치하는 래치 회로와, 상기 래치 회로의 래치 상태를 제1 및 제2 상태로 반전하는 제1 및 제2 래치 반전 회로를 포함하며,
상기 판독 버퍼 회로는 상기 셀 트랜지스터가 유지하는 제1 비트의 데이터를 판독할 때 초기 상태의 래치 회로를 검출된 제1, 2 또는 제3, 4 임계치 전압 상태에 따라서 상기 제1 래치 반전 회로에서 반전 또는 비반전시켜 그 래치 상태를 제1 데이터로서 출력하고, 또한, 셀 트랜지스터가 유지하는 하위의 제2 비트의 데이터를 판독할 때 상기 제1 데이터에 대응하는 래치 상태로부터 검출된 제1 또는 제2 임계치 전압 상태에 따라서 상기 제1 래치 반전 회로에서 반전 또는 비반전시키고, 계속하여 검출된 제3 또는 제4 임계치 전압 상태에 따라서 상기 제2 래치 반전 회로에서 반전 또는 비반전시켜, 그 래치 상태를 제2 데이터로 하여 출력하는 것을 특징으로 하는 비휘발성 메모리.
부기 2. 부기 1에 있어서,
상기 셀 트랜지스터는 전하를 축적하는 플로팅 게이트와, 상기 워드선에 접속되는 제어 게이트를 포함하고,
상기 제1 비트를 판독할 때, 상기 워드선에 상기 제1 및 제2 임계치 전압과 상기 제3 및 제4 임계치 전압과의 사이의 제2 기준 전압이 인가되고,
상기 제2 비트를 판독할 때 상기 워드선에 상기 제1과 제2 임계치 전압의 사이의 제1 기준 전압이 인가되고, 계속해서 상기 워드선에 상기 제3과 제4 임계치 전압의 사이의 제3 기준 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리.
부기3. 부기1에 있어서,
상기 판독 버퍼 회로의 래치 회로는 상기 판독전에 초기 상태로 리셋되는 것을 특징으로 하는 비휘발성 메모리.
부기 4. 부기 1에 있어서,
상기 제1 래치 반전 회로는 제1 세팅 신호에 응답하여 활성화되고, 상기 래치 회로의 제1 노드를 H 레벨 또는 L 레벨 중의 어느 한쪽의 레벨로 상기 래치 회로를 반전시키고,
상기 제2 래치 반전 회로는 제2 세팅 신호에 응답하여 활성화되고, 상기 래치 회로의 제2 노드를 H 레벨 또는 L 레벨 중의 어느 한쪽의 레벨로 상기 래치 회로를 반전시키는 것을 특징으로 하는 비휘발성 메모리.
부기 5. 부기 1에 있어서,
상기 복수의 비트선은 제1 비트선군과 제2 비트선군을 포함하고,
또한, 상기 판독 버퍼 회로는 상기 제1 비트선군에 각각 접속되는 제1 판독 버퍼 회로군과, 상기 제2 비트선군에 각각 접속되는 제2의 판독 버퍼 회로군을 포함하며,
상기 제2 판독 버퍼 회로군으로부터 제1 데이터를 출력할 때에 병행하여 상기 제1 판독 버퍼 회로군이 상기 셀 트랜지스터로부터 제2 비트를 판독하여 래치하고,
상기 제1 판독 버퍼 회로군으로부터 제2 데이터를 출력할 때에 병행하여, 상기 제2 판독 버퍼 회로군이 상기 셀 트랜지스터로부터 제2 비트를 판독하여 래치하는 것을 특징으로 하는 비휘발성 메모리.
부기 6. 부기 5에 있어서,
상기 제1 및 제2 판독 버퍼 회로군은 판독한 제1 및 제2 데이터를 각각 직렬로 출력하는 것을 특징으로 하는 비휘발성 메모리.
부기7. 비휘발성 메모리에 있어서,
2N의 임계치 전압 상태를 유지하는 복수의 셀 트랜지스터와,
상기 셀 트랜지스터가 접속되는 복수의 비트선 및 워드선과,
상기 비트선에 접속되어 상기 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로와,
제1의 비트 및 그것보다 하위의 제2 비트의 데이터 입력에 응답하여, 프로그램의 유무를 나타내는 프로그램 데이터를 출력하는 프로그램 입력 회로를 포함하고, 프로그램시에, 상기 판독 버퍼 회로는 상기 프로그램 데이터를 래치하여, 비트선을 그 프로그램 데이터에 따른 상태로 하고, 또한, 상기 프로그램 입력 회로는 소거 상태인 제1 상태로부터 제2 상태로 프로그램하는 제1 주기와, 제1 상태로부터 제3 상태로 프로그램하는 제2 주기와, 제1 상태로부터 제4 상태로 프로그램하는 제3 주기에서, 상기 제1 및 제2 비트의 조합에 따라서 상기 프로그램 데이터를 출력하는 것을 특징으로 하는 비휘발성 메모리.
부기 8. 부기 7에 있어서,
상기 셀 트랜지스터는 전하를 축적하는 플로팅 게이트와, 상기 워드선에 접속되는 제어 게이트를 포함하고,
상기 프로그램시에 상기 제1 주기에서 상기 제2 상태로 프로그램되는 셀 트랜지스터에 대하여 상기 플로팅 게이트에 전하가 주입되고, 상기 제2 주기에 있어서, 상기 제3 상태로 프로그램되는 셀 트랜지스터에 대하여 상기 플로팅 게이트에 전하가 주입되며, 상기 제3 주기에 있어서, 상기 제4 상태로 프로그램되는 셀 트랜지스터에 대하여 상기 플로팅 게이트에 전하가 주입되는 것을 특징으로 하는 비휘발성 메모리.
부기 9. 부기 7에 있어서,
상기 프로그램 입력 회로는 상기 제1 및 제2 비트의 데이터와, 상기 제1 내지 제3 주기에 있어서 생성되는 프로그램 데이터 제어 신호와의 논리 합성에 의해 상기 프로그램 데이터를 생성하는 것을 특징으로 하는 비휘발성 메모리.
부기10. 부기7에 있어서
상기 프로그램 입력 회로는 상기 제1 및 제2 비트의 데이터를 래치하는 데이터 래치 회로를 포함하고, 그 래치된 제1 및 제2 데이터와, 상기 제1 내지 제3 주기에 있어서 생성되는 제1 내지 제3 프로그램 데이터 제어 신호와의 논리 합성에 의해 상기 프로그램 데이터를 생성하는 것을 특징으로 하는 비휘발성 메모리.
부기 11. 비휘발성 메모리 장치에 있어서,
2N의 임계치 전압 상태를 유지하는 복수의 셀 트랜지스터와, 상기 셀 트랜지스터가 접속되는 복수의 비트선 및 워드선과, 상기 비트선에 접속되어 상기 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로를 구비하는 복수의 비휘발성 메모리와,
상기 복수의 비휘발성 메모리에 공통으로 설치되어 제1 비트 및 그것보다 하위의 제2 비트의 데이터 입력에 응답하여 프로그램의 유무를 나타내는 프로그램데이터를 출력하는 프로그램 입력 회로를 포함하고,
프로그램시에 상기 비휘발성 메모리내의 판독 버퍼 회로는 상기 프로그램 데이터를 래치하여 비트선을 그 프로그램 데이터에 따른 상태로 하고
또한, 상기 프로그램 입력 회로는 소거 상태인 제1 상태로부터 제2 상태로 프로그램하는 제1 주기와, 제1 상태로부터 제3 상태로 프로그램하는 제2 주기와, 제1 상태로부터 제4 상태로 프로그램하는 제3 주기에 있어서, 상기 제1 및 제2 비트의 조합에 따라서 상기 프로그램 데이터를 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
전술한 바와 같이, 본 발명의 보호 범위는 상기한 실시예에 한정되는 것이 아니라, 특허청구의 범위에 기재된 발명과 그 동등물에까지 미치는 것이다.
이상, 본 발명에 따르면, 다중 비트 데이터를 기록하는 메모리 셀을 갖는 비휘발성 메모리에 있어서, 회로 구성이 간단한 판독 버퍼 회로를 제공할 수 있다. 또한, 다중 비트의 데이터가 조합에 따라서 프로그램의 유무를 나타내는 프로그램 데이터를 생성하는 프로그램 입력 회로를 제공할 수 있다.

Claims (8)

  1. 비휘발성 메모리에 있어서,
    2N의 임계치 전압 상태를 유지하는 복수의 셀 트랜지스터;
    상기 셀 트랜지스터가 접속되는 복수의 비트선 및 워드선; 및
    상기 비트선에 접속되어 상기 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로를 포함하고,
    상기 판독 버퍼 회로는 상기 검출된 임계치 전압 상태에 따라서 판독 데이터를 래치하는 래치 회로와, 상기 래치 회로의 래치 상태를 제1 및 제2 상태로 반전하는 제1 및 제2 래치 반전 회로를 포함하며,
    상기 셀 트랜지스터가 유지하는 제1 비트의 데이터를 판독할 때, 상기 판독 버퍼 회로는 초기 상태의 래치 회로를 검출된 제1, 2 또는 제3, 4의 임계치 전압 상태에 따라서 상기 제1 래치 반전 회로에서 반전 또는 비반전시켜 그 래치 상태를 제1 데이터로 하여 출력하고,
    상기 셀 트랜지스터가 유지하는 하위의 제2 비트의 데이터를 판독할 때, 상기 판독 버퍼 회로는 상기 제1 데이터에 대응하는 래치 상태로부터 검출된 제1 또는 제2 임계치 전압 상태에 따라서 상기 제1 래치 반전 회로에서 반전 또는 비반시키고, 계속해서 검출된 제3 또는 제4 임계치 전압 상태에 따라서 상기 제2 래치 반전 회로에서 반전 또는 비반전시켜 그 래치 상태를 제2 데이터로 하여 출력하는 것을 특징으로 하는 비휘발성 메모리.
  2. 제1항에 있어서,
    상기 셀 트랜지스터는 전하를 축적하는 플로팅 게이트와, 상기 워드선에 접속되는 제어 게이트를 포함하고,
    상기 제1 비트를 판독할 때, 상기 제1 및 제2 임계치 전압과 상기 제3 및 제4 임계치 전압과의 사이의 제2 기준 전압이 상기 워드선에 인가되며,
    상기 제2 비트를 판독할 때, 상기 제1과 제2 임계치 전압의 사이의 제1 기준 전압이 상기 워드선에 인가되고 계속해서 상기 제3과 제4 임계치 전압의 사이의 제3 기준 전압이 상기 워드선에 인가되는 것을 특징으로 하는 비휘발성 메모리.
  3. 제1항에 있어서,
    상기 복수의 비트선은 제1 비트선군과 제2 비트선군을 포함하고,
    또한, 상기 판독 버퍼 회로는 상기 제1 비트선군에 각각 접속되는 제1 판독버퍼 회로군과, 상기 제2 비트선군에 각각 접속되는 제2 판독 버퍼 회로군을 포함하며,
    상기 제2 판독 버퍼 회로군으로부터 제1 데이터를 출력할 때에 병행하여 상기 제1 판독 버퍼 회로군이 상기 셀 트랜지스터로부터 제2 비트를 판독하여 래치하고,
    상기 제1 판독 버퍼 회로군으로부터 제2 데이터를 출력할 때에 병행하여 상기 제2 판독 버퍼 회로군이 상기 셀 트랜지스터로부터 제2 비트를 판독하여 래치하는 것을 특징으로 하는 비휘발성 메모리.
  4. 비휘발성 메모리에 있어서,
    2N의 임계치 전압 상태를 유지하는 복수의 셀 트랜지스터;
    상기 셀 트랜지스터가 접속되는 복수의 비트선 및 워드선;
    상기 비트선에 접속되어 상기 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로;
    제1 비트 및 그것보다 하위의 제2 비트의 데이터 입력에 응답하여 프로그램의 유무를 나타내는 프로그램 데이터를 출력하는 프로그램 입력 회로를 포함하고,
    프로그램시에, 상기 판독 버퍼 회로는 상기 프로그램 데이터를 래치하여 비트선을 그 프로그램 데이터에 따른 상태로 하며,
    상기 프로그램 입력 회로는 소거 상태인 제1 상태로부터 제2의 상태로 프로그램하는 제1 주기와, 제1 상태로부터 제3 상태로 프로그램하는 제2 주기와, 제1 상태로부터 제4 상태로 프로그램하는 제3 주기에 있어서, 상기 제1 및 제2 비트의 조합에 따라서 상기 프로그램 데이터를 출력하는 것을 특징으로 하는 비휘발성 메모리.
  5. 제4항에 있어서,
    상기 셀 트랜지스터는 전하를 축적하는 플로팅 게이트와, 상기 워드선에 접속되는 제어 게이트를 포함하고,
    상기 프로그램시에, 상기 제1 주기에 있어서, 상기 제2 상태로 프로그램되는 셀 트랜지스터에 대하여 상기 플로팅 게이트에 전하가 주입되고, 상기 제2 주기에 있어서, 상기 제3 상태로 프로그램되는 셀 트랜지스터에 대하여 상기 플로팅 게이트에 전하가 주입되며, 상기 제3 주기에 있어서, 상기 제4 상태로 프로그램되는 셀 트랜지스터에 대하여 상기 플로팅 게이트에 전하가 주입되는 것을 특징으로 하는 비휘발성 메모리.
  6. 제4항에 있어서,
    상기 프로그램 입력 회로는, 상기 제1 및 제2 비트의 데이터와, 상기 제1 내지 제3 주기에서 생성되는 프로그램 데이터 제어 신호와의 논리 합성에 의해 상기 프로그램 데이터를 생성하는 것을 특징으로 하는 비휘발성 메모리.
  7. 제4항에 있어서,
    상기 프로그램 입력 회로는 상기 제1 및 제2 비트의 데이터를 래치하는 데이터 래치 회로를 포함하고, 그 래치된 제1 및 제2 데이터와, 상기 제1 내지 제3 주기에서 생성되는 제1 내지 제3 프로그램 데이터 제어 신호와의 논리 합성에 의해 상기 프로그램 데이터를 생성하는 것을 특징으로 하는 비휘발성 메모리.
  8. 비휘발성 메모리 장치에 있어서,
    2N의 임계치 전압 상태를 유지하는 복수의 셀 트랜지스터;
    상기 셀 트랜지스터가 접속되는 복수의 비트선 및 워드선;
    상기 비트선에 접속되어 상기 셀 트랜지스터의 임계치 전압 상태를 검출하는 판독 버퍼 회로를 구비하는 복수의 비휘발성 메모리; 및
    상기 복수의 비휘발성 메모리에 공통으로 설치되고, 제1 비트 및 그것보다 하위의 제2 비트의 데이터 입력에 응답하여 프로그램의 유무를 나타내는 프로그램 데이터를 출력하는 프로그램 입력 회로를 포함하고,
    프로그램시에 상기 비휘발성 메모리내의 판독 버퍼 회로는 상기 프로그램 데이터를 래치하여 비트선을 그 프로그램 데이터에 따른 상태로 하고,
    상기 프로그램 입력 회로는 소거 상태인 제1 상태로부터 제2 상태로 프로그램하는 제1 주기와, 제1 상태로부터 제3 상태로 프로그램하는 제2 주기와, 제1 상태부터 제4 상태로 프로그램하는 제3 주기에 있어서, 상기 제1 및 제2 비트의 조합에 따라서 상기 프로그램 데이터를 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
KR1020010005561A 2000-06-30 2001-02-06 다중 레벨 데이터를 저장하는 비휘발성 메모리 Expired - Fee Related KR100589928B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000199601A JP3942342B2 (ja) 2000-06-30 2000-06-30 多値データを記録する不揮発性メモリ
JP2000-199601 2000-06-30

Publications (2)

Publication Number Publication Date
KR20020003074A KR20020003074A (ko) 2002-01-10
KR100589928B1 true KR100589928B1 (ko) 2006-06-15

Family

ID=18697588

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010005561A Expired - Fee Related KR100589928B1 (ko) 2000-06-30 2001-02-06 다중 레벨 데이터를 저장하는 비휘발성 메모리

Country Status (6)

Country Link
US (1) US6288936B1 (ko)
EP (1) EP1168361B1 (ko)
JP (1) JP3942342B2 (ko)
KR (1) KR100589928B1 (ko)
DE (1) DE60029206T2 (ko)
TW (1) TW487913B (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE40110E1 (en) * 1999-09-20 2008-02-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device for storing multivalued data
IL148834A (en) 2000-09-10 2007-03-08 Sandisk Il Ltd Removable, active, personal storage device, system and method
EP1195416A3 (de) * 2000-10-05 2005-12-28 Degussa AG Polymerisierbare siliciumorganische Nanokapseln
JP4044755B2 (ja) * 2000-12-12 2008-02-06 三星電子株式会社 不揮発性半導体メモリ装置及びそれのプログラム方法
JP3631463B2 (ja) * 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
EP1331238A3 (de) * 2002-01-23 2004-01-14 Degussa AG Gemisch kettenförmiger und cyclischer Siloxanoligomerer, dessen Herstellung und dessen Verwendung
US6836432B1 (en) * 2002-02-11 2004-12-28 Advanced Micro Devices, Inc. Partial page programming of multi level flash
US6847550B2 (en) * 2002-10-25 2005-01-25 Nexflash Technologies, Inc. Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
DE10336544A1 (de) * 2003-08-05 2005-02-24 Degussa Ag Zweikomponentenbeschichtungssystem für die Ausstattung glatter Oberflächen mit "Easy-to-clean" - Eigenschaften
JP4750034B2 (ja) * 2004-07-30 2011-08-17 スパンション エルエルシー 半導体装置および書き込み方法
US7466588B2 (en) * 2004-10-07 2008-12-16 Nokia Corporation Method for improving programming speed in memory devices
US7769963B1 (en) * 2005-02-09 2010-08-03 Tc License Ltd. RF tag system with single step read and write commands
KR100680478B1 (ko) * 2005-03-22 2007-02-08 주식회사 하이닉스반도체 면적이 감소된 플래시 메모리 장치와 그 액세스 제어 방법
KR100600301B1 (ko) * 2005-05-25 2006-07-13 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와, 이를 포함하는 플래시메모리 장치 및 그 프로그램 동작 방법
KR100648286B1 (ko) 2005-07-04 2006-11-23 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
KR100642892B1 (ko) * 2005-07-19 2006-11-03 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법
KR100648290B1 (ko) * 2005-07-26 2006-11-23 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불 휘발성 메모리 장치및 그것의 프로그램 방법
KR100742278B1 (ko) 2005-11-23 2007-07-24 삼성전자주식회사 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치
WO2007095217A1 (en) * 2006-02-15 2007-08-23 Micron Technology, Inc. Single latch data circuit in a multiple level cell non-volatile memory device
ITRM20060074A1 (it) 2006-02-15 2007-08-16 Micron Technology Inc Circuito per dati a latch singolo in un dispositivo di memoria volatile e delle a piu livelli
KR100854903B1 (ko) 2006-05-10 2008-08-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 프로그램 방법
JP5207081B2 (ja) * 2006-07-31 2013-06-12 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー マルチレベル受動素子メモリセルアレイを読出す方法および機器
KR100866954B1 (ko) 2006-09-29 2008-11-05 삼성전자주식회사 멀티 레벨 셀의 프로그래밍 시간을 줄일 수 있는 플래쉬메모리 장치 및 그 프로그래밍 방법
JP5016888B2 (ja) * 2006-10-04 2012-09-05 株式会社東芝 不揮発性半導体記憶装置
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
JP5111882B2 (ja) * 2007-02-09 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
KR100826654B1 (ko) * 2007-04-24 2008-05-06 주식회사 하이닉스반도체 플래시 메모리소자의 동작방법 및 이를 위한 제어회로
JP5150245B2 (ja) * 2007-12-27 2013-02-20 株式会社東芝 半導体記憶装置
KR101513714B1 (ko) * 2008-07-09 2015-04-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR101618311B1 (ko) * 2010-02-08 2016-05-04 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
KR20120045202A (ko) 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 프로그램 방법
KR101278103B1 (ko) * 2011-09-26 2013-06-24 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20140148132A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9812223B2 (en) * 2013-06-21 2017-11-07 SK Hynix Inc. Semiconductor memory device and method of operating the same
JP5901712B2 (ja) * 2014-08-29 2016-04-13 株式会社日立製作所 半導体装置および情報処理装置
KR102406664B1 (ko) * 2016-02-24 2022-06-08 삼성전자주식회사 Otp 메모리 및 그것의 데이터 기입 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3153730B2 (ja) * 1995-05-16 2001-04-09 株式会社東芝 不揮発性半導体記憶装置
KR100332950B1 (ko) * 1998-04-10 2002-08-21 삼성전자 주식회사 단일비트동작모드와다중비트동작모드를갖는불휘발성반도체메모리장치및그것의기입/독출방법

Also Published As

Publication number Publication date
DE60029206T2 (de) 2006-11-02
TW487913B (en) 2002-05-21
EP1168361A2 (en) 2002-01-02
EP1168361A3 (en) 2004-09-01
EP1168361B1 (en) 2006-07-05
KR20020003074A (ko) 2002-01-10
JP3942342B2 (ja) 2007-07-11
JP2002025277A (ja) 2002-01-25
US6288936B1 (en) 2001-09-11
DE60029206D1 (de) 2006-08-17

Similar Documents

Publication Publication Date Title
KR100589928B1 (ko) 다중 레벨 데이터를 저장하는 비휘발성 메모리
JP3652826B2 (ja) 多値記憶不揮発性半導体メモリ
KR100458408B1 (ko) 비휘발성 반도체 기억 장치
US7095657B2 (en) Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array
KR100794835B1 (ko) 반도체 기억 장치
KR100482235B1 (ko) 반도체 메모리 장치
KR100256616B1 (ko) 불휘발성 반도체 기억장치
US6222763B1 (en) Nonvolatile semiconductor memory and read method
US7002848B2 (en) Nonvolatile semiconductor memory device
EP1720168A1 (en) Integrated circuit device, flash memory array, nonvolatile memory device and operating method
US8208309B2 (en) Semiconductor memory device and method of operating the same
US5214605A (en) Automatic erasing optimization circuit for an electrically erasable and programmable semiconductor memory and method thereof
KR100204803B1 (ko) 단일 비트셀 및 다중비트셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리 장치
US6661709B2 (en) Nonvolatile semiconductor memory device
KR100340922B1 (ko) 비휘발성반도체기억장치및그의기입방법
US7023730B2 (en) Nonvolatile semiconductor memory device and writing method thereto
TWI686933B (zh) 半導體儲存裝置以及讀出方法
US7403431B2 (en) Method of reading a flash memory device
KR20060016553A (ko) 페이지 버퍼 및 이를 이용한 플래쉬 메모리 셀의 독출 방법
JP3519542B2 (ja) 半導体記憶装置
KR100195272B1 (ko) 다수상태 불휘발성 메모리에서의 프로그램 인터럽트장치및그방법
KR20100129075A (ko) 불휘발성 메모리 장치 및 이의 프로그램 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20010206

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20050317

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20010206

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060420

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060608

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060609

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090525

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100525

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110527

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20120521

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130524

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140530

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20150515

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20150515

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20160517

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20160517

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20170522

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20180516

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20180516

Start annual number: 13

End annual number: 13

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20200319