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KR100340922B1 - 비휘발성반도체기억장치및그의기입방법 - Google Patents

비휘발성반도체기억장치및그의기입방법 Download PDF

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KR100340922B1
KR100340922B1 KR1019980040227A KR19980040227A KR100340922B1 KR 100340922 B1 KR100340922 B1 KR 100340922B1 KR 1019980040227 A KR1019980040227 A KR 1019980040227A KR 19980040227 A KR19980040227 A KR 19980040227A KR 100340922 B1 KR100340922 B1 KR 100340922B1
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요시지 오타
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샤프 가부시키가이샤
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Abstract

복수의 메모리셀(CELL0, CELLl)에 동시에 다치 데이터의 기입 동작과 베리파이(verify) 동작을 할 수 있어, 다치 데이터를 고속으로 기입할 수 있는 비휘발성 반도체 기억 장치 및 그의 기입 방법을 제공한다. 비트선(BLn∼BLn+3)과 워드선(WL0)에 의해 선택된 메모리셀(CELL0, CELLl)에 기입할 입력 다치 데이터를 래치회로(Latch0, Latchl)에 의해 기억한다. 상기 메모리셀(CELL0, CELLl)에 기입된 다치 데이터를 다치 센스 앰프(SA0, SAl)에 의해 독출한다. 상기 래치회로(Latch0, Latch1)에 기억된 입력 다치 데이터(래치 노드 Q0#, Q1#)와 다치 센스 앰프(SA0, SAl)에 의해 메모리셀(CELL0, CELLl)부터 독출된 다치 데이터(센스 노드 S0#, S1#)에 기초하여, 비트선 전압 발생 회로(1)에 의해, 입력 다치 데이터를 메모리셀(CELL0, CELLl)에 기입하기 위해 소정 전압을 상기 메모리셀(CELL0, CELLl)에 접속된 비트선(BLn+1, BLn+3)에 인가한다.

Description

비휘발성 반도체 기억 장치 및 그의 기입 방법{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND WRITING METHOD THEREOF}
본 발명은, 복수의 메모리셀에 병렬로 다치 데이터를 기입하는 비휘발성 반도체 기억 장치에 관한 것이다.
최근의 비휘발성 반도체 기억 장치의 진보는 현저하여, 기억 용량이 급속히 증대하고 있다. 이에 따라, 종래와 같은 제조 프로세스로 기억 용량을 증대시키는 방법으로서, 1개의 메모리셀에 기억할 수 있는 정보의 비트수를 늘리는 (소위 다치화를 행하는) 방법이 있다. 이 다치화된 비휘발성 반도체 기억 장치에서는, 메모리셀의 문턱 전압을 제어하고 있다. 상기 비휘발성 반도체 기억 장치는, 1개의 메모리셀에 4치(정보량으로서는 2비트/셀)을 기억하여, 메모리셀의 문턱 전압이 높은 쪽으로부터 순차적으로, 데이터 "0,0", "0,1", "1,0" 및 "1,1"으로 하고 있다. 또한, 데이터"0,0"를 소거상태로 하면, 이 소거상태의 메모리셀을, 데이터 "0,1", "1,0" 및 "1,1"의 순서로 보다 낮은 문턱 전압으로 시프트함으로써, 기입 동작을 행한다. 또, 소거된 메모리셀의 문턱 전압쪽이 기입된 메모리셀의 문턱 전압보다 낮은 비휘발성 반도체 기억 장치도 있으나, 기본적으로는 동일한다.
이와 같은 다치 데이터의 기입을 하는 비휘발성 반도체 기억 장치로서, 예컨대 데이터 "0,1", "1,0" 및 "1,1"의 순서로 각각 별도로 기입 동작과 베리파이(verify) 동작을 행하는 것이 제안되어 있다("A 3.3V 128Mb Multi-Level NAND Flash Memory for Mass Storage Applications" ISSCC96 DIGEST OF TECHNICAL PAPERS, P 32∼P33).
그러나, 상기 비휘발성 반도체 기억 장치에서는, 다음과 같은 (1)∼(4)의 문제가 있다.
(1) 다치 데이터마다 베리파이 동작을 행하기 때문에, 이 베리파이 동작에 요하는 시간이, 예컨대 1개의 메모리셀에 4치(four-value)의 데이터를 기억하는 경우에는, 2치(binary value)의 경우 3배정도 길어진다.
(2) 기입 및 베리파이시의 워드선 전압은, 베리파이될 다치(multi-value) 데이터의 문턱 전압에 따라 변경할 필요가 있기 때문에, 워드선 전압을 변화시키기 위한 시간이 필요하게 된다.
(3) 기입시, 비트선에 인가되는 전압이 다치 데이터의 값에 상관없이 일정하기 때문에, 데이터 "0,1"용으로 절대치가 작은 부전압으로부터 데이터 "1,1"용의 절대치가 큰 부전압까지의 전압을 워드선에 인가하기 때문에, 많은 기입 펄스가 필요하게 된다.
(4) 동일 워드선에 공통으로 접속되어 있는 메모리셀의 게이트 디스터번스의 원인으로 된다.
따라서, 본 발명의 목적은, 복수의 메모리셀에 동시에 다치 데이터의 기입 동작과 베리파이 동작을 행할 수 있어, 다치 데이터를 고속으로 기입할 수 있는 비휘발성 반도체 기억 장치 및 그의 기입 방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 비휘발성 반도체 기억 장치는, 비트선 및 워드선에 의해 접속된 복수의 비휘발성 메모리셀과, 상기 비트선과 상기 워드선에 의해 선택된 상기 메모리셀에 기입될 입력 다치 데이터를 기억하는 래치회로와, 상기 워드선에 일정한 독출 전압을 인가함으로써, 상기 메모리셀에 기입된 다치 데이터를 독출하는 다치 센스 앰프와, 상기 래치회로에 기억된 상기 입력 다치 데이터와 상기 다치 센스 앰프에 의해 상기 메모리셀로부터 독출된 상기 다치 데이터에 기초하여, 상기 입력 다치 데이터를 상기 메모리셀에 기입하기 위해 소정 전압을 상기 메모리셀에 접속된 상기 비트선에 인가하는 비트선 전압 발생 회로를 구비한다.
상기 비휘발성 반도체 기억 장치에서는, 상기 비트선과 워드선에 의해 선택된 상기 메모리셀에 기입될 입력 다치 데이터를 래치회로에 기억하고, 상기 워드선에 일정한 독출 전압을 인가함으로써, 상기 메모리셀에 기입된 다치 데이터를 다치 센스 앰프에 의해 독출한다. 또한, 상기 래치회로에 기억된 입력 다치 데이터와 상기 다치 센스 앰프에 의해 독출된 상기 메모리셀에 기입된 다치 데이터에 따라, 비트선 전압 발생 회로에 의해 상기 입력 다치 데이터를 상기 메모리셀에 기입하기 위해 소정 전압을 상기 메모리셀에 접속된 비트선에 인가한 후, 워드선에 일정한 기입 전압을 인가하여, 상기 메모리셀에 입력 다치 데이터를 기입한다. 이와 같이,상기 다치 센스 앰프에 의해, 복수의 메모리셀의 다치 데이터를 한번에 독출하기 때문에, 각 데이터마다 베리파이할 필요가 없고, 또한, 다치 센스 앰프는, 일정한 워드선 전압으로, 메모리셀로부터 다치 데이터를 독출할 수 있기 때문에, 베리파이중에 워드선 전압을 변경할 필요가 없다. 또한, 상기 비트선 전압 발생 회로에 의해 비트선마다 소정 전압을 인가할 수 있기 때문에, 기입 펄스 회수의 최적화가 도모되어, 적은 기입 회수로 다치 데이터의 기입을 할 수 있다. 따라서, 복수의 메모리셀에 동시에 다치 데이터의 기입 동작과 베리파이 동작을 할 수 있다. 또한, 기입하는 다치 데이터의 값에 관계 없이, 워드선에 일정한 전압을 인가하기 때문에, 게이트 디스터번스(gate disturbance)를 감소시킬 수 있다.
1 실시형태에 있어서, 상기 메모리셀의 독출과 비트선 전압 발생 회로에 의한 비트선에 대한 전압 인가 및 상기 메모리셀에 대한 기입에 의해, 상기 래치회로에 기억된 입력 다치 데이터와 다치 센스 앰프에 의해 메모리셀로부터 독출된 다치 데이터에 기초한 값이 일치하면, 상기 비트선 전압 발생 회로는, 선택된 메모리셀의 비트선을 오픈상태로 한다. 따라서, 동일 워드선에 접속된 다른 메모리셀의 기입이 행하여지더라도, 입력 다치 데이터가 정확히 기입된 메모리셀은, 그 이상의 기입이 행해지지 않기 때문에, 입력 다치 데이터를 메모리셀에 확실히 기입할 수 있다.
1 실시형태에 있어서, 상기 메모리셀의 독출과 비트선 전압 발생 회로에 의한 비트선에 대한 전압인가 및 상기 메모리셀에 대한 기입에 의해, 상기 메모리셀에 상기 입력 다치 데이터가 정확히 기입되어, 상기 래치회로에 기억된 입력 다치데이터와 상기 다치 센스 앰프에 의해 메모리셀로부터 독출된 다치 데이터에 기초한 값이 일치할 때까지, 비트선 전압 발생 회로는, 상기 입력 다치 데이터를 상기 메모리셀에 기입하기 위해 소정 전압을 계속 출력한다. 따라서, 상기 메모리셀의 독출과 비트선 전압 발생 회로에 의한 비트선에 대한 전압인가 및 상기 메모리셀에 대한 기입을 반복할 때, 기입 펄스를 절환하는 것에 비해 비트선 전압 발생 회로의 출력지연이 없고, 기입 시간을 고속으로 할 수 있다.
본 발명의 비휘발성 반도체 기억 장치의 기입 방법은, 비트선 및 워드선에 의해 접속된 복수의 비휘발성 메모리셀을 갖는 비휘발성 반도체 기억 장치의 기입 방법에 있어서, 상기 비트선과 상기 워드선에 의해 선택된 상기 메모리셀에 기입될 입력 다치 데이터를 래치회로에 기억하는 제1 단계와, 상기 워드선에 일정한 독출 전압을 인가함으로써, 상기 메모리셀에 기입된 다치 데이터를 다치 센스 앰프에 의해 독출하는 제2 단계와, 상기 래치회로에 기억된 상기 입력 다치 데이터와 상기 다치 센스 앰프에 의해 독출된 상기 메모리셀에 기입된 다치 데이터에 기초하여, 비트선 전압 발생 회로에 의해 상기 입력 다치 데이터를 상기 메모리셀에 기입하기 위해 소정 전압을 상기 메모리셀에 접속된 상기 비트선에 인가하는 제3 단계와, 상기 비트선 전압 발생 회로에 의해 상기 소정 전압을 상기 비트선에 인가한 상태로, 상기 워드선에 일정한 기입 전압을 인가함으로써, 상기 메모리셀에 상기 입력 다치 데이터를 기입하는 제4 단계를 포함하고, 상기 래치회로에 기억된 상기 입력 다치 데이터와 상기 다치 센스 앰프에 의해 상기 메모리셀로부터 독출된 상기 다치 데이터에 기초한 값이 일치할 때까지, 상기 제2, 제3 및 제4 단계를 반복한다.
또한, 본 발명의 또 다른 양태에 있어서의 비휘발성 반도체 기억 장치는, 비트선과 워드선에 접속된 복수의 비휘발성 메모리셀; 비트선(BLn∼BLn+3)과 워드선(WLO)에 의해 선택된 메모리셀(CELL0, CELL1)에 기입될 입력 다치 데이터를 기억하기 위한 래치회로(Latch0, Latch1); 상기 워드선(WLO)에 소정 독출 전압을 인가함으로써 상기 메모리셀(CELL0, CELL1)에 기입된 다치 데이터를 기억하기 위한 것으로, 기준전압(Vpre)과 승압전압간의 차 전압이 상기 센스 앰프(SA0,SA1)의 감도 이상으로 되도록 상기 메모리셀(CELL0, CELL1)로부터 독출된 전압을 승압하기 위한 용량 소자(C1,C2,C3,C4)로 구성되는 용량 수단 및 센스 앰프(SA0,SA1)를 갖는 다치 센스 앰프; 및 상기 래치회로(Latch0, Latch1)에 기억된 입력 다치 데이터와 상기 다치 센스 앰프에 의해 상기 메모리셀(CELL0, CELL1)로부터 독출된 입력 다치 데이터에 기초하여, 상기 입력 다치 데이터를 상기 메모리셀(CELL0, CELL1)에 접속된 비트선(BLn+1,BLn+3)에 인가하기 위한 비트선 전압 발생 회로(1)를 포함하며, 상기 비트선 전압 발생 회로(1)는 메모리셀에 있어서의 입력 다치 데이터의 기입 동작과 베리파이 동작을 동시에 행한다.
도 1은 본 발명의 1실시형태의 비휘발성 반도체 기억 장치의 래치회로와 비트선 전압 발생 회로 주변의 회로도이다.
도 2는 도 1에 계속되는 상기 비휘발성 반도체 기억 장치의 센스 앰프와 메모리셀 주변의 회로도이다.
도 3은 상기 비휘발성 반도체 기억 장치의 기입시의 타이밍챠트이다.
도 4는 도 3에 도시한 기입시의 각 입력 노드의 전압변화를 도시한 도면이다.
도 5는 상기 비휘발성 반도체 기억 장치의 비트선 전압 발생 회로의 다른 예를 도시한 회로도이다.
도 6은 상기 비휘발성 반도체 기억 장치의 비트선 전압 발생 회로의 다른 예를 도시한 회로도이다.
도 7은 도 5의 비트선 전압 발생 회로를 n채널 트랜지스터만으로 구성한 예를 도시한 회로도이다.
도 8은 도 6의 비트선 전압 발생 회로를 n채널 트랜지스터만으로 구성한 예를 도시한 회로도이다.
도 9는 도 1의 비트선 전압 발생 회로를 n채널 트랜지스터만으로 구성한 예를 도시한 회로도이다.
도 10은 도 1의 비트선 전압 발생 회로의 n채널 트랜지스터 대신 MOS 다이오드로 구성한 비트선 전압 발생 회로를 도시한 회로도이다.
이하, 본 발명의 비휘발성 반도체 기억 장치 및 그 기입 방법을 도시한 실시예에 의해 상세히 설명한다.
도 1 및 도 2는 본 발명의 1 실시 형태의 비휘발성 반도체 기억 장치의 회로도이다. 도 1은 비트선 전압 발생 회로(1) 주변의 회로도를 나타내고, 도 2는 도 1에 계속되는 다치 센스 앰프와 메모리셀 및 그 주변의 회로도를 도시하고 있다. 또한 상기 비휘발성 반도체 기억 장치에서는, 설명의 편의상, 메모리셀 1개에 저장되는 데이터를 4치(2비트)으로 하고, 메모리셀에 전류가 흐르기 시작하는 문턱 전압(Vth)이 높은 쪽으로부터 순차로 데이터 "00", "01", "10" 및 "11"로 하고 있다.
상기 비휘발성 반도체 기억 장치는, 프리챠지 신호 ψpre#가 게이트에 접속된 p채널 트랜지스터(11,13)를 통해 인버터(IV1,IV2)의 입력 단자가 전원전압 Vcc에 프리챠지된 상태로, 내부 컬럼 어드레스 y12-15, y8-11, y4-7 및 y0-3에 의해 열이 선택되면, 인버터(IV1, IV2)의 입력 단자가 "Low" 레벨로 된다. 이에 따라, 상기 인버터(IV1, IV2)의 출력 단자가 “High" 레벨로 되고, n채널 트랜지스터(TR0, TR1)가 ON되어, 데이터선(DQ0,DQ1)을 n채널 트랜지스터(TR0, TR1)를 통해 래치회로(Latch0, Latch1)의 래치 노드(Q0,Q1)에 접속한다. 상기 래치회로(Latch0, Latch1)의 래치 노드(Q0,Q1)는 n채널 트랜지스터(l5,16)를 통해 그라운드(GND)에 접속된다.
상기 래치회로(Latch0)는, 서로 입력 단자가 상대방의 출력 단자에 접속된 인버터(IV3,IV4)를 갖고, 인버터(IV3)의 입력 단자측을 래치 노드 Q0로 하고, 인버터(IV4)의 입력 단자측을 래치 노드 Q0#로 하고 있다. 또한, 상기 래치회로(Latch1)는, 서로 입력 단자가 상대방의 출력 단자에 접속된 인버터(IV5,IV6)를 갖고, 인버터(IV5)의 입력 단자측을 래치 노드(Q1)로 하고, 인버터(IV6)의 입력 단자측을 래치 노드 Q1#로 하고 있다. 또, 상기 인버터(IV3)의 입력 단자와 인버터(IV4)의 출력 단자를, 디스에이블 신호 ψdis가 게이트에 접속된 n채널 트랜지스터(21)를 통해 접속함과 동시에, 인버터(IV5)의 입력 단자와 인버터(IV6)의 출력 단자를, 디스에이블 신호 ψdis가 게이트에 접속된 n채널 트랜지스터(22)를 통해 접속한다. 상기 래치회로(Latch0)의 래치 노드(Q0)는 데이터 전송 신호 ψtrn0#가 게이트에 접속된 p채널 트랜지스터(25)를 통해 도 2에 도시한 센스 앰프(SA0)의 센스 노드(S0)에 접속된다. 또한, 상기 p채널 트랜지스터(25)는 데이터 전송 신호 ψtrn0가 게이트에 접속된 n채널 트랜지스터(23)에 병렬접속된다. 또한, 상기 래치회로(Latch1)의 래치 노드(Q1)는 데이터 전송 신호 ψtrn1#가 게이트에 접속된 p채널 트랜지스터(26)를 통해 도 2에 도시한 센스 앰프(SA1)의 센스 노드(S1)에 접속된다. 또한, 상기 p채널 트랜지스터(26)는 데이터 전송 신호 ψtrn1이 게이트에 접속된 n채널 트랜지스터(24)와 병렬로 접속된다.
또한, 상기 래치회로(Latch0)의 래치 노드(Q0#)를 p채널 트랜지스터(P01, P02)의 게이트에 각각 접속하고, p채널 트랜지스터(P01)의 드레인을 비트선 전압 공급선(nd)에 각각 접속한다. 한편, 상기 래치회로(Latch1)의 래치 노드(Q1#)를 p채널 트랜지스터(P11,P12)의 게이트에 각각 접속하고, p채널 트랜지스터(P11,P12)의 드레인을 비트선 전압 공급선(nd)에 각각 접속한다. 상기 p채널 트랜지스터(P02)의 드레인과 p채널 트랜지스터(P11)의 소스는 접속된다. 또한, 도 2에 도시한 센스 앰프(SA0)의 센스 노드(S0#)를 p채널 트랜지스터(P21,P22)의 게이트에 각각 접속하고, p채널 트랜지스터(P01)의 소스를 p채널 트랜지스터(P21)의 드레인에 접속하고, p채널 트랜지스터(P02)의 소스를 p채널 트랜지스터(P22)의 드레인에 접속한다.
또한, 도 2에 도시한 센스 앰프(SA1)의 센스 노드(S1#)를 p채널 트랜지스터(P31, P32)의 게이트에 각각 접속한다. 상기 p채널 트랜지스터(P3l)는 p채널 트랜지스터(P22)에 병렬접속된다. 상기 p채널 트랜지스터(P12)의 소스에, 게이트와 드레인이 접속된 n채널 트랜지스터(N1)의 드레인을 접속하고, n채널 트랜지스터(N1)의 소스에 p채널 트랜지스터(P32)의 드레인을 접속한다. 또한, 상기 p채널 트랜지스터(P21)의 소스와 p채널 트랜지스터(P32)의 소스를, 게이트와 드레인이 접속된` n채널 트랜지스터(N2)의 드레인에 접속한다. 상기 n채널 트랜지스터(N2)의 소스는 p채널 트랜지스터(P22, P31)의 소스와 접속된다. 상기 p채널 트랜지스터(P01,P02,P11,P12,P21,P22,P31,P32) 및 n채널 트랜지스터(N1,N2)로 비트선 전압 발생 회로(1)를 구성한다. 상기 n채널 트랜지스터(N2)의 소스를 비트선 전압 발생 회로(1)의 출력 노드(nprog)로 하고 있다.
또한, 도 2에 도시한 바와 같이, 서로 입력 단자가 출력 단자에 접속된 인버
터(IV7,IV8)를 갖는 센스 앰프(SA0)의 센스 노드(S0)에, n채널 트랜지스터(41)를 통해, 비트선(BLn)을 접속하고, 그 비트선(BLn)을 메모리셀(CELL0)의 드레인에 접속한다. 또한, 입력 단자가 대응부의 출력 단자에 접속된 인버터(IV9,IV10)를 갖는 센스 앰프(SA1)의 센스 노드(S1)에, n채널 트랜지스터(43)를 통해, 비트선(BLn +2)을 접속하고, 비트선(BLn+2)을 메모리셀(CELL1)의 드레인에 접속한다. 상기 n채널 트랜지스터(41,43)의 게이트에 비트선 절단신호 ψcut이 접속된다. 또한, 상기 비트선(BLn)에, 비트선 독출신호(ψr0)가 게이트에 접속된 n채널 트랜지스터(73)를 접속하는 한편, 비트선(BLn+2)에 비트선 독출신호(ψr1)가 게이트에 접속된 n채널 트랜지스터(75)를 접속한다. 상기 센스 앰프(SA0,SA1)와 승압회로(C1,C2,C3,C4)와 p채널 트랜지스터(31,32) 및 n채널 트랜지스터(33,34)로 다치 센스 앰프를 구성하고 있다.
상기 센스 앰프(SA0)의 센스 노드(S0#)는, 비트선 커트 신호(ψcut)가 게이트에 접속된 n채널 트랜지스터(42)와 비트선 이퀄라이즈 신호(ψeq)가 게이트에 접속된 n채널 트랜지스터(61)를 통해 비트라인(BLn)에 접속된다.
상기 비트선(BLn, BLn+2)에, 비트선 프리챠지 신호(ψpre)가 게이트에 접속된 n채널 트랜지스터(51,53)를 통해 프리챠지전압(Vpre)이 접속된다. 또한, 상기 n채널 트랜지스터(42,61)간에는, 비트선 프리챠지 신호(ψpre)가 게이트에 접속된 n채널 트랜지스터(52)를 통해 프리챠지전압(Vpre)이 접속된다. 또한, 상기 n채널 트랜지스터(44,62)간에는, 비트선 프리챠지 신호(ψpre)가 게이트에 접속된 n채널 트랜지스터(54)를 통해 프리챠지 전압(Vpre)이 접속된다.
또한, 상기 비트선(BLn)과 비트선(BLn+2)은, 다치 센스용 데이터 전송 신호 ψmtrn이 게이트에 접속된 n채널 트랜지스터(63)를 통해 서로 접속된다. 상기 n채널 트랜지스터(63)를 ON으로 함으로써, 센스 앰프(SA1)에 의해 메모리셀(CEEL0)의 독출을 행하는 것이 가능하게 된다.
또한, 도 1에 도시한 비트선 전압 발생 회로(1)의 출력 노드 nprog는, 비트선 오픈신호 Vopen이 게이트에 접속된 p채널 트랜지스터(71)와 비트선 기입 신호(ψw0)가 게이트에 접속된 n채널 트랜지스터(74)를 통해 메모리셀(CELL0)의 소스에 각각 접속된다. 또한, 상기 출력 노드 nprog는, 비트선 오픈신호 Vopen이 게이트에접속된 p채널 트랜지스터(72)와 비트선 기입 신호(ψw1)가 게이트에 접속된 n채널 트랜지스터(76)를 통해 메모리셀(CELL1)의 소스에 각각 접속된다.
상기 센스 앰프(SA0)의 센스 노드(S0#)와 상기 센스 앰프(SA1)의 센스 노드(S1)는 용량소자로 구성되는 승압회로(C1)를 통해 서로 접속된다. 상기 센스 앰프(SA0)의 센스 노드(S0)와 상기 센스 앰프(SA1)의 센스 노드(S1#)는 용량소자로 구성되는 승압회로(C2)를 통해 서로 접속된다. 또한, 상기 센스 앰프(SA0)의 센스 노드(S0)에는 용량소자로 구성되는 승압회로(C3)를 통해 승압신호(ψbst)가 접속됨과 동시에, 센스 앰프(SA1)의 센스 노드(S1)에는 용량소자로 구성되는 승압회로(C4)를 통해 승압신호(ψbst)가 접속된다.
이 경우, 상기 센스 앰프(SA0, SA1)의 센스감도를 ΔV로 한 경우, 승압회로(C3, C4)는, 센스 앰프(SA0, SA1)의 전압센스측의 입력 노드(S0, S1)의 전압을 3ΔV만큼 승압한다. 이에 대해, 승압회로(C2)는, 입력 노드(S0)의 전압이 증대하면, 센스 앰프(SA1)의 기준측의 입력 노드 S1#의 전압을 2Δ만큼 승압한다. 마찬가지로로, 승압회로(C1)는, 입력 노드 S0#의 전압이 증대하면, 센스 앰프(SA1)의 전압센스측의 입력 노드(S1)의 전압을 2Δ만큼 승압한다.
또한, 도 2에 도시한 소거신호(ψers)가 게이트에 접속되고, 드레인에 소거전압(Vers/Vss)이 접속된 n채널 트랜지스터(81,82)는, 메모리셀의 소거시에 사용되는 것으로, 여기에서는 설명을 생략한다.
상기 구성의 비휘발성 반도체 기억 장치에서는, 메모리셀(CELL0)을 구성하는 트랜지스터의 게이트에 워드선(WL0)을 통해 전압을 인가하여, 전류가 흐르는 지의여부에 따라 축적되어 있는 다치 데이터를 판정한다. 여기에서, 선택된 메모리셀을 CELL0로 하고, 워드선(WL0)에 독출 펄스(일정 전압)와 기입 펄스(일정 전압)가 인가된다.
이하, 도 3 및 도 4의 타이밍 챠트에 따라, 기입 동작과 베리파이 동작에 대해 설명한다. 여기에서, 상기 프리챠지 신호(ψpre)의 레벨은 그라운드 GND의 레벨로 되어 있고, n채널 트랜지스터(TR0, TR1)는 OFF되어 있다. 또한, 상기 디스에이블 신호(ψdis)의 레벨을 전원 전압(Vcc)으로 하고, 리세트 신호(ψrst)를 "High" 레벨로 하여, n채널 트랜지스터(15,16)를 ON으로 하고, 래치회로(Latch0, Latch1)를 리세트한다. 또한, 상기 비트선 프리챠지 신호(ψpre)와 비트선 이퀄라이즈 신호ψeq를 "High" 레벨로 하여, 비트선(BLn∼BLn+3)를 프리챠지 전압(Vpre)으로 충전한다.
(1) 입력 다치 데이터의 로드
우선, 2비트의 입력 다치 데이터가 데이터선(DQ0, DQ1)에 제공되고, 시점 t0에서 프리챠지 신호ψpre#를 "High" 레벨로 하고, 디스에이블신호(ψdis)를 “Low" 레벨로 하여, 시점 t1에서 내부 컬럼 어드레스 y0-y15를 확정한다. 이에 따라, 컬럼 선택용 트랜지스터(TR0, TR1)가 ON되어, 래치회로(Latch0, Latch1)에 데이터선(DQ0, DQ1)의 데이터를 로드한다.
또한, 시점 t3에서 디스에이블 신호(ψdis)를 "High" 레벨로 하여, 데이터선(DQ0,DQ1)의 데이터를 래치하고, 내부 컬럼 어드레스 신호 y0-y15를 원래 상태로 회복시키고, 시점 t4에서 프리챠지 신호(ψpre#)를 “Low" 레벨로 되돌려,컬럼 선택용 트랜지스터(TR0, TR1)를 OFF한다.
(2) 메모리셀부터의 독출
다음, 상기 래치회로(Latch0, Latch1)에 입력 다치 데이터가 로드된 시점(t2)에서, 비트선 독출신호(ψr0)와 다치 센스용 데이터 전송 신호(ψmtrn)을 "High" 레벨로 하여, 메모리셀(CELL0)의 비트선 BLn을 선택하고, 그 후, 시점 t3에서 비트선 프리챠지 신호(ψpre)와 비트선 이퀄라이즈 신호(ψeq)를 "Low" 레벨로 하여, 비트선(BL)의 프리챠지를 중지한다.
다음, 시점 t4에서 워드선 WL0을 "High" 레벨로 상승시키고, 일정시간후의 시점 t5에서 비트선 커트 신호(ψcut), 다치 센스용 데이터 전송 신호(ψmtrn) 및 비트선 독출신호(ψr0)를 “Low" 레벨로 하여, 센스 노드(S0,S1)를 비트선(BLn)으로 부터 분리한다.
그 후, 시점 t6에서 승압 신호(ψbst)를 "High" 레벨로 하여, 센스 노드(S0, S1)를 승압한 후, 시점 t7에서 p채널 센스 신호(ψsep0#)를 “Low" 레벨로 하여, 센스 앰프(SA0)를 동작시킨다. 또, 시점 t4∼t6까지의 사이에, 독출 펄스를 워드선(WL0)에 인가한다.
수nsec 후의 시점 t8에서, p채널 센스 신호(ψsep1#)를 “Low" 레벨로 하여, 센스 앰프(SA1)도 동작시키고, 그 후, 시점 t9에서 n채널 센스신호(ψsen0,ψsen1)를 “High" 레벨로 하여, 센스 결과를 확정한다.
이 때, 메모리셀(CELL0)이 소거상태(정보 "0,0")에 있으면, 도 4A, 4B에 도시한 바와 같이, 센스 노드(S0, S1)는 모두 "High" 레벨로 되고, 센스 노드(S0#,S1#)는 모두 "Low" 레벨로 된다.
또한, 메모리셀(CELL0)에 기입된 정보가 "0,1"이면, 도 4C, 4D에 도시한 바와 같이, 센스 노드(S0)는 “High" 레벨, 센스 노드 S0#는 “Low" 레벨, 센스 노드(S1)는 “Low" 레벨, 센스 노드(S1#)는 "High" 레벨로 된다.
또한, 메모리셀 CELL0에 기입된 정보가 "1,0"이면, 도 4E, 4F에 도시한 바와 같이, 센스 노드(S0)는“Low" 레벨, 센스 노드 S0#는 "High" 레벨, 센스 노드(S1)는 "High" 레벨, 센스 노드 S1#는 "Low" 레벨로 된다.
또한, 메모리셀 CELL0에 기입된 정보가 "1,1"이면, 도 4G, 4H에 도시한 바와 같이, 센스 노드(S0)는 “Low" 레벨, 센스 노드 S0#는 “High" 레벨, 센스 노드(S1)는 "Low" 레벨, 센스 노드(S1#)는 "High" 레벨로 된다.
다음. 상기 워드선(WL0)은, 도시하지 않은 GND 레벨로 다시 설정된(이 동작은 비트선을 센스 노드로부터 커트한 후에는 언제라도 실행될 수 있다). 또, 상기 메모리셀(CELL0)의 독출시, 비트선(BLn+2)은 GND 레벨이다.
이하, 상기 메모리셀(CELL0)에 유지된 정보의 독출을 상세히 설명한다. 또, 센스 앰프(SA0, SA1)를 구성하는 버퍼(IV7∼IV10)는, 도시하지 않은, 상보적으로 접속된 p채널 트랜지스터와 n채널 트랜지스터로 구성되어 있다.
우선, 메모리셀 CELL0이 선택되어, 센스 앰프 SA0, SA1의 입력 노드 S0, S1의 전압이 선택 메모리셀 CELL0의 유지 정보에 따른 전압만큼 프리챠지전압 Vpre보다도 저하한 후, 승압회로 C3, C4의 동작에 의해 입력 노드 S0, S1의 전압을 최대 디스챠지전압의 1/2(3ΔV) 만큼 승압한다. 이에 따라, 센스 앰프 SA0의 p채널 트랜지스터(도시하지 않음)만 동작된다. 이에 따라, 입력 노드 SO의 전압 > 입력 노드(S1)의 전압의 경우는, 승압 회로(C2)의 동작에 의해, 센스 앰프(SA1)의 기준측의 입력 노드(S1#)의 전압이 2ΔV만큼 승압된다. 한편, 입력 노드(SO)의 전압 < 입력 노드(S1)의 전압의 경우는, 승압회로(C1)의 동작에 의해, 센스 앰프 SA1의 전압센스측의 입력 노드(S1)의 전압이 2ΔV만큼 승압된다. 그 후, 센스 앰프(SA1)의 p채널 트랜지스터(도시하지 않음)를 동작시킴과 동시에, 센스 앰프(SA0, SA1)의 n채널 트랜지스터(도시하지 않음)을 동작시켜, 상기 메모리셀(CELL0)의 유지정보 "00", "01", "10" 및 "11"을 식별한다.
(3) 비트선에 대한 전압인가
다음, 시점 t10에서 비트선 기입 신호(ψw0)를 "High" 레벨로 하여, 메모리셀(CELL0)을 선택하고, 비트선 전압 공급선 nd에 전압 Vd(대표값 6 V)을 인가한다. 이에 따라, 표1에 도시한 바와 같이, 래치 노드 Q0#, Q1#와 센스 노드 S0#, S1#의 상태에 따라, 비트선 전압 발생 회로(1)의 출력 노드 nprog가 소정 전압 또는 오픈상태로 된다.
상기 표1의 문턱 전압 Vth는, 도 1의 n채널 트랜지스터(Nl,N2)의 문턱 전압을 표시한다. 표1에 도시한 바와 같이, 기입 데이터 "0,0"일 때, 출력 노드 nprog가 오픈상태, 데이터 "O,l"일 때, 출력 노드 nprog가 (Vd-2 Vth), 데이터"1,0"일 때, 출력 노드 nprog가 (Vd-Vth), 데이터"1,1"일 때, 출력 노드 nprog가(Vd=6V)로 되어, 출력 노드 nprog의 전압을 메모리셀 CELL0에 접속된 비트선 BLn+ 1에 인가한다.
(4) 기입 펄스의 인가
다음, 워드선 WL0에 부전압 Vneg(대표값 19 V)의 기입 펄스를 시점 t12∼t13간의 일정시간(대표값 1μsec) 인가함으로써, 메모리셀 CELL0의 문턱 전압 Vth가 저하한다. 이 때, 상기 메모리셀 CELL0의 비트선 BLn+1에 소정 전압(출력 노드 nprog)이 인가되어, 메모리셀 CELL0의 플로팅 게이트로부터 비트선 BLn+1에 전자가방출된다.
(5) 기입 동작과 베리파이 동작
이에 따라, (2)항의 "메모리셀부터의 독출"로 복귀하여, 메모리셀 CELL0의 기입이 종료할 때까지, 즉, 래치 노드 Q0#와 센스 노드 S0의 값이 일치하고, 래치 노드 Q1#와 센스 노드 S1의 값이 일치할 때까지, (2)항의 "메모리셀부터의 독출"∼(4)항의 "기입 펄스의 인가"의 동작을 반복한다. 상기 래치 노드 Q0#와 센스 노드 S0의 값을 비교하고, 래치 노드 Q1#와 센스 노드 S1의 값을 비교하는 이유는, 외부에서 입력되는 2비트의 입력데이터가, 메모리셀이 센스한 출력데이터에 대하여 반전하고 있기 때문이다.
이에 따라, 메모리셀에 정확히 데이터가 기입될 때 까지, 비트선에 계속 전압을 제공하여, 기입 동작과 베리파이 동작을 행한다. 다음, 정확히 다치 데이터가 메모리셀에 기입되면, 비트선은 오픈상태로 되어, 비트선에 전압이 인가되지 않게 된다.
또, 도 1 및 도 2에 도시한 비휘발성 반도체 기억 장치에서, 다치 센스 앰프를 구성하는 센스 앰프(SA1)는, 메모리셀 CELL0, CELL1에 겸용되어 있기 때문에, 우수 또는 기수의 메모리셀에 대해 병렬로 기입 동작과 베리파이 동작을 한다. 그러나, 다치 센스 앰프를 메모리셀마다 제공함으로써, 동일 워드선에 접속되어 있는 모든 메모리셀에 대해 병렬로 기입 및 베리파이가 가능하다.
이와 같이, 상기 비휘발성 반도체 기억 장치는, 센스 앰프 SA0, SA1와 승압회로(C1,C2,C3,C4)와 p채널 트랜지스터(31,32) 및 n채널 트랜지스터(33,34)로 구성된 다치 센스 앰프에 의해, 동일 워드선에 접속된 복수의 메모리셀의 다치 데이터를 한번에 독출하기 때문에, 각 데이터마다 베리파이할 필요가 없고, 또한, 워드선에 일정한 독출 전압을 인가함으로써, 다치 센스 앰프는, 메모리셀로부터 다치 데이터의 독출을 할 수 있기 때문에, 베리파이중에 워드선 전압을 변경할 필요가 없다. 또한, 상기 비트선 전압 발생 회로(1)에 의해 비트선마다 소정 전압을 인가할 수 있기 때문에, 기입 펄스 회수의 최적화가 도모되어, 적은 기입 회수로 다치 데이터의 기입을 하는 것이 가능하게 된다. 따라서, 복수의 메모리셀에 동시에 다치 데이터의 기입 동작과 베리파이 동작을 핼할 수 있고, 다치 데이터를 고속으로 기입할 수 있다. 또한, 기입되는 다치 데이터의 값에 관계없이, 워드선에 일정한 기입 전압 Vneg을 인가하기 때문에, 동일 워드선에 접속된 메모리셀의 게이트 디스터번스를 감소시킬 수 있다.
또한, 상기 (2)항의 메모리셀로부터의 독출, (3)항의 비트선에 대한 전압인가 및 (4)항의 기입 펄스의 인가에 기초하여, 래치회로 Latch0, Latch1에 기억된 입력 다치 데이터를 나타내는 래치 노드 Q0#, Q1#와 센스 앰프 SA0, SA1에 의해 메모리셀 CELL0에서 독출된 다치 데이터를 나타내는 센스 노드 S0#, S1#의 반전치 S0, S1가 일치하면, 비트선 전압 발생 회로(1)는, 선택된 메모리셀 CELL0의 비트선 BLn을 오픈상태로 한다. 따라서, 동일 워드선 WL0에 접속된 다른 메모리셀의 기입이 행해져도, 입력 다치 데이터가 정확히 기입된 메모리셀은, 그 이상의 기입이 행하여지지 않기 때문에, 입력 다치 데이터를 메모리셀에 확실히 기입할 수 있다.
또한, 상기 (2)항의 메모리셀부터의 독출, (3)항의 비트선에 대한 전압인가및 (4)항의 기입 펄스의 인가에 의해, 상기 메모리셀에 입력 다치 데이터가 정확히 기입되어, 래치회로 Latch0, Latch1에 기억된 입력 다치 데이터를 나타내는 래치 노드 Q0#, Q1#와 센스 앰프 SA0, SA1에 의해 메모리셀 CELL0로부터 독출된 다치 데이터를 나타내는 센스 노드 S0#, S1#의 반전치 S0, S1가 일치할 때까지, 비트선 전압 발생 회로(1)는, 메모리셀에 접속된 비트선에 인가되는 소정 전압을 출력하기 때문에, (2)의 메모리셀부터의 독출, (3)의 비트선에 대한 전압인가 및 (4)의 기입 펄스의 인가를 반복하더라도, 비트선 전압 발생 회로(1)의 출력지연이 없고, 고속 기입이 가능하다.
또, 상기 실시예에서는, 도 1에 도시한 비트선 전압 발생 회로(1)를 사용하였으나, 비트선 전압 발생 회로는 이에 한하지 않고, 입력데이터와 센스결과로부터, 표1에 도시한 전압이 발생하는 회로이면 된다.
예컨대, 도 5에 도시한 바와 같이, 도 1에 도시한 비트선 전압 발생 회로(1)의 구성소자와 동일한 구성소자를 사용하여, 각 구성소자의 접속을 변경해도 된다. 즉, 도 5에 도시한 비트선 전압 발생 회로는, 도 2에 도시한 센스 앰프 SA0의 센스 노드 S0#를 p채널 트랜지스터(P21, P22)의 게이트에 각각 접속한다. 상기 p채널 트랜지스터(P21)의 드레인에 비트선 전압 공급선 nd가 접속된다. 또한, 도 1에 도시한 래치회로 Latch1의 래치 노드 Q1#를 p채널 트랜지스터(P11, P12)의 게이트에 각각 접속한다. 상기 p채널 트랜지스터(P11,P12)의 드레인에 비트선 전압 공급선 nd가 각각 접속된다. 상기 p채널 트랜지스터(P11)의 소스와 p채널 트랜지스터(P22)의 드레인이 접속된다. 또한, 도 2에 도시한 센스 앰프(SA1)의 센스 노드 S1#를 p채널트랜지스터(P31,P32)의 게이트에 각각 접속한다. 상기 p채널 트랜지스터(P12)의 각 소스와 p채널 트랜지스터(P32)의 드레인을 접속하고, p채널 트랜지스터(P22,P31)를 병렬접속한다. 또한, 도 1에 도시한 래치회로 Latch0의 래치 노드 Q0#를 p채널 트랜지스터(P01,P02)의 게이트에 각각 접속한다. 상기 p채널 트랜지스터(P21)의 소스와 p채널 트랜지스터(P01)의 드레인을 접속하고, p채널 트랜지스터(P22)의 소스와 p채널 트랜지스터(P02)의 드레인을 접속한다. 또한, 상기 p채널 트랜지스터(P32)의 소스에, 게이트와 드레인이 접속된 n채널 트랜지스터(N1)의 드레인을 접속하고, n채널 트랜지스터(N1)의 소스를 p채널 트랜지스터(P01)의 소스에 접속한다. 또한, n채널 트랜지스터(N1)의 소스에, 게이트와 드레인이 접속된 n채널 트랜지스터(N2)의 드레인을 접속하고, n채널 트랜지스터(N)2의 소스를 p채널 트랜지스터(P02)의 소스에 접속한다. 상기 n채널 트랜지스터(N2)의 소스를 비트선 전압 발생 회로의 출력 노드 nprog로 하고 있다.
또한, 도 6에 도시한 바와 같이, 도 1에 도시한 비트선 전압 발생 회로(1)의 구성소자와 동일한 구성소자를 사용하여, 각 구성소자의 접속을 변경한 다른 비트선 전압 발생 회로도 좋다. 이 비트선 전압 발생 회로는, 도 2에 도시한 센스 앰프 SA0의 센스 노드 S0#를 p채널 트랜지스터(P21, P22)의 게이트에 각각 접속하고, p채널 트랜지스터(P21, P22)의 드레인에 비트선 전압 공급선(nd)를 각각 접속한다. 또한, 도 2에 도시한 센스 앰프(SA1)의 센스 노드 S1#를 p채널 트랜지스터(P31,P32)의 게이트에 각각 접속하고, p채널 트랜지스터(P32)의 드레인에 비트선 전압 공급선 nd를 접속한다. 또, 상기 p채널 트랜지스터(P22)와 p채널트랜지스터(P31)를 병렬로 접속한다. 또한, 도 1에 도시한 래치회로 Latch1의 래치 노드 Q1#를 p채널 트랜지스터(P11, P12)의 게이트에 각각 접속한다. 상기 p채널 트랜지스터(P32)의 소스를 p채널 트랜지스터(P12)의 드레인에 접속하고, 상기 p채널 트랜지스터(P31)의 소스를 p채널 트랜지스터(P11)의 드레인에 접속한다. 또한, 도 1에 도시한 래치회로 Latch0의 래치 노드 Q0#를 p채널 트랜지스터(P01, P02)의 게이트에 각각 접속한다. 상기 p채널 트랜지스터(P21)의 소스를 p채널 트랜지스터(P01)의 드레인에 접속하고, p채널 트랜지스터(P11)의 소스를 p채널 트랜지스터(P02)의 드레인에 접속한다. 상기 p채널 트랜지스터 (P12)의 소스를, 게이트와 드레인을 접속된 n채널 트랜지스터 (N1)의 드레인에 접속하고, n채널 트랜지스터(N1)의 소스와 p채널 트랜지스터 (P01)의 소스와 접속한다. 또한, 상기 n채널 트랜지스터(N1)의 소스를, 게이트와 드레인이 접속된 n채널 트랜지스터(N 2)의 드레인에 접속하고, n채널 트랜지스터(N2)의 소스를 p채널 트랜지스터(P02)의 소스에 접속한다. 상기 n채널 트랜지스터(N2)의 소스를 비트선 전압 발생 회로의 출력 노드(nprog)로 한다.
또한, 상기 비트선 전압 발생 회로는, n채널 트랜지스터만으로 구성된 회로에서도 실현할 수 있다.
즉, 도 7에 도시한 바와 같이, 도 5의 비트선 전압 발생 회로의 p채널 트랜지스터(P01∼P32)를 모두 n채널(N31∼N62)로 대체하고, n채널 트랜지스터(Nl,N2)는 그대로 해도 좋다.
또한, 도 8에 도시한 바와 같이, 도 6의 비트선 전압 발생 회로의 p채널 트랜지스터(P01∼P32)를 모두 n채널(N31∼N62)로 대체하고, n채널 트랜지스터(Nl, N2)는 그대로 해도 좋다.
또한, 도 9에 도시한 바와 같이, 도 1의 비트선 전압 발생 회로(1)의 p채널 트랜지스터(P01∼P32)를 모두 n채널 트랜지스터(N31∼N62)로 대체하고, n채널 트랜지스터(Nl,N2)는 그대로 해도 좋다.
또한, 제10도에 도시한 바와 같이, 도 1의 비트선 전압 발생 회로(1)의 n채널 트랜지스터(Nl, N2)를 MOS 다이오드(Dl, D2)로 대체해도 좋다.
상기 실시예에서는, 메모리 어레이 구성으로서, NOR 방식을 사용하였으나, 통상의 NAND형, AND형, DINOR 형 및 가상 GND형으로 불리우는 어레이구성에 본 발명을 적용해도 좋다. 또한, 메모리셀도, 스플릿게이트형도 포함하여 모든 플래시 메모리 등의 비휘발성 반도체 기억 장치에 본 발명을 적용할 수 있다.
또한, 상기 실시예에서는, 1개의 메모리셀에 구비하는 데이터를 4치(2비트)로 했으나, 1개의 메모리셀에 구비하는 데이터는 이에 한하지 않고, 1개의 메모리셀에 8치(3비트)의 데이터를 구비하는 비휘발성 반도체 기억 장치에 본 발명을 적용해도 된다. 이 경우, 8치의 데이터를 독출하는 다치 센스 앰프를 사용한다.

Claims (5)

  1. 비트선 및 워드선에 접속된 복수의 비휘발성 메모리셀;
    비트선(BLn∼BLn+3)과 워드선(WL0)에 의해 선택된 메모리셀(CELL0, CELLl)에 기입될 입력 다치 데이터를 기억하기 위한 래치회로(Latch0, Latchl);
    상기 워드선(WL0)에 소정 독출 전압을 인가함으로써, 상기 메모리셀(CELL0, CELLl)에 기입된 다치 데이터를 독출하기 위한 다치 센스 앰프; 및
    상기 래치회로(Latch0, Latchl)에 기억된 상기 입력 다치 데이터와 상기 다치 센스 앰프에 의해 상기 메모리셀(CELL0, CELLl)로 부터 독출된 상기 다치 데이터에 기초하여, 상기 입력 다치 데이터를 상기 메모리셀(CELL0, CELLl)에 기입하기 위해 소정 전압을 상기 메모리셀(CELL0, CELLl)에 접속된 비트선(BLn+1, BLn+3)에 인가하기 위한 비트선 전압 발생 회로(1)를 구비하고,
    상기 비트선 전압 발생 회로(1)는, 상기 래치회로(Latch0, Latch1)에 기억된 입력 다치 데이터와 상기 다치 센스 앰프에 의해 상기 메모리셀(CELL0, CELL1)로 부터 독출된 다치 데이터에 기초한 값이 일치하는 경우, 상기 메모리셀(CELL0, CELL1)에 접속된 상기 비트선(BLn+1, BLn+3)을 오픈상태로 하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 비트선 전압 발생 회로(1)는, 상기 메모리셀(CELL0, CELL1)에 상기 입력 다치 데이터가 정확히 기입되어 상기 래치회로(Latch0,Latchl)에 기억된 상기 입력 다치 데이터와 상기 다치 센스 앰프에 의해 상기 메모리셀(CELL0, CELLl)부터 독출된 상기 다치 데이터에 기초한 값이 일치할 때까지, 상기 입력 다치 데이터를 상기 메모리셀(CELL0, CELLl)에 기입하기 위해 상기 소정 전압을 계속 출력하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  3. 비트선(BLn∼BLn+3) 및 워드선(WL0)에 접속된 복수의 비휘발성 메모리셀(CELL0, CELLl)을 갖는 비휘발성 반도체 기억 장치의 기입 방법에 있어서,
    상기 비트선(BLn∼BLn+3)과 상기 워드선(WL0)에 의해 선택된 메모리셀(CELL0, CELL1)에 기입되는 입력 다치 데이터를 래치회로(Latch0, Latchl)에 기억하는 제1 단계;
    상기 워드선(WL0)에 일정한 독출 전압을 인가함으로써, 상기 메모리셀(CELL0, CELL1)에 기입된 다치 데이터를 상기 다치 센스 앰프에 의해 독출하는 제2 단계;
    상기 래치회로(Latch0, Latchl)에 기억된 상기 입력 다치 데이터와 상기 다치 센스 앰프에 의해 독출된 상기 메모리셀(CELL0, CELL1)에 기입된 다치 데이터에 기초하여, 비트선 전압 발생 회로(1)에 의해 상기 입력 다치 데이터를 상기 메모리셀(CELL0, CELL1)에 기입하기 위해 소정 전압을 상기 메모리셀(CELL0, CELL1)에 접속된 비트선(BLn+1, BLn+3)에 인가하는 제3 단계; 및
    상기 비트선 전압 발생 회로(1)에 의해 상기 소정 전압을 상기 비트선(BLn+1, BLn+3)에 인가한 상태로, 상기 워드선(WL0)에 일정한 기입 전압을인가함으로써, 상기 메모리셀(CELL0, CELLl)에 상기 입력 다치 데이터를 기입하는 제 4 단계를 포함하고,
    상기 래치회로(Latch0, Latchl)에 기억된 상기 입력 다치 데이터와 상기 다치 센스 앰프에 의해 상기 메모리셀(CELL0, CELLl)로 부터 독출된 상기 다치 데이터에 기초한 값이 일치할 때까지, 상기 제2, 제3 및 제4 단계를 반복하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 기입 방법.
  4. 비트선 및 워드선에 접속된 복수의 비휘발성 메모리셀;
    비트선(BLn∼BLn+3) 및 워드선(WL0)에 의해 선택된 메모리셀(CELL0, CELLl)에 기입될 입력 다치 데이터를 기억하기 위한 래치회로(Latch0, Latch1);
    상기 워드선(WL0)에 소정 독출 전압을 인가함으로써 상기 메모리셀(CELL0, CELLl)에 기입되는 다치 데이터를 기억하기 위한 다치 센스 앰프로서, 기준전압(Vpre)과 승압전압 간의 전압차가 상기 센스 앰프(SA0,SA1)의 감도 이상으로 되도록 상기 메모리셀(CELL0, CELLl)로부터 독출된 전압을 승압하기 위한 용량 소자(C1,C2,C3,C4)로 구성되는 용량 수단 및 센스 앰프(SA0,SA1)를 갖는 다치 센스 앰프; 및
    상기 래치회로(Latch0, Latch1)에 기억된 입력 다치 데이터와 상기 다치 센스 앰프에 의해 상기 메모리셀(CELL0, CELL1)로부터 독출된 입력 다치 데이터에 기초하여, 상기 입력 다치 데이터를 상기 메모리셀(CELL0, CELL1)에 기입하기 위해 소정 전압을 상기 메모리셀(CELL0, CELL1)에 접속된 비트선(BLn+1,BLn+3)에 인가하기 위한 비트선 전압 발생 회로(1)를 포함하며, 상기 비트선 전압 발생 회로(1)는 메모리셀에 있어서의 입력 다치 데이터의 기입 동작과 베리파이 동작을 동시에 행하는 것을 특징으로 하는, 비휘발성 반도체 기억 장치.
  5. 제4항에 있어서, 상기 비트선 전압 발생 회로(1)는, 상기 메모리셀(CELL0, CELL1)에 상기 입력 다치 데이터가 정확히 기입되어 상기 래치회로(Latch0, Latch1)에 기억된 상기 입력 다치 데이터와 상기 다치 센스 앰프에 의해 상기 메모리셀(CELL0, CELL1)부터 독출된 상기 다치 데이터에 기초한 값이 일치할 때까지, 상기 입력 다치 데이터를 상기 메모리셀(CELL0, CELL1)에 기입하기 위해 상기 소정 전압을 계속 출력하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
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