CN109801651B - 半导体存储装置以及读出方法 - Google Patents

Abstract

本发明提供一种芯片尺寸与现有相比更小的半导体存储装置以及读出方法。本发明的快闪存储器(100)具有：存储单元阵列(110)；页面缓冲器/感测电路(160)，包含：感测节点(SNS)，对自存储单元阵列(110)的所选择的页面读出的数据进行感测；及锁存电路，保持由感测节点(SNS)而感测到的数据；以及控制器(140)，控制自存储单元阵列(110)的读出或对存储单元阵列(110)的程序化等操作；且感测节点(SNS)包括NMOS电容器。

Description

半导体存储装置以及读出方法

技术领域

本发明涉及一种半导体存储装置以及读出方法，尤其涉及一种反及(NAND)型快闪存储器的页面缓冲器/感测电路。

背景技术

NAND型快闪存储器具备页面缓冲器，所述页面缓冲器保持自存储单元阵列的选择页面读出的数据，或者保持用以程序化数据至选择页面的数据。美国专利公开号2008/0273386中公开的快闪存储器具备的页面缓冲器包含暂时保存所欲程序化的数据的第1锁存器，及保持自存储单元阵列读出的数据的第2锁存器。

图1中表示NAND型快闪存储器的连接于一个全域位线的页面缓冲器/感测电路的构成。页面缓冲器/感测电路10包含感测电路及锁存电路。感测电路感测自选择的存储单元读出的位线电位，锁存电路保持所感测的数据或所欲程序化的数据。

感测电路包含：用以将自电压供给部V1供给的电压预充电至位线的晶体管BLPRE、用以箝位(clamp)位线的晶体管BLCLAMP、感测节点SNS、对感测节点SNS与锁存节点SLR间的电荷进行转送的晶体管BLCD、将锁存节点SLR的电压转送至晶体管VG的晶体管DTG、连接于电压供给部V2的晶体管VG、以及连接于晶体管VG与感测节点SNS之间的晶体管REG。例如，在程序化或抹除时的验证中，感测节点SNS与锁存节点SLR的电压相应地电性连接于电压供给部V2，当电压供给部V2提供供应电压Vcc时，感测节点SNS通过电压供给部V2而进行充电，当电压供给部V2提供接地电位(GND)时，感测节点SNS进行放电。

锁存电路包含交叉耦合的一对反相器，用以使锁存节点SLR/SLS等价的晶体管EQ_EN，用以将锁存节点SLR/SLS连接于数据线DL、

的晶体管Q1、Q2，连接于锁存节点SLS的验证用晶体管Q3、以及使验证致能的晶体管Q4。数据线DL、

连接于将单端信号转换为差分信号或将差分信号转换为单端信号的输入输出驱动器，在晶体管Q1、Q2的栅极供给有控制输入输出驱动器与数据线DL、

之间的连接的切换的PCB信号。另外，晶体管Q4在验证时通过致能信号而导通。

当将电荷自感测节点SNS转送至锁存节点SLR时，锁存电路的锁存节点SLR、SLS通过晶体管EQ_EN而等同于(equalize)1/2Vcc，并向锁存电路的锁存节点SLR、SLS转送感测节点SNS的逻辑低(L)电平(对应接地电位)的数据或逻辑高(H)电平(对应供应电压Vcc)的数据。通常，感测节点SNS包括在栅极绝缘膜中具有大电容的ONO(氧化膜/氮化膜/氧化膜)结构的金属氧化物半导体(Metal Oxide Semiconductor，MOS)电容器(以下称为ONO电容器)，由此感测节点SNS上的L电平及H电平的数据皆可获得补偿。

然而，虽然此种ONO电容器可提供大的电容，但就布局的观点而言，其专有面积变大。ONO电容器例如使用与构成NAND串的存储单元相同的工艺来形成，然而ONO电容器形成于与存储单元不同的P阱中。由于ONO电容器的栅极结构与构成页面缓冲器/感测电路10的NMOS晶体管(例如，晶体管DTG、晶体管VG、晶体管BLCD、晶体管BLPRE、晶体管BLCLAMP、晶体管Q1～晶体管Q4等)的栅极结构不同，ONO电容器与构成页面缓冲器/感测电路10的NMOS晶体管必须形成在不同的P阱内。今后，若不断推进存储单元阵列的高集成化，则伴随于此，页面缓冲器/感测电路10的尺寸也变大。即，感测节点SNS的ONO电容器的数量必须等于页面缓冲器/感测电路的比特数，使ONO电容器对芯片尺寸造成很大的影响。

发明内容

本发明是解决此种现有课题者，其目的在于提供一种芯片尺寸较现有更小的半导体存储装置。对感测节点SNS使用与NMOS晶体管等价的NMOS结构的电容器(以下称为NMOS电容器)代替ONO电容器，则可将NMOS电容器形成在与构成页面缓冲器/感测电路的NMOS晶体管共用的P阱内，因此可进一步缩小芯片尺寸。

本发明的半导体存储装置具有存储单元阵列、页面缓冲器/感测电路及控制部件。页面缓冲器/感测电路包含：感测节点，包括N型金属氧化物半导体电容器，且对自存储单元阵列的被选择的页面读出的数据进行感测；锁存电路，包括耦接至感测节点的锁存节点，保持由感测节点所感测到的数据；以及选择性充电电路，包括耦接至感测节点的浮动节点，并基于锁存节点的电位而对感测节点进行选择性充电。控制部件控制自存储单元阵列的读出操作或对所述存储单元阵列的程序化操作。其中，在对感测节点进行选择性充电之前，控制部件控制对浮动节点进行预充电。

本发明的半导体存储装置的读出方法具有：在由NMOS电容器构成的感测节点接收存储单元阵列的被选择的页面的数据的步骤；以及经由转送用晶体管将所述感测节点的数据转送至锁存电路的锁存节点的步骤，且所述锁存节点被配置为逻辑低电平。其中在验证操作时，在基于锁存节点的电位而对感测节点进行选择充电之前，对耦接于感测节点的浮动节点进行预充电。

本发明还提供一种半导体存储装置，包括存储单元阵列、页面缓冲器/感测电路以及控制部件。页面缓冲器/感测电路包含：感测节点，包括N型金属氧化物半导体电容器，且对自存储单元阵列的被选择的页面读出的数据进行感测；锁存电路，包括耦接至感测节点的锁存节点，且保持由感测节点所感测的数据；用于电荷转送的晶体管；及对位线进行预充电的电路。控制部件控制自存储单元阵列的读出操作或对存储单元阵列的程序化操作。其中锁存节点通过用于电荷转送的晶体管耦接至感测节点，且在锁存节点耦接至感测节点的路径中不经过一端接地的电容器，控制部件在用于电荷转送的晶体管导通而使感测节点电连接到锁存节点之前，导通用于电荷转送的晶体管并通过进行预充电的电路使锁存节点放电，以将锁存节点设置为逻辑低电平。

本发明还提供一种半导体存储装置的读出方法，包括下列步骤。通过预充电电路对位线进行预充电并在由N型金属氧化物半导体电容器构成的感测节点接收存储单元阵列的选择页面的数据的步骤。经由转送用晶体管将感测节点的数据转送至锁存电路的锁存节点的步骤。其中锁存节点在将选择页面的数据传送给感测节点之前，通过导通转送用晶体管，并通过预充电电路进行放电，而以逻辑低电平的状态连接到感测节点。锁存节点通过转送用晶体管耦接至感测节点，且在锁存节点耦接至感测节点的路径中不经过一端接地的电容器。

根据本发明，由NMOS电容器构成感测节点，因此与由ONO电容器构成感测节点的情况相比，可缩小半导体存储装置的芯片尺寸。进而，根据本发明，在验证操作时，通过对感测节点进行选择与充电之前对耦接于感测节点的浮动节点进行预充电，可使感测节点的电位稳定化，从而可防止验证的错误判定。

附图说明

图1是表示现有的快闪存储器的页面缓冲器/感测电路的电路图。

图2是表示本发明的一实施例的快闪存储器的示意图。

图3是表示构成锁存电路的反相器的电路图。

图4是表示在感测节点使用ONO电容器时的电荷转送的时序图。

图5是表示在感测节点使用本发明的实施例的NMOS电容器时的电荷转送的时序图。

图6是表示本发明的一实施例中将感测节点充电为H电平的时序图。

图7是本发明的一实施例中将快闪存储器进行预充电的时序图。

【符号说明】

10：页面缓冲器/感测电路 PRE、SELC：范围

100：快闪存储器 SLR、SLS：锁存节点

110：存储单元阵列 SNS：感测节点

120：输入/输出缓冲器 t0～t5：时刻

130：地址寄存器 V1、V2：电压供给部

140：控制器 V2_REG：节点

150：字线选择电路 Vcc：电压

160：页面缓冲器/感测电路 Vers：抹除电压

170：行选择电路 Vpass：通过电压

180：内部电压产生电路 Vpgm：写入电压

Ax：列地址信息 Vread：读出通过电压

Ay：行地址信息

DL、

数据线

H、L：电平

LAT、

锁存致能信号

PB_UP、PB_DIS：节点

BLCD、BLCLAMP、BLPRE、DTG、EQ_EN、NT1、NT2、PT1、PT2、Q1、Q2、Q3、Q4、REG、VG：晶体管

BLK(0)、BLK(1)、…、BLK(m-1)：存储块

具体实施方式

其次，参照附图来详细说明本发明的实施方式。此处，例示NAND型的快闪存储器作为优选方式。再者，应留意的是，附图中为了便于理解而强调表示了各部，与实际元件的比例并不相同。

图2显示本发明的一实施例的快闪存储器的主要部分的构成。其中，此处所示的快闪存储器的构成为例示，本发明未必限定于此种构成。本实施例的快闪存储器100包含存储单元阵列110、输入/输出缓冲器120、地址寄存器130、控制器140、字线选择电路150、页面缓冲器/感测电路160、行选择电路170以及内部电压产生电路180。存储单元阵列110包括排列成矩阵状的多个存储单元。输入/输出缓冲器120连接于外部输入/输出端子I/O。地址寄存器130自输入/输出缓冲器120接收地址数据。控制器140自输入/输出缓冲器120接收命令数据等来控制各部。字线选择电路150自地址寄存器130接收并解码列地址信息Ax，并基于解码结果来进行块的选择及字线的选择等。页面缓冲器/感测电路160保持自由字线选择电路150所选择的页面读出的数据，或保持所欲在所选择的页面程序化的输入数据。行选择电路170自地址寄存器130接收行地址信息Ay，对行地址信息Ay进行解码，并基于该解码结果来选择页面缓冲器/感测电路160内的对应行地址的数据。内部电压产生电路180产生数据的读出、程序化及抹除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读出通过电压Vread、抹除电压Vers等)。

存储单元阵列110在行方向具有m个存储块BLK(0)、BLK(1)、…、BLK(m-1)。各存储块中包括多个NAND串单元。一个NAND串单元包含串联连接的多个存储单元、位线侧选择晶体管、以及源极线侧选择晶体管。位线侧选择晶体管的漏极连接于相对应的一条全域位线，源极线侧选择晶体管的源极连接于共用的源极线。

存储单元的控制栅极连接于字线，位线侧选择晶体管、源极线侧选择晶体管的各栅极连接于选择栅极线。字线选择电路150基于列地址信息Ax，并经由选择栅极信号驱动位线侧选择晶体管及源极线侧选择晶体管，从而选择块或字线。

存储单元可具有MOS结构，所述MOS结构包括：形成在P阱内且作为N型扩散区域的源极/漏极、形成在源极/漏极间的通道上的穿隧氧化膜、形成在穿隧氧化膜上的浮动栅极(电荷蓄积层)以及经由电介质膜而形成在浮动栅极上的控制栅极。当在浮动栅极中未蓄积电荷时，即写入有数据“1”时，阈值处于负状态。当浮动栅极中蓄积有电子时，即写入有数据“0”时，阈值转变为正。其中，存储单元可为存储1比特(二进位数据)的单层单元(SingleLevel Cell，SLC)型，也可为存储多比特的多层单元(Multi-level Cell，MLC)型。

在读出操作时，对位线施加正电压，对选择字线施加例如0V，对非选择字线施加通过电压，使位线侧选择晶体管、源极线侧选择晶体管导通，对共用源极线施加0V。在程序化操作时，对选择字线施加高电压的写入电压Vpgm，对非选择的字线施加中间电位，使位线侧选择晶体管导通，使源极线侧选择晶体管断开，将与数据“0”或“1”相应的电位供给至位线。在抹除操作时，对块内的所选择的字线施加0V，对P阱施加高电压，将浮动栅极的电子抽出至基板，由此以块为单位来抹除数据。

本实施例的页面缓冲器/感测电路160的电路架构与图1所示的现有的电路架构相同，但在本实施例中，与图1所示的页面缓冲器/感测电路10不同的方面在于：感测节点SNS由增强(enhancement)型NMOS电容器而非ONO电容器构成。

若采用ONO电容器，其介电常数高，因此不论感测节点SNS为H电平或L电平，皆可作为电容器充分地发挥功能。即，在将感测节点SNS的电荷转送至锁存节点SLR之前，将锁存节点SLR、SLS等同于1/2Vcc，然后将晶体管BLCD导通，并将感测节点SNS的电荷转送至锁存节点SLR。若感测节点SNS为H电平，则锁存节点SLR被充电至较反转的阈值充分高的电位为止，若感测节点SNS为L电平，则锁存节点SLR被放电至较反转的阈值充分低的电位为止。

图3中表示构成锁存电路的反相器的电路图。一个反相器包含串联连接的4个晶体管、即P型的晶体管PT1、PT2、N型的晶体管NT1、NT2。在晶体管PT1、NT2的各栅极中分别输入有锁存致能信号

LAT，当锁存致能信号LAT为H电平时，反相器可进行动作，当锁存致能信号LAT为L电平时，晶体管PT2、NT1成为与Vcc及接地断开的三态(tristate)状态，从而可变更反相器的输入。

图4是表示使用ONO电容器时的电荷转送的时序图。在时刻t0，读出被选择的存储单元的数据，使感测节点SNS成为与被选择的存储单元所存储的数据相应的H电平或L电平。在时刻t1，锁存致能信号LAT成为L电平，锁存电路成为三态状态，在时刻t2，晶体管EQ_EN的栅极信号成为H电平，回应于此，锁存节点SLR、SLS等价为1/2Vcc。在时刻t3，晶体管BLCD导通，感测节点SNS的电荷被转送至锁存节点SLR，锁存节点SLR的电位与感测节点SNS的电平相应地迁移，在时刻t4，若锁存致能信号LAT成为H电平，则可进行锁存电路的动作，使锁存节点SLR、SLS被设置为H电平(Vcc)或L电平(接地)。在该期间，晶体管DTG为了减小配线的负荷电容而断开。

相对于此，于本实施例中，在感测节点SNS使用NMOS电容器。然而，若栅极电压不超过阈值，则未在通道区域形成反转层，无法作为电容器而充分地发挥功能。即，若感测节点SNS为H电平，则NMOS电容器可发挥功能，但若感测节点SNS为L电平，则NMOS电容器无法发挥功能。

因此，在本实施例中，在读出操作中将锁存电路初始化时，不使锁存节点SLR、SLS等同于1/2Vcc，并将锁存节点SLR设置为L电平。换言之，在将感测节点SNS的电荷转送至锁存节点SLR之前(当晶体管BLCD断开时)，将锁存节点SLR设置为L电平或接地电平(数据“0”)。由此，进行电荷转送时，若感测节点SNS为H电平，则锁存节点SLR自L电平迁移至H电平，若感测节点SNS为L电平，则锁存节点SLR保持L电平的状态。NMOS电容器转送仅为H电平时的电荷，将所述NMOS电容器的大小调整为具有可使锁存节点SLR充分地迁移至H电平的电容。

图5是表示使用本实施例的NMOS电容器时的电荷转送的时序图。通过控制器140来控制用以控制页面缓冲器/感测电路160的动作的施加至各晶体管的栅极信号。在时刻t0，锁存致能信号LAT成为L电平，锁存电路成为三态状态。在时刻t1，控制器140使电压供给部V1的电压自Vcc变成0V(接地电平)，在时刻t2，使晶体管BLCD导通。由此，锁存电路的锁存节点SLR的电荷经由晶体管BLCD而朝电压供给部V1放电，将锁存节点SLR设置为L电平。在时刻t3，将晶体管BLCD断开，在时刻t4，锁存致能信号LAT成为H电平，电压供给部V1供应Vcc电平。如此，将锁存节点SLR设置为L电平，然后，在时刻t5读出被选择的存储单元中的数据。在感测节点SNS保持有与被选择的存储单元的数据相应的电荷，经保持的电荷经由晶体管BLCD而被转送至以L电平待命的锁存节点SLR。

如此，通过在本实施例中由NMOS电容器代替ONO电容器来构成页面缓冲器/感测电路160的感测节点SNS，可将感测节点SNS形成为与构成页面缓冲器/感测电路160的NMOS晶体管相同的阱内，从而可缩小芯片尺寸。

其次，对由NMOS电容器构成感测节点SNS时的第2实施例进行说明。程序化操作或抹除操作后的验证中，当合格(通过验证，即数据已正确地被程序化或抹除)时，锁存节点SLR成为H电平，锁存节点SLS成为L电平，晶体管Q3断开，节点PB_UP的电荷不放电至节点PB_DIS(接地)。另一方面，当不合格(失败)时，锁存节点SLR成为L电平，锁存节点SLS成为H电平，晶体管Q3导通，节点PB_UP的电荷被放电至节点PB_DIS。

于程序化操作时，将被载入至锁存电路的输入数据设置于感测节点SNS，若输入数据为“0”，则锁存节点SLR、感测节点SNS为L电平(0V)，在被选择的存储单元中写入数据“0”。若输入数据为“1”，则锁存节点SLR、感测节点SNS为H电平(Vcc)，被选择的存储单元不被程序化，即维持为数据“1”。

关于程序化操作，通过增量步进程序化脉冲(Incremental Step Program Pulse，ISPP)而施加程序化脉冲，且在每次程序化脉冲后进行程序化验证。程序化验证时，若正确地在被选择的存储单元写入数据“0”，则被选择的存储单元通过验证的读出操作而断开，感测节点SNS为H电平，感测节点SNS的H电平的电荷经由晶体管BLCD而被转送至锁存节点SLR，使以L电平待命的锁存节点SLR反转为H电平，锁存节点SLS反转为L电平。验证时，通过致能信号而使晶体管Q4导通，晶体管Q3断开，从而输出通过(合格)的结果。当施加下一程序化脉冲时，与通过验证的存储单元相对应的锁存节点SLR被设置为H电平以禁止程序化。

另一方面，若数据“0”未被写入至被选择的存储单元，则被选择的存储单元通过验证的读出操作而导通，感测节点SNS为L电平。由于锁存节点SLR以L电平待命，即便晶体管BLCD导通，锁存节点SLR仍维持为L电平。从而，锁存节点SLS成为H电平，晶体管Q3导通，从而输出失败(不合格)的结果。当施加下一程序化脉冲时，与未通过验证的存储单元相对应的锁存节点SLR被设置为L电平以允许程序化。

于程序化验证时，通过验证的存储单元的感测节点SNS将通过来自电压供给部V2的电压被选择性充电。图6中表示将感测节点SNS选择性地充电为H电平时的时序图。在时刻t0，晶体管DTG被导通，将锁存节点SLR的H电平供给至晶体管VG的栅极。在时刻t1，电压供给部V2的电压自0V变化为Vcc，回应于此，晶体管VG的栅极进行自升压，晶体管VG被强烈地导通。在时刻t2，晶体管REG被导通，通过自电压供给部V2供给的Vcc而将感测节点SNS充电为H电平。在锁存节点SLR为L电平的情况下，晶体管VG断开，因此感测节点SNS不通过电压供给部V2而进行充电。在时刻t3，锁存致能信号LAT为L电平，锁存电路成为三态状态，在时刻t4，BLCD晶体管被导通，将充电为H电平的感测节点SNS的电荷转送至锁存节点SLR。

然而，在对感测节点SNS进行选择性地充电时，感测节点SNS的H电平的电位可能因噪声的影响而发生变动。根据晶体管VG在进行前次的选择充电时是导通还是断开，节点V2_REG(参照图1)为电位不确定(浮动)的H电平或L电平。假如节点V2_REG处于L电平的浮动状态，当将通过程序化验证的存储单元的感测节点SNS的H电平的电荷经由晶体管BLCD转送至锁存节点SLR时，感测节点SNS的电荷的一部分为了对节点V2_REG进行充电而被消耗，导致有可能无法将锁存节点SLR充电至用以使锁存电路反转为H电平的阈值以上。即，感测节点SNS的H电平与用以使锁存节点SLR反转为H电平的阈值的界限变小，使锁存节点SLR可能不反转为H电平而导致错误的验证结果。

在第2实施例中，在对感测节点SNS进行选择与充电之前的程序化验证的读出期间，对节点V2_REG进行预充电，使节点V2_REG固定为H电平的浮动状态，如此一来，将通过程序化验证的存储单元的感测节点SNS的H电平的电荷转送至锁存节点SLR时，可防止感测节点SNS的电荷被节点V2_REG消耗，藉以充分地确保感测节点SNS的H电平与用以使锁存节点SLR反转为H电平的阈值的界限，并对锁存节点SLR自L电平迁移至H电平进行补偿。

图7表示本发明的第2实施例中对节点V2_REG进行预充电时的时序图。于本实施例中，输入数据“0”被载入至锁存电路，将通过程序化验证的存储单元的感测节点SNS的H电平的电荷转送至锁存节点SLR，且对晶体管VG的栅极施加L电平。另外，电压供给部V1供给Vcc。在时刻t0至t1的期间，晶体管REG被导通，且同时使晶体管BLPRE导通。由此，电压供给部V1所供应的Vcc经由感测节点SNS而将节点V2_REG预充电为H电平。范围PRE表示节点V2_REG的预充电期间，范围SELC表示选择充电的期间。节点V2_REG的预充电是利用程序化验证中被选择的存储单元的读出过程(对被选择的存储单元的字线施加验证读出电压的期间中)。即，在全域位线的电荷由感测节点SNS读出之前。然后，全域位线上的电荷经由晶体管BLCLAMP而由感测节点SNS读出，继而感测节点SNS的电荷经由晶体管BLCD而被转送至锁存节点SLR。而且，对感测节点SNS的选择充电是以图6所示的时序图来进行。此时，节点V2_REG被预充电为H电平，因此即便晶体管REG导通，也将感测节点SNS的电荷在不被节点V2_REG消耗的情况下转送至锁存节点SLR。

如此，根据本实施例，在对感测节点SNS进行选择充电之前，对节点V2_REG进行预充电，因此对感测节点SNS进行选择充电时，可防止感测节点SNS的H电平的电荷被节点V2_REG消耗，使充份的电荷可被转送到锁存节点SLR，而将以L电平待命的锁存节点SLR反转为H电平。由此，可防止程序化验证的错误判定。

对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求所记载的发明的范围内，能够进行各种变形、变更。

Claims (11)

1.一种半导体存储装置，包括：

存储单元阵列；

页面缓冲器/感测电路，包含：

感测节点，包括增强型N型金属氧化物半导体电容器，且对自所述存储单元阵列的被选择的页面读出的数据进行感测；

锁存电路，包括耦接至所述感测节点的锁存节点，且保持由所述感测节点所感测的数据；

预充电电路，包括第一电压供给部与第一晶体管，所述第一晶体管耦接于所述第一电压供给部与所述感测节点之间；以及

选择性充电电路，包括耦接至所述感测节点的浮动节点及耦接于所述浮动节点与所述感测节点之间的第二晶体管，并基于所述锁存节点的电位而对所述感测节点进行选择性充电；以及

控制部件，控制自所述存储单元阵列的读出操作或对所述存储单元阵列的程序化操作，

其中，在基于所述锁存节点的电位而对所述感测节点进行选择性充电之前，所述控制部件控制所述第一晶体管与所述第二晶体管，以将所述第一电压供给部所供应的电压经由所述第一晶体管、所述感测节点与所述第二晶体管而对所述浮动节点进行预充电。

2.根据权利要求1所述的半导体存储装置，其中所述控制部件在读出操作时，将所述锁存节点设置为逻辑低电平。

3.根据权利要求2所述的半导体存储装置，其中所述页面缓冲器/感测电路包含在所述感测节点与所述锁存节点之间用于电荷转送的转送用晶体管，所述控制部件在所述转送用晶体管导通之前，将所述锁存节点设置为逻辑低电平。

4.根据权利要求1至3中任一所述的半导体存储装置，其中所述增强型N型金属氧化物半导体电容器形成于与所述页面缓冲器/感测电路的N型金属氧化物半导体晶体管相同的P阱内。

5.根据权利要求1所述的半导体存储装置，其中所述选择性充电电路还包含第二电压供给部、耦接于所述第二电压供给部与所述浮动节点之间的第三晶体管、以及连接于所述第三晶体管与所述锁存节点之间的第四晶体管，且所述第二晶体管与所述第三晶体管串联连接于所述第二电压供给部与所述感测节点之间。

6.根据权利要求5所述的半导体存储装置，其中所述浮动节点通过对全域位线进行预充电时的来自所述第一电压供给部的电压来进行预充电。

7.根据权利要求5或6所述的半导体存储装置，其中所述浮动节点的预充电是在对选择字线施加验证读出电压的期间进行。

8.一种半导体存储装置的读出方法，包括：

在由增强型N型金属氧化物半导体电容器构成的感测节点接收存储单元阵列的被选择的页面的数据的步骤；以及

经由转送用晶体管将所述感测节点的数据转送至锁存电路的锁存节点的步骤，其中所述锁存节点被配置为逻辑低电平，且

其中在验证操作时，基于所述锁存节点的电位而对所述感测节点进行选择充电之前，将第一电压供给部所供应的电压经由第一晶体管、所述感测节点与第二晶体管而对耦接于所述感测节点的浮动节点进行预充电，其中所述第一晶体管耦接于所述第一电压供给部与所述感测节点之间，所述第二晶体管耦接于所述浮动节点与所述感测节点之间。

9.根据权利要求8所述的读出方法，其中在程序化验证操作时，在对被选择的存储单元施加验证读出电压的期间对所述浮动节点进行预充电。

10.一种半导体存储装置，包括：

存储单元阵列；

页面缓冲器/感测电路，包含：

感测节点，包括增强型N型金属氧化物半导体电容器，且对自所述存储单元阵列的被选择的页面读出的数据进行感测；

锁存电路，包括耦接至所述感测节点的锁存节点，且保持由所述感测节点所感测的数据；

用于电荷转送的晶体管；以及

对位线进行预充电的电路；以及

控制部件，控制自所述存储单元阵列的读出操作或对所述存储单元阵列的程序化操作，

其中，所述锁存节点通过所述用于电荷转送的晶体管耦接至所述感测节点，且在所述锁存节点耦接至所述感测节点的路径中不经过一端接地的电容器，所述控制部件在所述用于电荷转送的晶体管导通而使所述感测节点电连接到所述锁存节点之前，导通所述用于电荷转送的晶体管并通过所述进行预充电的电路使所述锁存节点放电至接地电位，以将所述锁存节点设置为逻辑低电平。

11.一种半导体存储装置的读出方法，包括：

通过预充电电路对位线进行预充电并在由增强型N型金属氧化物半导体电容器构成的感测节点接收存储单元阵列的选择页面的数据的步骤；以及

经由转送用晶体管将所述感测节点的数据转送至锁存电路的锁存节点的步骤，

其中所述锁存节点在将所述选择页面的数据传送给所述感测节点之前，通过导通所述转送用晶体管，并通过所述预充电电路使所述锁存节点放电至接地电位，而以逻辑低电平的状态连接到所述感测节点，

所述锁存节点通过所述转送用晶体管耦接至所述感测节点，且在所述锁存节点耦接至所述感测节点的路径中不经过一端接地的电容器。

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