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JP2003346485A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法 - Google Patents

不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法

Info

Publication number
JP2003346485A
JP2003346485A JP2002149329A JP2002149329A JP2003346485A JP 2003346485 A JP2003346485 A JP 2003346485A JP 2002149329 A JP2002149329 A JP 2002149329A JP 2002149329 A JP2002149329 A JP 2002149329A JP 2003346485 A JP2003346485 A JP 2003346485A
Authority
JP
Japan
Prior art keywords
memory cell
level
data
write
threshold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002149329A
Other languages
English (en)
Inventor
Masaru Yano
勝 矢野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002149329A priority Critical patent/JP2003346485A/ja
Priority to US10/438,211 priority patent/US6738287B2/en
Publication of JP2003346485A publication Critical patent/JP2003346485A/ja
Pending legal-status Critical Current

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
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    • G—PHYSICS
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    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【課題】本発明は、書き込み後の閾値分布が狭い分布と
なる不揮発性半導体記憶装置を提供することを目的とす
る。 【解決手段】不揮発性半導体記憶装置は、メモリセルに
複数の異なる閾値を設定することにより多値を記録する
不揮発性のメモリコア回路と、該メモリコア回路への書
き込みを制御する制御回路を含み、該制御回路は、ある
１つの閾値にメモリセルをプログラムする際に該１つの
閾値に設定されるメモリセル及び該１つの閾値より高い
閾値に設定されるメモリセルを該１つの閾値にプログラ
ムし、該複数の異なる閾値の低い方の閾値から順番にプ
ログラムしていくことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に不揮発性半
導体記憶装置に関し、詳しくは不揮発性半導体記憶装置
おけるデータ書き込み方法及びデータ書き込み回路に関
する。
【従来の技術】不揮発性半導体記憶装置において、書き
込み対象であるメモリセルにプログラム動作により書き
込みを行うと、メモリセルトランジスタのゲートに電荷
が注入され閾値電圧が上昇する。これにより、ゲートに
閾値以下の電圧を印加しても電流が流れなくなり、デー
タ“０”を書き込んだ状態が達成される。一般に、消去
状態のメモリセルの閾値電圧にはバラツキがある。従っ
て、所定の書き込み電圧を印加してプログラム動作を実
行し、閾値電圧がベリファイレベル以上になるようにベ
リファイすると、書き込み後のメモリセルの閾値電圧は
ベリファイレベル以上である程度分布を有するものとな
る。
【０００２】メモリセルを異なる閾値電圧に設定するこ
とで多値を表現する多値メモリセルの不揮発性半導体記
憶装置の場合には、閾値電圧が広い分布を有すると、隣
り合うレベル値の間の間隔が狭くなり確実なデータ記録
を実行することが困難になる。
【０００３】図１は、従来技術において多値メモリセル
への書き込み動作を示すフローチャートである。図１
は、ビット分布が４レベルの場合に相当する。図２は、
図１のフローチャートでメモリセルの書き込みを実行し
た後のビット分布を示す図である。ここで横軸はメモリ
セルトランジスタの閾値電圧を示し、縦軸はビット数
（メモリセルの数）を示す。図２に示されるように、書
き込み後には、Ｅｒａｓｅ及びＬｅｖｅｌ０からＬｅｖ
ｅｌ２までの４つの値のレベルが存在する。
【０００４】４つのレベルのデータを書き込むには、ま
ずステップＳＴ１で、ページバッファに対してデータロ
ードを行う。次にステップＳＴ２で、Ｌｅｖｅｌ２の書
き込み対象メモリセルについて、書き込みバッファＷＢ
にデータを格納する。ステップＳＴ３で、Ｌｅｖｅｌ２
の電位パルスを用いて書き込み対象メモリセルをプログ
ラムする。ステップＳＴ４で、Ｌｅｖｅｌ２まで閾値電
圧がシフトしているかを検証する。ステップＳＴ５で、
全ての書き込み対象ビットが検証をパスしたか否かを判
定する。パスしていない場合にはステップＳＴ３に戻
り、プログラム及び検証動作を繰り返す。全ての書き込
み対象ビットがパスすると、Ｌｅｖｅｌ２のプログラム
動作を完了して次のステップへ進む。
【０００５】ステップＳＴ６で、Ｌｅｖｅｌ０及びＬｅ
ｖｅｌ１の書き込み対象メモリセルについて、書き込み
バッファＷＢにデータを格納する。ステップＳＴ７で、
Ｌｅｖｅｌ０の電位パルスを用いて書き込み対象メモリ
セルをプログラムする。ステップＳＴ８で、Ｌｅｖｅｌ
０まで閾値電圧がシフトしているかを検証する。ステッ
プＳＴ９で、全ての書き込み対象ビットが検証をパスし
たか否かを判定する。パスしていない場合にはステップ
ＳＴ７に戻り、プログラム及び検証動作を繰り返す。全
ての書き込み対象ビットがパスすると、Ｌｅｖｅｌ０の
プログラム動作を完了して次のステップへ進む。
【０００６】ステップＳＴ１０で、Ｌｅｖｅｌ１の書き
込み対象メモリセルについて、書き込みバッファＷＢに
データを格納する。ステップＳＴ１１で、Ｌｅｖｅｌ１
の電位パルスを用いて書き込み対象メモリセルをプログ
ラムする。ステップＳＴ１２で、Ｌｅｖｅｌ１まで閾値
電圧がシフトしているかを検証する。ステップＳＴ１３
で、全ての書き込み対象ビットが検証をパスしたか否か
を判定する。パスしていない場合にはステップＳＴ１１
に戻り、プログラム及び検証動作を繰り返す。全ての書
き込み対象ビットがパスすると、Ｌｅｖｅｌのプログラ
ム動作を完了して書き込み処理を終了する。
【発明が解決しようとする課題】一般にプログラム動作
により書き込みを実行する際に、他のセルより先にプロ
グラム完了するメモリセルに着目すると、このメモリセ
ルがプログラムされる時点では他のメモリセルの書き込
みはまだ完了されておらず、書き込み動作終了後のメモ
リセル状態と比較してより多くの消去状態メモリセルが
存在することになる。この状態では、着目対象のメモリ
セルをベリファイする際に、同一のワード線に接続され
る消去状態の多数のメモリセルを介して大量の電流がグ
ラウンド側に流れる。このため配線抵抗によりメモリセ
ルのソース側の電位が上昇し、意図した閾値電圧よりも
低い閾値電圧でベリファイをパスしてしまう結果とな
る。同一のワード線に接続される他のメモリセル状態が
読み出し動作時のメモリセル状態とは異なるので、上記
ソース電位の上昇が実際の読み出し時とは異なり、これ
が理由となりデータ誤りが生じる可能性がある。
【０００７】図１で示した書き込み手順においても、上
記説明したのと同様の理由により、図２に示されるＬｅ
ｖｅｌ０乃至Ｌｅｖｅｌ２の閾値分布は、ハッチで示さ
れる意図される分布よりも下側に分布が広がってしま
う。即ち、意図した閾値よりも低い閾値でベリファイを
パスすることで、閾値分布が下側に広がったものとなっ
てしまう。
【０００８】特にＬｅｖｅｌ２のプログラムを実行する
段階では、Ｌｅｖｅｌ０及びＬｅｖｅｌ１の書き込み動
作はまだ実行されておらず、書き込み動作終了後のメモ
リセル状態と比較してより多くの消去状態メモリセルが
存在する。従って、メモリセルのソース側の電位が読み
出し時と比較してＬｅｖｅｌ２ベリファイ時にはより大
きく上昇し、意図した閾値電圧よりも低い閾値電圧でベ
リファイをパスしてしまう結果となる。これによって
も、閾値分布が下側に広がったものとなってしまう。
【０００９】またＬｅｖｅｌ０のプログラムを実行する
段階では、Ｌｅｖｅｌ１書き込み対象メモリセルの閾値
をＬｅｖｅｌ１まで引き上げる書き込み動作はまだ実行
されておらず、書き込み動作終了後のメモリセル状態と
比較してより多くの消去状態メモリセルが存在する。従
って上記同様に、閾値分布が下側に広がったものとなっ
てしまう。
【００１０】メモリセルを異なる閾値電圧に設定するこ
とで多値を表現する多値メモリセルの不揮発性半導体記
憶装置の場合には、このように閾値電圧が広い分布を有
すると、隣り合うレベル値の間の間隔が狭くなり確実な
データ記録を実行することが困難になる。
【００１１】以上を鑑みて、本発明は、書き込み後の閾
値分布が狭い分布となる不揮発性半導体記憶装置を提供
することを目的とする。
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、メモリセルに複数の異なる閾値を設定
することにより多値を記録する不揮発性のメモリコア回
路と、該メモリコア回路への書き込みを制御する制御回
路を含み、該制御回路は、ある１つの閾値にメモリセル
をプログラムする際に該１つの閾値に設定されるメモリ
セル及び該１つの閾値より高い閾値に設定されるメモリ
セルを該１つの閾値にプログラムし、該複数の異なる閾
値の低い方の閾値から順番にプログラムしていくことを
特徴とする。
【００１２】上記不揮発性半導体記憶装置によれば、あ
る閾値に対するプログラム及びベリファイ動作を実行す
る時点では、既にそれ以下の閾値の書き込み動作は終了
している。従って、書き込み動作終了後の読み出し時の
メモリセル状態と比較して、同一或いは類似したプログ
ラム状態となっている。これにより、メモリセルのソー
ス側の電位の上昇の度合いが、読み出し時と比較して略
同等となり、意図した閾値電圧に略等しい閾値電圧が設
定される。従って、従来のように閾値分布が下側に広が
ってしまうことがなく、各閾値の間のレベルの差を充分
に確保して、確実なデータ記録を実現することが出来
る。
【００１３】また本発明による不揮発性半導体記憶装置
は、不揮発性メモリセルを含むメモリコア回路と、該メ
モリコア回路への書き込みを制御する制御回路を含み、
該制御回路は、所定の閾値にメモリセルをプログラムす
る際に所定のプログラムパルスを用いてプログラムして
該所定の閾値よりも低い閾値でベリファイし、その後該
所定のプログラムパルスより弱いプログラムパルスでプ
ログラムして該所定の閾値でベリファイすることを特徴
とする。
【００１４】上記不揮発性半導体記憶装置においては、
書き込み対象メモリセルの分布は、最初に所定の閾値よ
り低い参照レベルでベリファイしてその分布の右側の位
置が決定され、その後比較的低い電位のパルスを用いて
プログラムしながら所定の閾値の参照レベルでベリファ
イして分布の左側を押し上げるので、最初から所定の閾
値の参照レベルでベリファイする場合と比較して狭い分
布となる。
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
【００１５】図３は、本発明による多値メモリセルへの
書き込み動作を示すフローチャートである。図３は、ビ
ット分布が４レベルの場合に相当する。図４は、図３の
フローチャートでメモリセルの書き込みを実行する際の
ビット分布を示す図である。
【００１６】本発明により４つのレベルのデータを書き
込むには、まずステップＳＴ１で、ページバッファに対
してデータロードを行う。次にステップＳＴ２で、Ｌｅ
ｖｅｌ０及びＬｅｖｅｌ２の書き込み対象メモリセルに
ついて、書き込みバッファＷＢにデータを格納する。ス
テップＳＴ３で、Ｌｅｖｅｌ０のプログラムベリファイ
を実行する。ステップＳＴ４で、ｌｅｖｅｌ０の電位パ
ルスを用いてＬｅｖｅｌ０及びＬｅｖｅｌ２の書き込み
対象メモリセルをプログラムする。ステップＳＴ５で、
全ての書き込み対象ビットが検証をパスしたか否かを判
定する。ここでベリファイの参照レベルとしては、Ｌｅ
ｖｅｌ０に最小限必要な閾値電圧であるｌｖ０から０．
１Ｖだけ低い電位を用いる。パスしていない場合にはス
テップＳＴ４に戻り、プログラム及び検証動作を繰り返
す。全ての書き込み対象ビットがパスすると、Ｌｅｖｅ
ｌ０のプログラム動作を取り敢えず完了する。
【００１７】この段階では、図４（ａ）に示されるよう
に、Ｌｅｖｅｌ０及びＬｅｖｅｌ２の書き込み対象メモ
リセルがＬｅｖｅｌ０のレベルにプログラムされた状態
となる。但しこの際、メモリセルの閾値電圧の分布は、
Ｌｅｖｅｌ０に最小限必要な閾値電圧であるｌｖ０より
０．１Ｖ左に寄った分布となっている。
【００１８】ステップＳＴ６で、Ｌｅｖｅｌ１及びＬｅ
ｖｅｌ２の書き込み対象メモリセルについて、書き込み
バッファＷＢにデータを格納する。ステップＳＴ７で、
Ｌｅｖｅｌ１のプログラムベリファイを実行する。ステ
ップＳＴ８で、ｌｅｖｅｌ１の電位パルスを用いてＬｅ
ｖｅｌ１及びＬｅｖｅｌ２の書き込み対象メモリセルを
プログラムする。ステップＳＴ９で、全ての書き込み対
象ビットが検証をパスしたか否かを判定する。ここでベ
リファイの参照レベルとしては、Ｌｅｖｅｌ１に最小限
必要な閾値電圧であるｌｖ１から０．１Ｖだけ低い電位
を用いる。パスしていない場合にはステップＳＴ８に戻
り、プログラム及び検証動作を繰り返す。全ての書き込
み対象ビットがパスすると、Ｌｅｖｅｌ１のプログラム
動作を取り敢えず完了する。
【００１９】この段階では、図４（ｂ）に示されるよう
に、Ｌｅｖｅｌ０の書き込み対象メモリセルがＬｅｖｅ
ｌ０のレベルにプログラムされ、Ｌｅｖｅｌ１及びＬｅ
ｖｅｌ２の書き込み対象メモリセルがＬｅｖｅｌ１のレ
ベルにプログラムされた状態となる。但しこの際、メモ
リセルの閾値電圧の分布は、Ｌｅｖｅｌ０については最
小限必要な閾値電圧であるｌｖ０より０．１Ｖ左に寄っ
た分布となると共に、Ｌｅｖｅｌ１については最小限必
要な閾値電圧であるｌｖ１より０．１Ｖ左に寄った分布
となっている。
【００２０】ステップＳＴ１０で、Ｌｅｖｅｌ２の書き
込み対象メモリセルについて、書き込みバッファＷＢに
データを格納する。ステップＳＴ１１で、Ｌｅｖｅｌ２
のプログラムベリファイを実行する。ステップＳＴ１２
で、ｌｅｖｅｌ２の電位パルスを用いてＬｅｖｅｌ２の
書き込み対象メモリセルをプログラムする。ステップＳ
Ｔ１３で、全ての書き込み対象ビットが検証をパスした
か否かを判定する。ここでベリファイの参照レベルとし
ては、Ｌｅｖｅｌ２に最小限必要な閾値電圧であるｌｖ
２を用いる。パスしていない場合にはステップＳＴ１２
に戻り、プログラム及び検証動作を繰り返す。全ての書
き込み対象ビットがパスすると、Ｌｅｖｅｌ２のプログ
ラム動作を完了する。
【００２１】この段階では、図４（ｃ）に示されるよう
に、Ｌｅｖｅｌ０の書き込み対象メモリセルがＬｅｖｅ
ｌ０のレベルにプログラムされ、Ｌｅｖｅｌ１の書き込
み対象メモリセルがＬｅｖｅｌ１のレベルにプログラム
され、更にＬｅｖｅｌ２の書き込み対象メモリセルがＬ
ｅｖｅｌ２のレベルにプログラムされた状態となる。こ
の際、メモリセルの閾値電圧の分布は、Ｌｅｖｅｌ０に
ついては最小限必要な閾値電圧であるｌｖ０より０．１
Ｖ左に寄った分布となると共に、Ｌｅｖｅｌ１について
は最小限必要な閾値電圧であるｌｖ１より０．１Ｖ左に
寄った分布となっている。またＬｅｖｅｌ２について
は、最小限必要な閾値電圧であるｌｖ２により画定され
た分布となっている。
【００２２】ステップＳＴ１４で、Ｌｅｖｅｌ０及びＬ
ｅｖｅｌ２の書き込み対象メモリセルについて、書き込
みバッファＷＢにデータを格納する。ステップＳＴ１５
で、Ｌｅｖｅｌ０のプログラムベリファイを実行する。
ステップＳＴ１６で、ｌｅｖｅｌ０−Ｖ１（＝０．１
Ｖ）の電位パルスを用いてＬｅｖｅｌ０の書き込み対象
メモリセルをプログラムする。ステップＳＴ１７で、全
ての書き込み対象ビットが検証をパスしたか否かを判定
する。ここでベリファイの参照レベルとしては、Ｌｅｖ
ｅｌ０に最小限必要な閾値電圧であるｌｖ０を用いる。
パスしていない場合にはステップＳＴ１６に戻り、プロ
グラム及び検証動作を繰り返す。全ての書き込み対象ビ
ットがパスすると、Ｌｅｖｅｌ０のプログラム動作を完
了する。
【００２３】この段階では、図４（ｄ）にハッチで示さ
れるように、Ｌｅｖｅｌ０の書き込み対象メモリセルの
分布において、分布左側の部分のメモリセルは閾値が押
し上げられる。プログラムパルスはｌｅｖｅｌ０−Ｖ１
であるので、閾値が上げられたメモリセルは、当初の閾
値分布の右側を越えることはない。これにより、図４
（ｃ）に示される元の分布に対して、ハッチで示される
分布はより狭い分布となる。
【００２４】ステップＳＴ１８で、Ｌｅｖｅｌ１及びＬ
ｅｖｅｌ２の書き込み対象メモリセルについて、書き込
みバッファＷＢにデータを格納する。ステップＳＴ１９
で、Ｌｅｖｅｌ１のプログラムベリファイを実行する。
ステップＳＴ２０で、ｌｅｖｅｌ１−Ｖ１（＝０．１
Ｖ）の電位パルスを用いてＬｅｖｅｌ１の書き込み対象
メモリセルをプログラムする。ステップＳＴ９で、全て
の書き込み対象ビットが検証をパスしたか否かを判定す
る。ここでベリファイの参照レベルとしては、Ｌｅｖｅ
ｌ１に最小限必要な閾値電圧であるｌｖ１を用いる。パ
スしていない場合にはステップＳＴ２０に戻り、プログ
ラム及び検証動作を繰り返す。全ての書き込み対象ビッ
トがパスすると、Ｌｅｖｅｌ１のプログラム動作を完了
する。
【００２５】この段階では、図４（ｅ）にハッチで示さ
れるように、Ｌｅｖｅｌ１の書き込み対象メモリセルの
分布において、分布左側の部分が押し上げられる。これ
により、図４（ｃ）に示される元の分布に対して、より
狭い分布となる。
【００２６】この段階では、図４（ｅ）にハッチで示さ
れるように、Ｌｅｖｅｌ１の書き込み対象メモリセルの
分布において、分布左側の部分のメモリセルは閾値が押
し上げられる。プログラムパルスはｌｅｖｅｌ１−Ｖ１
であるので、閾値が上げられたメモリセルは、当初の閾
値分布の右側を越えることはない。これにより、図４
（ｃ）に示される元の分布に対して、ハッチで示される
分布はより狭い分布となる。
【００２７】以上で全ての処理を終了する。
【００２８】以上の書き込み処理によって、図４（ｅ）
に示されるように、多値レベルにプログラムされたメモ
リセルが得られる。上に説明されるように、Ｌｅｖｅｌ
０の書き込み対象メモリセルの分布及びＬｅｖｅｌ１の
書き込み対象メモリセルの分布は、最初に所定の閾値か
ら０．１Ｖだけ低い参照レベルでベリファイしその後比
較的低い電位のパルスを用いてプログラムしながら所定
の閾値の参照レベルでベリファイするので、最初から所
定の閾値の参照レベルでベリファイする場合と比較して
狭い分布となる。
【００２９】またＬｅｖｅｌ２の書き込み対象メモリセ
ルについては、このＬｅｖｅｌ２のプログラム及びベリ
ファイ動作を実行する時点では、既にＬｅｖｅｌ０及び
Ｌｅｖｅｌ１の書き込み動作は終了している。従って、
書き込み動作終了後の読み出し時のメモリセル状態と比
較して、Ｌｅｖｅｌ０及びＬｅｖｅｌ１については同一
のプログラム状態となっている。これにより、メモリセ
ルのソース側の電位の上昇の度合いが、読み出し時と比
較して略同等となり、意図した閾値電圧に略等しい閾値
電圧が設定される。従って、従来のように閾値分布が下
側に広がってしまうことがなく、Ｌｅｖｅｌ１との間の
レベルの差を充分に確保して、確実なデータ記録を実現
することが出来る。
【００３０】図５は、本発明による不揮発性半導体記憶
装置の概略構成を示すブロック図である。
【００３１】図５の不揮発性半導体記憶装置１０は、ス
テートマシン１１、コマンドレジスタ１２、Ｉ／Ｏレジ
スタ＆バッファ１３、メモリセルアレイ１４、ローアド
レスデコーダ１５、コラムアドレスデコーダ１６、アド
レスレジスタ１７、データレジスタ＆センスアンプ１
８、ステータスレジスタ１９、及び高電圧発生回路２０
を含む。
【００３２】ステートマシン１１は、アドレスラッチイ
ネーブルＡＬＥ、コマンドラッチイネーブルＣＬＥ、ス
ペアエリアイネーブル／ＳＥ、ライトプロテクト／Ｗ
Ｐ、チップイネーブル／ＣＥ、リードイネーブル／Ｒ
Ｅ、ライトイネーブル／ＷＥ等の制御信号を外部から受
け取ると共に、コマンドレジスタ１２からコマンドを受
け取り、これらの制御信号及びコマンドに基づいてステ
ートマシンとして動作し、不揮発性半導体記憶装置１０
の各部の動作を制御する。コマンドレジスタ１２は、チ
ップイネーブル／ＣＥ、リードイネーブル／ＲＥ、及び
ライトイネーブル／ＷＥの各制御信号と、Ｉ／Ｏレジス
タ＆バッファ１３を介して外部から供給されるコマン
ド、アドレス、及び入出力データとを受け取り、コマン
ドを内部レジスタに格納する。Ｉ／Ｏレジスタ＆バッフ
ァ１３は、外部からコマンド、アドレス、及び入出力デ
ータを受け取り、これらをコマンドレジスタ１２、アド
レスレジスタ１７、及びステータスレジスタ１９に供給
する。
【００３３】ステートマシン１１は、アドレスレジスタ
１７の指示するメモリセルアレイ１４のアドレスからデ
ータを読み出すために、メモリセルアレイ１４、ローア
ドレスデコーダ１５、コラムアドレスデコーダ１６等を
制御する。またステートマシン１１は、メモリセルアレ
イ１４の書き込みアドレスにデータを書き込むために、
メモリセルアレイ１４、ローアドレスデコーダ１５、コ
ラムアドレスデコーダ１６等を制御する。またステート
マシン１１は、メモリセルアレイ１４の指定された領域
を所定単位で一括消去するために、アドレスレジスタ１
７を介してメモリセルアレイ１４、ローアドレスデコー
ダ１５、コラムアドレスデコーダ１６等を制御する。
【００３４】メモリセルアレイ１４はメモリセルトラン
ジスタの配列、ワード線、ビット線等を含み、各メモリ
セルトランジスタにデータを記憶する。データ読み出し
時には、活性化ワード線で指定されるメモリセルからの
データが、ビット線に読み出される。プログラム或いは
イレーズ時には、ワード線及びビット線をそれぞれの動
作に応じた適当な電位に設定することで、メモリセルに
対する電荷注入或いは電荷抜き取りの動作を実行する。
【００３５】データレジスタ＆センスアンプ１８はステ
ートマシン１１の制御の下で動作し、ローアドレスデコ
ーダ１５及びコラムアドレスデコーダ１６による指定に
応じてメモリセルアレイ１４から供給されるデータの電
流を、基準電流と比較することでデータが０であるか１
であるかの判定を行う。この判定はデータレジスタ＆セ
ンスアンプ１８内のセンスアンプ回路により実行され、
判定結果は読み出しデータとしてＩ／Ｏレジスタ＆バッ
ファ１３に供給される。またプログラム動作及びイレー
ズ動作に伴うベリファイ動作は、ローアドレスデコーダ
１５及びコラムアドレスデコーダ１６による指定に応じ
てメモリセルアレイ１４から供給されるデータの電流
を、プログラムベリファイ用及びイレーズベリファイ用
の基準電流と比較することで行われる。プログラム動作
においては、データレジスタ＆センスアンプ１８のレジ
スタに書き込みデータが格納され、このデータに基づい
てメモリセルアレイ１４のワード線及びビット線を適当
な電位に設定することで、メモリセルに対する電荷注入
を実行するステータスレジスタ１９は、不揮発性半導体
記憶装置１０の動作に関するステータス情報を格納する
レジスタであり、このレジスタ内容をＩ／Ｏレジスタ＆
バッファ１３を介して外部から読み出すことで、デバイ
スがレディ状態であるか、書込み保護モードであるか、
又はプログラム/消去動作中かを判断することが出来
る。高電圧発生回路２０は、プログラム動作及びイレー
ズ動作に用いられる高電位を発生する回路である。
【００３６】図３及び４を用いて説明した本発明による
書き込み動作は、ステートマシン１１の制御により、デ
ータレジスタ＆センスアンプ１８及びメモリセルアレイ
１４並びにその周辺回路を動作させることで実行され
る。
【００３７】図６は、ページバッファ及びライトバッフ
ァの構成の一例を示す図である。
【００３８】図６の回路は、主にＮＭＯＳトランジスタ
３１乃至４５、ＰＭＯＳトランジスタ４６及び４７、ペ
ージバッファラッチ５１及び５２、ＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタからなるインバータ６１及
び６２を含む。ページバッファラッチ５１は、ＮＭＯＳ
トランジスタ及びＰＭＯＳトランジスタからなるインバ
ータ５３及び５４を含み、各インバータが互いの出力を
入力とすることでラッチを構成する。ページバッファラ
ッチ５２は、ＮＭＯＳトランジスタ及びＰＭＯＳトラン
ジスタからなるインバータ５５及び５６を含み、各イン
バータが互いの出力を入力とすることでラッチを構成す
る。ページバッファラッチ５２は更にＰＭＯＳトランジ
スタ５７を含む。またインバータ６１及び６２は、互い
の出力を入力とすることでラッチを構成し、このラッチ
がライトバッファＷＢとして機能する。
【００３９】図７は、図６の回路による書き込み動作の
一例を示す図である。
【００４０】まずデータロード動作について説明する。
最初にＬＯＡＤ１、ＬＯＡＤ２、ＰＲＥＬＯＡＤをＨＩ
ＧＨにすることで、ＮＭＯＳトランジスタ３７、３８、
及び４３を導通させる。これによりページバッファラッ
チ５１のＢ１がグラウンドに落とされると共に、ページ
バッファラッチ５２のＢ２がグラウンドに落とされ、ペ
ージバッファラッチ５１及び５２がリセット状態とな
る。次にＬＤＰＢをＨＩＧＨにしてＮＭＯＳトランジス
タ３３を導通させると共に、ＹＤ１ｎｉをＨＩＧＨにし
てＮＭＯＳトランジスタ３１を導通させる。この状態で
ＬＱ１をＨＩＧＨにしてＮＭＯＳトランジスタ３４を導
通し、端子ＰＢ００の第１のデータをページバッファラ
ッチ５１に格納する。更に、ＹＤ１ｎｉを再度ＨＩＧＨ
にしてＮＭＯＳトランジスタ３１を導通させ、ＬＱ２を
ＨＩＧＨにしてＮＭＯＳトランジスタ３５を導通し、端
子ＰＢ００の第２のデータをページバッファラッチ５２
に格納する。
【００４１】以上により、ページバッファラッチ５１及
び５２への２ビットデータの格納が終了する。この２ビ
ットデータは、（Ａ１，Ａ２）の組み合せにより以下の
ように各レベルを表現する。
【００４２】 （Ａ１，Ａ２） レベル （０，０） Ｌｅｖｅｌ２ （１，０） Ｌｅｖｅｌ１ （０，１） Ｌｅｖｅｌ０ （１，１） Ｅｒａｓｅ 次にＬｅｖｅｌ２の書き込み動作について説明する。ま
ずＤＩＳをＨＩＧＨにしてＮＭＯＳトランジスタ４４を
導通させる。これにより信号線ＳＮＳをグラウンドに落
とす。次にＬＯＡＤ３及びＰＧＭＯＮをＨＩＧＨにする
ことでＮＭＯＳトランジスタ３９及び４１を導通させ
る。この時、ページバッファラッチ５１及び５２の（Ａ
１，Ａ２）が（０，０）であれば、ＮＭＯＳトランジス
タ３６が導通してＡ１の“０”がライトバッファＷＢに
格納される。即ち信号線ＡＷがＬＯＷとなる。ページバ
ッファラッチ５１及び５２の（Ａ１，Ａ２）が（０，
０）でなければ、ライトバッファＷＢにおいて信号線Ａ
ＷはＬＯＷとはならない。即ち、上記動作によって、Ｌ
ｅｖｅｌ２の書き込み対象メモリセルのみをプログラム
対象としてライトバッファＷＢに格納する。
【００４３】ここでライトバッファＷＢにおいて信号線
ＡＷがＬＯＷとなることが、対象メモリセルに対してプ
ログラム動作を実行することに対応する。即ち、ＢＬ＿
ＣＮＴＲＬをＨＩＧＨにすることでＮＭＯＳトランジス
タ４０を導通させ、またＰＧＭＯＮをＨＩＧＨにするこ
とでＮＭＯＳトランジスタ４１を導通させることで、ラ
イトバッファＷＢが格納するデータ（信号線ＡＷの電
位）を、ビット線ＢＬｑに供給する。このようにしてＬ
ＯＷ電位をビット線ＢＬｑに供給することで、対応する
メモリセルに対するプログラム動作を実行する。
【００４４】次にＬｅｖｅｌ０の書き込み動作について
説明する。この場合には、ＬＯＡＤ１をＨＩＧＨにする
ことでＮＭＯＳトランジスタ３８を導通させる。この
時、ページバッファラッチ５１のＡ１が０であれば、そ
の反転であるＢ１の“１”が、ＮＭＯＳトランジスタ３
８を介してライトバッファＷＢのＢＷ側に“１”として
格納される。即ちライトバッファＷＢの信号線ＡＷがＬ
ＯＷとなる。この場合、ページバッファラッチ５２の値
に関わらずページバッファラッチ５１のＡ１が０であれ
ば、ライトバッファＷＢにおいて信号線ＡＷはＬＯＷと
なる。即ち、上記動作によって、Ｌｅｖｅｌ０及びＬｅ
ｖｅｌ２の書き込み対象メモリセルをプログラム対象と
してライトバッファＷＢに格納することになる。
【００４５】対象メモリセルに対してプログラム動作を
実行するためには、ＢＬ＿ＣＮＴＲＬをＨＩＧＨにする
ことでＮＭＯＳトランジスタ４０を導通させ、またＰＧ
ＭＯＮをＨＩＧＨにすることでＮＭＯＳトランジスタ４
１を導通させる。これにより、ライトバッファＷＢの信
号線ＡＷのＬＯＷ電位を、ビット線ＢＬｑに供給する。
【００４６】次にＬｅｖｅｌ１の書き込み動作について
説明する。この場合には、ＬＯＡＤ２をＨＩＧＨにする
ことでＮＭＯＳトランジスタ３７を導通させる。この
時、ページバッファラッチ５２のＡ２が０であれば、そ
の反転であるＢ２の“１”が、ＮＭＯＳトランジスタ３
７を介してライトバッファＷＢのＢＷ側に“１”として
格納される。即ちライトバッファＷＢの信号線ＡＷがＬ
ＯＷとなる。この場合、ページバッファラッチ５１の値
に関わらずページバッファラッチ５２のＡ２が０であれ
ば、ライトバッファＷＢにおいて信号線ＡＷはＬＯＷと
なる。即ち、上記動作によって、Ｌｅｖｅｌ１及びＬｅ
ｖｅｌ２の書き込み対象メモリセルをプログラム対象と
してライトバッファＷＢに格納することになる。
【００４７】対象メモリセルに対してプログラム動作を
実行するためには、ＢＬ＿ＣＮＴＲＬをＨＩＧＨにする
ことでＮＭＯＳトランジスタ４０を導通させ、またＰＧ
ＭＯＮをＨＩＧＨにすることでＮＭＯＳトランジスタ４
１を導通させる。これにより、ライトバッファＷＢの信
号線ＡＷのＬＯＷ電位を、ビット線ＢＬｑに供給する。
【００４８】以上のようにして、図６の回路を用いれ
ば、図３のステップＳＴ２或いはステップＳＴ１４に示
すようにＬｅｖｅｌ０及びＬｅｖｅｌ２のデータをライ
トバッファＷＢにロードしてプログラムする動作、ステ
ップＳＴ６或いはステップＳＴ１８に示すようにＬｅｖ
ｅｌ１及びＬｅｖｅｌ２のデータをライトバッファＷＢ
にロードしてプログラムする動作、更にステップＳＴ１
０に示すようにＬｅｖｅｌ２のデータのみをライトバッ
ファＷＢにロードしてプログラムする動作を随時実行す
ることが可能になる。図６の回路においては、ライトバ
ッファＷＢのデータをプログラム動作後にリセットして
も、ページバッファラッチ５１及び５２に格納されてい
る各メモリセルのデータはそのまま残っている。従っ
て、一度プログラム動作を行ったレベルであっても、ペ
ージバッファラッチ５１及び５２からライトバッファＷ
Ｂに再度データを転送して格納することが可能であり、
図３のフローチャートの手順を実行することが可能とな
る。
【００４９】図８は図６の回路による読み出し動作の一
例を示す図である。
【００５０】図８に示される手順によって各信号を制御
することで、メモリセルが格納するデータの読み出しが
可能になる。図８においては、メモリセルからビット線
を介して順次読み出したデータの判定結果をページバッ
ファラッチ５１及び５２に順次格納して、ページバッフ
ァラッチ５１及び５２の格納するデータを４ビットのレ
ベル値を示すデータとして読み出す動作が実行される。
【００５１】図９は、ページバッファ及びライトバッフ
ァの構成の別の一例を示す図である。
【００５２】図６の回路は、主にＮＭＯＳトランジスタ
１３１乃至１４５、ＰＭＯＳトランジスタ１４６及び１
４７、ページバッファラッチ１５１及び１５２、ＮＭＯ
Ｓトランジスタ及びＰＭＯＳトランジスタからなるイン
バータ１６１及び１６２を含む。ページバッファラッチ
１５１は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジ
スタからなるインバータ１５３及び１５４を含み、各イ
ンバータが互いの出力を入力とすることでラッチを構成
する。ページバッファラッチ１５２は、ＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタからなるインバータ１
５５及び１５６を含み、各インバータが互いの出力を入
力とすることでラッチを構成する。ページバッファラッ
チ１５２は更にＰＭＯＳトランジスタ１５７を含む。ま
たインバータ１６１及び１６２は、互いの出力を入力と
することでラッチを構成し、このラッチがライトバッフ
ァＷＢとして機能する。
【００５３】図６の回路では、ページバッファラッチ５
１及び５２に格納されるデータは、通常の２進表現に対
応する形式で４つのレベル値を表現していたが、図９の
回路では以下に示すようなグレイコード（隣り合うレベ
ル間での距離が１のコード）で各レベルを表現する。
【００５４】 （Ａ１，Ａ２） レベル （０，１） Ｌｅｖｅｌ２ （０，０） Ｌｅｖｅｌ１ （１，０） Ｌｅｖｅｌ０ （１，１） Ｅｒａｓｅ 図１０は、図９の回路による書き込み動作の一例を示す
図である。
【００５５】まずデータロード動作について説明する。
最初にＬＯＡＤ１、ＬＯＡＤ２、ＰＲＥＬＯＡＤをＨＩ
ＧＨにすることで、ＮＭＯＳトランジスタ１３７、１３
８、及び１４３を導通させる。これによりページバッフ
ァラッチ１５１のＢ１がグラウンドに落とされると共
に、ページバッファラッチ１５２のＢ２がグラウンドに
落とされ、ページバッファラッチ１５１及び１５２がリ
セット状態となる。次にＬＤＰＢをＨＩＧＨにしてＰＭ
ＯＳトランジスタ１３３を非導通にすると共に、ＹＤ１
ｎｉをＨＩＧＨにしてＮＭＯＳトランジスタ１３１を導
通させる。この状態でＬＱ１をＨＩＧＨにしてＮＭＯＳ
トランジスタ１３４を導通し、端子ＰＢ００の第１のデ
ータをページバッファラッチ１５１に格納する。更に、
ＹＤ１ｎｉを再度ＨＩＧＨにしてＮＭＯＳトランジスタ
１３１を導通させ、ＬＱ２をＨＩＧＨにしてＮＭＯＳト
ランジスタ１３５を導通し、端子ＰＢ００の第２のデー
タをページバッファラッチ１５２に格納する。
【００５６】以上により、ページバッファラッチ１５１
及び１５２への２ビットデータの格納が終了する。この
２ビットデータは、前記のようにグレイコードで表現さ
れる。
【００５７】次にＬｅｖｅｌ２の書き込み動作について
説明する。ＬＯＡＤ３及びＰＧＭＯＮをＨＩＧＨにする
ことでＮＭＯＳトランジスタ１３９及び１４１を導通さ
せる。この時、ページバッファラッチ１５１及び１５２
の（Ａ１，Ａ２）が（０，１）であれば、ＮＭＯＳトラ
ンジスタ１３６が導通してＡ１の“０”がライトバッフ
ァＷＢに格納される。即ち信号線ＡＷがＬＯＷとなる。
ページバッファラッチ１５１及び１５２の（Ａ１，Ａ
２）が（０，１）でなければ、ライトバッファＷＢにお
いて信号線ＡＷはＬＯＷとはならない。即ち、上記動作
によって、Ｌｅｖｅｌ２の書き込み対象メモリセルのみ
をプログラム対象としてライトバッファＷＢに格納す
る。
【００５８】対象メモリセルに対してプログラム動作を
実行するためには、ＢＬ＿ＣＮＴＲＬをＨＩＧＨにする
ことでＮＭＯＳトランジスタ１４０を導通させ、またＰ
ＧＭＯＮをＨＩＧＨにすることでＮＭＯＳトランジスタ
１４１を導通させる。これにより、ライトバッファＷＢ
の信号線ＡＷのＬＯＷ電位をビット線ＢＬｑに供給し、
対応するメモリセルに対するプログラム動作を実行す
る。
【００５９】次にＬｅｖｅｌ０の書き込み動作について
説明する。この場合には、ＬＯＡＤ１をＨＩＧＨにする
ことでＮＭＯＳトランジスタ１３７を導通させる。この
時、ページバッファラッチ１５２のＡ２が０であれば、
その反転であるＢ２の“１”が、ＮＭＯＳトランジスタ
１３７を介してライトバッファＷＢのＢＷ側に“１”と
して格納される。即ちライトバッファＷＢの信号線ＡＷ
がＬＯＷとなる。この場合、ページバッファラッチ１５
１の値に関わらずページバッファラッチ１５２のＡ２が
０であれば、ライトバッファＷＢにおいて信号線ＡＷは
ＬＯＷとなる。即ち、上記動作によって、Ｌｅｖｅｌ０
及びＬｅｖｅｌ１の書き込み対象メモリセルをプログラ
ム対象としてライトバッファＷＢに格納することにな
る。
【００６０】対象メモリセルに対してプログラム動作を
実行するためには、ＢＬ＿ＣＮＴＲＬをＨＩＧＨにする
ことでＮＭＯＳトランジスタ１４０を導通させ、またＰ
ＧＭＯＮをＨＩＧＨにすることでＮＭＯＳトランジスタ
１４１を導通させる。これにより、ライトバッファＷＢ
の信号線ＡＷのＬＯＷ電位を、ビット線ＢＬｑに供給す
る。
【００６１】次にＬｅｖｅｌ１の書き込み動作について
説明する。この場合には、ＬＯＡＤ２をＨＩＧＨにする
ことでＮＭＯＳトランジスタ１３８を導通させる。この
時、ページバッファラッチ１５１のＡ１が０であれば、
その反転であるＢ１の“１”が、ＮＭＯＳトランジスタ
１３８を介してライトバッファＷＢのＢＷ側に“１”と
して格納される。即ちライトバッファＷＢの信号線ＡＷ
がＬＯＷとなる。この場合、ページバッファラッチ１５
２の値に関わらずページバッファラッチ１５１のＡ１が
０であれば、ライトバッファＷＢにおいて信号線ＡＷは
ＬＯＷとなる。即ち、上記動作によって、Ｌｅｖｅｌ１
及びＬｅｖｅｌ２の書き込み対象メモリセルをプログラ
ム対象としてライトバッファＷＢに格納することにな
る。
【００６２】対象メモリセルに対してプログラム動作を
実行するためには、ＢＬ＿ＣＮＴＲＬをＨＩＧＨにする
ことでＮＭＯＳトランジスタ１４０を導通させ、またＰ
ＧＭＯＮをＨＩＧＨにすることでＮＭＯＳトランジスタ
１４１を導通させる。これにより、ライトバッファＷＢ
の信号線ＡＷのＬＯＷ電位を、ビット線ＢＬｑに供給す
る。
【００６３】以上のように図９の回路においては、ライ
トバッファＷＢのデータをプログラム動作後にリセット
しても、ページバッファラッチ１５１及び１５２に格納
されている各メモリセルのデータはそのまま残ってい
る。従って、一度プログラム動作を行ったレベルであっ
ても、ページバッファラッチ１５１及び１５２からライ
トバッファＷＢに再度データを転送して格納することが
可能であり、図３のフローチャートと同様の手順を実行
することが可能となる。
【００６４】なおグレイコードを使用した場合には、本
発明の書き込み手順は図３のフローチャートとは若干異
なってくる。図３のフローチャートでは、Ｌｅｖｅｌ０
及びＬｅｖｅｌ２を最初にプログラムし、Ｌｅｖｅｌ１
及びＬｅｖｅｌ２を次にプログラムし、最後にＬｅｖｅ
ｌ２をプログラムする。それに対してグレイコードを用
いた場合には、Ｌｅｖｅｌ０及びＬｅｖｅｌ１を最初に
プログラムし、Ｌｅｖｅｌ１及びＬｅｖｅｌ２を次にプ
ログラムし、最後にＬｅｖｅｌ２をプログラムすること
になる。
【００６５】図１１は図９の回路による読み出し動作の
一例を示す図である。
【００６６】図１１に示される手順によって各信号を制
御することで、メモリセルが格納するデータの読み出し
が可能になる。図１１においては、メモリセルからビッ
ト線を介して順次読み出したデータの判定結果をページ
バッファラッチ１５１及び１５２に順次格納して、ペー
ジバッファラッチ１５１及び１５２の格納するデータを
４ビットのレベル値を示すデータとして読み出す動作が
実行される。
【００６７】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【発明の効果】本発明による不揮発性半導体記憶装置に
よれば、ある閾値に対するプログラム及びベリファイ動
作を実行する時点では、既にそれ以下の閾値の書き込み
動作は終了している。従って、書き込み動作終了後の読
み出し時のメモリセル状態と比較して、同一或いは類似
したプログラム状態となっている。これにより、メモリ
セルのソース側の電位の上昇の度合いが、読み出し時と
比較して略同等となり、意図した閾値電圧に略等しい閾
値電圧が設定される。従って、従来のように閾値分布が
下側に広がってしまうことがなく、各閾値の間のレベル
の差を充分に確保して、確実なデータ記録を実現するこ
とが出来る。
【００６８】また不揮発性半導体記憶装置においては、
書き込み対象メモリセルの分布は、最初に所定の閾値よ
り低い参照レベルでベリファイしてその分布の右側の位
置が決定され、その後比較的低い電位のパルスを用いて
プログラムしながら所定の閾値の参照レベルでベリファ
イして分布の左側を押し上げるので、最初から所定の閾
値の参照レベルでベリファイする場合と比較して狭い分
布となる。
【図面の簡単な説明】
【図１】従来技術において多値メモリセルへの書き込み
動作を示すフローチャートである。
【図２】図１のフローチャートでメモリセルの書き込み
を実行した後のビット分布を示す図である。
【図３】本発明による多値メモリセルへの書き込み動作
を示すフローチャートである。
【図４】図３のフローチャートでメモリセルの書き込み
を実行する際のビット分布を示す図である。
【図５】本発明による不揮発性半導体記憶装置の概略構
成を示すブロック図である。
【図６】ページバッファ及びライトバッファの構成の一
例を示す図である。
【図７】図６の回路による書き込み動作の一例を示す図
である。
【図８】図６の回路による読み出し動作の一例を示す図
である。
【図９】ページバッファ及びライトバッファの構成の別
の一例を示す図である。
【図１０】図９の回路による書き込み動作の一例を示す
図である。
【図１１】図９の回路による読み出し動作の一例を示す
図である。
【符号の説明】
１０ 不揮発性半導体記憶装置 １１ ステートマシン １２ コマンドレジスタ １３ Ｉ／Ｏレジスタ＆バッファ １４ メモリセルアレイ １５ ローアドレスデコーダ １６ コラムアドレスデコーダ １７ アドレスレジスタ １８ データレジスタ＆センスアンプ １９ ステータスレジスタ ２０ 高電圧発生回路

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】メモリセルに複数の異なる閾値を設定する
    ことにより多値を記録する不揮発性のメモリコア回路
    と、 該メモリコア回路への書き込みを制御する制御回路を含
    み、該制御回路は、該複数の異なる閾値のうちの１つの
    閾値にメモリセルをプログラムする際に該１つの閾値に
    設定されるメモリセル及び該１つの閾値より高い閾値に
    設定されるメモリセルを該１つの閾値にプログラムし、
    該複数の異なる閾値の低い方の閾値から順番にプログラ
    ムしていくことを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】メモリセルへの書き込みデータを格納する
    ページバッファレジスタと、 該ページバッファレジスタのデータがプログラム時に転
    送され該転送されたデータをプログラム動作に使用する
    ために格納するライトバッファを更に含み、該ページバ
    ッファレジスタの内容はプログラム動作の間保持され続
    けることを特徴とする請求項１記載の不揮発性半導体記
    憶装置。
  3. 【請求項３】該ページバッファレジスタから該ライトバ
    ッファにデータを転送する論理回路を更に含み、該論理
    回路は２つ以上の異なる閾値の設定対象について同時に
    該ページバッファレジスタから該ライトバッファにデー
    タを転送することを特徴とする請求項２記載の不揮発性
    半導体記憶装置。
  4. 【請求項４】該論理回路は該ページバッファレジスタに
    格納されるデータの一部のビットの状態に基づいて該ペ
    ージバッファレジスタから該ライトバッファにデータを
    転送するか否かを制御することを特徴とする請求項３記
    載の不揮発性半導体記憶装置。
  5. 【請求項５】該制御回路は、所定の閾値にメモリセルを
    プログラムする際に所定のプログラムパルスを用いてプ
    ログラムして該所定の閾値よりも低い閾値でベリファイ
    し、その後該所定のプログラムパルスより弱いプログラ
    ムパルスでプログラムして該所定の閾値でベリファイす
    ることを特徴とする請求項１記載の不揮発性半導体記憶
    装置。
  6. 【請求項６】複数の異なる閾値のうちの１つの閾値にメ
    モリセルをプログラムする際に該１つの閾値に設定され
    るメモリセル及び該１つの閾値より高い閾値に設定され
    るメモリセルを該１つの閾値にプログラムし、 該プログラム動作を該複数の異なる閾値の低い方の閾値
    から順番に実行することでメモリセルを多値にプログラ
    ムする各段階を含むことを特徴とする不揮発性半導体記
    憶装置の書き込み方法。
  7. 【請求項７】所定の閾値にメモリセルをプログラムする
    際に所定のプログラムパルスを用いてプログラムして該
    所定の閾値よりも低い閾値でベリファイし、その後該所
    定のプログラムパルスより弱いプログラムパルスでプロ
    グラムして該所定の閾値でベリファイする段階を更に含
    むことを特徴とする請求項６記載の不揮発性半導体記憶
    装置の書き込み方法。
  8. 【請求項８】不揮発性メモリセルを含むメモリコア回路
    と、 該メモリコア回路への書き込みを制御する制御回路を含
    み、該制御回路は、所定の閾値にメモリセルをプログラ
    ムする際に所定のプログラムパルスを用いてプログラム
    して該所定の閾値よりも低い閾値でベリファイし、その
    後該所定のプログラムパルスより弱いプログラムパルス
    でプログラムして該所定の閾値でベリファイすることを
    特徴とする不揮発性半導体記憶装置。
  9. 【請求項９】所定の閾値にメモリセルをプログラムする
    際に所定のプログラムパルスを用いてプログラムして該
    所定の閾値よりも低い閾値でベリファイし、 該ベリファイの後に該所定のプログラムパルスより弱い
    プログラムパルスでプログラムして該所定の閾値でベリ
    ファイする各段階を含むことを特徴とする不揮発性半導
    体記憶装置の書き込み方法。
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