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KR100769799B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 멀티 레벨 셀을 구현하기 위한 플래쉬 메모리 장치에 관한 것으로, 다수의 메모리 셀의 독출 데이터 또는 프로그램 데이터를 상기 셀마다 각각 저장하기 위한 다수의 페이지 버퍼 각각에 하나의 어드레스에 대한 입출력 단자가 접속되도록 구성하고, 상기 셀의 데이터를 독출하는 경우 상기 셀의 데이터를 상기 다수의 페이지 버퍼에 나누어 저장하고 상기 페이지 버퍼에 저장된 데이터는 다른 어드레스에 따른 같은 입출력 단자를 통해 출력하고, 상기 셀에 데이터를 프로그램하는 경우 어드레스에 따른 다른 입출력 단자를 이용하여 상기 다수의 페이지 버퍼에 데이터를 저장한 후 해당 셀에 프로그램함으로써 독출 속도 및 프로그램 속도를 향상시킬 수 있는 플래쉬 메모리 장치가 제시된다.
플래쉬 메모리 장치, 멀티 레벨 셀, 프로그램, 독출

Description

플래쉬 메모리 장치{Flash memory device}
도 1은 싱글 레벨 셀의 상태도.
도 2는 멀티 레벨 셀의 상태도.
도 3은 종래의 멀티 레벨 셀을 구현하기 위한 NAND형 플래쉬 메모리 장치의 개략도.
도 4는 본 발명에 따른 멀티 레벨 셀을 구현하기 위한 NAND형 플래쉬 메모리 장치의 개략도.
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 다수의 메모리 셀의 독출 데이터 또는 프로그램 데이터를 상기 셀마다 각각 저장하기 위한 다수의 페이지 버퍼 각각에 하나의 어드레스에 대한 입출력 단자가 접속되도록 구성하여 프로그램 및 독출 속도를 향상시킬 수 있는 멀티 레벨 셀을 구현하기 위한 플래쉬 메모리 장 치에 관한 것이다.
NAND형 플래쉬 메모리 소자에서 멀티 레벨 셀 방식은 1개의 셀에 2비트의 데이터 정보를 저장하여 칩의 데이터 저장 능력을 2배로 증가시키는 획기적인 방법이다. 즉, 512M의 플래쉬 메모리 소자가 1G의 데이터 저장 능력을 갖도록 하는 것이다. 도 1은 싱글 레벨 셀의 상태를 나타낸 것이고, 도 2는 멀티 레벨 셀의 상태를 나타낸 것이다. 1 바이트의 정보를 저장하기 위해 싱글 레벨 셀은 8개의 셀을 필요로하지만, 도 2의 멀티 레벨 셀은 4개의 셀을 필요로 한다. 이와 같이 멀티 레벨 셀을 구현하기 위해서는 1개의 셀에 2비트의 데이터를 저장해야 하고, 이를 위해서 셀은 4개의 문턱 전압을 가져야 한다.
도 3은 종래의 멀티 레벨 셀을 구현하기 위한 NAND형 플래쉬 메모리 장치의 개략도이다. 도시된 바와 같이 하나의 비트라인(BL0 및 BL1)에 다수의 메모리 셀(M100 내지 M115)이 접속되고, 제 1 선택 신호(DSL) 및 제 2 선택 신호(SSL)에 따라 구동되는 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)에 의해 비트라인이 선택된다. 비트라인(BL0 및 BL1)은 제 1 및 제 2 페이지 버퍼(11 및 12)에 접속되며, 제 1 및 제 2 페이지 버퍼(11 및 12)는 제 1 및 제 2 입출력 단자(IO0 및 IO1)와 각각 연결된다.
상기와 같이 구성되는 종래의 멀티 레벨 셀을 구현하기 위한 NAND형 플래쉬 메모리 장치는 1개 셀의 데이터를 처리하는 과정이 동일한 어드레스에 대하여 서로 다른 입출력 단자로 동시에 처리된다. 예를들어 제 1 비트라인(BL0)의 제 1 셀(M100)을 독출하는 경우 제 1 셀(M100)의 2비트 정보를 센싱한 후 그 정보를 제 1 및 제 2 페이지 버퍼(11 및 12)에 각각 저장한다. 제 1 페이지 버퍼(11)에 저장된 정보는 제 1 입출력 단자(I/O0)를 통해 출력되고, 제 2 페이지 버퍼(12)에 저장된 정보는 제 2 입출력 단자(I/O1)를 통해 출력된다. 이와 같은 원리로 바이트 모드 소자는 4개의 셀로 1 바이트의 데이터를 독출할 수 있다. 즉, 하나의 어드레스를 이용하여 4개의 셀만으로 1바이트의 정보를 출력할 수 있다.
한편, 제 1 셀(M100)에 데이터를 쓰고자 하는 경우는 독출과 반대 경로로 실시하면 된다. 먼저, 입출력 단자로 입력된 정보가 페이지 버퍼에 저장되는데, 제 1 입출력 단자(I/O0)를 통해 입력된 정보는 제 1 페이지 버퍼(11)에 저장되며, 제 2 입출력 단자(I/O1)를 통해 입력된 정보는 제 2 페이지 버퍼(12)에 저장된다. 이와 같이 제 1 내지 제 8 입출력 단자(I/O<0:7>)를 통해 입력된 정보는 제 1 내지 제 7 페이지 버퍼에 각각 저장된다. 제 1 및 제 2 페이지 버퍼(11 및 12)에 저장된 2비트 정보는 제 1 셀(M100)에 해당되는 4개 상태중 어느 하나를 갖도록 프로그램된다. 결국 셀 4개에 1바이트가 모두 저장된다.
상기와 같이 종래의 멀티 레벨 셀을 구현하기 위한 NAND형 플래쉬 메모리 장치는 1개 셀의 데이터를 처리하는 과정이 동일한 어드레스에 대하여 서로 다른 입출력 단자로 동시에 처리되기 때문에 싱글 레벨 셀에 비하여 데이터 저장 시간이 많이 소요되고, 데이터 독출 속도도 그만큼 느려지게 된다. 멀티 레벨 셀이 적용된 소자가 원가 측면에서 많은 장점을 가지고 있음에도 위와 같은 프로그램 및 독출 시간이 길어지는 단점으로 인하여 양산에 어려움이 따르고 있다.
본 발명의 목적은 프로그램 속도 및 독출 속도를 향상시킬 수 있는 멀티 레벨 셀을 구현하기 위한 플래쉬 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 2비트의 정보를 어드레스에 따라서 2번으로 나누어 처리함으로써 프로그램 속도 및 독출 속도를 향상시킬 수 있는 멀티 레벨 셀을 구현하기 위한 플래쉬 메모리 장치를 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 장치는 다수의 메모리 셀의 독출 데이터 또는 프로그램 데이터를 상기 셀마다 각각 저장하기 위한 다수의 페이지 버퍼 각각에 하나의 어드레스에 대한 입출력 단자가 접속되도록 구성하고, 상기 셀의 데이터를 독출하는 경우 상기 셀의 데이터를 상기 다수의 페이지 버퍼에 나누어 저장하고 상기 페이지 버퍼에 저장된 데이터는 다른 어드레스에 따른 같은 입출력 단자를 통해 출력하고, 상기 셀에 데이터를 프로그램하는 경우 어드레스에 따른 다른 입출력 단자를 이용하여 상기 다수의 페이지 버퍼에 데이터를 저장한 후 해당 셀에 프로그램하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따른 멀티 레벨 셀을 구현하기 위한 NAND형 플래쉬 메모리 장치의 개략도이다. 도시된 바와 같이 하나의 비트라인(BL0 및 BL1)에 다수의 메모리 셀(M200 내지 M215)이 접속되고, 제 1 선택 신호(DSL) 및 제 2 선택 신호(SSL)에 따라 구동되는 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)에 의해 비트라인이 선택된다. 비트라인(BL0 및 BL1)은 제 1 및 제 2 페이지 버퍼(21 및 22)에 접속되며, 제 1 및 제 2 페이지 버퍼(21 및 22)는 제 1 및 제 2 어드레스의 제 1 입출력 단자와 각각 연결된다. 상기와 같이 구성된 본 발명에서는 종래의 멀티 레벨 셀을 구현하기 위한 방식에서 동일한 어드레스에서 4개 셀로 1바이트를 처리하는 것을 2개 어드레스로 8개 셀을 사용하여 프로그램 속도와 독출 속도를 향상시킨다.
제 1 어드레스(add0)에 의해 제 1 비트라인(BL0)의 제 1 셀(M200)을 독출하는 경우 제 1 셀(M200)의 2비트 정보는 제 1 페이지 버퍼(21)와 제 2 페이지 버퍼(22)에 저장된다. 제 1 페이지 버퍼(21)는 제 1 어드레스의 제 1 입출력 단자(add0의 I/O0)에 연결되며, 제 2 페이지 버퍼(22)는 제 2 어드레스의 제 1 입출력 단자(add1의 I/O0)에 연결된다. 즉, 독출하고자 하는 제 1 어드레스(add0)의 8개 입출력 단자(I/0<0:7>)는 8개의 페이지 버퍼와 연결되고, 8개의 페이지 버퍼는 8개의 셀과 연결되어 1바이트의 데이터를 출력한다. 그러나, 다음 어드레스인 제 2 어드레스의 1바이트의 데이터는 이미 제 1 어드레스에서 독출된 8개 셀의 각각의 상위 비트 데이터가 독출 센싱 과정없이 출력된다. 이는 종래의 멀티 레벨 셀 방식과 같은 셀 개수를 가지고 같은 양의 데이터를 처리하면서 독출 시간은 50%가 줄어 드는 효과를 가져온다.
제 1 셀(M200)에 데이터를 프로그램하는 과정은 어드레스에 따라서 다른 프로그램 루프를 갖는다. 먼저 어드레스에 따른 프로그램 순서는 16개 로우(row)에서 낮은 어드레스부터 진행한다. 즉, 제 1 셀(M200)로부터 제 16 셀(M215)로 로우 어드레스가 증가하는 경우 제 1 셀(M200)에서 제 16 셀(M215)의 순서로 프로그램을 실시한다. 이와는 반대로 제 16 셀(M215)이 낮은 로우 어드레스를 갖는 구조일 경우 제 16 셀(M215)로부터 제 1 셀(M200)로 프로그램을 실시한다. 제 1 셀(M200)로부터 제 16 셀(M215)로 프로그램을 실시하는 구조에서 제 1 어드레스, 즉 제 1 로우(row0)의 제 1 셀(M200)을 프로그램하는 경우 제 1 페이지 버퍼(21)의 프로그램 데이터를 가지고 제 1 셀(M200)을 프로그램한다. 이는 종래의 멀티 레벨 셀 방식에서 최악의 경우 00 상태에서 11 상태까지 3개 단계를 거쳐서 프로그램을 실시하는 구조에 비하여 획기적으로 프로그램 시간을 줄일 수 있다. 다음으로 제 2 어드레스(add1)에 의해 1바이트를 프로그램하고자 한다면 제 1 어드레스(add0)의 1바이트 8개 셀이 다시 선택되며 이미 프로그램이 끝난 셀들에 대한 검증이 먼저 실시된다. 제 1 입출력 단자(I/O0)만을 예로들면 제 2 어드레스(add1)의 제 2 페이지 버퍼(22)에 저장된 프로그램 데이터에 따라서 제 1 셀(M200)이 프로그램된다. 만일 제 2 페이지 버퍼(22)에 저장된 데이터가 프로그램 데이터이고 제 1 어드레스(add0)의 제 1 셀(M200)을 검증한 결과 00 상태일 경우 이 셀을 10 상태까지 프로그램을 실시한다. 검증 결과 01 상태라면 11 상태까지 프로그램을 실시한다. 이와 같은 어드레스를 분할한 멀티 레벨 셀 방식을 이용하면 종래의 멀티 레벨 셀 방식에서 3단계로 프로그램이 실시되면서 중간 단계마다 검증을 실시하는 등의 상당한 프로그램 시간이 소요되는 것을 획기적으로 줄일 수 있다. 이후 다음 어드레스들에 대한 독출 및 프로그램은 위와 같은 과정을 반복하여 실시한다.
상술한 바와 같이 본 발명에 의하면 종래의 멀티 레벨 셀 방식에서 동일 어드레스에서 다른 입출력 단자로 동시에 처리하는 방식을 바꿔 어드레스로 나누어 처리함으로써 데이터 독출 시간과 프로그램 시간을 획기적으로 줄일 수 있다.

Claims (1)

  1. 멀티 레벨 셀을 구현하기 위한 플래쉬 메모리 장치에 있어서,
    다수의 메모리 셀의 독출 데이터 또는 프로그램 데이터를 상기 셀마다 각각 저장하기 위한 다수의 페이지 버퍼 각각에 하나의 어드레스에 대한 입출력 단자가 접속되도록 구성하고, 상기 셀의 데이터를 독출하는 경우 상기 셀의 데이터를 상기 다수의 페이지 버퍼에 나누어 저장하고 상기 페이지 버퍼에 저장된 데이터는 다른 어드레스에 따른 같은 입출력 단자를 통해 출력하고, 상기 셀에 데이터를 프로그램하는 경우 어드레스에 따른 다른 입출력 단자를 이용하여 상기 다수의 페이지 버퍼에 데이터를 저장한 후 해당 셀에 프로그램하는 것을 특징으로 하는 플래쉬 메모리 장치.
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