JPH03296266A - 記憶回路および記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記憶回路および記憶制御装置に関するもので
ある。

［従来の技術］ 従来、ＲＯＭ　（リード　オンリ　メモリ）の各メモリ
セルには“０”または“１”のデータか書込まれており
、これにより１ビツトのデータを記憶していた。すなわ
ち、各メモリセルを構成するトランジスタが高低２種類
の閾値電圧を持つようにし、この２種類の閾値電圧に対
応して“０”または“１”のデータを記憶していた。ま
た、記憶されているデータの判別は、トランジスタの制
御端子に上記２種類の閾値電圧の中間の電圧を印加して
、そのトランジシスタが導通するか否かにより行ってい
た。

［解決しようとする課題］ しかしながら、上記従来のものでは、一つのトランジス
タに１ビツト分のデータしか記憶することができないた
め、記憶回路を構成するトランジスタの数が膨大になる
という問題点があった。

本発明の目的は、少ないトランジスタ数で記憶回路を構
成することである。

［課題を解決するための手段］ 本発明は、閾値電圧が異なった３種以上のトランジスタ
をアレイ状に設けて記憶回路を構成するものである。

［実施例］ 以下、添付図面に基いて本発明の実施例について説明す
る。

第１図に示した実施例は、互いに閾値電圧か異なった４
種類のＭＯＳ型トランジスタの製造工程を示したもので
ある。実際に記憶回路を構成する場合には、これらの４
種類のＭＯＳ型トランジスタがアレイ状に配置される。

１１はシリコン基板、１２はゲート絶縁層、１３は層間
絶縁層である。１４ａ、１４ｂおよび１４ｃは不純物層
であり、ＭＯＳ型トランジスタの閾値電圧を制御するた
めに不純物のイオン注入を行った層である。１５はソー
ス、１６はドレインである。１７ａ、１７ｂ、１７ｃお
よび１７ｄはゲート電極である。Ｉ　Ｂ　ａ、　１８　
ｂ、　１８　ｃおよび１８ｄはソース配線、１９　ａ　
％　１９　ｂ　％　１９　ｃおよび１９ｃｌはトレイン
配線である。２１および２２はフォトレジスト に示した４個のＭＯＳ型トランジスタの各閾値電圧は、
左側から順に４ボルト、３ボルト、２ボルト、１ボルト
である。

つぎに、第１図（Ａ）〜（Ｃ）に従って、製造工程の説
明をする。

工程（Ａ）　　・シリコン基板１１表面にゲート絶縁層
１２を形成した後、各トランジスタの閾値電圧が１ホル
トになるように予め調整する。つぎに、左端のトランジ
スタ部分および左から２番めのトランジスタ部分に開ロ
バターンを設けたフォトレジスト２１のパターンを形成
する。このフォトレジスト２１をマスクとして、トラン
ジスタの閾値電圧か２ホルト分変化する量たけ、不純物
のイオン注入を行う。イオン注入後フォトレジスト２１
を除去する。このようにして、３ボルトの閾値電圧を有
する不純物層１４ａおよび１４ｂが形成される。

工程（Ｂ）　　・左端のトランジスタ部分および左から
３番めのトランジスタ部分に開ロバターンを設けたフォ
トレジスト２２のパターンを形成する。

このフォトレジスト２２をマスクとして、トランジスタ
の閾値電圧が１ホルト分変化する量だけ、不純物のイオ
ン注入を行う。イオン注入後フォトレジスト２２を除去
する。このようにして、４ボルトの閾値電圧を有する不
純物層１４ａと、２ボルトの閾値電圧を有する不純物層
１４ｃが形成される。

工程（Ｃ）：ゲート電極（１７ａ，１７ｂ，１７Ｃおよ
び１７ｄ）、ソース１５およびトレイン１６、層間絶縁
層１３、ソース配線（１８ａ、１８ｂ、１８ｃおよび１
８ｄ）およびドレイン配線（１　９　ａ，　１　９　ｂ
，　１　９　ｃおよび１９ｄ）を、公知の方法により順
次形成する。

以上の工程により得られた４種類のＭＯＳ型ｌ・ランジ
スタの各閾値電圧は、左側から・順に４ボルト、３ボル
ト、２ボルト、１ボルトとなる。これらの４種類のトラ
ンジスタにより、２ビツトのデ夕を記憶することができ
る。例えば、閾値電圧か４ホ゛ルト、３ポ゛ルト、２ボ
ルト、１ボルトの各トランジスタに対して、“１１”１
０”“０１”００”の２ビットデータをそれぞれ対応さ
けることができる。

ナオ、上記のように各閾値電圧と各２ビソトデ夕とを対
応させた場合、第１回めのイオン注入工程（第１図（Ａ
））か２ビツトデータの」二値ビットに対応し、第２回
めのイオン注入工程（第１図（Ｂ））が下位ビットに対
応することがわかる。

従って、例えば上位ビットは基本データ、下位ビットは
バリエーションデータとすると、ハリエションデータの
みを変更する場合には、第２回めのイオン注入用のフォ
トマスクのみを変更すればよい。また、基本データのみ
必要な場合には、第２回めのイオン注入工程は不要とな
る。この場合には、各トランジスタに１ビツトデータを
書込むことと等価であり、従来のものに対して上位互換
性を有することになる。

第２図は、第１図の製造工程で得られた記憶回路を用い
て記憶制御装置を構成したときの一例を示したものであ
る。なお、以下の説明では、閾値電圧か４ポルト、３ホ
ルト、２ボルト、１ポルトの各トランジスタに対して、
“１１”　　１０″“０１″　　“００ｎの２ビツトデ
ータかそれぞれ対応しているものとする。

３１は記憶回路であり、第１図（Ｃ）に示した４種類の
ＭＯ５型トランジスタが、所定の記憶パターンに従って
アレイ状に配置されている。各トランジスタの端子につ
いて第１図（Ｃ）を用いて説明すると、各トランジスタ
のケーＩ・電極１７ａ、１７ｂ、１７ｃおよび１７ｄは
後述のロウデコダ３３に接続され、各トランジスタのド
レイン配線１９ａ、１９ｂ、、１９ｃおよび１９ｄは後
述のコラムデコーダ３４に接続されている。

３２は電圧供給回路であり、記憶回路３１を構成するト
ランジスタの制御端子に、３種類の電圧を供給するもの
である。具体的には、第１図（Ｃ）に示した各トランジ
スタのゲート電極１７ａ、１７ｂ、１７Ｃおよび１７ｄ
に対して、３．５ボルト、２．５ボルトおよび１．５ボ
ルトの３種類の電圧を供給するものである。

３３はロウデコーダであり、後述のアドレス指定回路３
５で指定されたロウアドレスに位置する各トランジスタ
に対して、電圧供給回路３２から出力される電圧を供給
するものである。

３４はコラムデコーダであり、後述のアドレス指定回路
３５で指定されたコラムアドレスに位置するトランジス
タに記憶されているデータを、選択的に読出すものであ
る。

３５はアドレス指定回路であり、ロウデコーダ３３およ
びコラムデコーダ３４に対して、アドレス情報を供給す
るものである。

３６および３７はラッチ回路であり、コラムデコーダ３
４から出力される記憶データをラッチするものである。

ラッチ回路３６は２ビツトの記憶データのうち上位ビッ
トをラッチするものであり、ラッチ回路３７は下位ビッ
トをラッチするものである。このラッチ回路３６および
３７により読取り回路が構成される。

３８はコントロール回路であり、電圧供給回路３２やラ
ッチ回路３６．３７等のタイミングコントロールを主と
して行うものである。

つぎに、第２図に示した記憶制御装置の動作について説
明する。

まず、アドレス指定回路３５からロウデコーダ３３およ
びコラムデコーダ３４に対してアドレス情報か供給され
、記憶データを読出すトランジスタが指定される。一方
、電圧供給回路３２からは２．５ボルトの電圧が出力さ
れ、ロウデコーダ３３を通して指定されたトランジスタ
のゲート電極に印加される。このとき指定されたトラン
ジスタか導通ずれば、そのトランジスタの閾値電圧は１
ボルトまたは２ボルトということになり、記憶デ夕の上
位ビットは“０”ということになる。非導通であれば、
指定トランジスタの閾値電圧は３ボルトまたは４ボルト
ということになり、記憶デ夕の上位ビットは“１“とい
うことになる。このようにして得られた」１位ビットデ
ータは、コントロール回路３８からのラッチ信号により
ラッチ回路３６にラッチされる。

つぎに、ラッチ回路３６にラッチされているブタすなわ
ち記憶データの」１位ビットデータに基き、電圧供給回
路３２から１．５ボルトまたは３゜５ポルＩ・σ電圧か
出力される。ラッチデータ（」１位ピントデータ）が“
０”のときには、電圧供給口ｕｌｔ３２から１．５ボル
トの電圧が出力され、指定トランジスタのゲート電極に
印加される。このとき指定されたトランジスタが導通す
れば、そのトランジスタの閾値電圧は１ボルトというこ
とになり、記憶データの下位ビットは“０”ということ
になる。非導通であれば、指定トランジスタの閾値電圧
は２ボルトということになり、記憶ブタの下位ビットは
“１“ということになる。このようにして得られた下位
ビットデータは、コントロール回路３８からのラッチ信
号によりラッチ回路３７にラッチされる。一方、ラッチ
データ（上位ビットデータ）が“１“のときには、電圧
供給回路３２から３．５ボルトの電圧が出力され、指定
トランジスタのゲート電極に印加される。この場合も指
定トランジスタの導通状態に基いて、記０ 憶データの下位ビットがラッチ回路３７にラッチされる
。

以−にのように、指定トランジスタにおける４種類の閾
値電圧に対応して、２ビツトデータがラッチ回路３６お
よび３７にラッチされる。

なお、第２図に示した回路で上位ビットの読出しのみを
行う場合には、各トランジスタに１ビツトデータのデー
タが書込まれていることと等価であり、従来のものに対
して上位互換性を有することになる。

以上第１図および第２図に示した例は、一つのトランジ
スタに２ビツトのデータを記憶する場合であるが、本発
明は３ビツト以上の場合についても適用可能である。

［効果］ 本発明では、閾値電圧が異なった３種以上のトラン、ジ
スタをアレイ状に設けて記憶回路を構成したため、少な
いトランジスタ数で記憶回路を構成することができる。

【図面の簡単な説明】

第１図は本発明における記憶回路の一例を示した製造工
程断面図、第２図は第１図に示した記憶回路を用いて記
憶制御装置を構成したときの一例を示したブロック図で
ある。 ３１・・・・・記憶回路 ３２・・・・電圧供給回路 ３６．３７・・ラッチ回路（読取り回路）以」ニ ■願人　　　株式会社　精工台 日本プレシジョン・ サーキッツ株式会社

Claims (2)

【特許請求の範囲】
1. （１）閾値電圧が異なった３種以上のトランジスタをア
   レイ状に設けた記憶回路。
2. （２）閾値電圧が異なった３種以上のトランジスタをア
   レイ状に設けた記憶回路と、 上記トランジスタの制御端子に２種以上の電圧を供給す
   る電圧供給回路と、 上記電圧供給回路から上記制御端子に供給される各電圧
   毎に、上記トランジスタのオン／オフ状態を読取る読取
   り回路と からなる記憶制御装置。