JPH06318683A

JPH06318683A - 半導体記憶装置及びその製造方法

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Publication number: JPH06318683A
Application number: JP12818393A
Authority: JP
Inventors: Yoshio Mochizuki; 義夫望月; Hideo Kato; 秀雄加藤; Nobutake Sugiura; 伸竹杉浦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-05-01
Filing date: 1993-05-01
Publication date: 1994-11-15
Also published as: EP0627742A3; EP0627742B1; US5506813A; KR940027178A; KR0159323B1; DE69432846D1; DE69432846T2; EP0627742A2

Abstract

(57)【要約】（修正有）【目的】リーク電流の発生を減少させて、１素子当た
りの情報量を増し、セルのしきい値を簡単に設定する。【構成】主ビット線１にはそれぞれ第１の選択トラン
ジスタ８を介して３本の副ビット線が接続され、主グラ
ンド線２にはそれぞれ第２の選択トランジスタ８１を介
して２本の副グランド線が接続されている。主ビット線
と主グランド線が交差するようにバンク選択線（ＳＬ）
及びワード線（ＷＬ）が形成されている。選択トランジ
スタのゲートは、前記選択線に接続され、１つの選択線
は１つの選択トランジスタに接続されている。各副ビッ
ト線及び副グランド線は、１列のメモリトランジスタ７
を備え、これがバンクを構成する。また、第１及び第２
のドーズ量のイオン注入を組合せて、メモリトランジス
タ７に対し、４種類のしきい値のいづれかを設定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に係
り、とくに、多値レベルデータを記憶するＲＯＭ（Read
Only Memory）のセルアレイ構造に関するものである。

【０００２】

【従来の技術】従来、一般的な読出し専用の半導体記憶
装置であるＲＯＭのメモリセルアレイは、ＭＯＳＦＥＴ
からなるメモリセルをマトリックス状に配置し、各メモ
リセルのゲートを行方向に延びる複数のワード線に接続
すると共に、ソース、ドレインを列方向に延びる複数の
ビット線に接続して構成されている。この構造では、そ
の大容量化が進んでビット線に接続されるメモリセル数
が増加するに伴ってビット線の寄生容量が増して読出し
速度が遅くなってくる。このビット線の寄生容量を減少
させて読出し速度を改善させたバンク方式のＲＯＭが提
案されている。これは、ビット線が配線長の長い主ビッ
ト線と配線長の短い副ビット線とを有し、メモリセルを
複数のバンクに収納してこの副ビット線にバンクのメモ
リセルを接続している。なお、主ビット線は、選択トラ
ンジスタを介して、副トランジスタに接続されている。
このような構造を有するＲＯＭのメモリセルアレイ中の
所定のメモリセルを読み出すには、このメモリセルが所
属するバンクを選択することを表わすバンク選択信号に
基づいて前記選択トランジスタを動作させて、副ビット
線を主ビット線に導通させる。

【０００３】そして、メモリセルのゲートに接続された
ワード線を高レベルにして前記所定のメモリセルのデー
タを読み出す。バンクの副ビット線を主ビット線に導通
して各列のメモリセルの接合容量を区分した状態で動作
させるので、動作遅延を有効に防止することができる。
ＲＯＭでは、通常１ビットのメモリセルは、一つのトラ
ンジスタによって構成している。各メモリセルのデータ
を設定するには、そのトランジスタのしきい値電圧を高
レベルまたは低レベルの高低２つに設定して行ってい
る。この様にデータを設定しても、一つのメモリセルに
は１ビット分のデータしか記憶することが出来ないため
大容量のメモリを実現しようとすると、チップサイズが
大きくなるという欠点があった。そこで、この様な欠点
を解決するために１つのメモリセルに２ビット分のデー
タを記憶させることによって、チップサイズの縮小化を
はかる方式があり、これを多値ＲＯＭという。その方式
としては、メモリセルのトランジスタのゲート長やゲー
ト幅を変えることによって複数の異なった電流値を設定
したり、あるいはインプラ量を変えてしきい値電圧を複
数変える方法などがある。ここでは、しきいち値電圧を
変える方式について述べる。

【０００４】図２１は、従来のバンク方式のＲＯＭであ
り、半導体基板（図示せず）に形成された仮想グランド
方式を用いたメモリセルアレイの平面図である。半導体
基板上に交互に配線された主ビット線１及び主仮想グラ
ンド線２は、アルミニウムで形成され、副ビット線３、
副グランド線４は、半導体基板の表面領域のＮ^＋拡散層
で形成されるようにビット線階層構造となっている。主
ビット線および主仮想グランド線に交差するように形成
されたワード線５及びバンク選択線はポリサイドで形成
される。Ｎ^＋拡散層とポリサイドの交差部をソース及び
ドレインとするメモリトランジスタ７が形成される。バ
ンクは、副ビット線の一端に接続されたバンク選択トラ
ンジスタ８と３２本のワード線をゲートとするメモリト
ランジスタ７からなる、メモリセルアレイは、ビット線
に沿ってバンク単位に分割されている。分割された副ビ
ット線はバンク選択トランジスタを介して主ビット線に
接続される。また、主仮想グランド線も、バンク選択ト
ランジスタを介してメモリセルトランジスタのソースと
なる副グランド線に接続される。主ビット線と主仮想グ
ランド線は隣り合うように配置されている。この従来例
では、４つのバンクで１つのメモリセルアレイを構成し
ている。この様にＲＯＭの素子部は、複数のメモリセル
からなり、マトリックス状に複数のメモリセルが配置さ
れている。

【０００５】図２２は、上記ＲＯＭに用いられたシリコ
ン半導体基板の表面領域の素子領域に形成されたメモリ
トランジスタ７の断面図である。半導体基板１０の表面
領域にソース領域１１及びドレイン領域１２を互いに離
隔して形成し、半導体基板１０の両領域間の上にゲート
酸化膜を介してゲート９を形成する。ゲート９は、ポリ
シリコンとその上に形成されたタングステンシリサイド
のようなシリサイドから形成された構造のポリサイドか
らなり、隣接する他のメモリトランジスタのゲートと一
体になって図２１に示すワード線５を構成している。ゲ
ート９下のソース／ドレイン領域１１、１２間には、必
要に応じてイオン注入を行いトランジスタのしきい値制
御を行っている。この例では４つの異なるしきい値状態
を設定している。ポリシリコンゲートを加工後にポリシ
リコンゲートを通してこのしきい値制御用イオン注入
（ＲＯＭインプラ）、即ち、チャネルインプラを行い、
メモリセルのしきい値電圧を変える。このとき、ＲＯＭ
インプラを打たない場合、インプラ量１の場合、インプ
ラ量２の場合、インプラ量３の場合（インプラ量１＞イ
ンプラ量２＞インプラ量３）と変えることでしきい値電
圧の４つの状態を実現している。

【０００６】図２３は、このメモリセルのしきい値電圧
の関係を示す電流／電圧（Ｉd −Ｖg ）特性図である。
図には、しきい値に対応した記憶データが右側に示され
ている。しきい値電圧Ｖthは、そこに記憶する２ビット
分のデータＤ０、Ｄ１に応じて、例えば、図２３に示す
ようにＶth1 〜Ｖth4 の４種類のしきい値電圧のうちの
１つを設定する。すなわち、しきい値電圧Ｖth2 に対応
するＲＯＭインプラを行えば、アドレスＤ０に対応して
データ“０”、アドレスＤ１に対応してデータ“１”が
出力されることになる。またリファレンスレベル（Ｒef
1 、Ｒef2 、Ｒef3 ）はメモリセルのゲート電圧（Ｖg
）が５Ｖのときにしきい値電圧Ｖth1 、Ｖth2 、Ｖth3
、Ｖth4 で設定される各電位の中間になるように設定
する。このようなメモリセルの多値のデータを検知する
には、基準電圧発生回路から出力した基準電圧をセンス
増幅器に入力し、やはりこの増幅器に入力されたしきい
値電圧Ｖthと基準電圧とを比較し、その結果を論理回路
に入力し、論理回路から２アドレスＤ０、Ｄ１に対応す
るデータを読出す。これにより１ビット分のメモリセル
から２ビット分のデータを読出すことが可能となり、従
来と同じチップサイズのメモリセルの部分に２倍の量の
データを記憶させることができる。また換言すれば従来
と同じ記憶容量とするならばチップサイズを大幅に縮小
化することができる。多値のメモリセルを用いると、こ
の様にメモリセルエリア面積は非常に小さくすることが
可能となる。

【０００７】図２４は、図２１に示す仮想グランド方式
のセルアレイの等価回路による回路構成であり、ここで
はメモリセルの読出しについて述べる。複数の主ビット
線（ＢＬ）及び主仮想グランド線（ＧＬ）は、交互に列
方向に配列され、いずれも一端はバイアス回路に接続さ
れている。行方向にはこれらの線に交差する様に３２本
のワード線（ＷＬ）とその両端に２本ずつのバンク選択
線（ＳＬ）が配線されている。主ビット線及び主仮想グ
ランド線は、それぞれ３本の副ビット線及び３本の副グ
ランド線に選択トランジスタ（ＳＴ）を介して接続され
ている。この選択トランジスタは、そのゲートが前記バ
ンク選択線に接続されている。例えば、選択トランジス
タＳＴ1 は、バンク選択線ＳＬ4 に接続され、選択トラ
ンジスタＳＴ2 、ＳＴ3 はバンク選択線ＳＬ3 に接続さ
れている。メモリトランジスタは、ワード線、副グラン
ド線及び副ビット線に接続されているが、ワード線ＷＬ
1 に接続されている１６個のメモリトランジスタに番号
を付し、これらをセル１、セル２、・・・、セル１６と
名付ける。

【０００８】カラムデコーダ（図示せず）で主ビット線
ＢＬ1 〜ＢＬ4 、主仮想グランド線ＧＬ1 〜ＧＬ4 のう
ちＧＬ2 をグランドに落とし、ＢＬ2 を選択してセンス
アンプに接続しセンスアンプ側からバイアス電流を流
す。それ以外は、フローティングにしておく。そしてバ
イアス回路でＢＬ2 、ＢＬ3 、ＧＬ2 はフローティング
にし、それ以外はバイアスしておく。もしこれらをバイ
アス回路でバイアスしないと、図２９に示すようにセル
１０〜１４に“１”セルの時のようなリーク電流が流れ
てしまう（これをリーク電流（Ａ）とする）のでこれを
防ぐためである。また、このように選択したセルの隣が
“１”セルの時、不要なＮ^＋拡散層及びビット線が充電
されてリード時の動作速度が遅くなるのを防ぐ役目もあ
る。ＳＬ1〜2 のうちＳＬ2 をハイレベルにすると、セ
ル７のドレインがＢＬ2 に接続されＳＬ3 〜4 のうちＳ
Ｌ4 をハイレベルにすると、セル７のソースがＧＬ2 に
接続される。同時に、ワード線1 からワード線32までの
３２本のワード線より、ワード線1 をハイレベルにする
と、セル７のドレインが主ビット線ＳＬ2 を介してセン
スアンプに接続される。そして、セル７のデータに応じ
てセンスアンプにより検知される。

【０００９】

【発明が解決しようとする課題】従来のセルアレイ方式
のメモリであると、図２５に示すようにセル６が“１”
セルのときバイアスをしているため、Ｂのようなリーク
電流が流れる。これよりドレインに流入する電流が増え
るため、ドレイン電圧は高くなる。また、セル１０、１
１が“１”セルのときにＣのようなリーク電流が流れ、
さらに、セル８、９、１０、１１が“１”セルのときＤ
のようなリーク電流が流れる。これによりセルのソース
に流れる電流が増えるので、電圧降下によってセルのソ
ース電位が上がる。従って、Ｉcellが減るためにドレイ
ンの電位が高くなる。いずれの場合でもリーク電流は、
セルのドレイン電圧を持ち上げる方向に働くため、図２
７に示すようにリーク経路がない場合に比べてセルの出
力電位（Ｖdatin ）が高くなる。また、図２６に示すよ
うにリークの要因がバイアスではないリーク経路とし
て、セル８、９が“１”セルであり、セル１０が“０”
セルの時、Ｅのようなリーク電流が流れる。この場合は
見かけ上リーク電流の分だけＩcellが増えることになる
ので、ドレイン電位は低くなる。

【００１０】従って、図２７に示すようにセルの出力
（Ｖdatin ）が低くなる。この様なセルアレイでは周り
のセルの状態次第でセルのソースやドレインに流れ込む
電流が変るので、セルの出力電位Ｖdatin やＩcellの値
にバラツキが生じる。図は、出力電位のバイアス依存性
を示す特性図である。リーク電流Ｂ〜Ｅがあると、実線
で示す理想的な出力電位特性曲線を大きく外れてしま
う。そこで、セルのしきい値電圧ＶthがＶth1 、Ｖth2
、Ｖth3 、Ｖth4 のときの出力電位Ｖdatin をそれぞ
れＶdatin1、Ｖdatin2、Ｖdatin3、Ｖdatin4とし、リー
クによるＶdatin のバラツキを考慮すると図２８に示す
ようになる。この様に、このセルアレイで多値ＲＯＭを
実現しようとするとマージンがかなり小さくなって実用
性が低下してしまう。この様なバンク方式の多値ＲＯＭ
において、セルアレイ間の分離には高しきい値Ｖthイン
プラによる分離が行われていたが、そのしきい値電圧Ｖ
thは、リークの問題から５Ｖ程度が上限であった。この
方式によるとゲート電圧が５Ｖ以上になると高濃度のイ
ンプラによって形成された分離領域が反転してＯＮ状態
になってしまい、セルアレイ電流が流れてしまうという
問題があった。また、前述の多値ＲＯＭの製造におい
て、しきい値電圧Ｖthを４通りにしようとするとマスク
が４枚ないし３枚必要となり、製造工程が複雑であっ
た。

【００１１】本発明は、このような事情によって成され
たものであり、リーク電流の発生を少なくしてセンス時
のマージンを拡大したセルアレイ構造を有する１素子あ
たりの情報量を複数ビット以上とする大容量半導体記憶
装置を提供することを第１の目的としている。また、こ
の半導体記憶装置においてそのセルアレイ間の分離を確
実に行う分離構造及びしきい値を設定する簡単な方法を
提供することを第２の目的としている。

【００１２】

【課題を解決するための手段】本発明は、１つの主ビッ
ト線とこれに接続された少なくとも３本の副ビット線と
の間に介在する選択トランジスタがそれぞれ異なるバン
ク選択線に接続され、１つの主グランド線とこれに接続
された少なくとも２本の副グランド線との間に介在する
選択トランジスタがそれぞれ異なるバンク選択線に接続
されていることに特徴がある。また、メモリセル間を分
離する手段として絶縁酸化膜を用いることに特徴があ
る。さらに、チャネルインプラを利用して多値ＲＯＭの
任意のメモリトランジスタに４種類のしきい値を設定す
るにあたり、２種類のチャネルインプラを用いて４種類
のしきい値を形成することを特徴としている。

【００１３】すなわち、本発明の半導体記憶装置は、半
導体基板と、前記半導体基板に形成した複数の副ビット
線と、前記半導体基板に形成し、前記副ビット線と交互
に配列した複数の副グランド線と、前記副ビット線に接
続したドレイン及び前記副グランド線に接続したソース
を有するメモリトランジスタがマトリクス状に配列され
た複数のメモリセルと、前記半導体基板に形成し、前記
副ビット線に接続した第１の選択トランジスタと、前記
半導体基板に形成し、前記副グランド線に接続した第２
の選択トランジスタと、前記メモリトランジスタのゲー
トに接続し、前記副ビット線及び前記副グランド線に交
差する複数のワード線と、前記副ビット線が前記第１の
選択トランジスタを介して少なくとも３本接続された主
ビット線と、前記副グランド線が前記第２の選択トラン
ジスタを介して少なくとも２本接続された主グランド線
とを備え、前記第１の選択トランジスタの１つから１本
の前記副ビット線が選択され、前記第２の選択トランジ
スタの１つから１本の前記副グランド線が選択され、前
記主ビット線又は主グランド線の中の所定の主ビット線
又は主グランド線に接続された前記第１又は第２の選択
トランジスタがそれぞれ互いに異なる前記バンク選択線
に接続されていることを特徴としている。

【００１４】前記メモリトランジスタは、４値のしきい
値のいずれかを備えている。前記複数のメモリセルは、
所定のメモリセル数毎にメモリセルアレイを構成し、メ
モリセルアレイ間は電気的に分離を行い、読みだし動作
時には分離したセルアレイの中の１つのメモリセルを選
択することができる。前記メモリセルアレイ間の電気的
な分離として半導体基板に形成したフィールド酸化膜を
用いることができる。前記半導体基板には、周辺回路領
域が形成されており、この周辺回路領域と前記メモリセ
ルアレイが形成された領域との間には素子分離絶縁酸化
膜が設けられていて、この素子分離絶縁酸化膜の厚さは
前記メモリセルアレイ間に形成された前記フィールド酸
化膜の厚さと等しいか、これよりも厚いことを特徴とし
ている。また、本発明の半導体記憶装置の製造方法は、
この半導体記憶装置の半導体基板に形成された前記メモ
リトランジスタに４値のしきい値の内いずれかの値を設
定する工程において、第１のマスクを用いて第１のドー
ズ量を有するイオン注入を前記半導体基板のメモリトラ
ンジスタのチャネル領域に行い、ついで第２のマスクを
用いて第２のドーズ量を有するイオン注入を前記チャネ
ル領域に行って、このイオン注入を行わない場合、第１
のドーズ量のイオン注入を行った場合、第２のドーズ量
のイオン注入を行った場合、第１と第２のドーズ量を重
ね合わせてイオン注入を行った場合を適宜採用して４種
類のしきい値のいずれかを設定することを特徴としてい
る。

【００１５】

【作用】１つの選択トランジスタが１つの副ビット線又
は副グランド線を選択するのでリーク経路が少なくな
り、センス時のマージンが拡大する。１つの主ビット線
に接続された副ビット線又は副グランド線に接続された
選択トランジスタは、互いに異なるバンク選択線に接続
されているので、不要な選択トランジスタを動作させる
ことはない。また、１つの主ビット線に少なくとも３本
の副ビット線を接続し、１つの主グランド線に少なくと
も２本の副グランド線を接続しているので、パターン的
にコンタクトの数を少なくすることができる。さらに、
チャネルインプラを行うに際し、従来よりマスクの数を
少なくすることができる。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は、半導体基板に形成された本発明の多値Ｒ
ＯＭのセルアレイ構造の基本パターンの平面図、図１
は、その等価回路図、図３は、基本セルアレイの中のセ
ルを選択するときのバンク選択線の選択組合わせ図であ
る。半導体基板（図示せず）には、マトリックス状に配
置されたメモリトランジスタ７、第１の選択トランジス
タ８及び第２の選択トランジスタ８１が形成されてい
る。そして、列方向に配列された副ビット線３及び副グ
ランド線４が交互に形成されている。これら副ビット線
３及び副グランド線４は、半導体基板に形成されたＮ^＋
拡散層で構成されている。半導体基板上のポリサイドも
しくはポリシリコンなどトランジスタのゲートと同じ導
電膜で構成されるバンク選択線（ＳＬ）及びワード線
（ＷＬ）が行方向に配列されている。また、半導体基板
上の絶縁膜を介して列方向に配列された主ビット線１及
び主グランド線２が形成されている。この主ビット線及
び主グランド線は、例えば、アルミニウム配線から構成
されている。この主ビット線１には、第１の選択トラン
ジスタ８を介して３本の副ビット線３に接続されてお
り、主グランド線２は、第２の選択トランジスタ８１を
介して２本の副グランド線４に接続されている。

【００１７】メモリトランジスタ７は、ソース／ドレイ
ンが副ビット線及び副グランド線に接続され、ゲートが
ワード線（ＷＬ）に接続されている。このメモリトラン
ジスタ７の一部には１から４までのセル番号を付してい
る。同じ１つの主ビット線１及び主グランド線２に接続
している第１及び第２の各選択トランジスタ８、８１
は、それぞれ１つの副ビット線３又は副グランド線４に
接続されている。また、前記１つの主ビット線１又は主
グランド線２に接続している第１及び第２の各選択トラ
ンジスタ８、８１は、それぞれ異なるバンク選択線（Ｂ
Ｌ）にそのゲートを介して接続されている。

【００１８】ここで、１例として、メモリトランジスタ
のセル１の読出しについて述べる。バンク選択線ＳＬ１
〜３のうちＳＬ１をハイレベルにすると、セル１のドレ
インが主ビット線１に接続され、ＳＬ４〜５のうちＳＬ
５をハイレベルにすると、セル１のソースが主グランド
線２に接続される。そして、同時にワード線ＷＬ１から
ＷＬ３２までの３２本のワード線のうちＷＬ１をハイレ
ベルにすると、セル１を通る電源パスが完成する。セル
１〜４を選択するためには図３に示す組み合わせでＳＬ
１〜５に電位を加えればいい（Ｏ印のところがハイレベ
ルで、それ以外はローレベルであることを示す）。

【００１９】次ぎに、図４を参照して第１の実施例を説
明する。図４は、前記基本セルアレイを使って従来と同
じバイアス方式でメモリセルアレイを読む場合の電流経
路を示している。ここではセル５を読出す場合について
説明する。ＳＬ１〜ＳＬ３の中からＳＬ１を選択し、こ
れをハイレベルにする。また、ＳＬ４〜ＳＬ５の中から
ＳＬ５を選択し、これをハイレベルにする。そしてＷＬ
１〜ＷＬ３２の中からＷＬ１を選択し、これをハイレベ
ルにする。主グランド線（ＧＬ）２のうちＧＬ２をグラ
ンド（Ｖss）に落とし、主ビット線（ＢＬ）１のうちＢ
Ｌ２を選択してセンスアンプに接続し、センスアンプか
らバイアス電流を流す。同時にＢＬ２とＧＬ２以外の主
ビット線（ＢＬ１、ＢＬ３、ＢＬ４）及びグランド線
（ＧＬ１、ＧＬ３、ＧＬ４）はバイアス状態にしてお
く。

【００２０】本発明は、従来よりバンク選択線が１本増
えているので、寄生リークパスの遮断により、リークパ
スを無くすことができる。また、選択トランジスタ付近
のリークパスを高しきい値をもって形成されたインプラ
ストッパー１３によって遮断することもできる。図から
わかるように、バイアスを加えることによって、セル１
〜４が“１”セルの時にはリーク経路Ａのようにリーク
電流が生じてセル５に流れ込む。これによりセル５に流
れ込む電流が増えるのでセル５のドレイン電圧が高くな
る。またセル６〜８が“１”セルの時にはリーク経路Ｂ
のようにリーク電流が生ずることにより、電圧降下によ
って、セルのソース電位が上がる。従ってセルからの流
出電流は減少し、流入電流は変わらないので、セルのド
レイン電圧は高くなる。これらの要因によりセルのＩce
llや出力電位は、周りのセルの状態によりばらつきが生
じる。

【００２１】次ぎに、図５及至図７を参照して第２の実
施例を説明する。図６は、半導体基板に形成された多値
ＲＯＭのセルアレイ構造の基本パターンの平面図、図５
は、その等価回路図、図７は、この実施例のメモリセル
の出力電位とマージンを説明する特性図である。前実施
例では、リーク経路Ａ、Ｂが残るのでセルのＩcellや出
力電位は、周りのセルの状態により多少ばらつきが生じ
る。この実施例では、このような問題を解決するため
に、バイアス方式をやめて、代わりにセルアレイを８セ
ルごとに分割領域１４を作り電気的に分離することによ
って、隣のセルアレイからの流入を防いでいる。電気的
に分離する方法としては、ＲＯＭのインプラを打つとき
に、同時に分離領域を形成してもよいし、ＲＯＭインプ
ラとは別に独立で打ってもよい。

【００２２】ここではセル５を読出す場合について述べ
る。ＳＬ１〜ＳＬ３の中からＳＬ１を選択して、これを
ハイレベルにする。また、ＳＬ４〜ＳＬ５の中からＳＬ
５を選択して、これをハイレベルにする。つぎに、ＷＬ
１〜ＷＬ３２の中からＷＬ１を選択して、これをハイレ
ベルにする。ＧＬ２をグランドに落とし、ＢＬ２を選択
して、センスアンプからバイアス電流を流す。同時にＢ
Ｌ２とＧＬ２以外のビット線（ＢＬ１）、グランド線
（ＧＬ１）はフローティングにしておく。これによりリ
ーク電流は、同一セルアレイ中のＮ^＋拡散層とＰ型半導
体基板とのジャンクションを充電すると止まり、定常状
態では流れない。これらの処置により、図に示すような
電流経路となり、リークパスの無いセルアレイが実現で
きる。その結果、図７に示すように多値ＲＯＭを実現し
ようとする時生じるセンス時のマージンを広くすること
ができる。インプラストッパー１３は、ここでも適当な
領域に形成されている。前記実施例では、８セルおきに
分離領域を形成している。すなわち、メモリセルアレイ
の基本パターンを８バンクごとに形成しているが、本発
明は、１メモリセルアレイの領域がどのような大きさで
も良く、何バンクを１メモリセルとしても良い。

【００２３】本発明に係るＲＯＭは、図８に示す回路構
成によってメモリセルの多値データを検知する。ＲＯＭ
のメモリ部分は、前記メモリセルがマトリクス状に構成
されるメモリセルアレイ、各メモリセルのゲートが共通
に接続されるワード線を制御するローデコーダ、ビット
線を制御するカラムデコーダ及びビット線がバイアスさ
れるバイアス回路を備えている。メモリ部分は、ビット
線選択トランジスタを介してセンス増幅器（センスアン
プ）に接続される。ここで４つの異なるしきい値電圧を
センスするために３つのセンス増幅器が必要となる。そ
の各々のセンス増幅器には各々１つずつ３つの異なるリ
ファレンス（Ｖref1、Ｖref2、Ｖref3）が入力される。
また、３つのセンス増幅器の出力を２アドレスＤ０、Ｄ
１に対応させる論理回路が配置される。また３つのレフ
ァレンスレベルを設定するための基準電圧発生回路は、
しきい値電圧Ｖth1 を有するメモリセルを用いて基準電
圧（Ｖref1）、しきい値電圧Ｖth2 を有するメモリセル
から基準電圧（Ｖref2）、しきい値電圧Ｖth3 を有する
メモリセルから基準電圧（Ｖref3）をそれぞれ形成し、
これに基づいて論理回路に入力する出力を作っている。
この基準電圧をセンス増幅器に入力し、やはりこの増幅
器に入力されたメモリセルからの出力電圧Ｖdat と比較
し、その結果を論理回路に入力し、論理回路で２アドレ
スＤ０、Ｄ１に対応するデータ（００，０１，１０，１
１）を読出す。図９にセンスアンプ及びデータを出力す
る論理回路の１例を示す。センスアンプの出力は、ＡＰ
out1、ＡＰout2、ＡＰout3で表示している。

【００２４】以上の構成により、１ビット分のメモリセ
ルから２ビット分のデータを読出すことが可能となり、
従来と同じチップサイズのメモリセルの部分に２倍の量
のデータを記憶させることができる。また、いいかえれ
ば従来と同じ記憶容量とするならばチップサイズを大幅
に縮小化できる。多値のメモリセルを用いると、この様
にメモリセルエリアの面積は非常に小さくすることが可
能となる。

【００２５】次に、本発明の製造方法について説明す
る。図６は、この発明の４値レベル式のＲＯＭの１メモ
リセルアレイの平面図である。メモリセルアレイは、他
のアレイと絶縁酸化膜などの分離領域１４で分離されて
いる。この図のアレイは、図５の左半分を示している。
メモリトランジスタは、ワード線ＷＬ1 に形成されてい
るものにのみ１〜８のセル番号を付し、ワード線ＷＬ2
、ＷＬ3 ・・・ＷＬ32に形成されているメモリトラン
ジスタは図示を省略した。各トランジスタは４種類のし
きい値のいずれかを持つことにより、１セル（１トラン
ジスタ）で４状態、すなわち、２ｂｉｔとなり、従来の
１セル１ｂｉｔに対し２倍のメモリ容量となる。しきい
値のシフトは、イオン打ち込み法によるチャネルドープ
により行っている。

【００２６】図１０を参照して、メモリトランジスタに
対して行われるチャネルインプラを説明する。図は、Ｐ
型シリコン半導体基板のメモリトランジスタが形成され
ている領域の部分断面図である。半導体基板１０の表面
領域にＮ^＋拡散層からなるソース／ドレイン領域１１、
１２が形成されている。その上にゲート酸化膜１５が形
成され、さらに、ポリシリコン膜１６が被覆されてい
る。このポリシリコン膜１６にしきい値を決定するため
の不純物をイオン注入（チャネルインプラ）するための
領域を除いてフォトレジスト１７を形成する。この状態
でゲート酸化膜１５を介してチャネル表面にチャネルイ
ンプラを打ち込み、これによってトランジスタのしきい
値を変える。

【００２７】図１１を参照して、４つのしきい値を持つ
セル（メモリトランジスタ）の作り方を説明する。図１
１（ａ）は、チャネル領域に４枚のマスクを用い、Ｄ
１、Ｄ２、Ｄ３、Ｄ４という４通りのドーズ量（Ｄ１＜
Ｄ２＜Ｄ３＜Ｄ４）のチャネルインプラを行い、４通り
のしきい値を得る方法である。図１１（ｂ）は、しきい
値を決めるためのチャネルインプラを打たない場合も４
つのしきい値の１つにする。したがって、チャネルイン
プラは、３回行えば良い。したがって、３枚のマスクで
Ｄ１、Ｄ２、Ｄ３という３通りのドーズ量のチャネルイ
ンプラを打ち込んで４通りのしきい値を得る方法であ
る。図１１（ｃ）は、イオンを打たないときのセルと２
枚のマスクを用いてＤ１、Ｄ２という２通りのドーズ量
のチャネルインプライオンを打ち込んだセルと、Ｄ１＋
Ｄ２というドーズ量つまり重ね打ちした時のセルを併せ
て４通りのしきい値を作り出す方法である。各々の場
合、チャネルインプラを行うためのＲＯＭデータマスク
の必要枚数は、（ａ）の方法で４枚、（ｂ）の方法で３
枚、（ｃ）の方法で２枚である。したがって、（ｃ）の
場合が一番ＴＡＴが短くなりロットコストが安く有利で
ある。

【００２８】そこで、図１２を参照して図１１（ｃ）の
具体例を説明する。図は、ＲＯＭドーズ量のしきい値依
存性を示す特性図である。チャネルインプラを行わない
場合のしきい値は１Ｖである。ＲＯＭドーズ量がＤ１の
場合は、図１２によりしきい値は１．８Ｖとなり、ドー
ズ量がＤ２の場合は、２．５Ｖとなる。また、ドーズ量
がＤ１＋Ｄ２の重ね打ちの場合は、３．０Ｖとなり、イ
オン打ち込みを２回行うだけで４種類のしきい値、１
Ｖ、１．８Ｖ、２．５Ｖ、３．２Ｖが得られる。図１３
に、図１１（ｃ）に示すＲＯＭデータマスクを２枚用い
るだけで４種類のしきい値が得られるプロセス図の一例
を示す。半導体基板１０には、Ｎ^＋拡散層からなるソー
ス／ドレイン領域を有するセル１、セル２、セル３、セ
ル４が形成されている。まず、ＲＯＭマスク１８を用い
てドーズ量Ｄ１のイオン注入を行う。このマスク１８に
は、セル２とセル４に開口が形成されているので、これ
らのチャネル領域にイオンが注入される。ついで、セル
３及びセル４に開口が形成されたＲＯＭマスク１９を用
いてドーズ量Ｄ２のイオン注入を行うと、各セルはそれ
ぞれ異なった４種類のしきい値を得る事ができる。

【００２９】図５及び図６に示すように、８セルごとに
セルアレイを分離領域１４で分離してあるが、これは隣
のセルアレイブロックにリーク電流が流れないように電
流をブロックするためである。この分離方法は、従来分
離領域にチャネルインプラを打つときに、同時にインプ
ラをしてその領域のしきい値を高くするやり方が採られ
ていたが、ＲＯＭのドーズ量は、しきい値電圧が７〜８
Ｖ程度になるように高加速，高密度で打つとシリコン半
導体基板にダメージを与え、結晶欠陥の原因となる。こ
れはリーク電流の原因となるものであり、メモリセルの
ドレインにバイアスを印加したときに生じる。すなわち
従来はＶthが高く、オフしているはずなのに、リーク電
流が流れることで誤ったデータを出力する。このため、
しきい値が５Ｖ程度になるようにインプラを打ってい
る。このとき問題となるのはＶccが５Ｖ以上、ｍａｘ付
近での動作である。Ｖccが上り、Ｖth以上となるとオン
するために電流が流れる。すると分離の役目をはたさ
ず、誤った動作をすることになる。本発明ではフィール
ド分離、つまり、その領域の酸化膜を厚くすることによ
ってブロックをする方法である。

【００３０】図１４は、図６のＡ−Ａ´部分の断面図で
ある。図からわかるように分離領域１４ではシリコン酸
化膜を厚くして分離している。このようにすればワード
線が５Ｖ以上になっても、十分に分離することができ
る。従ってリード時における隣のセルアレイブロックか
らの電流のリークを防ぐことができる。分離領域のシリ
コン酸化膜１４の間には、８つのトランジスタが形成さ
れている。半導体基板１０はゲート酸化膜１５により被
覆されており、その上にポリシリコンとシリサイドの複
合膜であるポリサイドから構成されたワード線５が配線
されている。図１５乃至図１８は、このセル分離を実現
するためのプロセスフロー図である。ここではセル面積
の増大を防ぐために周辺のフィールド酸化膜に比べて薄
くなっている。ｐ型シリコン半導体基板１０は、セル領
域と周辺回路領域とに別れている。この上に１００ｎｍ
厚程度のシリコンの熱酸化膜２０を形成し、さらにその
上にＣＶＤ法により２００ｎｍ厚程度の窒化膜（Ｓｉ₃
Ｎ₄）２１を成長させる。

【００３１】次ぎに、所定のマスク工程によりパターニ
ングされたフォトレジスト２２を形成する（図１５）。
フォトレジスト２２をマスクとしてエッチングにより素
子分離領域の窒化膜を除去する。この工程により素子形
成領域と素子分離領域（フィールド領域）が定義され
る。そして、フォトレジスト２２を取り除いてから半導
体基板１０の表面を再度熱酸化して、素子分離領域に１
μｍ厚程度のフィールド酸化膜２３を形成する。窒化膜
２１は、酸化防止材として働く（図１６）。次ぎに、再
びマスク工程によりパターニングされたフォトレジスト
２４を形成する。フォトレジスト２４をマスクとしてエ
ッチングによりメモリセルアレイ分離領域の窒化膜を除
去する（図１７）。そして、フォトレジスト２４を取り
除いてから半導体基板１０の表面をまた熱酸化して、メ
モリセルアレイ分離領域に前記フィールド酸化膜２３よ
り薄い酸化膜１４を形成する。最後に半導体基板１０上
の窒化膜（Ｓｉ3 Ｎ4 ）を取除く（図１８）。

【００３２】図１９及び図２０を参照して、フィールド
酸化膜を形成する他の方法を説明する。この方法では、
プロセスのＰＥＰ数を減らすために周辺フィールド酸化
膜を作るのと同時に、セルアレイ分離フィールドも同時
に形成している。半導体基板１０上に熱酸化膜２０及び
窒化膜２１を形成し、その上にフォトレジスト２２を形
成するまでの工程は、前の方法と同じである。フォトレ
ジスト２２をマスクとしてエッチングにより素子分離領
域及びメモリセルアレイ分離領域の窒化膜を除去する
（図１９）。そして、フォトレジスト２２を取り除いて
から半導体基板１０の表面を熱酸化して、素子分離領域
及びメモリセルアレイ分離領域に１μｍ厚程度のフィー
ルド酸化膜２３及び１４を形成する。窒化膜２１は、酸
化防止材として働く（図２０）。

【００３３】本発明において、分離領域はトレンチ構造
の絶縁膜であることもできる。素子分離領域やメモリセ
ルアレイ分離領域をトレンチ構造にすることにより、高
集積化が一層進むことができる。この場合もメモリセル
アレイ間のトレンチの深さはトランジスタのソース／ド
レイン領域などを構成する不純物拡散層の半導体基板表
面からの深さより少し深ければ良いので、周辺回路領域
とメモリセル領域の間に形成される絶縁分離領域の酸化
膜と同じ程度に深くする必要はない。

【００３４】

【発明の効果】以上詳細に説明したように、メモリセル
アレイ間をフィールド酸化膜により分離し、１つの主ビ
ット線に少なくとも３本の副ビット線、１つの主グラン
ド線に少なくとも２本の副グランド線を接続し、バンク
選択線を増やすことによって寄生リークパスが遮断で
き、複数のセル電流をセンスとする必要がある多値ＲＯ
Ｍが実現できる。また、４種類のしきい値を持つセルト
ランジスタを作るのに少ない枚数のＲＯＭデータマスク
で実現できる。

【図面の簡単な説明】

【図１】本発明の実施例の多値ＲＯＭメモリセルアレイ
の回路図。

【図２】図１の多値ＲＯＭメモリセルアレイの平面図。

【図３】図１のセル選択時のバンク選択線の選択組合わ
せ図。

【図４】第１の実施例のメモリセルアレイの回路図。

【図５】第２の実施例のメモリセルアレイの回路図。

【図６】図５のメモリセルアレイの平面図。

【図７】図６のメモリセルアレイの出力電位とマージン
を説明する特性図。

【図８】本発明の多値ＲＯＭの基本構成を示すブロック
図。

【図９】図８のセンスアンプ及び論理回路の内部構造の
一例を示す回路図。

【図１０】本発明のメモリトランジスタにしきい値を設
定するためのチャネルインプラを行う半導体基板の断面
図。

【図１１】本発明の多値ＲＯＭのイオン打込み法の違い
によるメモリセルのＶg −Ｉd 特性を示す特性図。

【図１２】本発明のドーズ量としきい値電圧の関係を示
す特性図。

【図１３】本発明の２枚のマスクで４種のドーズ量を得
るための工程断面図。

【図１４】図６のＡ−Ａ′部分の断面図。

【図１５】本発明のメモリセルアレイ分離領域を形成す
る製造工程断面図。

【図１６】本発明のメモリセルアレイ分離領域を形成す
る製造工程断面図。

【図１７】本発明のメモリセルアレイ分離領域を形成す
る製造工程断面図。

【図１８】本発明のメモリセルアレイ分離領域を形成す
る製造工程断面図。

【図１９】本発明のメモリセルアレイ分離領域を形成す
る製造工程断面図。

【図２０】本発明のメモリセルアレイ分離領域を形成す
る製造工程断面図。

【図２１】従来の多値ＲＯＭメモリセルアレイの平面
図。

【図２２】従来のメモリトランジスタにしきい値を設定
するためのチャネルインプラを行う半導体基板の断面
図。

【図２３】従来のしきい値の４状態を説明するＩd −Ｖ
g 特性図。

【図２４】従来のメモリセルアレイの回路図。

【図２５】従来のメモリセルアレイの回路図。

【図２６】従来のメモリセルアレイの回路図。

【図２７】従来のリーク電流経路によるメモリセルの出
力電位のばらつきを示す特性図。

【図２８】従来のリーク電流経路によるメモリセルの出
力電位のばらつきとマージンを説明する特性図。

【図２９】従来のメモリセルアレイの回路図。

【符号の説明】

１主ビット線２主グランド線、主仮想グランド線３副ビット線４副ビット線５ワード線６バンク選択線７メモリトランジスタ８、８１選択トランジスタ９ゲート１０半導体基板１１ソース１２ドレイン１３インプラストッパー１４フィールド酸化膜１５ゲート酸化膜１６ポリシリコン膜１７、２２、２４フォトレジスト１８、１９マスク２０シリコン熱酸化膜２１シリコン窒化膜２３周辺回路の素子分離酸化膜

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板に形成した複数の副ビット線と、前記半導体基板に形成し、前記副ビット線と交互に配列
した複数の副グランド線と、前記副ビット線に接続したドレイン及び前記副グランド
線に接続したソースを有するメモリトランジスタがマト
リクス状に配列された複数のメモリセルと、前記半導体基板に形成し、前記副ビット線に接続した第
１の選択トランジスタと、前記半導体基板に形成し、前記副グランド線に接続した
第２の選択トランジスタと、前記メモリトランジスタのゲートに接続し、前記副ビッ
ト線及び前記副グランド線に交差する複数のワード線
と、前記副ビット線が前記第１の選択トランジスタを介して
少なくとも３本接続された主ビット線と、前記副グランド線が前記第２の選択トランジスタを介し
て少なくとも２本接続された主グランド線とを備え、前記第１の選択トランジスタの１つから１本の前記副ビ
ット線が選択され、前記第２の選択トランジスタの１つ
から１本の前記副グランド線が選択され、前記主ビット
線又は主グランド線の中の所定の主ビット線又は主グラ
ンド線に接続された前記第１又は第２の選択トランジス
タがそれぞれ互いに異なる前記バンク選択線に接続され
ていることを特徴とする半導体記憶装置。
【請求項２】前記メモリトランジスタは、４値のしき
い値のいずれかを備えていることを特徴とする請求項１
に記載の半導体記憶装置。
【請求項３】前記複数のメモリセルは、所定のメモリ
セル数毎にメモリセルアレイを構成し、メモリセルアレ
イ間は、電気的に分離を行い、読みだし動作時には分離
したセルアレイの中の１つのメモリセルを選択すること
を特徴とする請求項１又は請求項２に記載の半導体記憶
装置。
【請求項４】前記メモリセルアレイ間の電気的な分離
として半導体基板に形成したフィールド酸化膜を用いる
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】前記半導体基板には、周辺回路領域が形
成されており、この周辺回路領域と前記メモリセルアレ
イが形成された領域との間には素子分離絶縁酸化膜が設
けられていて、この素子分離絶縁酸化膜の厚さは、前記
メモリセルアレイ間に形成された前記フィールド酸化膜
の厚さと等しいか、これよりも厚いことを特徴とする請
求項４に記載の半導体記憶装置。
【請求項６】請求項２に記載された半導体記憶装置の
半導体基板に形成された前記メモリトランジスタに４値
のしきい値の内いずれかの値を設定する工程において、
第１のマスクを用いて第１のドーズ量を有するイオン注
入を前記半導体基板のメモリトランジスタのチャネル領
域に行い、ついで、第２のマスクを用いて第２のドーズ
量を有するイオン注入を前記チャネル領域に行って、こ
のイオン注入を行わない場合、第１のドーズ量のイオン
注入を行った場合、第２のドーズ量のイオン注入を行っ
た場合、第１と第２のドーズ量を重ね合わせてイオン注
入を行った場合を適宜採用して４種類のしきい値のいず
れかを設定することを特徴とする半導体記憶装置の製造
方法。