KR970005645B1 - 불휘발성 반도체 메모리의 부분 프로그램을 위한 데이터 로딩회로 - Google Patents

Abstract

내용 없음.

Description

불휘발성 반도체 메모리의 부분 프로그램을 위한 데이터 로딩회로

제1도는 종래의 데이터 로딩회로의 개략적 회로도.

제2도는 본 발명의 바람직한 일실시예에 따른 데이터 로딩회로의 개략적 회로도.

제3도는 제2도에 도시된 열어드레스 카운터를 보여주고 있는 개략적 회로도.

제4도는 제2도의 데이터 로딩회로를 제어하기 위한 제어신호들을 발생하는 제어회로의 개략적 회로도.

제5도는 제3도의 열어드레스 카운터를 제어하는 제어신호들을 발생하는 제어회로의 개략적 회로도.

제6도는 제2도의 데이터 로딩신호의 동작들과 관련된 여러 제어신호들의 타이밍 관계를 보여주는 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

CBk : k번째 열블럭 28 : 래치회로 또는 페이지버퍼

45 : 열선택회로 ø_pr: 프리세트 제어신호

본 발명은 불휘발성 반도체 메모리에 관한 것으로 특히 불휘발성 반도체 메모리장치에서 사용되는 부분 프로그램을 위한 데이터 로딩회로에 관한 것이다.

불휘발성 반도체 메모리 예컨대 전기적으로 소거 및 프로그램가능 불휘발성 반도체 메모리(이하 EEPROM이하 칭함)에서 메모리 쎌들로 데이터를 기입하는 프로그램동작은 통상적으로 메모리 쎌들을 일시에 소거한 후 외부 데이터를 입력하는 것에 의해 행해진다. EEPROM이 고밀도로 되어 감에 따라 프로그램 시간 또한 보다 긴시간을 요구하고 있다. 이와 같은 문제를 해결하기 위하여 EEPROM은 행과 열의 매트릭스형으로 배열된 다수의 메모리 쎌들과, 상기 열방향들에서 배열된 메모리 쎌들과 접속된 다수의 비트라인들과, 상기 다수의 비트라인들과 각각 접속된 다수의 래치회로 즉 페이지 버퍼를 내장하고 있다. 복수개의 외부 데이터 입출력단자들로부터 입력하는 데이터는 순차로 상기 페이지 버퍼에 저장된후 페이지 버퍼에 저장된 데이터는 동일행에 있는 메모리 쎌들로 일시에 프로그램된다. 이를 통상적으로 페이지 프로그램이라한다. 또한, 상기 외부데이터 입출력단자들로부터 입력하는 데이터를 상기 다수의 래치회로에 저장하는 것을 데이터로딩이라 정의한다.

제1도는 종래 기술의 데이터 로딩동작을 행하는 데이터 로딩회로를 나타내고 있다. 도시의 편의상, 제 k번째 열블럭 CBk과 관련된 데이터 로딩회로가 도시되어 있지만 8개의 데이터 로딩회로가 행방향으로 배열되어 있다는 것을 이해하여야 한다.

예를 들어 16메거 비트의 EEPROM은 8,192개의 행들과, 2,048개의 열들의 매트릭스 형으로 배열된 메모리 쎌들을 가지는 메모리 쎌 어레이를 가지고 있다. 메모리 쎌 어레이는 데이터 입출력단자들 I/00∼I/07에 각각 대응하는 8개의 열블럭들 CBk(k=0, 1, 2, ……7)로 나누어지고 각 열블럭은 열방향에서 평행한 256개의 비트라인들 (또는 열라인들) BLk-1∼BLk-256을 가지고 있다. 비트라인들은 열방향에 배열된 플로팅 게이트형의 메모리쎌들과 접속되어 있다. 각 열블럭 CBk와 관련된 비트라인들 BLk-1∼BLk-256은 채널통로들이 직렬로 접속된 디플레숀 모우드의 모오스 트랜지스터(이하 D형 트랜지스터라 칭함)들(22)와 (23)을 통해 접속노오드들(24)에 각각 접속되어 있다. 상기 D형 트랜지스터들(22)와 (23)의 게이트들은 전원공급전압 V_cc와 제어신호 ø₁과 각각 접속되어 있다. 상기 접속 노오드들(24)은 N채널 모오스 트랜지스터(이하 N형 트랜지스터라 칭함)들(25)의 채널 통로들을 통해 데이터라인들(26)과 각각 접속되고 상기 N형 트랜지스터(25)의 분리 게이트들은 분리제어신호 SBL과 접속되어 있다. 상기 데이터 라인들(26)에는 인버어터들(1)과 (2)로 구성된 래치회로들(28)이 각각 접속되어 있다. 상기 데이터 라인들(26)은 인버어터들(1)의 입력단자들과 접속되고 상기 인버어터들(1)의 출력단자들은 입력노오드들(27)과 접속된다. 상기 입력노오드들(27)은 인버어터들(2)의 입력단자들과 접속되며 상기 인버어터들(2)의 출력단자들은 상기 데이터라인들(26)과 각각 접속이 된다. 상기 입력 노오드들(27)과 접지 V_ss사이에는 N형 트랜지스터들(30)과 (31)의 채널통로들이 직렬로 접속되어 있다. 전원공급전압 V_cc와 상기 N형 트랜지스터들(30)의 게이트들 사이에는 P채널 모오스 트랜지스터(이하 P형 트랜지스터라 칭함)들(32)이 각각 접속되어 있고 상기 라인(37)의 일단은 P형 트랜지스터(33)의 게이트 및 드레인 그리고 P형 트랜지스터(34)의 드레인이 접속되어 있다. 상기 P형 트랜지스터들(33)과 (34)의 드레인-소오스 통로들은 상기 라인(37)의 일단과 전원공급전압 V_cc사이에 병렬로 접속되어 있다. 상기 라인(37)의 일단과 접지 V_ss사이에는 N형 트랜지스터(35)의 게이트는 약 1.7볼트의 기준전압 Vref가 접속되어 있고 상기 P형 트랜지스터(34)와 N형 트랜지스터(36)의 게이트들은 데이터 로딩동작중 L상태를 유지하는 제어신호 ø₃에 접속되어 있다. 트랜지스터들(32)∼(36)과 라인(37)로 구성된 부분은 전류 미터회로(38)을 구성한다. 상기 N형 트랜지스터들(31)의 게이트들은 데이터 로딩동작중 L상태에 있는 제어신호 ø₂와 접속되어 있다. 상기 데이터라인들(26)은 N형 트랜지스터들(29)은 채널통로들과 각각 접속되고 상기 N형 트랜지스터들의 게이트들은 데이터로딩동작중 H상태에 있는 제어신호 ø₅와 접속되어 있다. 상기 N형 트랜지스터들(29)의 드레인들과 공통 노오드(39)사이에는 전송 트랜지스터들 T1∼T256의 채널통로들이 각각 접속되어 있고 상기 공통노오드(39)와 데이터 입출력 단자 I/Ok사이에는 데이터 입출력버퍼(42)가 접속되어 있다. 상기 전송트랜지스터들 T1∼T256의 게이트들은 전송라인들 TL1∼TL256과 각각 접속되고 도시하지 아니한 열어드레스 버퍼로부터의 열어드레스 신호들을 디코오딩하는 열디코오더(40)와 상기 전송라인들 TL1∼TL256이 접속되어 있다. 상기 전송 트랜지스터들 T1∼T256과 상기 열디코오더(40)로 구성된 부분은 열선택회로(41)가 된다.

지금, 종래 기술에 따른 데이터 로딩동작이 설명될 것이다. 설명의 편의를 도모하기 위하여 열블럭들 CBk(k=0, 1, 2, ……7)중 선택된 제256번째의 비트라인 BLk-256들과 관련된 한행의 선택된 메모리 쎌들을 데이터 0으로 프로그램된다고 가정한다. 그러한 페이지 프로그램을 하기 위하여 비선택된 비트라인들 BLk-1∼BLk-255과 관련된 래치회로들(28)은 상기 비선택된 비트라인들 BLk-1∼BLk-255과 접속된 상기 한행의 선택된 메모리 쎌들을 프로그램으로부터 방지하기 위하여 데이터를 저장하지 않으면 안 된다. 예를 들어 그러한 데이터를 데이터 1이라 가정하면 비선택된 비트라인들 BLk-1∼BLk-255와 관련된 래치회로들(28)은 모두 데이터 1을 저장하지 않으면 안 된다. 그러한 데이터 로딩동작을 행하기 위하여 분리제어신호 SBL과 제어신호 ø₂및 제어신호 ø₃는 L상태들에 있고 제어신호 ø₅는 H상태에 있다. 이러한 상태들에서, 열디코오더(40)는 도시하지 아니한 외부 기입인에이블신호의 토굴에 따라 256싸이클의 열어드레스 신호들에 응답하여 전송트랜지스터들 T1∼T256을 순차로 턴온시킨다. 동시에 열블럭들 CBk에 대응하는 데이터 입출력버퍼들(42)은 상기 신호의 토글에 응답하여 데이터 입출력단자들 I/Ok로 입력되는 데이터를 순차로 출력한다. 그러므로 첫번째 싸이클로부터 제255번째 싸이클까지 매 싸이클마다 한 바이트의 데이터 1이 상기 데이터 입출력단자들 I/Ok로 입력되고, 제256번째의 싸이클에서 한바이트의 요구되는 프로그램 데이터 0가 상기 데이터 입출력 단자들 I/ Ok로 입력된다. 그러므로 상기 비선택된 비트라인들 BLk-1∼BLk-255와 관련된 래치회로들(28)은 상기 요구되는 프로그램 데이터가 저장된다. 전술한 데이터 로딩동작의 완료후 프로그램동작이 행해진다. 프로그램동작은 상기 분리제어신호 SBL과 제어신호 ø₁을 H상태들로 유지하는 것에 의해 행해진다. 전술한 데이터 로딩과 프로그램 기술들은 본원 출원인에 의해 출원된 한국특허출원번호 제 93-390호에 개시되어 있다. 또한 프로그램을 행하기전에 메모리쎌들을 소거하는 기술은 본원 출원인에게 양도된 한국특허출원번호 93-390호와 94-22167호에 개시되어 있다.

전술한 바와 같이 페이지 프로그램을 실행하기 위하여, 종래의 데이터로딩 동작은 프로그램될 필요가 없는 메모리 쎌들에 대응하는 래치회로들로도 행해져야 하기 때문에, 데이터 로딩시간이 불필요하게 길다. 그러므로 데이터 로딩시간을 단축할 수 있는 고성능의 EEPROM이 요망되고 있다.

따라서 본 발명의 목적은 데이터 로딩시간을 줄일 수 있는 고성능의 불휘발성 반도체 메모리 장치를 제공하는데 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명은 행과 열의 매트릭스 형으로 배열된 복수개의 플로팅게이트형의 메모리 쎌들과, 상기 열방향으로 배열된 메모리 쎌들과 접속된 복수개의 비트라인들과, 상기 복수개의 비트라인들과 각각 접속된 복수개의 데이터 라인들과, 상기 복수개의 데이터 라인들과 각각 접속된 복수개의 래치회로들과, 프리세트 동작중 상기 복수개의 래치회로들을 미리 예정된 논리 상태들로 프리세트 동작중 상기 복수개의 래치회로들을 미리 예정된 논리 상태들로 프리세트하기 위한 프리세트 수단과, 프리세트동작후 데이터로딩동작중 데이터 입출력 단자들을 통하여 상기 복수개의 래치회로들중 선택된 부분의 래치회로들을 데이터를 로딩하기 위한 수단과, 데이터 로딩동작후 프로그램동작중 상기 선택된 부분의 래치회로들에 로딩된 데이터와 상기 선택된 부분의 래치회로들을 제외한 나머지의 래치회로들에 상기 프리세트된 데이터를 하나의 선택된 행에 배열되고 소거된 메모리쎌들로 프로그램하는 수단을 가지는 불휘발성 반도체 메모리를 제공함에 있다.

또한 본 발명은 행과 열의 매트릭스형으로 배열된 복수개의 플로팅게이트형의 메모리쎌들과, 상기 열방향으로 배열된 메모리쎌들과 접속된 복수개의 비트라인들과, 상기 복수개의 비트라인들과 각각 접속된 복수개의 데이터 라인들과, 상기 복수개의 비트라인들과 각각 접속된 복수개의 데이터 라인들과, 상기 복수개의 데이터 라인들과 각각 접속된 복수개의 래치회로들과, 복수개의 데이터 입출력 단자들을 가지는 불휘발성 반도체 메모리에서 적어도 선택된 한행에 배열된 메모리쎌들을 소거한 후 페이지 프로그램하는 방법에 있어서, 상기 복수개의 래치회로들을 미리 예정된 데이터로 프리세트하는 과정과, 상기 프리세트과정후 상기 복수개의 데이터 입출력 단자들을 통하여 상기 복수개의 래치회로들중 선택된 부분의 래치회로들로 데이터를 로딩하는 과정과, 상기 데이터 로딩과정후 상기 선택된 한행에 배열된 메모리쎌들을 상기 복수개의 래치회로들에 저장된 데이터로 프로그램하는 과정을 구비하여 상기 선택된 부분의 래치회로들을 제외한 나머지의 래치회로들에 프리세트된 상기 미리 예정된 데이터는 대응 메모리쎌들의 프로그램을 방지함을 특징으로 하는 불휘발성 반도체 메모리 장치의 부분 페이지 프로그램방법을 제공함을 특징으로 한다.

이하 본 발명의 바람직한 실시예가 제2도 내지 제5도에 도시된 첨부도면들을 참조하여 상세히 설명된다.

도면들중 동일한 참조번호들을 또는 참조부호들은 동일한 부품 또는 구성요소들을 나타내고 있음을 유의하여야 한다.

제2도를 참조하면 제2도의 데이터 로딩회로는 D형 트랜지스터들(22)의 소오스들과 접속노오드들(24)사이에 채널통로들이 각각 접속된 N형 트랜지스터들(23')과, 라인(37)과 접지 V_ss사이에 채널통로가 접속된 N형 트랜지스터(44)와, 전원공급전압 V_cc와 P형 트랜지스터들(33)과 (34)의 소오스들과의 사이에 채널통로가 접속된 P형 트랜지스터(43)와, 상기 P형 트랜지스터(43)와 N형 트랜지스터(44)의 게이트들에 접속되는 프리세트제어신호 ø_pr와, 열디코오더(40)에 접속된 열어드레스 카운터(46)를 제외하고 제1도의 데이터 로딩회로와 동일하다. 상기 트랜지스터들(30)∼(32)와 (44)로 구성된 회로부분은 프리세트수단(39)을 구성한다.

N형 트랜지스터(44)는 데이터 로딩동작전 데이터라인들(26)과 접속된 래치회로들(28)을 대응 메모리 쎌들의 프로그램을 방지하는 데이터 1로 프리세트하기 위하여 프리세트 제어신호 ø_pr에 응답한다. 상기 프리세트 제어신호 ø_pr에 응답하여 N형 트랜지스터들(44)와 (30) 및 P형 트랜지스터들(32)이 턴온되고 N형 트랜지스터들(31)이 제어신호 ø_pr에 응답하여 턴온된다. 그러므로 상기 데이터 로딩동작전 프리세트 기간중, 상기 래치회로들(28)과 접속되어 있는 상기 트랜지스터들(30)∼(32)과 (44)로 구성된 프리세트 수단은 상기 래치회로들(28)과 접속된 데이터라인들(26)을 상기 데이터 1로 설정시키는 작용을 한다. P형 트랜지스터(43)는 상기 프리세트 기간중 프리세트 제어신호 ø_pr에 응답하여 전류소모를 방지하기 위한 작용을 한다.

열디코오더(40)와 접속되고 상기 열디코오더(40)와 함께 열선택회로(45)를 구성하는 열어드레스 카운터(46)는 외부 어드레스 신호들을 도시하지 아니한 공지의 어드레스 버퍼를 통하여 입력하고 상기 프리세트 기간후 데이터 로딩동작중 외부 기입 인에이블신호의 토글링에 응답하여 상기 어드레스 신호들로부터 카운트 업하는 작용을 한다. 상기 어드레스 신호들에 응답하는 열디코오더(40)는 상기 어드레스 신호들로부터 지정되는 전송트랜지스터들을 순차로 턴온시킨다. 그러므로 데이터 입출력 단자들 I/Ok로부터 입력되는 데이터가 대응 전송 트랜지스터들을 통해 대응 래치회로들에 저장된다. 따라서, 데이터 입력버퍼들(42)와 열선택회로(45)는 데이터 로딩동작중 데이터 입출력단자들 I/Ok을 통해 입력하는 데이터를 대응래치회로들(28)로 로오딩하기 위한 데이터 로오딩 수단이 된다. 본 발명의 바람직한 실시예에 따라 열어드레스 카운터(46)가 사용되고 있지만, 도시하지 아니한 어드레스버퍼는 외부기입 인에이블 신호의 토글에 따라 외부 입력어드레스 신호들을 입력하고 이에 의해 열어드레스 카운터(46)의 사용없이 열디코오더(40)를 통해 전송트랜지스터들을 턴온시킬 수 있다. 턴온된 전송트랜지스터들을 통해 데이터 입출력단자들 I/Ok을 통해 입력하는 데이터가 대응래치회로들에 저장될 수 있다.

제3a도는 열어드레스 카운터의 개략적 회로도를 나타내고 있고 제3b도는 제3a도의 열어드레스 카운터를 구성하는 각 단(스테이지)의 개략적 회로도를 나타내고 있다.

제3b도에 나타낸 상기 열어드레스 카운터(46)의 간단은 낸드게이트들(52)∼(55)과 노아게이트(56)와 인버어터들(57)∼(60)과 전송게이트들(61)∼(64)로 구성된다. 도면중, 입력단자 R는 리세트단자이고 입력단자 L은 어드레스 로오드단자이며, 입력단자 Ai는 어드레스 입력단자이며, 입력단자 CK는 클럭입력단자이다. 출력단자 Ayio+1은 어드레스 출력단자이다. 리세트단자 R로 입력하는 리세트 신호 RST_Yadd에 의해 어드레스 출력은 리세트된다. 어드레스 로오드단자 L로 입력하는 어드레스 로오드신호 ADload가 H상태에 있을 때 어드레스 입력단자가 Ai로 입력하는 열어드레스 신호가 로오드된다.

제3a도를 참조하면 열어드레스 카운터(46)의 첫째단(47a)의 입력단자 Ai로 입력하는 열어드레스 신호가 로오드 된다.

제3a도를 참조하면 열어드레스 카운터(46)의 첫째단(47a)의 입력단자들 Asi와 Ayi는 전원공급전압 V_cc즉 H상태로 접속되고 첫째단의 출력단자들 ASi+1과 Ayi+1은 두번째단(47b)의 입력단자들 Asi와 Ayi과 각각 접속된다. 이러한 방식으로 한 단의 출력단자들 Asi+1과 Ayi+1은 다음단의 입력단자들 Asi 및 Ayi과 각각 접속된다. 스테이지들(47a)∼(47c)의 입력단자들 CK, R 및 L로 틀력신호 CLK, 리세트 신호 RST_Yadd및 어드레스 로오드 신호 ADload가 각각 입력된다. 또한 스테이지들(47a)∼(47c)의 어드레스 입력단자들 Ai은 어드레스 버퍼로부터의 어드레스 신호들 PA0∼PA7을 각각 입력한다. 상기 스테이지들 (47a)∼(47c)의 어드레스 출력단자들 Ayi0+1로부터 열어드레스신호들 A0∼A7과 이들의 상보 열어드레스 신호들 A₀~A₇이 출력된다.

제4도와 제5도는 본 발명의 바람직한 실시예에 따라 제2도의 데이터 로딩회로를 구동하기 위한 제어신호들을 발생하는 제어회로를 나타내고 있다.

제4a도를 참조하면, 데이터 로딩동작전의 어드레스 로딩동작중, 입출력단자들 I/00∼I/07로부터 입력하는 외부 행 및 열어드레스 신호들을 도시하지 아니한 어드레스 버퍼로 래치하기 위한 어드레스 싸이클 래치 인에이블 신호들 ALE1~ALE3을 발생하기 위한 어드레스 입력 제어회로(69)가 제공되어 있다. 상기 어드레스 입력제어회로(69)는 외부 기입 인에이블신호와 외부 어드레스래치 인에이블신호 ALE_x를 입력하는 도시하지 아니한 제어버퍼로부터의 기입 인에이블 신호 WE와 어드레스 래치 인에이블신호 ALE의 상보신호 ALE에 응답하여 어드레스 래치클럭 ψ_ALE와 어드레스 싸이클클럭 ø_ACC0와 이 상보클럭 ø_ACC0를 발생하는 어드레스 싸이클 클럭 발생회로(70)와, 상기 어드레스 싸이클 클럭 ø_ACC0을 계수하고 어드레스 싸이클 카운팅 클럭들 ø_ACC1과 ø_ACC2를 발생하는 어드레스 싸이클 카운터(71)와, 상기 어드레스 싸이클 카운팅 클럭들을 디코오딩하고 어드레스 싸이클 래치 인에이블신호들 ALE1~ALE3을 발생하는 어드레스 싸이클 디코오더(72)로 구성되어 있다. 상기 어드레스 싸이클 클럭 발생회로(70)는 낸드게이트(74)와 인버어터들(75)∼(80)과 노이게이트들(81)∼(83)로 구성되어 있다. 상기 어드레스 싸이클 카운터(71)는 전송게이트들(85)∼(88)과 낸드게이트들(91)과 (92)로 구성된 제1단과, 전송게이트들(94)∼(97)과 낸드게이트들(98)과 (99)와 인버어터들(100)과 (101)로 구성된 제2단으로 구성되어 있다. 상기 어드레스 싸이클 디코오딩 회로(72)는 인버어터들(103)∼(107)과 노아게이트들(110)∼(112) 및 낸드게이트들(113)∼(115)로 구성되어 있다. 상기 어드레스 입력제어회로(69)는 어드레스 싸이클 카운터 인에이블신호 ACCen에 의하여 활성화된다.

제4b도를 참조하면, 어드레스 싸이클 카운터 인에이블신호 ACCen를 발생하기 위한 제어회로(200)가 제공되어 있다. 상기 제어회로(200)는 인버어터들(201)∼(204)과 낸드게이트(205)와 노아게이트들(206)∼(210)로 구성되어 있다. 전원공급전압 V_cc가 인가되는 초기상태에서 H상태의 짧은 펄스를 발생하는 통상의 파워 온 리세트회로로부터의 파워 온 리세트신호 POR는 상기 어드레스 싸이클 카운터 인에이블신호 ACCen가 L상태가 되게 한다. L상태로 가는 어드레스 래치클럭 ø_ALE은 상기 어드레스 싸이클 카운터 인에이블 신호 ALE3가 L상태에 있을 때 H상태로 가는 상기 클럭 ø_ALE에 의해 상기 신호 ACCen은 L상태로 간다.

제4c도를 참조하면, 제4b도로부터의 어드레스 싸이클 카운터 인에이블신호 ACCen와 도시하지 아니한 명령 레지스터로부터의 데이터 로딩 명령 플래그 신호 Ssi에 응답하여 프리트 신호 ø_pr을 발생하는 제어회로(116)가 제공되어 있다. 상기 제어회로(116)는 상기 어드레스 싸이클 카운터 인에이블신호 ACCen와 데이터 로딩 명령 플래그 신호 Ssi를 입력하는 낸드게이트(117)와 상기 낸드게이트(117)의 출력과 접속된 인버어터(118)로 구성되어 있다.

제4d도를 참조하면, 제4a도의 어드레스 싸이클 디코오더(72)로부터의 어드레스 싸이클 래치 인에이블신호 ALE2와 상기 리세트 신호 ø_pr에 응답하여 제어신호 ø₂를 발생하는 제어회로(119)가 제공되어 있다. 상기 제어회로(119)는 상기 어드레스 싸이클 래치 인에이블신호 ALE2를 입력하는 인버어터(120)와, 상기 인버어터(120)의 출력과 상기 프리세트 신호 ø_pr를 입력하는 낸드게이트(121)와, 상기 낸드게이트(121)의 출력을 입력하는 직렬로 접속된 인버어터들(122)∼(124)로 구성되어 있다.

제5a도를 참조하면, 제3a도의 열 어드레스 카운터(46)을 제어하기 위한 제어회로(126)이 도시되어 있다. 상기 제어회로(126)는 인버어터들(127)∼(144)과 낸드게이트들(145)∼(149)과 노이게이트들(150)∼(151)과 짝수개의 인버어터들로 구성된 지연회로들(152)와 (154) 및 홀수개의 인버어터들로 구성된 지연회로(153)로 구성되어 있다. 제4b도로부터의 어드레스 싸이클 카운터 인에이블 신호 ACCen는 상기 인버어터(127)의 입력과 접속된다. 인버어터(132)는 데이터 로딩명령 플래그 신호 Ssi를 입력한다. 인버어터(128)은 제4a도의 어드레스 싸이클 디코오더(72)로부터의 어드레스 싸이클 래치 인에이블신호 ALE₃를 입력한다. 낸드게이트(149)의 2입력단자들은 상기 인버어터(128)의 출력과 상기 기입 인에이블신호 WE를 입력하는 인버어터(139)의 출력과 각각 접속된다. 노아게이트(151)의 2입력단자들은 제3a도의 열어드레스 카운터(46)가 최상위 비트(MSB)데 도달하였을 때 최상위 비트를 나타내는 최상위 비트 계수신호 Fsay와 인버어터(142)의 출력과 접속된다. 그러므로 상기 열어드레스 카운터(46)가 MSB에 도달하였을 때 H상태로 가는 상기 신호 Fsay에 의해 리세트신호RST_yadd는 L상태로 리세트된다.

제5b도를 참조하면, 어드레스 로딩동작과 프리세트 동작종료시 데이터 로딩인에이블 신호 DLE를 발생하는 제어회로(157)가 도시되어 있다. 상기 제어회로(157)는 인버어터들(158)∼(162)과 낸드게이트들(163)과 (164) 및 노아게이트들(165)과 (166)으로 구성된다. 제5a도의 제어회로(126)로부터의 어드레스 래치종료신호 ALE_end를 입력하는 인버어터(158)의 출력과 데이터 로딩 명령 플래그 신호 Ssi가 낸드게이트(163)의 2입력단자들과 각각 접속된다. 인버어터(160)는 상기 신호 Ssi를 입력한다. 낸드게이트(164)의 2입력단자들은 외부 어드레스 래치 인에이블신호 ALE_x를 입력하는 제어버퍼로부터의 어드레스 래이 인에이블신호 ALE를 반전한 상보 어드레스 래치 인에이블 신호 ALE와 인버어터(162)의 출력과 접속된다.

제5c도를 참조하면, 제3a도의 열어드레스 카운터(46)로 클럭신호 CLK를 제공하기 위한 제어회로(168)가 도시되어 있다. 상기 제어회로(168)는 제5b도의 제어회로(157)로부터의 데이터 로딩 인에이블신호 DEL에 의해 활성화 된다. 상기 제어회로(168)는 전송게이트들(169)∼(173)과 인버어터들(174)∼(186)과 낸드게이트들(188)∼(191)과 노아게이트(187)로 구성된다. 노아게이트(187)과 전송게이트들(170)∼(173)과 낸드게이트들(188)∼(190)과 인버어터들(174)∼(180)로 구성된 회로부분(214)은 카운터를 나타낸다. 상기 카운터는 데이터 로딩 인에이블신호 DLE에 의해 활성화 된다. 활성화후 기입 인에이블신호 DLE의 2번째 토클로부터 클럭신호 CLK가 발생된다.

지금 제6도의 타이밍도를 참조하면서 제2도 내지 제5도에 도시된 바람직한 실시예의 상세한 설명이 될 것이다.

제6도를 참조하면, 시간 t₁에서 데이터 로딩 명령이 발해진다. 데이터 로딩 명령은 외부 명령 래치 인에이블신호 CLEx가 H상태에 있고, 외부 기입 인에이블신호 WE_X와 외부 어드레스 래치 인에이블신호 ALEx가 L상태에 있을 때 데이터 입출력 단자들 I/00∼I/07을 통해 데이터 로딩 명령 코오드인 80H(핵사 코오드)를 입력하는 것에 의해 실행된다. 도시하지 아니한 공지의 제어버퍼는 상기 신호들 CLEx, WE_X및 ALEx을 내부 CMOS 레벨로 변환하고 도시하지 아니한 명령레지스터로 상기 신호들은 입력된다. 상기 명령 레지스터는 상기 데이터 로딩 명령 코오드도 또한 입력한 후 H상태로 가는 데이터 로딩 명령 플래그 신호 Ssi를 출력한다. 그후 외부 명령 래치 인에이블 신호 CLEx가 L상태에 있고 외부 어드레스 래치 인에이블신호 ALEx가 H상태에 있을 때 즉 시간 t₂와 t₃사이의 기간중 외부기입 인에이블 신호 WE_X의 토글에 의해 데이터 입출력단자들 I/00∼I/07을 통해 입력하는 외부 어드레스 신호들을 도시하지 아니한 어드레스 버퍼에 저장한다. 그러한 어드레스 버퍼에 외부 어드레스 신호들의 저장동작은 하기와 같이 행해진다.

시간 t₂와 t₃의 기간중 외부 어드레스 래치 인에이블 신호 ALEx가 H상태에 있을 때 제어버퍼로부터의 어드레스 래치 인에이블 신호 ALE의 상보신호 ALE는 L상태에 있다. 그러므로 제4a도의 노아게이트(81)는 제어버퍼로부터의 기입 인에이블신호 WE에 응답하고 이에 의해 인버어터(75)를 통하여 어드레스 래치클럭 ø_ALE이 L상태로 갈 때 어드레스 싸이클 래치 인에이블신호 ALE3은 H상태에 있기 때문에 제4b도의 제어회로(200)는 H상태로 가는 어드레스 싸이클 인에이블신호 ACCen을 발생한다. 이에 의해 제4a도의 낸드게이트(74)는 활성화되고 상기 어드레스 래치클럭 øALE에 응답한다. 그러므로 어드레스 싸이클 클럭 발생회로(70)는 어드레스 싸이클 클럭 ø_ACC0와 그 반전클럭 ø_ACC0과 그 반전클럭 ø_ACC0에 응답하여 제6도에 보인 바와 같이 어드레스 싸이클 카운팅 클럭들 ø_ACC1과 ø_ACC2을 발생한다. 어드레스 싸이클 디코오더(72)는 상기 싸이클 카운팅 클럭들 ø_ACC1과_ACC2을 디코오딩하여 어드레스 싸이클 래치 인에이블신호들 ALE1~ALE3을 순차로 발생한다. 그러므로 외부 기입 인에이블신호 WE_X가 L상태일 때 데이터 입출력단자들 I/00∼I/07로 입력하는 외부 열어드레스 신호들 CAD이 L상태에 있는 어드레스 싸이클 래치 인에이블신호 ALE1에 의해 활성화된 열 어드레스 버퍼에 저장되고, 다음 외부 기입 인에이블신호들 WE_X가 L상태들에 있을 때 상기 단자들 I/00∼I/07로 입력하는 외부 행어드레스 신호들 RAD이 L상태들에 있는 상기 신호들 ALE2와 ALE3에 의해 활성화된 행어드레스 버퍼에 순차로 저장된다.

상기와 같은 외부 어드레스 신호들이 어드레스 버퍼에 래치된 후 H상태로 가는 어드레스 래치클럭 ø_ALE과 L상태에 있는 상기 신호 ALE3에 의해 제4b도의 제어회로(200)로부터의 어드레스 싸이클 카운터 인에이블신호 ACCen은 L상태로 간다. 이에 의해 제4a도의 어드레스 입력 제어회로(69)는 디스에이블된다. 그러므로 상기 신호들 ø_ACC2와 ALE3는 H상태로 간다.

한편, 기입 인에이블 신호 WE가 L상태에 있을 때 L상태로 가는 어드레스 싸이클 래치 인에이블신호 ALE3에 응답하여 제5a도의 제어회로(126)는 L상태로 가는 리세트 신호 RST_add를 발생한다. 상기 리세트신호 RST_add는 H상태로 가는 기입 인에이블신호에 응답하여 H상태로 간다. L상태로 가는 어드레스 싸이클 카운터 인에이블 신호 ACCen에 의하여 제5a도의 낸드게이트(146)는 활성화 되고 L상태의 상기 신호 ALE3에 응답하여 L상태의 짧은 펄스신호인 어드레스 래치 종료신호 ALE_edn가 상기 제어회로(126)로부터 발생된다. 유사하게 지연회로(154)에 의해 신장된 H상태의 펄스신호인 어드레스 로오드 신호 ADload가 상기 제어회로(126)로부터 발생된다. 그러므로 제3a도의 열어드레스 카운터(46)는 L상태에 있는 상기 리세트 신호 RST_add에 의해 리세트 되고 열어드레스 신호들 A0∼A7은 모두 L상태들로 된다. 상기 열어드레스 카운터(46)의 리세트후 H상태의 펄스신호인 어드레스 로오드 신호 ADload의 입력에 의해 상기 열어드레스 카운터(46)는 전술한 열어드레스 버퍼로부터 열어드레스 신호들 PA0∼PA7을 출력하기 위하여 로오드 한다. 그러므로 상기 열어드레스 카운터(46)는 외부 열어드레스 신호에 의해 지정되는 초기 열어드레스 신호들을 로오드 한다.

전술한 바와 같은 어드레스 로오딩동작중 프리세트 동작이 행해진다. 데이터로딩 명령 플래그 신호 Ssi가 H상태에 있을 때 H상태에 있는 어드레스 싸이클 카운터 인에이블신호 ACCen에 응답하여 제4c도의 제어회로(116)는 H상태에 있는 프리세트 신호 ø_pr를 발생한다. 또한 상기 H상태에 있는 프리세트 신호 ø_pr과 L상태에 있는 어드레스 싸이클 래치 인에이블신호 ALE2에 응답하여 제4d도의 제어회로(119)는 H상태에 있는 제어신호 ø₂를 발생한다. 그러므로 H상태들에 있는 프리세트 신호 ø_pr과 제어신호 ø₂를 발생한다. 그러므로 H상태들에 있는 프리세트 신호 ø_pr과 제어신호 ø₂에 의해 제2도에 도시된 N형 트랜지스터들(44)와 (31) 및 P형 트랜지스터들(32)이 턴온되고 이에 의해 페이지 버퍼를 구성하는 래치회로들(28)은 H상태 즉 데이터 라인들(26)은 데이터 1로 리세트된다.

시간 t₃에서 외부 어드레스 래치 인에이블신호 ALEx가 L상태로 간 후 제5b도의 제어회로(157)는 H상태로 가는 어드레스 래치종료신호 ALE_end를 가지고 L상태로 래치된 데이터 로딩 인에이블신호 DLE를 발생한다. 또한 시간 t₃후 유사한 방식으로 제어신호 ø₅는 L상태로부터 H상태로 가면서 데이터 로딩동작이 행해진다.

시간 t₃후, L상태로 가는 상기 데이터 로딩 인에이블신호 DLE에 의해 제5c도에 도시된 제어회로(168)는 활성화 된다. 상기 시간 t₃후 유사한 방식으로 시간 t₃후 유사한 방식으로 제어신호 ø₅는 L상태로부터 H상태로 가면서 데이터 로딩동작이 행해진다.

시간 t₃후, L상태로 가는 상기 데이터 로딩 인에이블신호 DLE에 의해 제5c도에 도시된 제어회로(168)는 활성화 된다. 시간 t₃후 외부 기입 인에이블신호 WE_X의 첫째번 토글링은 카운터(214)의 동작에 의해 출력되지 않는다. 상기 카운터(214)는 상기 외부 기입 인에이블신호 WE_X의 두번째 토글링으로부터 클럭신호 WE_FC를 출력하고 이에 의해 제6도에 도시한 바와 같은 클럭신호 CLK를 발생한다.

지금 메모리 쎌 어레이 열블럭들 CBk중 10번째 열들로부터 13번째 열들과 관련된 한행의 메모리 쎌들로 부분 프로그램이 행해진다. 가정한다. 그러면 10번째 열들을 지정하는 초기 외부 열어드레스 신호들이 전술된 방식으로 열어드레스 버퍼를 통해 열어드레스 카운터(46)에 래치된다. 제2도의 열디코오더(40)는 시간 t₃에서 상기 열어드레스 카운터(46)에 래치된 초기 열어드레스신호들을 디코오딩하고 10번째의 전송 트랜지스터들 T₁₀을 턴온한다. 시간 t₃후 제어클럭 ø₅에 의해 전송게이트들(29)이 턴온되고, 외부 기입 인에이블 신호 WE_X의 첫번째 토글링에 의해 데이터 입출력단자들 I/00∼I/07로 제공되는 한 바이트의 데이터가 데이터 입력 버퍼(42)와 상기 전송 트랜지스터들 T₁₀및 대응 전송게이트들(29)을 통해 대응 데이터라인들(26)과 접속된 래치회로들(28)에 래치된다. 그후 상기 신호 WE_X의 두번째 토글링에 의해 발생된 클럭신호 CLK에 응답하여 상기 열어드레스 카운터(46)는 카운트업되고 이에 의해 상기 열디코오더(40)로부터 제11번째의 전송트랜지스터들 T₁₁을 활성화하는 신호를 전송라인 TL₁₁상에 발생한다. 그러면 상기 신호 WE_X의 두번째 토글링에 의해 데이터 입출력단자들 I/00∼I/07로 제공되는 다음번 한 바이트의 데이터가 턴온된 제11번째의 전송트랜지스터들 T₁₁을 통해 대응 래치회로들(28)에 저장된다. 이러한 방식으로 상기 신호 WE_X의 제3번째 및 제4번째 토글링들에 의해 데이터 입출력 단자들 I/00∼I/07을 통해 입력하는 데이터가 제12 및 제13번째 전송 트랜지스터들 T₁₂및 T₁₃을 통해 대응 래치회로들(28)에 저장된다. 이와 같은 방식으로 4바이트의 데이터가 대응 래치회로들(28)에 저장된후 프로그램 명령 즉 H상태의 외부 명령 래치 인에이블신호 CLEx와 L상태의 외부 기입 인에이블 신호 WE_X를 가지고 프로그램 명령 코오드 10H(핵사 코오드)를 입력하는 것에 의해 발생된 명령에 의해 분리제어신호 SBL과 제어신호 ø₁이 H상태들로 간다. 그러므로 상기 대응래치회로들(28)에 저장된 4바이트의 데이터가 대응 분리게이트들(25)과 대응 N형 트랜지스터들(23')를 통해 통상의 프로그램수단에 의해 대응 메모리 트랜지스터들로 프로그램된다. 그러나 상기 대응 래치회로들(28)을 제외한 나머지의 래치회로들에 저장된 프리세트데이터는 프로그램이 방지되도록 미리 예정된 데이터이기 때문에 상기 나머지의 래치회로들과 관련된 메모리 트랜지스터들은 프로그램이 되지 않는다. 페이지 버퍼에 저장된 데이터를 한 행에 배열된 메모리 트랜지스터들로 프로그램하는 기술은 한국특허출원번호 제 93-390호에 개시되어 있고, 그러한 프로그램은 본 발명의 특징이 아님을 유의하여야 한다.

전술한 바와 같이 본 발명에 따른 부분 데이터 로딩회로는 데이터 로딩 동작전에 페이지 버퍼를 리세트하는 리세트회로를 제공하는 것에 의해 한 페이지의 데이터를 페이지 버퍼에 저장할 필요가 없고 소망의 부분적 데이터를 페이지 버퍼에 저장하기 때문에 데이터 로딩시간 및 프로그램시간을 짧게 할 수 있을 뿐만 아니라 EEPROM의 성능을 향상시키는 이점을 갖는다.

Claims (7)

1. 행과 열의 매트릭스 형으로 배열된 복수개의 플로팅게이트형의 메모리 쎌들과, 상기 열방향으로 배열된 메모리 쎌들과 접속된 복수개의 비트라인들과, 상기 복수개의 비트라인들과 각각 접속된 복수개의 데이터 라인들과, 상기 복수개의 데이터 라인들과 각각 접속된 복수개의 래치회로들과, 프리세트 동작중 상기 복수개의 래치회로들을 미리 예정된 논리 상태들로 프리세트하기 위한 프리세트 수단과, 프리세트동작후 데이터로딩동작중 데이터 입출력 단자들을 통하여 상기 복수개의 래치회로들중 선택된 부분의 래치회로들로 데이터를 로딩하기 위한 수단과, 데이터 로딩동작후 프로그램동작중 상기 선택된 부분의 래치회로들에 로딩된 데이터와 상기 선택된 부분의 래치회로들을 제외한 나머지의 래치회로들에 상기 프리세트된 데이터를 하나의 선택된 행에 배열되고 소거된 메모리쎌들로 프로그램하는 수단을 가지는 불휘발성 반도체 메모리.
2. 제1항에 있어서, 상기 복수개의 비트라인들과 상기 복수개의 데이터 라인사이에는 분리 게이트가 접속되고 상기 프로그램동작중 턴온되고 상기 프리세트 동작 및 데이터 로딩동작중 턴오프됨을 특징으로 하는 불휘발성 반도체 메모리.
3. 행과 열의 매트릭스 형으로 배열된 복수개의 플로팅게이트형의 메모리쎌들과, 상기 열방향으로 배열된 메모리 쎌들과 접속된 복수개의 비트라인들중 미리 예정된 수의 비트라인들을 각각 가지는 복수개의 열블럭들과, 상기 열블럭들 내의 상기 비트라인들과 각각 접속된 복수개의 데이터 라인들과, 상기 복수개의 데이터 라인들에 각각 접속된 복수개의 래치회로들과, 프리세트 동작중 상기 복수개의 래치회로들을 미리 예정된 논리 상태들로 프리세트하기 위한 프리세트 수단과, 상기 복수개의 열블럭들과 대응하는 복수개의 데이터 입출력 단자들과, 상기 복수개의 데이터 입출력 단자들과 대응되게 접속된 복수개의 데이터 입력버퍼들과, 상기 복수개의 데이터 입력버퍼들과 상기 복수개의 데이터 라인들 사이에 접속되고, 상기 프리세트동작후 데이터 로딩동작중 상기 복수개의 데이터 입출력 단자들을 통하여 상기 복수개의 데이터 입력버퍼들에 래치된 데이터가 복수개의 열블럭들과 관련된 선택된 래치회로들로 저장되도록 선택하기 위한 열선택 수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리.
4. 제3항에 있어서, 상기 복수개의 비트라인들과 상기 복수개의 데이터라인 사이에 분리 게이트가 접속되고 상기 프리세트 동작 및 데이터 로딩동작중 상기 분리게이트는 턴오프됨을 특징으로 하는 불휘발성 반도체 메모리.
5. 제3항에 있어서, 상기 데이터 로딩동작중 상기 복수개의 데이터 입력버퍼들은 기입 인에이블 신호의 토글링에 응답하여 복수개의 데이터 입출력 단자들을 통해 입력하는 데이터를 래치함을 특징으로 하는 불휘발성 반도체 메모리.
6. 제5항에 있어서, 상기 열선택 수단은 상기 데이터 로딩동작중 기입 인에이블신호의 토글링에 응답하여 카운트업되는 열어드레스 카운터를 가짐을 특징으로 하는 불휘발성 반도체 메모리.
7. 행과 열의 매트릭스 형으로 배열된 복수개의 플로팅게이트형의 메모리쎌들과, 상기 열방향으로 배열된 메모리 쎌들과 접속된 복수개의 비트라인들과, 상기 복수개의 비트라인들과 각각 접속된 복수개의 데이터 라인들과, 상기 복수개의 데이터 라인들과 각각 접속된 복수개의 데이터 라인들과, 상기 복수개의 데이터라인들과 각각 접속된 복수개의 래치회로들과, 복수개의 데이터 입출력 단자들을 가지는 불휘발성 반도체 메모리에서 적어도 선택된 한행에 배열된 메모리쎌들을 소거한후 페이지 프로그램하는 방법에 있어서, 상기 복수개의 래치회로들을 미리 예정된 데이터로 프리세트하는 과정과, 상기 프리세트 과정후 상기 복수개의 데이터 입출력 단자들을 통하여 상기 복수개의 래치회로들중 선택된 부분의 래치회로들로 데이터를 로딩하는 과정과, 상기 데이터 로딩과정후 상기 선택된 한행에 배열된 메모리쎌들을 상기 복수개의 래치회로들에 저장된 데이터로 프로그램하는 과정을 구비하여 상기 선택된 부분의 래치회로들을 제외한 나머지의 래치회로들에 프리세트된 상기 미리 예정된 데이터는 대응 메모리쎌들의 프로그램을 방지함을 특징으로 하는 불휘발성 반도체 메모리 장치의 부분 페이지 프로그램방법.