JP3789977B2 - 不揮発性半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 230000015654 memory Effects 0.000 claims description 148
- 230000004044 response Effects 0.000 claims description 2
- 238000003491 array Methods 0.000 description 34
- 238000010586 diagram Methods 0.000 description 20
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 15
- 239000000872 buffer Substances 0.000 description 15
- 230000000295 complement effect Effects 0.000 description 8
- 239000010408 film Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- LZIAMMQBHJIZAG-UHFFFAOYSA-N 2-[di(propan-2-yl)amino]ethyl carbamimidothioate Chemical compound CC(C)N(C(C)C)CCSC(N)=N LZIAMMQBHJIZAG-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に、複数のメモリセルへ、複数のデータの書込を、同時に行なうページモードを備えた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図５は、従来の不揮発性半導体記憶装置としてのＤＩＮＯＲ（divided bit line NOR）型フラッシュメモリ（以下、「ダイノア型フラッシュメモリ」という）の消去方法（動作）を説明するための図である。図６は、従来の不揮発性半導体記憶装置としてのダイノア型フラッシュメモリの書込方法（動作）を説明するための図である。図５および図６を参照して、ダイノア型フラッシュメモリのメモリセルは、Ｐ型ウェル３９と、Ｐ型ウェル３９の表面に形成されたドレインとしてのＮ+ 層２７と、Ｐ型ウェル３９の表面に形成されたソースとしてＮ+ 層２９と、Ｐ型ウェル３９上に、ゲート酸化膜（図示せず）を介して形成されたフローティングゲート３５と、フローティングゲート３５上に、絶縁膜（図示せず）を介して形成されたコントロールゲート３３とを備える。このような構成のメモリセルは一般にスタックゲート型と呼ばれる。なお、メモリセルを「メモリセルトランジスタ」と呼ぶこともある。
【０００３】
選択トランジスタは、Ｐ型ウェル３９と、Ｐ型ウェル３９上に形成されたＮ+ 層２７，３１と、Ｐ型ウェル３９上に、ゲート酸化膜（図示せず）を介して形成されるセレクトゲート３７とを備える。Ｐ型ウェル３９は、Ｐ型半導体基板４３の主表面側に形成されるＮ型ウェル４１の表面に形成される。なお、ブロックＢＬＫ０およびブロックＢＬＫ１の各々は、２つのメモリセルと、１つの選択トランジスタと、主ビット線ＭＢＬと、副ビット線ＳＢＬとを備えている。ここで、図５、図６では、説明の便宜上、ブロックを２つにし、各ブロックＢＬＫ０，ＢＬＫ１に含まれるメモリセルを２つにしている。しかし、実際は、ブロックは、２つより多い複数設けられており、各ブロックに含まれるメモリセルも２つより多い複数設けられている。
【０００４】
メモリセルは、上述したように２層ゲート構造をなしている。そして、１層目のフローティングゲート３５下のゲート酸化膜は、１００Å程度の薄い膜となっている。フローティングゲート３５に電子を注入することにより消去を行なう。また、フローティングゲート３５から電子を引抜くことにより書込を行なう。ここで、フローティングゲート３５に電子が注入された状態では、メモリセルトランジスタのしきい値が高く、メモリセルトランジスタは電流を流さない。一方、フローティングゲート３５から電子が引抜かれた状態ではメモリセルトランジスタのしきい値が低くメモリセルトランジスタは電流を流す。この電流の差をセンスアンプ（図示せず）により１／０の情報として読取る。
【０００５】
ビット線は、主ビット線ＭＢＬと副ビット線ＳＢＬとに分割されている。すなわち、主ビット線ＭＢＬと副ビット線ＳＢＬとは、選択トランジスタによって分離されている。また、選択トランジスタによって、ブロックの分離が行なわれる。
【０００６】
図５を参照して、消去方法を説明する。消去はブロックごとに行なわれ、ブロックＢＬＫ０は選択ブロックとなっており、ブロックＢＬＫ１は非選択ブロックとなっている。選択ブロックＢＬＫ０のすべてのメモリセルのコントロールゲート３３に、１２Ｖ程度の高電圧を印加する。すなわち、選択ブロックＢＬＫ０のすべてのメモリセルのコントロールゲート３３に接続されるワード線（図示せず）に１２Ｖ程度の高電圧を印加する。選択ブロックＢＬＫ０のすべてのメモリセルのソースとしてのＮ+ 層２９に−１１Ｖ程度の負電圧を印加する。Ｐ型ウェル３９に−１１Ｖ程度の負電圧を印加する。このように電圧を印加することによって、選択ブロックＢＬＫ０内のメモリセルにおいては、ワード線（コントロールゲート３３）と、Ｐ型ウェル３９との間に、２０Ｖ以上の高電圧が印加される。このため、トンネル現象により電子が、選択ブロックＢＬＫ０のメモリセルのフローティングゲート３５に注入される。
【０００７】
一方、非選択ブロックＢＬＫ１のすべてのメモリセルのコントロールゲート３３の電位は０Ｖとなっている。すなわち、非選択ブロックＢＬＫ１のすべてのメモリセルのコントロールゲート３３に接続されたワード線（図示せず）の電位は０Ｖとなっている。また、非選択ブロックＢＬＫ１のすべてのメモリセルのソースとしてのＮ+ 層２９の電位は０Ｖである。このため、非選択ブロックＢＬＫ１では、トンネル現象は起きない。なお、選択ブロックＢＬＫ０のセレクトゲート３７は、−１１Ｖの電圧が印加され、非選択ブロックＢＬＫ１のセレクトゲート３７、Ｎ型ウェル４１およびＰ型半導体基板の電位は０Ｖである。また、主ビット線ＭＢＬは、フローティングとなっている。
【０００８】
図６を参照して、選択ブロックＢＬＫ０において、主ビット線ＭＢＬに１２Ｖの電圧を印加し、選択トランジスタのセレクトゲート３７に１２Ｖの電圧を印加する。また、選択ブロックＢＬＫ０において、選択されたワード線に−１１Ｖの電圧を印加する。すなわち、選択されたワード線に接続されるコントロールゲート３３に−１１Ｖの電圧を印加する。このように電圧を印加することによって、選択ブロックＢＬＫ０において、選択されたメモリセルのフローティングゲート３５から電子がトンネルする。電子の引抜きを生じさせないためには、主ビット線ＭＢＬの電位を０Ｖにすればよい。このようにすることで、１／０の情報を記憶させることができる。
【０００９】
図７は、従来の不揮発性半導体記憶装置としてのダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。なお、図５と同様の部分については同一の参照符号を付しその説明を適宜省略する。図７を参照して、従来のダイノア型フラッシュメモリは、書込／消去制御回路４７、ソースデコーダ４９，５１、セレクトゲートデコーダ群５３、データ入出力バッファ５５、センスアンプ５７、データドライバ５９、Ｙゲート６０、ブロックＢＬＫ０，ＢＬＫ１、カラムラッチ回路群６３、ウェル電位発生回路６５、Ｙデコーダ７５、Ｘデコーダ群７７、高電圧発生回路７９、負電圧発生回路８１、スイッチング回路６７，６９，７１，７３、アドレスバッファ８３およびベリファイ電圧発生回路８５を備える。
【００１０】
Ｙゲート６０は、ＰＭＯＳトランジスタ９１、ＮＭＯＳトランジスタ９３およびインバータ８７を備える。ここで、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９３とは、トランスファゲートを構成している。このような構成のトランスファゲートは一般に相補型（ＣＭＯＳ型）と呼ばれる。
【００１１】
ブロックＢＬＫ０，ＢＬＫ１は、同一のＰ型ウェル３９上に形成される。ブロックＢＬＫ０，ＢＬＫ１は、メモリセルＭＣ、選択トランジスタＳＧ、ワード線ＷＬ、副ビット線ＳＢＬおよび主ビット線ＭＢＬを備える。ここで、メモリセルＭＣおよび選択トランジスタＳＧは、それぞれ図５で説明したスタックゲート型のメモリセルおよび選択トランジスタと同様のものである。
【００１２】
ソースデコーダ４９は、ブロックＢＬＫ０に対応して設けられている。ソースデコーダ５１は、ブロックＢＬＫ１に対応して設けられている。セレクトゲートデコーダ群５３は、２つのセレクトゲートデコーダ（図示せず）を備えており、２つのセレクトゲートデコーダは、２つのブロックＢＬＫ０，ＢＬＫ１に対応するものである。Ｘデコーダ群７７は、２つのＸデコーダ（図示せず）を備え、２つのＸデコーダは２つのブロックＢＬＫ０，ＢＬＫ１に対応するものである。カラムラッチ回路群６３は、２つのラッチ回路（図示せず）を備えており、２つのラッチ回路は２つの主ビット線ＭＢＬに対応するものである。
【００１３】
メモリセルＭＣのコントロールゲートは、ワード線ＷＬに接続される。ブロックＢＬＫ０のメモリセルＭＣのソースはソースデコーダ４９に接続される。ブロックＢＬＫ１のメモリセルＭＣのソースはソースデコーダ５１に接続される。メモリセルＭＣのドレインは副ビット線ＳＢＬに接続される。選択トランジスタＳＧのセレクトゲートはセレクトゲートデコーダ群５３と接続される。選択トランジスタＳＧの一方ソース／ドレインは副ビット線ＳＢＬに接続され、他方ソース／ドレインは主ビット線ＭＢＬに接続される。カラムラッチ回路群６３は、メモリセルＭＣへの書込データを一時保管するためのものである。このカラムラッチ回路群６３へのデータの入力は、カラム側に設けられたデータドライバ５９によって行なわれる。ウェル電位発生回路６５は、Ｐ型ウェル３９の電位を制御する。センスアンプ５７は、メモリセルＭＣからのデータの読出を行なう。Ｙデコーダ７５は、主ビット線ＭＢＬを選択する。ベリファイ電圧発生回路８５は、メモリセルＭＣへのデータの書込時に、所定のしきい値まで電子が引抜かれたか否かをチェックするために、通常の読出電圧とは異なる電圧（ベリファイ電圧）をワード線に供給する。
【００１４】
高電圧発生回路７９は、スイッチング手段６７がオンしているときには、セレクトゲートデコーダ群５３およびカラムラッチ回路群６３に高電圧を供給する。たとえば、高電圧発生回路７９は、メモリセルＭＣへのデータの書込のときに、セレクトゲートデコーダ群５３に高電圧を供給する。また、高電圧発生回路７９は、スイッチング回路６９がオンしたときにＸデコーダ群７７に高電圧を供給する。高電圧発生回路７９は、たとえば、消去動作時にＸデコーダ群７７に高電圧を供給する。負電圧発生回路８１は、スイッチング回路７１がオンしたときにウェル電位発生回路６５、ソースデコーダ４９，５１およびセレクトゲートデコーダ群５３に負電圧を供給する。負電圧発生回路８１は、たとえば、消去時に、ウェル電位発生回路６５、セレクトゲートデコーダ群５３およびソースデコーダ４９，５１に負電圧を供給する。また、負電圧発生回路８１は、スイッチング回路７３がオンしたときにＸデコーダ群７７に負電圧を供給する。負電圧発生回路８１は、たとえば、メモリセルＭＣへのデータの書込時にＸデコーダ群７７に負電圧を供給する。
【００１５】
書込／消去制御回路４７は、メモリセルＭＣへのデータの書込およびメモリセルＭＣのデータの消去動作を制御する。Ｘデコーダ群７７は、ワード線ＷＬを選択する。ソースデコーダ４９は、ブロックＢＬＫ０が選択され、ブロックＢＬＫ０のメモリセルＭＣのデータを消去するときに、メモリセルトランジスタＭＣのソースに負電圧を供給する。ソースデコーダ５１もソースデコーダ４９と同様の動作をする。セレクトゲートデコーダ群５３は、選択されたブロックの選択トランジスタＳＧのセレクトゲートに、消去時は負電圧を供給し、書込時には高電圧を供給する。
【００１６】
ここで、図７では、説明の便宜上、ブロックを２つにし、各ブロックに含まれるメモリセルを４つにしている。しかし、実際は、ブロックは、２つより多い複数設けられており、各ブロックに含まれるメモリセルも４つより多い複数である。また、メモリセルの数に応じて、主ビット線、副ビット線、ワード線の数も多くなる。
【００１７】
一部のフラッシュメモリでは、ビット線ごとにラッチ回路を設けて、それらの回路に多数の書込データを一旦ラッチした後に、多数の書込データを多数のメモリセルに一気に並列書込することが行なわれている。
【００１８】
図８は、従来のダイノア型フラッシュメモリにおいて、ビット線ごとに設けられたラッチ回路へのデータロードを説明するための図である。図８を参照して、従来のダイノア型フラッシュメモリは、メモリセルアレイＭＡ０〜ＭＡ７、ＹゲートＹ０〜Ｙ７、バッファＢＦ０〜ＢＦ７および入力データバスＢ０〜Ｂ７を含むものである。また、各メモリセルアレイＭＡ０〜ＭＡ７は、ビット線ＢＬ０〜ＢＬｎを含んでいる。また、各メモリセルアレイＭＡ０〜ＭＡ７は、ブロックＢＬＫ０〜ＢＬＫｍに分割されている。さらに、従来のダイノア型フラッシュメモリは、ビット線ＢＬ０〜ＢＬｎに対応して設けられるトランスファゲートＴＧ０〜ＴＧｎおよびラッチ回路Ｌ０〜Ｌｎを含んでいる。なお、各ブロックＢＬＫ０〜ＢＬＫｍは、図７のブロックＢＬＫ０と同様のものである。また、各ビット線ＢＬ０〜ＢＬｎは、図７の主ビット線ＭＢＬと同様のものである。各ＹゲートＹ０〜Ｙ７は、図７のＹゲート６０と同様のものである。各バッファＢＦ０〜ＢＦ７は、図７のデータドライバ５９と同様のものである。
【００１９】
データロードについて説明する。メモリセルアレイＭＡ０〜ＭＡ７に設けられたビット線ＢＬ０〜ＢＬｎに接続されるトランスファゲートＴＧ０〜ＴＧｎが、すべて、ロード信号DLoad,/DLoadに従ってオンになる。そして、入力されたアドレス信号に従って、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０が選択される。メモリセルアレイＭＡ０に含まれる、選択されたビット線ＢＬ０には、対応する入力データバスＢ０から、入力データＤｉｎ０が、対応するバッファＢＦ０およびＹゲートＹ０を介して与えられる。選択されたメモリセルアレイＭＡ０に含まれる、選択されたビット線ＢＬ０に与えられた入力データＤｉｎ０は、対応するラッチ回路Ｌ０にラッチされる。このように、選択されたビット線ＢＬ０によって、ロードすべきデータＤｉｎ０をラッチ回路Ｌ０に供給し、ラッチ回路Ｌ０に書込むことによって、データロードを行なう。メモリセルアレイＭＡ１〜ＭＡ７に含まれる、選択されたビット線ＢＬ０に接続されるラッチ回路Ｌ０へのデータロードも、メモリセルアレイＭＡ０に含まれる、選択されたビット線ＢＬ０に接続されるラッチ回路Ｌ０へのデータロードと同様である。以上をまとめると、選択された８つのビット線ＢＬ０に接続される８つのラッチ回路Ｌ０へのデータロードは同時に行なわれる。
【００２０】
次に、メモリセルアレイに入力されたアドレス信号に従って、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ１が選択される。選択されたビット線ＢＬ１に接続されるラッチ回路Ｌ１へのデータロードは、上述したラッチ回路Ｌ０へのデータロードと同様である。次に、入力されたアドレス信号に従って、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ２が選択される。選択されたビット線ＢＬ２に接続されるラッチ回路Ｌ２へのデータロードは、上述したラッチ回路Ｌ０へのデータロードと同様である。このように、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎが、ビット線ＢＬ０からビット線ＢＬｎまで順番に選択されることによって、すべてのラッチ回路Ｌ０〜Ｌｎへのデータロードが行なわれる。
【００２１】
図９は、図８のラッチ回路Ｌ０の詳細およびトランスファゲートＴＧ０を示す回路図である。なお、図８と同様の部分については同一の参照符号を付しその説明を適宜省略する。図９を参照して、ラッチ回路Ｌ０は、クロックドインバータ９５、インバータ１９，２１を含んでいる。インバータ１９およびインバータ２１は、ラッチ部を構成し、電源１から高電圧Ｖｐｐが与えられる。クロックドインバータ９５は、ビット線ＢＬ０とノードＮとの間に設けられ、ライト信号Write,/Writeが与えられる。トランスファゲートＴＧ０は、ビット線ＢＬ０とノードＮとの間に設けられ、ロード信号DLoad,/DLoadが入力される。このトランスファゲートＴＧ０は、図７で説明した、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９３とからなるトランスファゲートと同様のものである。トランスファゲートＴＧ０を構成するＰＭＯＳトランジスタ（図示せず）のゲートには、ロード信号/DLoadが入力され、トランスファゲートＴＧ０を構成するＮＭＯＳトランジスタ（図示せず）のゲートにはロード信号DLoad が入力される。なお、ラッチ回路Ｌ１〜ＬｎおよびトランスファゲートＴＧ１〜ＴＧｎの構成も、ラッチ回路Ｌ０およびトランスファゲートＴＧ０と同様である。
【００２２】
図１０は、図９のクロックドインバータ９５の詳細を示す回路図である。なお、図９と同様の部分については同一の参照符号を付しその説明を適宜省略する。図１０を参照して、クロックドインバータは、ＰＭＯＳトランジスタ９７，９９およびＮＭＯＳトランジスタ１０１，１０３からなる。図９および図１０を参照して、メモリセルアレイＭＡ０（図８）のラッチ回路Ｌ０へデータロードを行なうときには、トランスファゲートＴＧ０がオンになり、ビット線ＢＬ０とノードＮとが接続される。そして、ビット線ＢＬ０に与えられているデータＤｉｎ０をインバータ１９，２１からなるラッチ部がラッチする。データロードの際には、ライト信号/Writeが「Ｈ」レベルであり、ライト信号Write が「Ｌ」レベルとなっている。一方、ラッチ回路Ｌ０にロードされたデータを、メモリセル（図示せず）に書込むときは、トランスファゲートＴＧ０はオフになる。そして、クロックドインバータ９５には、「Ｌ」レベルのライト信号/Writeおよび「Ｈ」レベルのライト信号Write が入力される。これによって、ビット線ＢＬ０には、ラッチ回路Ｌ０にロードされたデータが与えられることになる。
【００２３】
【発明が解決しようとする課題】
以上のように、従来のダイノア型フラッシュメモリでは、選択されたアドレスに相当するビット線に接続されるラッチ回路へ、選択されたアドレスに相当するビット線からデータを供給することによって、データロードを行なっている。すなわち、ビット線自体にアドレス情報とデータとをマージし（併合させ）、ラッチ回路に対応して設けられたトランスファゲートを介してラッチ回路へロードすべきデータをラッチする。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるラッチ回路Ｌ０〜Ｌｎのすべてに、データロードを行なうと、多数のビット線に電荷が充電された状態となる。フラッシュメモリの機能の１つに、データロード後、即座に、メモリセルアレイからデータの読出を行なうモードが存在する。このようなモードのときに、多数のビット線に充電された電荷のために読出スピードがおくれるという問題点がある。なお、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるトランスファゲートＴＧ０〜ＴＧｎのすべてはデータロードの際、オンになっている。このため、データロードが終了したラッチ回路に接続されるビット線には、他のラッチ回路へのデータロードが終了するまで、電荷を充電しておく必要がある。
【００２４】
また、フラッシュメモリの機能の１つに、一部のラッチ回路にのみデータロードを行ない、メモリセルアレイからのデータの読出等の処理を行なった後、再び残りのラッチ回路にデータロードを行なうモードが存在する。ここで、一部のラッチ回路にのみデータロードを行なう場合でも、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されたトランスファゲートＴＧ０〜ＴＧｎのすべてがオンになる。このため、後にデータロードを行なう際に、既にデータロードが終了しているラッチ回路がビット線と接続されてしまう。これによって、既にデータロードが終了しているラッチ回路のデータが、ビット線の浮遊容量で破壊されるおそれがあるという問題点がある。
【００２５】
さらに、従来のダイノア型フラッシュメモリでは、ラッチ回路を強制的に反転させることによって、ラッチ回路へのデータロードを行なうため、ビット線には十分駆動力のある電位を供給する必要がある。このため、ＹゲートＹ０〜Ｙ７には、相補型（ＣＭＯＳ型）のトランスファゲートを用いる必要がある。したがって、回路面積の増大を引起こすという問題点がある。
【００２６】
この発明は、以上のような問題点を解決するためになされたもので、データロード後、即座に、メモリセルアレイからデータの読出を行なうモードにおいても、高速にデータの読出が可能な不揮発性半導体記憶装置を提供することを目的とする。
【００２７】
この発明の他の目的は、一部のラッチ回路にのみデータロードを行ない、一旦データロードを中止した後、再び残りのラッチ回路にデータロードするモードにおいても、既にロードが終了しているラッチ回路のデータが破壊されない不揮発性半導体記憶装置を提供することである。
【００２８】
この発明のさらに他の目的は、回路面積を縮小できる不揮発性半導体記憶装置を提供することである。
【００２９】
【課題を解決するための手段】
本発明の請求項１の不揮発性半導体記憶装置は、メモリセルアレイを備えている。このメモリセルアレイは、複数のビット線と、ビット線に対応して設けられるスタックゲート型のメモリセルとを含んでいる。また、この不揮発性半導体記憶装置は、複数のラッチ手段と、データ線とをさらに備えている。複数のラッチ手段は、複数のビット線に対応して設けられている。各ラッチ手段は、ロードすべきデータを書込むためのものである。データ線は、メモリセルアレイに対応して設けられている。また、このデータ線は、複数のラッチ手段に、ロードすべきデータを供給する。この不揮発性半導体記憶装置は、選択されたアドレスに相当するビット線の電位を所定レベルにし、その所定レベルにされたビット線に対応するラッチ手段に、データ線からロードすべきデータを供給する。
【００３０】
本発明の請求項２の不揮発性半導体記憶装置は、請求項１に記載のものであって、リセット手段をさらに備える。リセット手段は、メモリセルアレイに対応して設けられている。また、リセット手段は、選択されたアドレスに相当するビット線に対応するラッチ手段への、ロードすべきデータの書込が、終了するごとに、複数のビット線をリセットする。
【００３１】
本発明の請求項３の不揮発性半導体記憶装置は、請求項１または２に記載のものであって、ラッチ手段は、ラッチ部とスイッチング手段とを含んでいる。ラッチ部は、データを保持する。スイッチング手段は、ラッチ部とデータ線との間に設けられる。スイッチング手段は、対応するビット線の電位が所定レベルにされたことに応じてオンになり、ラッチ部へデータ線からロードすべきデータを供給する。
【００３２】
【発明の実施の形態】
以下、本発明による不揮発性半導体記憶装置としてのダイノア型フラッシュメモリについて図面を参照しながら説明する。
【００３３】
図１は、本発明の実施の形態によるダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。図１を参照して、実施の形態によるダイノア型フラッシュメモリは、メモリセルアレイＭＡ０〜ＭＡ７、書込／消去制御回路４７、データ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７、ＹゲートＹ０〜Ｙ７、バッファＢＢ０〜ＢＢ７、インバータＩ０〜Ｉ７および入力データバスＢ０〜Ｂ７を備えている。そして、メモリセルアレイＭＡ０〜ＭＡ７は、ビット線ＢＬ０〜ＢＬｎを備えている。メモリセルアレイＭＡ０〜ＭＡ７は、ブロックＢＬＫ０〜ＢＬＫｍに分割されている。また、実施の形態によるダイノア型フラッシュメモリは、ビット線ＢＬ０〜ＢＬｎに対応して設けられるラッチ回路Ｌ０〜ＬｎおよびＮＭＯＳトランジスタＴｒ０〜Ｔｒｎを備えている。ここで、ＮＭＯＳトランジスタＴｒ０〜Ｔｒｎは、リセット回路を構成する。
【００３４】
実施の形態によるダイノア型フラッシュメモリは、図示しないが、図７に示したデータ入出力バッファ５５、センスアンプ５７、Ｙデコーダ７５、ソースデコーダ４９，５１、セレクトゲートデコーダ群５３、ウェル電位発生回路６５、Ｘデコーダ群７７、ベリファイ電圧発生回路８５、アドレスバッファ８３、スイッチング手段６７〜７３、高電圧発生回路７９および負電圧発生回路８１と同様の機能を有する回路を備えている。また、メモリセルアレイＭＡ０〜ＭＡ７は、図５〜図７に示したようなスタックゲート型のメモリセルＭＣを複数備えている。各ブロックＢＬＫ０〜ＢＬＫｍは、図７のブロックＢＬＫ０と同様のものである。各ビット線ＢＬ０〜ＢＬｎは、図７の主ビット線ＭＢＬと同様のものである。ラッチ回路Ｌ０〜Ｌｎは、図７のカラムラッチ回路群６３に相当するが、その回路構成は異なっている。各ＹゲートＹ０〜Ｙ７は、図７のＹゲート６０に相当するが、その回路構成は異なっている。バッファＢＢ０およびインバータＩ０は、図７のデータドライバ５９に相当するものであるが、回路構成は異なっている。バッファＢＢ１〜ＢＢ７およびインバータＩ０〜Ｉ７についても同様である。書込／消去制御回路４７は、図７の書込／消去制御回路４７に相当するものである。
【００３５】
図１のダイノア型フラッシュメモリの動作について簡単に説明する。ビット線ＢＬ０〜ＢＬｎに対応して設けられたラッチ回路Ｌ０〜Ｌｎにロードすべきデータを書込むときに、選択されたアドレスに相当するビット線の電位のみを「Ｈ」レベルにし、ビット線と別個に設けられたデータ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７からデータを、選択されたアドレスに相当するビット線に接続されるラッチ回路へ供給する。すなわち、ビット線ＢＬ０〜ＢＬｎには、アドレス情報だけを持たせている。これに対し、図８に示した従来のダイノア型フラッシュメモリでは、ビット線ＢＬ０〜ＢＬｎにアドレス情報およびデータをマージしている。
【００３６】
図２は、実施の形態によるダイノア型フラッシュメモリの動作を詳細に説明するための図である。図１および図２を参照して、時刻ｔ０にライトイネーブル信号／ＷＥが「Ｌ」レベルになったときに、選択されたアドレスＡｄｄに相当するビット線が、ビット線ＢＬ０であるとする。ここで、ライトイネーブル信号／ＷＥは、外部から入力されるものであり、メモリセルアレイＭＡ０〜ＭＡ７へのデータの書込を制御するものである。リセット信号ＲＳは、ＮＭＯＳトランジスタＴｒ０〜Ｔｒｎのゲートに入力され、ライトイネーブル信号／ＷＥに同期している。したがって、時刻ｔ０において、ライトイネーブル信号／ＷＥが、「Ｌ」レベルになったときは、リセット信号ＲＳも、「Ｌ」レベルになる。そして、ＮＭＯＳトランジスタＴｒ０〜Ｔｒｎがすべてオフになる。時刻ｔ０において、選択されたアドレスＡｄｄに相当するビット線は、ビット線ＢＬ０であるため、各メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０の電位だけが、「Ｈ」レベルにされる。選択されたアドレスＡｄｄに相当するビット線ＢＬ０の電位を「Ｈ」レベルにするために、ＹゲートＹ０〜Ｙ７を介して、電位が供給される。ここで、各ＹゲートＹ０〜Ｙ７は、ビット線ＢＬ０〜ＢＬｎに接続されるＭＯＳトランジスタＭＴ０〜ＭＴｎ（図示せず）によって構成されている。
【００３７】
時刻ｔ０においては、各メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０の電位のみが「Ｈ」レベルになっているため、「Ｈ」レベルになっているビット線ＢＬ０に接続されるラッチ回路Ｌ０へ、データ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７を介して、ロードすべきデータが供給される。
【００３８】
メモリセルアレイＭＡ０に注目して、時刻ｔ０におけるデータロードについて説明する。入力データバスＢ０に与えられる入力データＤｉｎ０は、バッファＢＢ０を介して、データＤとして、データ線Ｄ０に与えられる。また、入力データＤｉｎ０は、インバータＩ０によって反転されて、データ／Ｄとしてデータ線／Ｄ０に与えられる。このようにデータ／Ｄは、データＤを反転したものであり、データＤ、／Ｄを、相補データＤ、／Ｄと呼ぶことにする。以上のように、ラッチ回路Ｌ０にロードすべきデータＤｉｎ０は、相補データＤ，／Ｄとして、データ線Ｄ０，／Ｄ０を介して、ラッチ回路Ｌ０へ供給される。なお、メモリセルアレイＭＡ１〜ＭＡ７のビット線ＢＬ０に接続されるラッチ回路Ｌ０へのデータロードは、メモリセルアレイＭＡ０のビット線ＢＬ０に接続されるラッチ回路Ｌ０へのデータロードと同様である。
【００３９】
次に、時刻ｔ１において、ライトイネーブル信号／ＷＥが「Ｈ」レベルになったときには、リセット信号ＲＳも、「Ｈ」レベルになる。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるＮＭＯＳトランジスタＴｒ０〜Ｔｒｎのすべてがオンになる。したがって、すべてのビット線ＢＬ０〜ＢＬｎに、接地電圧Ｖｓｓが供給され、すべてのビット線ＢＬ０〜ＢＬｎは「Ｌ」レベルとなる。すなわち、すべてのビット線ＢＬ０〜ＢＬｎがリセットされるのである。
【００４０】
時刻ｔ２において、再びライトイネーブル信号／ＷＥが「Ｌ」レベルになると、リセット信号ＲＳも「Ｌ」レベルになる。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるＮＭＯＳトランジスタＴｒ０〜Ｔｒｎはすべてオフになる。ここで、時刻ｔ２において、選択されたアドレスＡｄｄに相当するビット線が、ビット線ＢＬ１とする。このとき、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ１の電位だけが「Ｈ」レベルにされる。このため、ラッチ回路Ｌ０へのデータロードと同様に、「Ｈ」レベルにされたビット線ＢＬ１に接続されているラッチ回路Ｌ１に、データ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７を介して、ロードすべきデータＤｉｎ０〜Ｄｉｎ７が供給されることになる。
【００４１】
時刻ｔ３において、ライトイネーブル信号／ＷＥが「Ｈ」レベルになったときには、リセット信号ＲＳも「Ｈ」レベルになる。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるＮＭＯＳトランジスタＴｒ０〜Ｔｒｎはオンになる。したがって、すべてのビット線ＢＬ０〜ＢＬｎには、接地電圧Ｖｓｓが供給され、ビット線ＢＬ０〜ＢＬｎは、「Ｌ」レベルとなる。すなわち、すべてのビット線ＢＬ０〜ＢＬｎがリセットされる。
【００４２】
次に、時刻ｔ４において、ライトイネーブル信号／ＷＥが「Ｌ」レベルになったときは、リセット信号ＲＳも「Ｌ」レベルになる。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるＮＭＯＳトランジスタＴｒ０〜Ｔｒｎはすべてオフになる。ここで、時刻ｔ４において、選択されたアドレスＡｄｄに相当するビット線が、ビット線ＢＬ２であるとする。このときは、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ２の電位のみが「Ｈ」レベルにされる。このため、ビット線ＢＬ２に接続されているラッチ回路Ｌ２に、データ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７を介して、ロードすべきデータＤｉｎ０〜Ｄｉｎ７が供給される。
【００４３】
時刻ｔ５において、ライトイネーブル信号／ＷＥが「Ｈ」レベルになったときは、リセット信号ＲＳも「Ｈ」レベルとなる。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されたＮＭＯＳトランジスタＴｒ０〜Ｔｒｎのすべてがオンになる。したがって、すべてのビット線ＢＬ０〜ＢＬｎに、接地電圧Ｖｓｓが供給され、すべてのビット線ＢＬ０〜ＢＬｎは、「Ｌ」レベルとなる。すなわち、すべてのビット線ＢＬ０〜ＢＬｎがリセットされる。
【００４４】
以上は、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬ２に接続されるラッチ回路Ｌ０〜Ｌ２へのデータロードまでを説明したが、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ３〜ＢＬｎに接続されるラッチ回路Ｌ３〜Ｌｎへのデータロードについても、同様に、時刻ｔ５以降に、ライトイネーブル信号／ＷＥに従って行なわれることになる。
【００４５】
図３は、図１のメモリセルアレイＭＡ０のビット線ＢＬ０に接続されるラッチ回路Ｌ０の詳細を示す回路図である。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。図３を参照して、ラッチ回路Ｌ０は、ＰＭＯＳトランジスタ３，５、ＮＭＯＳトランジスタ７，９，１１，１３，１５，１７およびインバータ１９，２１からなる。ＰＭＯＳトランジスタ３，５およびＮＭＯＳトランジスタ７，９は、電源１から供給される高電圧Ｖｐｐを有するノードと接地電圧を有するノードとの間に直列に接続される。ＰＭＯＳトランジスタ３のゲートには、ライト信号／Ｗｒｉｔｅが入力される。ＮＭＯＳトランジスタ９のゲートにはライト信号Ｗｒｉｔｅが入力される。ＰＭＯＳトランジスタ５およびＮＭＯＳトランジスタ７のゲートは、ノードＮ１に接続される。ＮＭＯＳトランジスタ１１，１３は、ノードＮ１と接地電圧を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタ１１のゲートは、ビット線ＢＬ０に接続される。ＮＭＯＳトランジスタ１３のゲートは、データ線／Ｄ１に接続される。ＮＭＯＳトランジスタ１５，１７は、ノードＮ２と接地電圧を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタ１５のゲートは、ビット線ＢＬ０に接続される。ＮＭＯＳトランジスタ１７のゲートは、データ線Ｄ１に接続される。インバータ２１の出力ノードはノードＮ１に接続され、入力ノードはノードＮ２に接続される。インバータ１９の出力ノードは、ノードＮ２に接続され、入力ノードはノードＮ１に接続される。そして、インバータ１９，２１は、ラッチ部を構成する。また、インバータ１９，２１には、電源１から、高電圧Ｖｐｐが与えられる。ＮＭＯＳトランジスタ７の一方ソース／ドレインおよびＰＭＯＳトランジスタ５の一方ソース／ドレインは、ビット線ＢＬ０に接続される。
【００４６】
このラッチ回路Ｌ０へデータロードを行なう場合について説明する。書込／消去制御回路４７（図１）から、「Ｈ」レベルのライト信号／Ｗｒｉｔｅおよび「Ｌ」レベルのライト信号Ｗｒｉｔｅが、それぞれ、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ９のゲートに入力される。そして、このラッチ回路Ｌ０にデータロードするときには、ビット線ＢＬ０が「Ｈ」レベルになっている。このため、ＮＭＯＳトランジスタ１１，１５がオンする。そして、データ線／Ｄ１が、ＮＭＯＳトランジスタ１３のゲートに入力されているため、データ線／Ｄ１に与えられた相補データ／Ｄのレベルに応じて、ＮＭＯＳトランジスタ１３はオン／オフする。一方、ＮＭＯＳトランジスタ１７のゲートには、データ線Ｄ１が入力されているため、データ線Ｄ１に与えられた相補データＤのレベルに応じて、ＮＭＯＳトランジスタ１７はオン／オフする。たとえば、入力データＤｉｎ０が「Ｈ」レベルを示しているときは、データ線Ｄ１の電位は「Ｈ」レベルであり、データ線／Ｄ１の電位は「Ｌ」レベルである。このため、ＮＭＯＳトランジスタ１７がオンし、ノードＮ２に接地電圧が与えられ、ノードＮ２は、「Ｌ」レベルになる。したがって、ノードＮ１は、「Ｈ」レベルとなる。そして、ビット線ＢＬ０が「Ｌ」レベルにされ、ＮＭＯＳトランジスタ１１，１５はオフになる。このようにして、ロードすべきデータＤｉｎ０がラッチ回路Ｌ０へ書込まれる。入力データＤｉｎ０が「Ｌ」レベルを示しているときも同様である。
【００４７】
このラッチ回路Ｌ０にラッチされているデータを、メモリセルアレイＭＡ０のメモリセル（図示せず）へ書込む場合には、書込／消去制御回路４７は、「Ｌ」レベルのライト信号／Ｗｒｉｔｅおよび「Ｈ」レベルのライト信号Ｗｒｉｔｅを、それぞれ、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ９のゲートに入力する。そして、ノードＮ１の電位レベルに応じた電位が、ビット線ＢＬ０に与えられることになる。ラッチ回路のデータをメモリセルへ書込む場合には、データ線Ｄ１，／Ｄ１の電位レベルは、「Ｌ」レベルとなっている。なお、メモリセルアレイＭＡ０のビット線ＢＬ１〜ＢＬｎに接続されるラッチ回路Ｌ１〜ＬｎおよびメモリセルアレイＭＡ１〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるラッチ回路Ｌ０〜Ｌｎの回路構成は、図３のラッチ回路Ｌ０と同じものである。
【００４８】
図４は、図１のメモリセルアレイＭＡ０のビット線ＢＬ０に接続されるラッチ回路Ｌ０の他の例の詳細を示す回路図である。なお、図３と同様の部分については同一の符号を付しその説明を適宜省略する。図４を参照して、ラッチ回路Ｌ０は、ＰＭＯＳトランジスタ３，５、ＮＭＯＳトランジスタ７，９，１１，２３，１５，２５およびインバータ１９，２１を含む。ＮＭＯＳトランジスタ１１，２３は、ノードＮ１と、データ線Ｄ１との間に直列に接続される。ＮＭＯＳトランジスタ１５，２５は、ノードＮ２とデータ線／Ｄ１との間に直列に接続される。ＮＭＯＳトランジスタ２３，２５のゲートには、ロード信号Ｌｏａｄが入力される。
【００４９】
このラッチ回路Ｌ０へのデータロードについて説明する。書込／消去制御回路４７は、「Ｈ」レベルのライト信号／Ｗｒｉｔｅおよび「Ｌ」レベルのライト信号Ｗｒｉｔｅを、それぞれ、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ９のゲートに入力する。ビット線ＢＬ０は、「Ｈ」レベルとなっているため、ＮＭＯＳトランジスタ１１，１５はオンしている。そして、書込／消去制御回路４７は、「Ｈ」レベルのロード信号ＬｏａｄをＮＭＯＳトランジスタ２３，２５のゲートに入力する。これによって、データ線Ｄ１の電位がノードＮ１に伝えられ、データ線／Ｄ１の電位がノードＮ２に伝えられる。たとえば、入力データＤｉｎ０が、「Ｈ」レベルを示しているときには、データ線Ｄ１は、「Ｈ」レベルとなっており、データ線／Ｄ１は、「Ｌ」レベルとなっている。このため、ノードＮ１は、「Ｈ」レベルになり、ノードＮ２は「Ｌ」レベルとなる。そして、ビット線ＢＬ０が「Ｌ」レベルにされ、ＮＭＯＳトランジスタ１１，１５はオフになる。このようにして、ロードすべきデータＤｉｎ０がラッチ回路Ｌ０へ書込まれる。入力データＤｉｎ０が「Ｌ」レベルを示しているときも同様である。
【００５０】
このラッチ回路Ｌ０のデータを、メモリセルへ書込むときには、書込／消去制御回路４７は、「Ｌ」レベルのライト信号／Ｗｒｉｔｅおよび「Ｈ」レベルのライト信号Ｗｒｉｔｅを、それぞれ、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ９のゲートに入力する。そして、ノードＮ１の電位レベルに応じた電位が、ビット線ＢＬ０に供給されることになる。また、ロード信号Ｌｏａｄは、「Ｌ」レベルとなっている。なお、メモリセルアレイＭＡ０のビット線ＢＬ１〜ＢＬｎに接続されるラッチ回路Ｌ１〜ＬｎおよびメモリセルアレイＭＡ１〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるラッチ回路Ｌ０〜Ｌｎの回路構成は、図４に示したラッチ回路Ｌ０と同じものである。
【００５１】
以上のように、実施の形態によるダイノア型フラッシュメモリでは、データをロードするラッチ回路に接続されるビット線の電位のみを「Ｈ」レベルとするため、各メモリセルアレイＭＡ０〜ＭＡ７の１本のビット線しか充電されていない。すなわち、全体で、８本のビット線しか充電されていないことになる。つまり、データのバス幅分のビット線しか充電されていないのである。さらに、１バイトごとのデータロードが終了するとメモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎをすべてリセットする。その結果、実施の形態によるダイノア型フラッシュメモリでは、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎのすべての電荷が放電されており、データロード後即座にメモリセルアレイＭＡ０〜ＭＡ７からデータの読出を行なうモードにおいて、高速にデータの読出ができる。
【００５２】
また、実施の形態によるダイノア型フラッシュメモリでは、従来のダイノア型フラッシュメモリのように、ビット線からトランスファゲートを介して直接ラッチ回路にデータを供給するのではなく、ビット線にはアドレス情報だけを持たせて、ロードすべきデータはデータ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７によってラッチ回路に供給する。その結果、実施の形態によるダイノア型フラッシュメモリでは、一部のラッチ回路にのみデータロードを行ない、メモリセルアレイＭＡ０〜ＭＡ７からデータの読出等の処理を行なった後、再び残りのラッチ回路にデータロードするモードにおいて、既にデータロードが終了しているラッチ回路のデータが破壊されることはない。
【００５３】
さらに、実施の形態によるダイノア型フラッシュメモリでは、ラッチ回路へのデータロードを、ＮＭＯＳトランジスタ１１，１５（図３、図４）のゲートを制御する方法で行なっている。このため、従来のダイノア型フラッシュメモリのように、ビット線に電圧を供給する際に、高い電流供給能力を必要とせず、しかも、選択されたアドレスに相当するビット線には、ＮＭＯＳトランジスタ１１，１５のしきい値電圧より高い電圧を供給すれば十分である。その結果、実施の形態によるダイノア型フラッシュメモリでは、ＹゲートＹ０〜Ｙ７を、従来のダイノア型フラッシュメモリのように、相補型（ＣＭＯＳ型）のトランスファゲートで構成する必要がなく、１本のビット線に対して、１つのＭＯＳトランジスタを設けることによって構成すれば十分である。このため、回路面積の縮小化を図ることができる。
【００５４】
【発明の効果】
この発明に係る不揮発性半導体記憶装置では、データロードするとき、選択されたアドレスに相当するビット線の電位を所定レベルにし、ビット線とは別個に設けられたデータ線から、ロードすべきデータを、所定レベルの電位にされたビット線に接続されるラッチ回路へ供給する。すなわち、ビット線には、アドレス情報だけを持たせている。このため、一部のラッチ手段にのみデータロードを行ない、その後再び残りのラッチ手段にデータロードするモードにおいて、既にラッチ手段にロードされたデータが破壊されることはない。
【００５５】
また、この発明に係る不揮発性半導体記憶装置では、ビット線にアドレス情報だけを持たせ、ロードすべきデータはデータ線からラッチ手段へ供給しているため、ビット線の電位によってラッチ手段を強制的に反転させる必要がなく、ビット線には十分駆動力のある電位を供給する必要がない。このため、回路面積の縮小を図ることができる。
【００５６】
この発明に係る不揮発性半導体記憶装置では、好ましくは、選択されたアドレスに相当するビット線に対応するラッチ手段へのデータロードが終了するごとにすべてのビット線をリセットする。このため、すべてのラッチ手段へのデータロードを終了した後、即座にメモリセルアレイからデータの読出を行なう場合において、高速に読出を行なうことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態によるダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。
【図２】 図１のダイノア型フラッシュメモリの動作を説明するためのタイシング図である。
【図３】 図１のラッチ回路Ｌ０の詳細を示す回路図である。
【図４】 図１のラッチ回路Ｌ０の他の例の詳細を示す回路図である。
【図５】 従来のダイノア型フラッシュメモリにおいて、消去動作を説明するための図である。
【図６】 従来のダイノア型フラッシュメモリにおいて、書込動作を説明するための図である。
【図７】 従来のダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。
【図８】 従来のダイノア型フラッシュメモリにおいて、ラッチ回路へのデータロードを説明するための図である。
【図９】 図８のラッチ回路Ｌ０の詳細およびトランスファゲートＴＧ０を示す回路図である。
【図１０】 図９のクロックドインバータの詳細を示す回路図である。
【符号の説明】
１ 電源、３，５，９１，９７，９９ ＰＭＯＳトランジスタ、７〜１７，２３，２５，９３，１０１，１０３ ＮＭＯＳトランジスタ、１９，２１，８７インバータ、２７〜３１ Ｎ+ 層、３３ コントロールゲート、３５ フローティングゲート、３７ セレクトゲート、３９ Ｐ型ウェル、４１ Ｎ型ウェル、４３ Ｐ型半導体基板、４７ 書込／消去制御回路、４９，５１ ソースデコーダ、５３ セレクトゲートデコーダ群、５５ データ入出力バッファ、５７ センスアンプ、５９ データドライバ、６０ Ｙゲート、６３ カラムラッチ回路群、６５ ウェル電位発生回路、６７〜７３ スイッチング回路、７５ Ｙデコーダ、７７ Ｘデコーダ群、７９ 高電圧発生回路、８１ 負電圧発生回路、８３ アドレスバッファ、８５ ベリファイ電圧発生回路、Ｌ０〜Ｌｎ ラッチ回路、ＭＡ，ＭＡ０〜ＭＡ７ メモリセルアレイ、ＢＬ０〜ＢＬｎ ビット線、ＢＬＫ０〜ＢＬＫｍ ブロック、ＲＳ リセット信号、Ｄｉｎ０〜Ｄｉｎ７ 入力データ、Ｙ０〜Ｙ７ Ｙゲート、Ｂ０〜Ｂ７ 入力データバス、ＢＢ０〜ＢＢ７バッファ、Ｉ０〜Ｉ７ インバータ、Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７ データ線、Ｔｒ０〜Ｔｒｎ ＮＭＯＳトランジスタ、／ＷＥ ライトイネーブル信号、Ｗｒｉｔｅ，／Ｗｒｉｔｅ ライト信号、Ｌｏａｄ，ＤＬｏａｄ，／ＤＬｏａｄロード信号、Ａｄｄ アドレス、Ｄ，／Ｄ 相補データ、Ｖｐｐ 高電圧、ＭＢＬ 主ビット線、ＳＢＬ 副ビット線、ＭＣ スタックゲート型のメモリセル、ＳＧ 選択トランジスタ、ＷＬ ワード線、ＴＧ０〜ＴＧｎ トランスファゲート、ＢＦ０〜ＢＦ７ バッファ。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に、複数のメモリセルへ、複数のデータの書込を、同時に行なうページモードを備えた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図５は、従来の不揮発性半導体記憶装置としてのＤＩＮＯＲ（divided bit line NOR）型フラッシュメモリ（以下、「ダイノア型フラッシュメモリ」という）の消去方法（動作）を説明するための図である。図６は、従来の不揮発性半導体記憶装置としてのダイノア型フラッシュメモリの書込方法（動作）を説明するための図である。図５および図６を参照して、ダイノア型フラッシュメモリのメモリセルは、Ｐ型ウェル３９と、Ｐ型ウェル３９の表面に形成されたドレインとしてのＮ+ 層２７と、Ｐ型ウェル３９の表面に形成されたソースとしてＮ+ 層２９と、Ｐ型ウェル３９上に、ゲート酸化膜（図示せず）を介して形成されたフローティングゲート３５と、フローティングゲート３５上に、絶縁膜（図示せず）を介して形成されたコントロールゲート３３とを備える。このような構成のメモリセルは一般にスタックゲート型と呼ばれる。なお、メモリセルを「メモリセルトランジスタ」と呼ぶこともある。
【０００３】
選択トランジスタは、Ｐ型ウェル３９と、Ｐ型ウェル３９上に形成されたＮ+ 層２７，３１と、Ｐ型ウェル３９上に、ゲート酸化膜（図示せず）を介して形成されるセレクトゲート３７とを備える。Ｐ型ウェル３９は、Ｐ型半導体基板４３の主表面側に形成されるＮ型ウェル４１の表面に形成される。なお、ブロックＢＬＫ０およびブロックＢＬＫ１の各々は、２つのメモリセルと、１つの選択トランジスタと、主ビット線ＭＢＬと、副ビット線ＳＢＬとを備えている。ここで、図５、図６では、説明の便宜上、ブロックを２つにし、各ブロックＢＬＫ０，ＢＬＫ１に含まれるメモリセルを２つにしている。しかし、実際は、ブロックは、２つより多い複数設けられており、各ブロックに含まれるメモリセルも２つより多い複数設けられている。
【０００４】
メモリセルは、上述したように２層ゲート構造をなしている。そして、１層目のフローティングゲート３５下のゲート酸化膜は、１００Å程度の薄い膜となっている。フローティングゲート３５に電子を注入することにより消去を行なう。また、フローティングゲート３５から電子を引抜くことにより書込を行なう。ここで、フローティングゲート３５に電子が注入された状態では、メモリセルトランジスタのしきい値が高く、メモリセルトランジスタは電流を流さない。一方、フローティングゲート３５から電子が引抜かれた状態ではメモリセルトランジスタのしきい値が低くメモリセルトランジスタは電流を流す。この電流の差をセンスアンプ（図示せず）により１／０の情報として読取る。
【０００５】
ビット線は、主ビット線ＭＢＬと副ビット線ＳＢＬとに分割されている。すなわち、主ビット線ＭＢＬと副ビット線ＳＢＬとは、選択トランジスタによって分離されている。また、選択トランジスタによって、ブロックの分離が行なわれる。
【０００６】
図５を参照して、消去方法を説明する。消去はブロックごとに行なわれ、ブロックＢＬＫ０は選択ブロックとなっており、ブロックＢＬＫ１は非選択ブロックとなっている。選択ブロックＢＬＫ０のすべてのメモリセルのコントロールゲート３３に、１２Ｖ程度の高電圧を印加する。すなわち、選択ブロックＢＬＫ０のすべてのメモリセルのコントロールゲート３３に接続されるワード線（図示せず）に１２Ｖ程度の高電圧を印加する。選択ブロックＢＬＫ０のすべてのメモリセルのソースとしてのＮ+ 層２９に−１１Ｖ程度の負電圧を印加する。Ｐ型ウェル３９に−１１Ｖ程度の負電圧を印加する。このように電圧を印加することによって、選択ブロックＢＬＫ０内のメモリセルにおいては、ワード線（コントロールゲート３３）と、Ｐ型ウェル３９との間に、２０Ｖ以上の高電圧が印加される。このため、トンネル現象により電子が、選択ブロックＢＬＫ０のメモリセルのフローティングゲート３５に注入される。
【０００７】
一方、非選択ブロックＢＬＫ１のすべてのメモリセルのコントロールゲート３３の電位は０Ｖとなっている。すなわち、非選択ブロックＢＬＫ１のすべてのメモリセルのコントロールゲート３３に接続されたワード線（図示せず）の電位は０Ｖとなっている。また、非選択ブロックＢＬＫ１のすべてのメモリセルのソースとしてのＮ+ 層２９の電位は０Ｖである。このため、非選択ブロックＢＬＫ１では、トンネル現象は起きない。なお、選択ブロックＢＬＫ０のセレクトゲート３７は、−１１Ｖの電圧が印加され、非選択ブロックＢＬＫ１のセレクトゲート３７、Ｎ型ウェル４１およびＰ型半導体基板の電位は０Ｖである。また、主ビット線ＭＢＬは、フローティングとなっている。
【０００８】
図６を参照して、選択ブロックＢＬＫ０において、主ビット線ＭＢＬに１２Ｖの電圧を印加し、選択トランジスタのセレクトゲート３７に１２Ｖの電圧を印加する。また、選択ブロックＢＬＫ０において、選択されたワード線に−１１Ｖの電圧を印加する。すなわち、選択されたワード線に接続されるコントロールゲート３３に−１１Ｖの電圧を印加する。このように電圧を印加することによって、選択ブロックＢＬＫ０において、選択されたメモリセルのフローティングゲート３５から電子がトンネルする。電子の引抜きを生じさせないためには、主ビット線ＭＢＬの電位を０Ｖにすればよい。このようにすることで、１／０の情報を記憶させることができる。
【０００９】
図７は、従来の不揮発性半導体記憶装置としてのダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。なお、図５と同様の部分については同一の参照符号を付しその説明を適宜省略する。図７を参照して、従来のダイノア型フラッシュメモリは、書込／消去制御回路４７、ソースデコーダ４９，５１、セレクトゲートデコーダ群５３、データ入出力バッファ５５、センスアンプ５７、データドライバ５９、Ｙゲート６０、ブロックＢＬＫ０，ＢＬＫ１、カラムラッチ回路群６３、ウェル電位発生回路６５、Ｙデコーダ７５、Ｘデコーダ群７７、高電圧発生回路７９、負電圧発生回路８１、スイッチング回路６７，６９，７１，７３、アドレスバッファ８３およびベリファイ電圧発生回路８５を備える。
【００１０】
Ｙゲート６０は、ＰＭＯＳトランジスタ９１、ＮＭＯＳトランジスタ９３およびインバータ８７を備える。ここで、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９３とは、トランスファゲートを構成している。このような構成のトランスファゲートは一般に相補型（ＣＭＯＳ型）と呼ばれる。
【００１１】
ブロックＢＬＫ０，ＢＬＫ１は、同一のＰ型ウェル３９上に形成される。ブロックＢＬＫ０，ＢＬＫ１は、メモリセルＭＣ、選択トランジスタＳＧ、ワード線ＷＬ、副ビット線ＳＢＬおよび主ビット線ＭＢＬを備える。ここで、メモリセルＭＣおよび選択トランジスタＳＧは、それぞれ図５で説明したスタックゲート型のメモリセルおよび選択トランジスタと同様のものである。
【００１２】
ソースデコーダ４９は、ブロックＢＬＫ０に対応して設けられている。ソースデコーダ５１は、ブロックＢＬＫ１に対応して設けられている。セレクトゲートデコーダ群５３は、２つのセレクトゲートデコーダ（図示せず）を備えており、２つのセレクトゲートデコーダは、２つのブロックＢＬＫ０，ＢＬＫ１に対応するものである。Ｘデコーダ群７７は、２つのＸデコーダ（図示せず）を備え、２つのＸデコーダは２つのブロックＢＬＫ０，ＢＬＫ１に対応するものである。カラムラッチ回路群６３は、２つのラッチ回路（図示せず）を備えており、２つのラッチ回路は２つの主ビット線ＭＢＬに対応するものである。
【００１３】
メモリセルＭＣのコントロールゲートは、ワード線ＷＬに接続される。ブロックＢＬＫ０のメモリセルＭＣのソースはソースデコーダ４９に接続される。ブロックＢＬＫ１のメモリセルＭＣのソースはソースデコーダ５１に接続される。メモリセルＭＣのドレインは副ビット線ＳＢＬに接続される。選択トランジスタＳＧのセレクトゲートはセレクトゲートデコーダ群５３と接続される。選択トランジスタＳＧの一方ソース／ドレインは副ビット線ＳＢＬに接続され、他方ソース／ドレインは主ビット線ＭＢＬに接続される。カラムラッチ回路群６３は、メモリセルＭＣへの書込データを一時保管するためのものである。このカラムラッチ回路群６３へのデータの入力は、カラム側に設けられたデータドライバ５９によって行なわれる。ウェル電位発生回路６５は、Ｐ型ウェル３９の電位を制御する。センスアンプ５７は、メモリセルＭＣからのデータの読出を行なう。Ｙデコーダ７５は、主ビット線ＭＢＬを選択する。ベリファイ電圧発生回路８５は、メモリセルＭＣへのデータの書込時に、所定のしきい値まで電子が引抜かれたか否かをチェックするために、通常の読出電圧とは異なる電圧（ベリファイ電圧）をワード線に供給する。
【００１４】
高電圧発生回路７９は、スイッチング手段６７がオンしているときには、セレクトゲートデコーダ群５３およびカラムラッチ回路群６３に高電圧を供給する。たとえば、高電圧発生回路７９は、メモリセルＭＣへのデータの書込のときに、セレクトゲートデコーダ群５３に高電圧を供給する。また、高電圧発生回路７９は、スイッチング回路６９がオンしたときにＸデコーダ群７７に高電圧を供給する。高電圧発生回路７９は、たとえば、消去動作時にＸデコーダ群７７に高電圧を供給する。負電圧発生回路８１は、スイッチング回路７１がオンしたときにウェル電位発生回路６５、ソースデコーダ４９，５１およびセレクトゲートデコーダ群５３に負電圧を供給する。負電圧発生回路８１は、たとえば、消去時に、ウェル電位発生回路６５、セレクトゲートデコーダ群５３およびソースデコーダ４９，５１に負電圧を供給する。また、負電圧発生回路８１は、スイッチング回路７３がオンしたときにＸデコーダ群７７に負電圧を供給する。負電圧発生回路８１は、たとえば、メモリセルＭＣへのデータの書込時にＸデコーダ群７７に負電圧を供給する。
【００１５】
書込／消去制御回路４７は、メモリセルＭＣへのデータの書込およびメモリセルＭＣのデータの消去動作を制御する。Ｘデコーダ群７７は、ワード線ＷＬを選択する。ソースデコーダ４９は、ブロックＢＬＫ０が選択され、ブロックＢＬＫ０のメモリセルＭＣのデータを消去するときに、メモリセルトランジスタＭＣのソースに負電圧を供給する。ソースデコーダ５１もソースデコーダ４９と同様の動作をする。セレクトゲートデコーダ群５３は、選択されたブロックの選択トランジスタＳＧのセレクトゲートに、消去時は負電圧を供給し、書込時には高電圧を供給する。
【００１６】
ここで、図７では、説明の便宜上、ブロックを２つにし、各ブロックに含まれるメモリセルを４つにしている。しかし、実際は、ブロックは、２つより多い複数設けられており、各ブロックに含まれるメモリセルも４つより多い複数である。また、メモリセルの数に応じて、主ビット線、副ビット線、ワード線の数も多くなる。
【００１７】
一部のフラッシュメモリでは、ビット線ごとにラッチ回路を設けて、それらの回路に多数の書込データを一旦ラッチした後に、多数の書込データを多数のメモリセルに一気に並列書込することが行なわれている。
【００１８】
図８は、従来のダイノア型フラッシュメモリにおいて、ビット線ごとに設けられたラッチ回路へのデータロードを説明するための図である。図８を参照して、従来のダイノア型フラッシュメモリは、メモリセルアレイＭＡ０〜ＭＡ７、ＹゲートＹ０〜Ｙ７、バッファＢＦ０〜ＢＦ７および入力データバスＢ０〜Ｂ７を含むものである。また、各メモリセルアレイＭＡ０〜ＭＡ７は、ビット線ＢＬ０〜ＢＬｎを含んでいる。また、各メモリセルアレイＭＡ０〜ＭＡ７は、ブロックＢＬＫ０〜ＢＬＫｍに分割されている。さらに、従来のダイノア型フラッシュメモリは、ビット線ＢＬ０〜ＢＬｎに対応して設けられるトランスファゲートＴＧ０〜ＴＧｎおよびラッチ回路Ｌ０〜Ｌｎを含んでいる。なお、各ブロックＢＬＫ０〜ＢＬＫｍは、図７のブロックＢＬＫ０と同様のものである。また、各ビット線ＢＬ０〜ＢＬｎは、図７の主ビット線ＭＢＬと同様のものである。各ＹゲートＹ０〜Ｙ７は、図７のＹゲート６０と同様のものである。各バッファＢＦ０〜ＢＦ７は、図７のデータドライバ５９と同様のものである。
【００１９】
データロードについて説明する。メモリセルアレイＭＡ０〜ＭＡ７に設けられたビット線ＢＬ０〜ＢＬｎに接続されるトランスファゲートＴＧ０〜ＴＧｎが、すべて、ロード信号DLoad,/DLoadに従ってオンになる。そして、入力されたアドレス信号に従って、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０が選択される。メモリセルアレイＭＡ０に含まれる、選択されたビット線ＢＬ０には、対応する入力データバスＢ０から、入力データＤｉｎ０が、対応するバッファＢＦ０およびＹゲートＹ０を介して与えられる。選択されたメモリセルアレイＭＡ０に含まれる、選択されたビット線ＢＬ０に与えられた入力データＤｉｎ０は、対応するラッチ回路Ｌ０にラッチされる。このように、選択されたビット線ＢＬ０によって、ロードすべきデータＤｉｎ０をラッチ回路Ｌ０に供給し、ラッチ回路Ｌ０に書込むことによって、データロードを行なう。メモリセルアレイＭＡ１〜ＭＡ７に含まれる、選択されたビット線ＢＬ０に接続されるラッチ回路Ｌ０へのデータロードも、メモリセルアレイＭＡ０に含まれる、選択されたビット線ＢＬ０に接続されるラッチ回路Ｌ０へのデータロードと同様である。以上をまとめると、選択された８つのビット線ＢＬ０に接続される８つのラッチ回路Ｌ０へのデータロードは同時に行なわれる。
【００２０】
次に、メモリセルアレイに入力されたアドレス信号に従って、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ１が選択される。選択されたビット線ＢＬ１に接続されるラッチ回路Ｌ１へのデータロードは、上述したラッチ回路Ｌ０へのデータロードと同様である。次に、入力されたアドレス信号に従って、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ２が選択される。選択されたビット線ＢＬ２に接続されるラッチ回路Ｌ２へのデータロードは、上述したラッチ回路Ｌ０へのデータロードと同様である。このように、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎが、ビット線ＢＬ０からビット線ＢＬｎまで順番に選択されることによって、すべてのラッチ回路Ｌ０〜Ｌｎへのデータロードが行なわれる。
【００２１】
図９は、図８のラッチ回路Ｌ０の詳細およびトランスファゲートＴＧ０を示す回路図である。なお、図８と同様の部分については同一の参照符号を付しその説明を適宜省略する。図９を参照して、ラッチ回路Ｌ０は、クロックドインバータ９５、インバータ１９，２１を含んでいる。インバータ１９およびインバータ２１は、ラッチ部を構成し、電源１から高電圧Ｖｐｐが与えられる。クロックドインバータ９５は、ビット線ＢＬ０とノードＮとの間に設けられ、ライト信号Write,/Writeが与えられる。トランスファゲートＴＧ０は、ビット線ＢＬ０とノードＮとの間に設けられ、ロード信号DLoad,/DLoadが入力される。このトランスファゲートＴＧ０は、図７で説明した、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９３とからなるトランスファゲートと同様のものである。トランスファゲートＴＧ０を構成するＰＭＯＳトランジスタ（図示せず）のゲートには、ロード信号/DLoadが入力され、トランスファゲートＴＧ０を構成するＮＭＯＳトランジスタ（図示せず）のゲートにはロード信号DLoad が入力される。なお、ラッチ回路Ｌ１〜ＬｎおよびトランスファゲートＴＧ１〜ＴＧｎの構成も、ラッチ回路Ｌ０およびトランスファゲートＴＧ０と同様である。
【００２２】
図１０は、図９のクロックドインバータ９５の詳細を示す回路図である。なお、図９と同様の部分については同一の参照符号を付しその説明を適宜省略する。図１０を参照して、クロックドインバータは、ＰＭＯＳトランジスタ９７，９９およびＮＭＯＳトランジスタ１０１，１０３からなる。図９および図１０を参照して、メモリセルアレイＭＡ０（図８）のラッチ回路Ｌ０へデータロードを行なうときには、トランスファゲートＴＧ０がオンになり、ビット線ＢＬ０とノードＮとが接続される。そして、ビット線ＢＬ０に与えられているデータＤｉｎ０をインバータ１９，２１からなるラッチ部がラッチする。データロードの際には、ライト信号/Writeが「Ｈ」レベルであり、ライト信号Write が「Ｌ」レベルとなっている。一方、ラッチ回路Ｌ０にロードされたデータを、メモリセル（図示せず）に書込むときは、トランスファゲートＴＧ０はオフになる。そして、クロックドインバータ９５には、「Ｌ」レベルのライト信号/Writeおよび「Ｈ」レベルのライト信号Write が入力される。これによって、ビット線ＢＬ０には、ラッチ回路Ｌ０にロードされたデータが与えられることになる。
【００２３】
【発明が解決しようとする課題】
以上のように、従来のダイノア型フラッシュメモリでは、選択されたアドレスに相当するビット線に接続されるラッチ回路へ、選択されたアドレスに相当するビット線からデータを供給することによって、データロードを行なっている。すなわち、ビット線自体にアドレス情報とデータとをマージし（併合させ）、ラッチ回路に対応して設けられたトランスファゲートを介してラッチ回路へロードすべきデータをラッチする。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるラッチ回路Ｌ０〜Ｌｎのすべてに、データロードを行なうと、多数のビット線に電荷が充電された状態となる。フラッシュメモリの機能の１つに、データロード後、即座に、メモリセルアレイからデータの読出を行なうモードが存在する。このようなモードのときに、多数のビット線に充電された電荷のために読出スピードがおくれるという問題点がある。なお、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるトランスファゲートＴＧ０〜ＴＧｎのすべてはデータロードの際、オンになっている。このため、データロードが終了したラッチ回路に接続されるビット線には、他のラッチ回路へのデータロードが終了するまで、電荷を充電しておく必要がある。
【００２４】
また、フラッシュメモリの機能の１つに、一部のラッチ回路にのみデータロードを行ない、メモリセルアレイからのデータの読出等の処理を行なった後、再び残りのラッチ回路にデータロードを行なうモードが存在する。ここで、一部のラッチ回路にのみデータロードを行なう場合でも、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されたトランスファゲートＴＧ０〜ＴＧｎのすべてがオンになる。このため、後にデータロードを行なう際に、既にデータロードが終了しているラッチ回路がビット線と接続されてしまう。これによって、既にデータロードが終了しているラッチ回路のデータが、ビット線の浮遊容量で破壊されるおそれがあるという問題点がある。
【００２５】
さらに、従来のダイノア型フラッシュメモリでは、ラッチ回路を強制的に反転させることによって、ラッチ回路へのデータロードを行なうため、ビット線には十分駆動力のある電位を供給する必要がある。このため、ＹゲートＹ０〜Ｙ７には、相補型（ＣＭＯＳ型）のトランスファゲートを用いる必要がある。したがって、回路面積の増大を引起こすという問題点がある。
【００２６】
この発明は、以上のような問題点を解決するためになされたもので、データロード後、即座に、メモリセルアレイからデータの読出を行なうモードにおいても、高速にデータの読出が可能な不揮発性半導体記憶装置を提供することを目的とする。
【００２７】
この発明の他の目的は、一部のラッチ回路にのみデータロードを行ない、一旦データロードを中止した後、再び残りのラッチ回路にデータロードするモードにおいても、既にロードが終了しているラッチ回路のデータが破壊されない不揮発性半導体記憶装置を提供することである。
【００２８】
この発明のさらに他の目的は、回路面積を縮小できる不揮発性半導体記憶装置を提供することである。
【００２９】
【課題を解決するための手段】
本発明の請求項１の不揮発性半導体記憶装置は、メモリセルアレイを備えている。このメモリセルアレイは、複数のビット線と、ビット線に対応して設けられるスタックゲート型のメモリセルとを含んでいる。また、この不揮発性半導体記憶装置は、複数のラッチ手段と、データ線とをさらに備えている。複数のラッチ手段は、複数のビット線に対応して設けられている。各ラッチ手段は、ロードすべきデータを書込むためのものである。データ線は、メモリセルアレイに対応して設けられている。また、このデータ線は、複数のラッチ手段に、ロードすべきデータを供給する。この不揮発性半導体記憶装置は、選択されたアドレスに相当するビット線の電位を所定レベルにし、その所定レベルにされたビット線に対応するラッチ手段に、データ線からロードすべきデータを供給する。
【００３０】
本発明の請求項２の不揮発性半導体記憶装置は、請求項１に記載のものであって、リセット手段をさらに備える。リセット手段は、メモリセルアレイに対応して設けられている。また、リセット手段は、選択されたアドレスに相当するビット線に対応するラッチ手段への、ロードすべきデータの書込が、終了するごとに、複数のビット線をリセットする。
【００３１】
本発明の請求項３の不揮発性半導体記憶装置は、請求項１または２に記載のものであって、ラッチ手段は、ラッチ部とスイッチング手段とを含んでいる。ラッチ部は、データを保持する。スイッチング手段は、ラッチ部とデータ線との間に設けられる。スイッチング手段は、対応するビット線の電位が所定レベルにされたことに応じてオンになり、ラッチ部へデータ線からロードすべきデータを供給する。
【００３２】
【発明の実施の形態】
以下、本発明による不揮発性半導体記憶装置としてのダイノア型フラッシュメモリについて図面を参照しながら説明する。
【００３３】
図１は、本発明の実施の形態によるダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。図１を参照して、実施の形態によるダイノア型フラッシュメモリは、メモリセルアレイＭＡ０〜ＭＡ７、書込／消去制御回路４７、データ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７、ＹゲートＹ０〜Ｙ７、バッファＢＢ０〜ＢＢ７、インバータＩ０〜Ｉ７および入力データバスＢ０〜Ｂ７を備えている。そして、メモリセルアレイＭＡ０〜ＭＡ７は、ビット線ＢＬ０〜ＢＬｎを備えている。メモリセルアレイＭＡ０〜ＭＡ７は、ブロックＢＬＫ０〜ＢＬＫｍに分割されている。また、実施の形態によるダイノア型フラッシュメモリは、ビット線ＢＬ０〜ＢＬｎに対応して設けられるラッチ回路Ｌ０〜ＬｎおよびＮＭＯＳトランジスタＴｒ０〜Ｔｒｎを備えている。ここで、ＮＭＯＳトランジスタＴｒ０〜Ｔｒｎは、リセット回路を構成する。
【００３４】
実施の形態によるダイノア型フラッシュメモリは、図示しないが、図７に示したデータ入出力バッファ５５、センスアンプ５７、Ｙデコーダ７５、ソースデコーダ４９，５１、セレクトゲートデコーダ群５３、ウェル電位発生回路６５、Ｘデコーダ群７７、ベリファイ電圧発生回路８５、アドレスバッファ８３、スイッチング手段６７〜７３、高電圧発生回路７９および負電圧発生回路８１と同様の機能を有する回路を備えている。また、メモリセルアレイＭＡ０〜ＭＡ７は、図５〜図７に示したようなスタックゲート型のメモリセルＭＣを複数備えている。各ブロックＢＬＫ０〜ＢＬＫｍは、図７のブロックＢＬＫ０と同様のものである。各ビット線ＢＬ０〜ＢＬｎは、図７の主ビット線ＭＢＬと同様のものである。ラッチ回路Ｌ０〜Ｌｎは、図７のカラムラッチ回路群６３に相当するが、その回路構成は異なっている。各ＹゲートＹ０〜Ｙ７は、図７のＹゲート６０に相当するが、その回路構成は異なっている。バッファＢＢ０およびインバータＩ０は、図７のデータドライバ５９に相当するものであるが、回路構成は異なっている。バッファＢＢ１〜ＢＢ７およびインバータＩ０〜Ｉ７についても同様である。書込／消去制御回路４７は、図７の書込／消去制御回路４７に相当するものである。
【００３５】
図１のダイノア型フラッシュメモリの動作について簡単に説明する。ビット線ＢＬ０〜ＢＬｎに対応して設けられたラッチ回路Ｌ０〜Ｌｎにロードすべきデータを書込むときに、選択されたアドレスに相当するビット線の電位のみを「Ｈ」レベルにし、ビット線と別個に設けられたデータ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７からデータを、選択されたアドレスに相当するビット線に接続されるラッチ回路へ供給する。すなわち、ビット線ＢＬ０〜ＢＬｎには、アドレス情報だけを持たせている。これに対し、図８に示した従来のダイノア型フラッシュメモリでは、ビット線ＢＬ０〜ＢＬｎにアドレス情報およびデータをマージしている。
【００３６】
図２は、実施の形態によるダイノア型フラッシュメモリの動作を詳細に説明するための図である。図１および図２を参照して、時刻ｔ０にライトイネーブル信号／ＷＥが「Ｌ」レベルになったときに、選択されたアドレスＡｄｄに相当するビット線が、ビット線ＢＬ０であるとする。ここで、ライトイネーブル信号／ＷＥは、外部から入力されるものであり、メモリセルアレイＭＡ０〜ＭＡ７へのデータの書込を制御するものである。リセット信号ＲＳは、ＮＭＯＳトランジスタＴｒ０〜Ｔｒｎのゲートに入力され、ライトイネーブル信号／ＷＥに同期している。したがって、時刻ｔ０において、ライトイネーブル信号／ＷＥが、「Ｌ」レベルになったときは、リセット信号ＲＳも、「Ｌ」レベルになる。そして、ＮＭＯＳトランジスタＴｒ０〜Ｔｒｎがすべてオフになる。時刻ｔ０において、選択されたアドレスＡｄｄに相当するビット線は、ビット線ＢＬ０であるため、各メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０の電位だけが、「Ｈ」レベルにされる。選択されたアドレスＡｄｄに相当するビット線ＢＬ０の電位を「Ｈ」レベルにするために、ＹゲートＹ０〜Ｙ７を介して、電位が供給される。ここで、各ＹゲートＹ０〜Ｙ７は、ビット線ＢＬ０〜ＢＬｎに接続されるＭＯＳトランジスタＭＴ０〜ＭＴｎ（図示せず）によって構成されている。
【００３７】
時刻ｔ０においては、各メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０の電位のみが「Ｈ」レベルになっているため、「Ｈ」レベルになっているビット線ＢＬ０に接続されるラッチ回路Ｌ０へ、データ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７を介して、ロードすべきデータが供給される。
【００３８】
メモリセルアレイＭＡ０に注目して、時刻ｔ０におけるデータロードについて説明する。入力データバスＢ０に与えられる入力データＤｉｎ０は、バッファＢＢ０を介して、データＤとして、データ線Ｄ０に与えられる。また、入力データＤｉｎ０は、インバータＩ０によって反転されて、データ／Ｄとしてデータ線／Ｄ０に与えられる。このようにデータ／Ｄは、データＤを反転したものであり、データＤ、／Ｄを、相補データＤ、／Ｄと呼ぶことにする。以上のように、ラッチ回路Ｌ０にロードすべきデータＤｉｎ０は、相補データＤ，／Ｄとして、データ線Ｄ０，／Ｄ０を介して、ラッチ回路Ｌ０へ供給される。なお、メモリセルアレイＭＡ１〜ＭＡ７のビット線ＢＬ０に接続されるラッチ回路Ｌ０へのデータロードは、メモリセルアレイＭＡ０のビット線ＢＬ０に接続されるラッチ回路Ｌ０へのデータロードと同様である。
【００３９】
次に、時刻ｔ１において、ライトイネーブル信号／ＷＥが「Ｈ」レベルになったときには、リセット信号ＲＳも、「Ｈ」レベルになる。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるＮＭＯＳトランジスタＴｒ０〜Ｔｒｎのすべてがオンになる。したがって、すべてのビット線ＢＬ０〜ＢＬｎに、接地電圧Ｖｓｓが供給され、すべてのビット線ＢＬ０〜ＢＬｎは「Ｌ」レベルとなる。すなわち、すべてのビット線ＢＬ０〜ＢＬｎがリセットされるのである。
【００４０】
時刻ｔ２において、再びライトイネーブル信号／ＷＥが「Ｌ」レベルになると、リセット信号ＲＳも「Ｌ」レベルになる。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるＮＭＯＳトランジスタＴｒ０〜Ｔｒｎはすべてオフになる。ここで、時刻ｔ２において、選択されたアドレスＡｄｄに相当するビット線が、ビット線ＢＬ１とする。このとき、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ１の電位だけが「Ｈ」レベルにされる。このため、ラッチ回路Ｌ０へのデータロードと同様に、「Ｈ」レベルにされたビット線ＢＬ１に接続されているラッチ回路Ｌ１に、データ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７を介して、ロードすべきデータＤｉｎ０〜Ｄｉｎ７が供給されることになる。
【００４１】
時刻ｔ３において、ライトイネーブル信号／ＷＥが「Ｈ」レベルになったときには、リセット信号ＲＳも「Ｈ」レベルになる。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるＮＭＯＳトランジスタＴｒ０〜Ｔｒｎはオンになる。したがって、すべてのビット線ＢＬ０〜ＢＬｎには、接地電圧Ｖｓｓが供給され、ビット線ＢＬ０〜ＢＬｎは、「Ｌ」レベルとなる。すなわち、すべてのビット線ＢＬ０〜ＢＬｎがリセットされる。
【００４２】
次に、時刻ｔ４において、ライトイネーブル信号／ＷＥが「Ｌ」レベルになったときは、リセット信号ＲＳも「Ｌ」レベルになる。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるＮＭＯＳトランジスタＴｒ０〜Ｔｒｎはすべてオフになる。ここで、時刻ｔ４において、選択されたアドレスＡｄｄに相当するビット線が、ビット線ＢＬ２であるとする。このときは、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ２の電位のみが「Ｈ」レベルにされる。このため、ビット線ＢＬ２に接続されているラッチ回路Ｌ２に、データ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７を介して、ロードすべきデータＤｉｎ０〜Ｄｉｎ７が供給される。
【００４３】
時刻ｔ５において、ライトイネーブル信号／ＷＥが「Ｈ」レベルになったときは、リセット信号ＲＳも「Ｈ」レベルとなる。このため、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されたＮＭＯＳトランジスタＴｒ０〜Ｔｒｎのすべてがオンになる。したがって、すべてのビット線ＢＬ０〜ＢＬｎに、接地電圧Ｖｓｓが供給され、すべてのビット線ＢＬ０〜ＢＬｎは、「Ｌ」レベルとなる。すなわち、すべてのビット線ＢＬ０〜ＢＬｎがリセットされる。
【００４４】
以上は、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬ２に接続されるラッチ回路Ｌ０〜Ｌ２へのデータロードまでを説明したが、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ３〜ＢＬｎに接続されるラッチ回路Ｌ３〜Ｌｎへのデータロードについても、同様に、時刻ｔ５以降に、ライトイネーブル信号／ＷＥに従って行なわれることになる。
【００４５】
図３は、図１のメモリセルアレイＭＡ０のビット線ＢＬ０に接続されるラッチ回路Ｌ０の詳細を示す回路図である。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。図３を参照して、ラッチ回路Ｌ０は、ＰＭＯＳトランジスタ３，５、ＮＭＯＳトランジスタ７，９，１１，１３，１５，１７およびインバータ１９，２１からなる。ＰＭＯＳトランジスタ３，５およびＮＭＯＳトランジスタ７，９は、電源１から供給される高電圧Ｖｐｐを有するノードと接地電圧を有するノードとの間に直列に接続される。ＰＭＯＳトランジスタ３のゲートには、ライト信号／Ｗｒｉｔｅが入力される。ＮＭＯＳトランジスタ９のゲートにはライト信号Ｗｒｉｔｅが入力される。ＰＭＯＳトランジスタ５およびＮＭＯＳトランジスタ７のゲートは、ノードＮ１に接続される。ＮＭＯＳトランジスタ１１，１３は、ノードＮ１と接地電圧を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタ１１のゲートは、ビット線ＢＬ０に接続される。ＮＭＯＳトランジスタ１３のゲートは、データ線／Ｄ１に接続される。ＮＭＯＳトランジスタ１５，１７は、ノードＮ２と接地電圧を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタ１５のゲートは、ビット線ＢＬ０に接続される。ＮＭＯＳトランジスタ１７のゲートは、データ線Ｄ１に接続される。インバータ２１の出力ノードはノードＮ１に接続され、入力ノードはノードＮ２に接続される。インバータ１９の出力ノードは、ノードＮ２に接続され、入力ノードはノードＮ１に接続される。そして、インバータ１９，２１は、ラッチ部を構成する。また、インバータ１９，２１には、電源１から、高電圧Ｖｐｐが与えられる。ＮＭＯＳトランジスタ７の一方ソース／ドレインおよびＰＭＯＳトランジスタ５の一方ソース／ドレインは、ビット線ＢＬ０に接続される。
【００４６】
このラッチ回路Ｌ０へデータロードを行なう場合について説明する。書込／消去制御回路４７（図１）から、「Ｈ」レベルのライト信号／Ｗｒｉｔｅおよび「Ｌ」レベルのライト信号Ｗｒｉｔｅが、それぞれ、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ９のゲートに入力される。そして、このラッチ回路Ｌ０にデータロードするときには、ビット線ＢＬ０が「Ｈ」レベルになっている。このため、ＮＭＯＳトランジスタ１１，１５がオンする。そして、データ線／Ｄ１が、ＮＭＯＳトランジスタ１３のゲートに入力されているため、データ線／Ｄ１に与えられた相補データ／Ｄのレベルに応じて、ＮＭＯＳトランジスタ１３はオン／オフする。一方、ＮＭＯＳトランジスタ１７のゲートには、データ線Ｄ１が入力されているため、データ線Ｄ１に与えられた相補データＤのレベルに応じて、ＮＭＯＳトランジスタ１７はオン／オフする。たとえば、入力データＤｉｎ０が「Ｈ」レベルを示しているときは、データ線Ｄ１の電位は「Ｈ」レベルであり、データ線／Ｄ１の電位は「Ｌ」レベルである。このため、ＮＭＯＳトランジスタ１７がオンし、ノードＮ２に接地電圧が与えられ、ノードＮ２は、「Ｌ」レベルになる。したがって、ノードＮ１は、「Ｈ」レベルとなる。そして、ビット線ＢＬ０が「Ｌ」レベルにされ、ＮＭＯＳトランジスタ１１，１５はオフになる。このようにして、ロードすべきデータＤｉｎ０がラッチ回路Ｌ０へ書込まれる。入力データＤｉｎ０が「Ｌ」レベルを示しているときも同様である。
【００４７】
このラッチ回路Ｌ０にラッチされているデータを、メモリセルアレイＭＡ０のメモリセル（図示せず）へ書込む場合には、書込／消去制御回路４７は、「Ｌ」レベルのライト信号／Ｗｒｉｔｅおよび「Ｈ」レベルのライト信号Ｗｒｉｔｅを、それぞれ、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ９のゲートに入力する。そして、ノードＮ１の電位レベルに応じた電位が、ビット線ＢＬ０に与えられることになる。ラッチ回路のデータをメモリセルへ書込む場合には、データ線Ｄ１，／Ｄ１の電位レベルは、「Ｌ」レベルとなっている。なお、メモリセルアレイＭＡ０のビット線ＢＬ１〜ＢＬｎに接続されるラッチ回路Ｌ１〜ＬｎおよびメモリセルアレイＭＡ１〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるラッチ回路Ｌ０〜Ｌｎの回路構成は、図３のラッチ回路Ｌ０と同じものである。
【００４８】
図４は、図１のメモリセルアレイＭＡ０のビット線ＢＬ０に接続されるラッチ回路Ｌ０の他の例の詳細を示す回路図である。なお、図３と同様の部分については同一の符号を付しその説明を適宜省略する。図４を参照して、ラッチ回路Ｌ０は、ＰＭＯＳトランジスタ３，５、ＮＭＯＳトランジスタ７，９，１１，２３，１５，２５およびインバータ１９，２１を含む。ＮＭＯＳトランジスタ１１，２３は、ノードＮ１と、データ線Ｄ１との間に直列に接続される。ＮＭＯＳトランジスタ１５，２５は、ノードＮ２とデータ線／Ｄ１との間に直列に接続される。ＮＭＯＳトランジスタ２３，２５のゲートには、ロード信号Ｌｏａｄが入力される。
【００４９】
このラッチ回路Ｌ０へのデータロードについて説明する。書込／消去制御回路４７は、「Ｈ」レベルのライト信号／Ｗｒｉｔｅおよび「Ｌ」レベルのライト信号Ｗｒｉｔｅを、それぞれ、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ９のゲートに入力する。ビット線ＢＬ０は、「Ｈ」レベルとなっているため、ＮＭＯＳトランジスタ１１，１５はオンしている。そして、書込／消去制御回路４７は、「Ｈ」レベルのロード信号ＬｏａｄをＮＭＯＳトランジスタ２３，２５のゲートに入力する。これによって、データ線Ｄ１の電位がノードＮ１に伝えられ、データ線／Ｄ１の電位がノードＮ２に伝えられる。たとえば、入力データＤｉｎ０が、「Ｈ」レベルを示しているときには、データ線Ｄ１は、「Ｈ」レベルとなっており、データ線／Ｄ１は、「Ｌ」レベルとなっている。このため、ノードＮ１は、「Ｈ」レベルになり、ノードＮ２は「Ｌ」レベルとなる。そして、ビット線ＢＬ０が「Ｌ」レベルにされ、ＮＭＯＳトランジスタ１１，１５はオフになる。このようにして、ロードすべきデータＤｉｎ０がラッチ回路Ｌ０へ書込まれる。入力データＤｉｎ０が「Ｌ」レベルを示しているときも同様である。
【００５０】
このラッチ回路Ｌ０のデータを、メモリセルへ書込むときには、書込／消去制御回路４７は、「Ｌ」レベルのライト信号／Ｗｒｉｔｅおよび「Ｈ」レベルのライト信号Ｗｒｉｔｅを、それぞれ、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ９のゲートに入力する。そして、ノードＮ１の電位レベルに応じた電位が、ビット線ＢＬ０に供給されることになる。また、ロード信号Ｌｏａｄは、「Ｌ」レベルとなっている。なお、メモリセルアレイＭＡ０のビット線ＢＬ１〜ＢＬｎに接続されるラッチ回路Ｌ１〜ＬｎおよびメモリセルアレイＭＡ１〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるラッチ回路Ｌ０〜Ｌｎの回路構成は、図４に示したラッチ回路Ｌ０と同じものである。
【００５１】
以上のように、実施の形態によるダイノア型フラッシュメモリでは、データをロードするラッチ回路に接続されるビット線の電位のみを「Ｈ」レベルとするため、各メモリセルアレイＭＡ０〜ＭＡ７の１本のビット線しか充電されていない。すなわち、全体で、８本のビット線しか充電されていないことになる。つまり、データのバス幅分のビット線しか充電されていないのである。さらに、１バイトごとのデータロードが終了するとメモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎをすべてリセットする。その結果、実施の形態によるダイノア型フラッシュメモリでは、メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎのすべての電荷が放電されており、データロード後即座にメモリセルアレイＭＡ０〜ＭＡ７からデータの読出を行なうモードにおいて、高速にデータの読出ができる。
【００５２】
また、実施の形態によるダイノア型フラッシュメモリでは、従来のダイノア型フラッシュメモリのように、ビット線からトランスファゲートを介して直接ラッチ回路にデータを供給するのではなく、ビット線にはアドレス情報だけを持たせて、ロードすべきデータはデータ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７によってラッチ回路に供給する。その結果、実施の形態によるダイノア型フラッシュメモリでは、一部のラッチ回路にのみデータロードを行ない、メモリセルアレイＭＡ０〜ＭＡ７からデータの読出等の処理を行なった後、再び残りのラッチ回路にデータロードするモードにおいて、既にデータロードが終了しているラッチ回路のデータが破壊されることはない。
【００５３】
さらに、実施の形態によるダイノア型フラッシュメモリでは、ラッチ回路へのデータロードを、ＮＭＯＳトランジスタ１１，１５（図３、図４）のゲートを制御する方法で行なっている。このため、従来のダイノア型フラッシュメモリのように、ビット線に電圧を供給する際に、高い電流供給能力を必要とせず、しかも、選択されたアドレスに相当するビット線には、ＮＭＯＳトランジスタ１１，１５のしきい値電圧より高い電圧を供給すれば十分である。その結果、実施の形態によるダイノア型フラッシュメモリでは、ＹゲートＹ０〜Ｙ７を、従来のダイノア型フラッシュメモリのように、相補型（ＣＭＯＳ型）のトランスファゲートで構成する必要がなく、１本のビット線に対して、１つのＭＯＳトランジスタを設けることによって構成すれば十分である。このため、回路面積の縮小化を図ることができる。
【００５４】
【発明の効果】
この発明に係る不揮発性半導体記憶装置では、データロードするとき、選択されたアドレスに相当するビット線の電位を所定レベルにし、ビット線とは別個に設けられたデータ線から、ロードすべきデータを、所定レベルの電位にされたビット線に接続されるラッチ回路へ供給する。すなわち、ビット線には、アドレス情報だけを持たせている。このため、一部のラッチ手段にのみデータロードを行ない、その後再び残りのラッチ手段にデータロードするモードにおいて、既にラッチ手段にロードされたデータが破壊されることはない。
【００５５】
また、この発明に係る不揮発性半導体記憶装置では、ビット線にアドレス情報だけを持たせ、ロードすべきデータはデータ線からラッチ手段へ供給しているため、ビット線の電位によってラッチ手段を強制的に反転させる必要がなく、ビット線には十分駆動力のある電位を供給する必要がない。このため、回路面積の縮小を図ることができる。
【００５６】
この発明に係る不揮発性半導体記憶装置では、好ましくは、選択されたアドレスに相当するビット線に対応するラッチ手段へのデータロードが終了するごとにすべてのビット線をリセットする。このため、すべてのラッチ手段へのデータロードを終了した後、即座にメモリセルアレイからデータの読出を行なう場合において、高速に読出を行なうことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態によるダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。
【図２】 図１のダイノア型フラッシュメモリの動作を説明するためのタイシング図である。
【図３】 図１のラッチ回路Ｌ０の詳細を示す回路図である。
【図４】 図１のラッチ回路Ｌ０の他の例の詳細を示す回路図である。
【図５】 従来のダイノア型フラッシュメモリにおいて、消去動作を説明するための図である。
【図６】 従来のダイノア型フラッシュメモリにおいて、書込動作を説明するための図である。
【図７】 従来のダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。
【図８】 従来のダイノア型フラッシュメモリにおいて、ラッチ回路へのデータロードを説明するための図である。
【図９】 図８のラッチ回路Ｌ０の詳細およびトランスファゲートＴＧ０を示す回路図である。
【図１０】 図９のクロックドインバータの詳細を示す回路図である。
【符号の説明】
１ 電源、３，５，９１，９７，９９ ＰＭＯＳトランジスタ、７〜１７，２３，２５，９３，１０１，１０３ ＮＭＯＳトランジスタ、１９，２１，８７インバータ、２７〜３１ Ｎ+ 層、３３ コントロールゲート、３５ フローティングゲート、３７ セレクトゲート、３９ Ｐ型ウェル、４１ Ｎ型ウェル、４３ Ｐ型半導体基板、４７ 書込／消去制御回路、４９，５１ ソースデコーダ、５３ セレクトゲートデコーダ群、５５ データ入出力バッファ、５７ センスアンプ、５９ データドライバ、６０ Ｙゲート、６３ カラムラッチ回路群、６５ ウェル電位発生回路、６７〜７３ スイッチング回路、７５ Ｙデコーダ、７７ Ｘデコーダ群、７９ 高電圧発生回路、８１ 負電圧発生回路、８３ アドレスバッファ、８５ ベリファイ電圧発生回路、Ｌ０〜Ｌｎ ラッチ回路、ＭＡ，ＭＡ０〜ＭＡ７ メモリセルアレイ、ＢＬ０〜ＢＬｎ ビット線、ＢＬＫ０〜ＢＬＫｍ ブロック、ＲＳ リセット信号、Ｄｉｎ０〜Ｄｉｎ７ 入力データ、Ｙ０〜Ｙ７ Ｙゲート、Ｂ０〜Ｂ７ 入力データバス、ＢＢ０〜ＢＢ７バッファ、Ｉ０〜Ｉ７ インバータ、Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７ データ線、Ｔｒ０〜Ｔｒｎ ＮＭＯＳトランジスタ、／ＷＥ ライトイネーブル信号、Ｗｒｉｔｅ，／Ｗｒｉｔｅ ライト信号、Ｌｏａｄ，ＤＬｏａｄ，／ＤＬｏａｄロード信号、Ａｄｄ アドレス、Ｄ，／Ｄ 相補データ、Ｖｐｐ 高電圧、ＭＢＬ 主ビット線、ＳＢＬ 副ビット線、ＭＣ スタックゲート型のメモリセル、ＳＧ 選択トランジスタ、ＷＬ ワード線、ＴＧ０〜ＴＧｎ トランスファゲート、ＢＦ０〜ＢＦ７ バッファ。
Claims (3)
- 不揮発性半導体記憶装置であって、
メモリセルアレイを備え、
前記メモリセルアレイは、
複数のビット線と、
前記ビット線に対応して設けられるスタックゲート型のメモリセルとを含み、
前記不揮発性半導体記憶装置は、
前記複数のビット線に対応して設けられ、各々が、ロードすべきデータを書込むための複数のラッチ手段と、
前記メモリセルアレイに対応して設けられ、前記複数のラッチ手段に、ロードすべき前記データを供給するデータ線とをさらに備え、
選択されたアドレスに相当する前記ビット線の電位を所定レベルにし、その所定レベルにされた前記ビット線に対応する前記ラッチ手段に、前記データ線からロードすべき前記データを供給する、不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、
前記メモリセルアレイに対応して設けられ、選択されたアドレスに相当する前記ビット線に対応する前記ラッチ手段への、ロードすべき前記データの書込が、終了するごとに、前記複数のビット線をリセットするリセット手段をさらに備える、請求項１に記載の不揮発性半導体記憶装置。 - 前記ラッチ手段は、前記データを保持するラッチ部と、
前記ラッチ部と前記データ線との間に設けられるスイッチング手段とを含み、
前記スイッチング手段は、対応する前記ビット線の電位が前記所定レベルにされたことに応じてオンになり、前記ラッチ部へ前記データ線から、ロードすべき前記データを供給する、請求項１または２に記載の不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11648296A JP3789977B2 (ja) | 1996-05-10 | 1996-05-10 | 不揮発性半導体記憶装置 |
| US08/852,353 US5896317A (en) | 1996-05-10 | 1997-05-07 | Nonvolatile semiconductor memory device having data line dedicated to data loading |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11648296A JP3789977B2 (ja) | 1996-05-10 | 1996-05-10 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09306190A JPH09306190A (ja) | 1997-11-28 |
| JP3789977B2 true JP3789977B2 (ja) | 2006-06-28 |
Family
ID=14688212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11648296A Expired - Fee Related JP3789977B2 (ja) | 1996-05-10 | 1996-05-10 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5896317A (ja) |
| JP (1) | JP3789977B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3012589B2 (ja) * | 1998-03-24 | 2000-02-21 | 日本電気アイシーマイコンシステム株式会社 | 不揮発性半導体記憶装置 |
| US7042770B2 (en) * | 2001-07-23 | 2006-05-09 | Samsung Electronics Co., Ltd. | Memory devices with page buffer having dual registers and method of using the same |
| US6671204B2 (en) | 2001-07-23 | 2003-12-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with page buffer having dual registers and methods of using the same |
| KR100597788B1 (ko) * | 2004-12-17 | 2006-07-06 | 삼성전자주식회사 | 프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리장치의 페이지 버퍼와 이에 대한 구동방법 |
| JP2009266944A (ja) | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
| JP5259242B2 (ja) | 2008-04-23 | 2013-08-07 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
| JP2009266946A (ja) * | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
| JP2013058276A (ja) | 2011-09-07 | 2013-03-28 | Toshiba Corp | 半導体記憶装置 |
| US10825526B1 (en) * | 2019-06-24 | 2020-11-03 | Sandisk Technologies Llc | Non-volatile memory with reduced data cache buffer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482392A (en) * | 1987-09-24 | 1989-03-28 | Hitachi Ltd | Semiconductor memory device |
| KR960000616B1 (ko) * | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| KR970005645B1 (ko) * | 1994-10-01 | 1997-04-18 | 삼성전자 주식회사 | 불휘발성 반도체 메모리의 부분 프로그램을 위한 데이터 로딩회로 |
-
1996
- 1996-05-10 JP JP11648296A patent/JP3789977B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-07 US US08/852,353 patent/US5896317A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09306190A (ja) | 1997-11-28 |
| US5896317A (en) | 1999-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060322 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060330 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |