KR100463197B1

KR100463197B1 - 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작,그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리장치

Info

Publication number: KR100463197B1
Application number: KR10-2001-0084174A
Authority: KR
Inventors: 이영택; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2001-12-24
Filing date: 2001-12-24
Publication date: 2004-12-23
Anticipated expiration: 2021-12-24
Also published as: KR20030054076A; US6735116B2; US20030117851A1; JP2003203493A

Abstract

여기에 게시되는 낸드 플래시 메모리 장치는 복수의 행 선택기들을 포함한다. 각 행 선택기는 메모리 장치의 각 매트의 메모리 블록들에 각각 대응하며, 블록 선택 정보에 응답하여 대응하는 메모리 블록을 선택한다. 각 행 선택기에는 디코딩 회로와 레지스터가 제공된다. 디코딩 회로는 상기 블록 선택 정보에 응답하여 블록 선택 신호를 발생하고, 레지스터는 대응하는 매트의 래치 신호가 활성화될 때 상기 디코딩 회로의 출력을 저장한다. 이러한 행 선택 구조에 따르면, 복수의 매트들 모두 또는 일부의 메모리 블록들이 동시에 선택될 수 있다.

Description

멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작, 그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리 장치{NAND-TYPE FLASH MEMORY DEVICE WITH MULTI-PAGE PROGRAM, MULTI-PAGE READ, AND MULTI-BLOCK ERASE OPERATIONS}

본 발명은 플래시 메모리 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은 멀티-페이지 프로그램 동작 (multi-page program operation), 멀티-블록 소거 동작 (multi-erase program operation), 그리고 멀티-페이지 읽기 동작 (multi-page read operation)을 지원하는 낸드 플래시 메모리 장치에 관한 것이다.

불 휘발성 반도체 메모리 장치로서, 낸드 플래시 메모리 장치는 부유 게이트 트랜지스터로 구성되는 메모리 셀들 (또는 메모리 셀 트랜지스터들)을 포함한다. 부유 게이트 트랜지스터는 소오스, 드레인, 부유 게이트 (floating gate), 그리고 제어 게이트 (control gate)를 갖는다. 메모리 셀 트랜지스터는 부유 게이트의 전하량을 변화시킴으로써 데이터를 저장한다. 예를 들면, 메모리 셀 트랜지스터는 문턱 전압이 일정 전압 이상 높아지도록 부유 게이트에 전자들을 주입시킴으로써 프로그램된다. 이와 반대로, 메모리 셀 트랜지스터는 문턱 전압이 일정 전압 이하로 낮아지도록 부유 게이트로부터 전자를 빼냄으로써 소거된다. 낸드 플래시 메모리장치의 경우, 메모리 셀 트랜지스터는 F-N 터널링 효과 (Fowler-Nordheim tunneling effect)에 따라 소거/프로그램된다. F-N 터널링 효과는 "Semiconductor Memory Device Including Program Inhibition Capacitors And Method For Controlling Program-disturb Of Non-selected Memory Cells"라는 제목의 U.S. Patent No. 5,671,176에 설명되어 있다.

도 1은 종래 기술에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다. 도 1에 도시된 바와 같이, 낸드 플래시 메모리 장치는 블록 어드레스 레지스터 (block address register) (20), 프리-디코더 (30), 그리고 매트 선택 회로 (mat selecting circuit) (40)를 포함한다. 블록 어드레스 레지스터 (20)는 제어 신호 (load_blk)에 응답하여 블록 어드레스 (BA)를 래치하고, 프리-디코더 (30)는 블록 어드레스 레지스터 (20)의 출력을 디코딩하여 디코딩 신호들 (Pj, Qj, Rj)을 출력한다. 매트 선택 회로 (40)는 외부로부터 출력되는 매트 어드레스 (MA)에 응답하여 매트 선택 신호들 (MSEL1∼MSEL4) 중 어느 하나를 활성화시킨다.

계속해서 도 1을 참조하면, 낸드 플래시 메모리 장치는 정보를 저장하기 위한 메모리 셀 어레이 (memory cell array)를 포함하며, 메모리 셀 어레이는 복수 개의 매트들 (MATi) (여기서, i=1∼4)로 나뉘어진다. 각 매트 (mat)는 복수 개의 메모리 블록들 (BLK1∼BLKn)로 구성된다. 각 메모리 블록은 복수 개의 행들 또는 워드 라인들, 복수 개의 열들 또는 비트 라인들, 그리고 행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 갖는다. 각 열의 메모리 셀들은 낸드 스트링 (NAND string)을 구성하고, 각 행의 메모리 셀들은 페이지 (page)를 구성한다. 비록 도면에는 도시되지 않았지만, 낸드 스트링은 잘 알려진 바와 같이 스트링 선택 트랜지스터 (string selection transistor)와 접지 선택 트랜지스터 (ground selection transistor) 사이에 직렬 연결된 메모리 셀들로 구성되며, 앞서 언급된 '176 특허에 게재되어 있다.

설명의 편의상, 하나의 매트 (예를 들면, MAT1)와 관련된 주변 구성들이 이하 설명될 것이다. 나머지 매트들 (MAT2∼MAT4) 각각과 관련된 주변 구성들이 MAT1 매트와 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략된다.

낸드 플래시 메모리 장치는 행 선택 회로 (row selection circuit)를 포함하며, 행 선택 회로는 각 매트의 메모리 블록들 (BLK1∼BLKn)에 각각 대응하는 복수 개의 행 선택기들 (X-DEC1∼X-DECn)로 구성된다. 각 행 선택기는 매트 선택 신호 (MSELi)와 프리-디코더 (pre-decoder)로부터의 디코딩 신호들 (Pj, Qj, Rj)에 응답하여 대응하는 메모리 블록의 행들 또는 워드 라인들로 워드 라인 전압들을 전달한다. 예를 들면, 행 선택기 (X-DEC1)는 매트 선택 신호 (MSEL1)와 디코딩 신호들 (Pj, Qj, Rj)에 응답하여 대응하는 메모리 블록의 행들 또는 워드 라인들로 워드 라인 전압들을 전달한다. 워드 라인 전압들은, 비록 도면에 도시되지 않았지만, 고전압 발생 회로로부터 제공된다.

페이지 버퍼 회로 (50_1)는 대응하는 매트 (MAT1)를 통해 신장되는 열들 또는 비트 라인들 (미도시됨)에 연결되며, 열들에 각각 대응하는 페이지 버퍼들로 구성된다. 각 페이지 버퍼는 감지 증폭기, 래치 회로, 그리고 기입 드라이버로서 동작한다. 예를 들면, 페이지 버퍼는 읽기 동작시 비트 라인들을 통해 선택 페이지의메모리 셀들로부터 데이터를 감지하고, 그렇게 감지된 데이터를 임시적으로 래치한다. 페이지 버퍼는 프로그램 동작시 선택 페이지에 프로그램될 데이터를 임시적으로 래치하고, 그렇게 래치된 데이터를 비트 라인들로 전달한다. 예시적인 페이지 버퍼가 U.S. Patent No. 5,712,818에 "Data Loading Circuit For Parallel Program Of Nonvolatile Semiconductor Memory"라는 제목으로 게재되어 있다. 열 패스 게이트 회로 (column pass gate circuit) (60_1)는 대응하는 매트의 열들 중 일부를 선택하고, 선택된 열들의 페이지 버퍼들을 데이터 버스 (미도시됨)에 연결한다.

도 1에 도시된 낸드 플래시 메모리 장치는 각 매트에 페이지 데이터를 저장하기 위해서 동일한 프로그램 과정을 반복적으로 수행한다. 좀 더 구체적으로 설명하면 다음과 같다. 도 2에 도시된 바와 같이, 먼저, 연속적인 데이터 (sequential data)의 입력을 알리는 커맨드 (80h)가 입력된 후 (S10), 초기 어드레스가 입력된다 (S12). 그 다음에, 입력된 어드레스에 따라 선택된 매트 (예를 들면, MAT1)에 프로그램될 페이지 데이터가 바이트/워드 단위로 열 패스 게이트 회로 (60_1)를 통해 페이지 버퍼 회로 (50_1)에 순차적으로 로드된다 (S14). 프로그램 실행을 알리는 커맨드 (10h)가 입력됨에 따라 (S16), 페이지 버퍼 회로 (50_1)에 로드된 데이터는 선택된 매트 (MAT1)에 프로그램될 것이다 (S18). 도 2에 도시된 바와 같이, 각 매트를 프로그램하기 위해서는 앞서 설명된 과정들 (S10 S18)이 반복적으로 수행되어야 한다.

프로그램 동작과 마찬가지로, 읽기 동작 및 소거 동작 역시 매트 단위로 반복되어야 한다. 이는 전반적인 동작 속도의 저하를 초래한다. 그러므로, 낸드 플래시 메모리 장치의 용량이 점차적으로 커짐에 따라, 소거/프로그램 시간을 단축할 수 있도록, 매트들의 페이지들/메모리 블록들이 동시에 프로그램/소거되게 하는 새로운 스킴이 절실히 요구된다.

본 발명의 목적은 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작, 그리고 멀티-블록 소거 동작을 수행하는 낸드 플래시 메모리 장치를 제공하는 것이다.

도 1은 종래 기술에 따른 낸드 플래시 메모리 장치를 보여주는 블록도;

도 2는 종래 기술에 따른 프로그램 방법을 설명하기 위한 흐름도;

도 3은 본 발명에 따른 낸드 플래시 메모리 장치를 보여주는 블록도;

도 4는 도 3에 도시된 블록 어드레스 레지스터의 바람직한 실시예;

도 5는 도 3에 도시된 매트 어드레스 레지스터의 바람직한 실시예;

도 6은 도 3에 도시된 프리-디코더의 바람직한 실시예;

도 7은 도 3에 도시된 래치 신호 발생기의 바람직한 실시예;

도 8은 도 3에 도시된 행 선택기의 바람직한 실시예;

도 9는 본 발명에 따른 멀티-페이지 프로그램 동작을 설명하기 위한 동작 타이밍도; 그리고

도 10은 도 3에 도시된 각 리세트 신호 발생기의 바람직한 실시예이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 낸드 플래시 메모리 장치 120 : 제어 로직

130 : 블록 어드레스 레지스터 140 : 프리-디코더

150 : 매트 어드레스 레지스터 160 : 래치 신호 발생기

170_1∼170_4 : 페이지 버퍼 회로

180_1∼180_4 : 열 패스 게이트 회로

190_1∼190_4 : 패스/페일 체크 회로

200_1∼200_4 : 리세트 신호 발생 회로

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 낸드 플래시 메모리 장치는 각각이 복수의 메모리 블록들을 갖는 복수의 매트들과; 상기 각 메모리 블록은 복수의 행들과 복수의 열들의 매트릭스 형태로 배열된 복수의 메모리 셀들을 가지며; 상기 각 매트의 메모리 블록들에 각각 대응하며, 각각이 블록 선택 정보에 응답하여 대응하는 메모리 블록을 선택하는 복수의 행 선택기들과; 상기 매트들에 각각 대응하며, 각각이 선택된 메모리 블록의 열들을 통해 대응하는 매트의 선택된 메모리 블록으로부터 데이터를 감지하고 상기 선택된 메모리 블록의 열들로 프로그램될 데이터를 전달하는 복수의 페이지 버퍼 회로들과; 상기 매트들에 각각 대응하며, 각각이 상기 대응하는 매트의 선택된 메모리 블록의 열들 중 일부를 선택하는 복수의 열 선택기들과; 상기 매트들에 각각 대응하며, 각각이 대응하는 열 선택기를 통해 대응하는 페이지 버퍼 회로로부터 전달되는 데이터가 패스 데이터인 지의 여부를 판별하는 복수의 패스/페일 체크 회로들과; 상기 매트들에 각각 대응하며, 각각이 대응하는 페이지 버퍼 회로로부터 전달되는 데이터가 패스 데이터로서 판별될 때 대응하는 매트의 제 1 리세트 신호를 발생하는 복수의 리세트 신호 발생기들과; 그리고 매트 선택 정보에 응답하여 상기 매트들 중 어느 하나를 선택하기 위한 래치 신호를 발생하는 래치 신호 발생기를 포함한다. 여기서, 각 행 선택기는 a) 상기 블록 선택 정보에 응답하여 블록 선택 신호를 발생하는 디코딩 회로와; b) 대응하는 매트의 래치 신호가 활성화될 때 상기 디코딩 회로의 출력을 저장하는 레지스터와; c) 블록 워드 라인에 연결되며, 상기 레지스터에 의해서 래치된 값이 대응하는 메모리 블록이 선택되었음을 나타낼 때 상기 블록 워드 라인으로 고전압을 전달하는 제 1 스위치와; d) 상기 블록 워드 라인 상의 고전압에 응답하여 대응하는 메모리 블록의 행들로 워드 라인 전압들을 전달하는 제 2 스위치와; 그리고 e) 상기 제 1 리세트 신호가 활성화될 때 상기 레지스터를 리세트시키는 리세트 회로를 포함한다.

이 실시예에 있어서, 외부로부터 인가되는 커맨드가 연속적인 데이터의 입력을 알리는 커맨드인 지의 여부를 판별하고 상기 외부로부터 인가되는 커맨드가 연속적인 데이터의 입력을 알리는 커맨드일 때 제 2 리세트 신호를 발생하는 제어 로직을 더 포함한다.

이 실시예에 있어서, 상기 각 리세트 신호 발생기는 상기 제 2 리세트 신호가 활성화될 때 또는 대응하는 페이지 버퍼 회로로부터의 데이터가 패스 데이터로서 판별될 때 상기 제 1 리세트 신호를 발생한다.

이 실시예에 있어서, 상기 래치 신호 발생기는 상기 메모리 장치의 동작 상태를 나타내는 플래그 신호에 응답하여 펄스 신호를 발생하는 펄스 발생부와; 그리고 상기 매트들에 각각 대응하는 복수의 디코더들을 포함하고, 상기 각 디코더는 상기 펄스 신호가 생성될 때 상기 매트 선택 정보에 응답하여 대응하는 매트의 래치 신호를 발생한다.

이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명의 낸드 플래시 메모리 장치 (100)는 멀티-페이지 프로그램 동작 (multi-page program operation)을 수행하며, 멀티-페이지 프로그램 동작이란 각 매트의 한 페이지가 즉, 다수의 페이지들에 동시에 데이터가 프로그램되는 것을 의미한다. 여기서, 페이지란 하나의 워드 라인에 연결된 메모리 셀들의 그룹을 일컫는다. 게다가, 본 발명의 낸드 플래시 메모리 장치 (100)는 멀티-페이지 읽기 동작 (multi-page read operation) 및 멀티-블록 소거 동작 (multi-block erase operation)을 수행한다. 멀티-페이지 독출 동작이란 각 매트의 한 페이지 즉, 다수의 페이지들로부터 동시에 데이터가 읽혀지는 것을 의미하며, 멀티-블록 소거 동작이란 각 매트의 메모리 블록 즉, 다수의 메모리 블록들이 동시에 소거되는 것을 의미한다. 이러한 동작은 이후 상세히 설명될 것이다. 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작, 그리고 멀티-블록 소거 동작은 비트 당 프로그램/소거/읽기 시간이 감소되게 한다. 즉, 본 발명에 따른 낸드 플래시 메모리 장치는 고속 동작을 달성하는 데 유리하다.

본 발명에 따른 낸드 플래시 메모리 장치를 보여주는 블록도가 도 3에 도시되어 있다. 데이터 정보를 저장하기 위한 영역으로서 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수 개의 매트들 (MATi) (여기서, i=1∼4)로 나뉘어진다. 각 매트 (mat)는 복수 개의 메모리 블록들 (BLK1∼BLKn)로 구성된다. 편의상, 각 매트의 메모리 블록들은 동일한 참조부호들로 표기된다. 각 메모리 블록은, 비록 도면에는 도시되지 않았지만, 복수 개의 행들 또는 워드 라인들, 복수 개의 열들 또는 비트 라인들, 그리고 행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 갖는다. 각 열의 메모리 셀들은 낸드 스트링 (도 8 참조)을 구성하고, 각 행의 메모리 셀들은 페이지를 구성한다.

본 발명에 따른 낸드 플래시 메모리 장치 (100)는 제어 로직 (120), 블록 어드레스 레지스터 (130), 프리-디코더 (140), 매트 어드레스 레지스터 (150), 그리고 래치 신호 발생기 (160)를 더 포함한다. 제어 로직 (120)은 낸드 플래시 메모리 장치의 전반적인 동작을 제어하며, 커맨드 (CMD) 및 외부 신호들 (,,)에 응답하여 제어 신호들 (load_blk, load_mat, start_reset)을 발생한다. 여기서,신호는 칩 인에이블 신호 (chip enable signal)이고,신호는 읽기 인에이블 신호 (read enable signal)이며,신호는 쓰기 인에이블 신호 (write enable signal)이다. 블록 어드레스 레지스터 (130)는 제어 신호 (load_blk)에 응답하여 블록 어드레스 (BA)를 받아들이며, 도 4에 도시된 바와같이 연결된 복수 개의 플립플롭들 (FF1∼FF3)과 복수 개의 인버터들 (INV1∼INV6)로 구성된다. 각 플립플롭 (FF1∼FF3)은 제어 신호 (load_blk)의 로우-하이 천이 (low-to-high transition)에 응답하여 대응하는 블록 어드레스 신호들 (BA0∼BA10)을 저장하며, 내부 블록 어드레스 신호들 (Ablk0∼Ablk10, nAblk0∼nAblk10)을 출력한다.

다시 도 3을 참조하면, 매트 어드레스 레지스터 (150)는 제어 신호 (load_mat)에 응답하여 매트 어드레스 (MA)를 받아들이며, 도 5에 도시된 바와 같이 연결된 플립플롭들 (FF4, FF5)과 인버터들 (INV7∼INV10)로 구성된다. 각 플립플롭 (FF4, FF5)은 제어 신호 (load_mat)의 로우-하이 천이에 응답하여 대응하는 매트 어드레스 신호들 (MA0, MA1)을 저장하며, 내부 매트 어드레스 신호들 (A_M0, A_M1, nA_M0, nA_M1)을 출력한다.

도 3에 도시된 프리-디코더 (140)는 블록 어드레스 레지스터 (130)의 출력을 디코딩하여 디코딩 신호들 (Px, Qy, Rz)을 발생한다. 예를 들면, 도 6에 도시된 바와 같이, 본 발명의 프리-디코더 (140)는 복수 개의 NAND 게이트들 (G1∼G9)과 게이트들 (G1∼G9)에 각각 대응하는 복수 개의 인버터들 (INV11∼INV19)로 구성되며, 도면에 도시된 바와같이 연결되어 있다. 프리-디코더 (140)는 블록 어드레스 레지스터 (130)의 출력 신호들 (A_blk0∼A_blk9, nA_blk0∼nA_blk9)을 디코딩하여 디코딩 신호들 (P0∼P15, Q0∼Q7, R0∼R7)을 발생한다. 도 6에 도시된 프리-디코더 (140)는 하나의 매트가 1024개의 메모리 블록들로 구성될 때의 실시예이다.

다시 도 3을 참조하면, 래치 신호 발생기 (160)는 매트 어드레스 레지스터 (150)의 출력과 제어 로직 (120)으로부터의 플래그 신호 (R/)에 응답하여 래치 신호들 (LATCH_M1∼LATCH_M4)을 출력한다. 래치 신호 발생기 (160)는, 도 7을 참조하면, 펄스 발생기 (162), 4개의 NAND 게이트들 (G10∼G13), 그리고 4개의 인버터들 (INV20∼INV23)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 펄스 발생기 (162)는 낸드 플래시 메모리 장치의 동작 상태 (operating status)를 나타내는 플래그 신호 (R/)의 하이-로우 천이 (high-to-low transition)에 응답하여 펄스 신호 (latchen)를 발생한다. 하나의 NAND 게이트와 하나의 인버터는 디코딩 회로로서 신호 발생기를 구성한다. 예를 들면, NAND 게이트 (G10)과 인버터 (INV20)는 펄스 신호 (latchen)의 하이 레벨시 어드레스 신호들 (nA_M0, nA_M1)을 디코딩하고, 그 결과로서 매트 (MAT1)의 행 선택기들 (X-DEC1∼X-DECn)에 인가되는 래치 신호 (LATCH_M1)를 발생한다. 여기서, 행 선택기라는 용어는 블록 디코더 또는 블록 선택기라는 용어와 동일한 의미를 갖는다.

본 발명의 낸드 플래시 메모리 장치는, 도 3에 도시된 바와 같이, 각 매트 (MAT1∼MAT4)의 메모리 블록들 (BLK1∼BLKn)에 각각 대응하는 행 선택기들 (X-DEC1∼X-DECn)로 구성되는 행 선택 회로를 더 포함한다. 행 선택기는 프리-디코더 (140)의 출력 신호들과 래치 신호 발생기 (160)로부터 출력되는 대응하는 래치 신호에 응답하여 대응하는 메모리 블록을 선택한다. 행 선택기는 선택된 메모리 블록의 행들 또는 워드 라인들로 각 동작 모드에 필요한 워드 라인 전압들을 전달하며, 블록 선택 정보를 임시적으로 저장하기 위한 레지스터를 포함한다 (이는 이후 상세히 설명될 것이다).

계속해서 도 3을 참조하면, 본 발명의 낸드 플래시 메모리 장치 (100)는 각 매트에 대응하는 페이지 버퍼 회로 (page buffer circuit), 열 패스 게이트 회로 (column pass gate circuit), 패스/페일 체크 회로 (pass/fail check circuit), 그리고 리세트 신호 발생 회로 (reset signal generating circuit)를 더 포함한다. 설명의 편의상, 하나의 매트 (예를 들면, MAT1)와 관련된 주변 구성들이 이하 설명될 것이다. 나머지 매트들 (MAT2∼MAT4) 각각과 관련된 주변 구성들이 MAT1 매트와 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략된다.

페이지 버퍼 회로 (170_1)는 대응하는 매트 (MAT1)를 통해 신장되는 열들 또는 비트 라인들 (미도시됨)에 연결되며, 열들에 각각 대응하는 페이지 버퍼들로 구성된다. 각 페이지 버퍼는 읽기 동작시 비트 라인들을 통해 선택 페이지의 메모리 셀들로부터 데이터를 감지하고, 그렇게 감지된 데이터를 임시적으로 래치한다. 페이지 버퍼는 프로그램 동작시 선택 페이지에 프로그램될 데이터를 임시적으로 래치하고, 그렇게 래치된 데이터를 비트 라인들로 전달한다. 열 패스 게이트 회로 (180_1)는 대응하는 매트 (MAT1)의 열들 중 일부를 선택한다. 패스/페일 체크 회로 (190_1)는 열 패스 게이트 회로 (180_1)를 통해 선택된 페이지 버퍼들의 래치된 데이터를 받아들이고, 입력된 데이터가 프로그램/소거 검증 동작시 프로그램/소거 패스 데이터 (program/erase pass data)인 지의 여부를 판별한다. 여기서, 패스/페일 체크 회로 (190_1)의 출력 신호 (PF1)은 선택된 페이지의 모든 데이터가 패스 데이터일 때 최종적으로 활성화된다. 리세트 신호 발생 회로 (200_1)는 패스/페일 체크 회로 (190_1)의 출력 신호 (PF1)와 제어 로직 (120)으로부터의 리세트 신호 (start_reset)를 받이들이고, 입력된 신호들 (PF1, start_reset) 중 어느 하나가 활성화될 때 리세트 신호 (RESET_M1)를 활성화시킨다. 리세트 신호 (RESET_M1)는 매트 (MAT1)의 행 선택기들 (X-DEC1∼X-DECn)에 공통으로 제공된다. 리세트 신호 발생 회로 (200_1)는, 도 10에 도시된 바와 같이, start_reset 및 PFi 신호들을 받아들이는 NOR (G14)와 NOR 게이트 (G14)의 출력에 응답하여 RESET_Mi 신호를 발생하는 펄스 발생기로 구성된다.

도 3에 도시된 행 선택기의 바람직한 실시예가 도 8에 도시되어 있다. 도 8을 참조하면, 디코딩 로직 (decoding logic) (201), 인버터들 (INV24, INV25, INV26), NMOS 트랜지스터들 (MN1, MN2), 고전압 스위치 (high voltage switch) (202), 그리고 스위치 회로 (203)를 포함한다. 도 8에 도시된 행 선택기는 제 1 매트 (MAT1)의 메모리 블록 (BLK1)에 대응하는 행 선택기로, 나머진 행 선택기들 역시 도 8에 도시된 것과 실질적으로 동일하게 구성될 것이다. 그러므로 그것에 대한 설명은 생략된다.

디코딩 로직 (201)은 프리-디코더 (140)로부터의 블록 어드레스 신호들 (P0, Q0, R0)을 디코딩하고, 디코딩 결과는 래치 신호 (LATCH_M1)가 하이로 활성화될 때 출력된다. 인버터들 (INV24, INV25)은 레지스터로서 래치를 구성하며, 디코딩 로직 (201)의 출력을 임시적으로 저장한다. NMOS 트랜지스터 (MN1)는 인버터들 (INV24, INV25)의 래치를 초기화하기 위한 리세트 회로로서 동작하며, 리세트 신호 (RESET_M1)가 하이로 활성화될 때 래치를 초기화한다. 초기화 결과로서, 래치의 출력은 로우 레벨이 된다. 래치의 출력이 로우 레벨일 때 고전압 스위치 (202)는 비활성화되고, 래치의 출력이 하이 레벨일 때 고전압 스위치 (202)는 활성화된다. 고전압 스위치 (202)는 하이 레벨의 래치 출력 신호에 응답하여 블록 워드 라인 (BLKWL)으로 고전압을 전달한다. 여기서, 고전압은 전원 전압보다 높은 전압으로,각 동작 모드에 따라 다르다.

스위치 회로 (203)는 블록 워드 라인 (BLKWL)에 고전압이 인가됨에 따라 (또는 대응하는 메모리 블록이 선택될 때) 스트링 선택 라인 (string selection line, SSL), 워드 라인들 (WL15∼WL0), 그리고 접지 선택 라인 (ground selection line, GSL)을 선택 신호 라인들 (SS, S15∼S0, GS)에 전기적으로 연결한다. 이와 반대로, 스위치 회로 (203)는 고전압 스위치 (202)가 비활성화될 때 (또는 대응하는 메모리 블록이 선택되지 않을 때) 스트링 선택 라인 (SSL), 워드 라인들 (WL15∼WL0), 그리고 접지 선택 라인 (GSL)을 선택 신호 라인들 (SS, S15∼S0, GS)과 전기적으로 분리시킨다. 스위치 회로 (203)는 복수 개의 패스 트랜지스터들 (pass transistors) (SW1∼SW18)로 구성되며, 패스 트랜지스터들 (SW1∼SW18)의 게이트들은 블록 워드 라인 (BLKWL)에 공통으로 연결된다. 독출 동작이 수행될 때, 선택 라인들 (S15∼S0) 중 어느 하나는 접지 전압을 갖고 나머지 선택 라인들은 독출 전압을 갖는다. 프로그램 동작이 수행될 때, 선택 라인들 (S15∼S0) 중 어느 하나는 프로그램 전압을 갖고 나머지 선택 라인들은 패스 전압을 갖는다.

NMOS 트랜지스터 (MN2)는 SSLGND 단자와 스트링 선택 라인 (SSL) 사이에 연결되며, 인버터 (INV26)의 출력 신호에 따라 턴 온/오프된다. SSLGND 단자는 프로그램/독출 동작시 접지 전압을 갖고, 소거 동작시 전원 전압을 갖는다. NMOS 트랜지스터 (MN2)는 프로그램/독출 동작시 비선택된 메모리 블록의 스트링 선택 라인 (SSL)이 플로팅되는 것을 방지하기 위한 것으로, 프로그램/독출 동작시 비선택된 메모리 블록의 스트링 선택 라인 (SSL)으로 접지 전압을 공급한다.

도 9는 본 발명에 따른 멀티-페이지 프로그램 방법을 설명하기 위한 동작 타이밍도이다. 본 발명에 따른 낸드 플래시 메모리 장치의 멀티-페이지 프로그램 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

멀티-페이지 프로그램 동작을 수행하기 위해서, 먼저, 낸드 플래시 메모리 장치 (100)에는 연속적인 데이터 (sequential data)의 입력을 알리는 커맨드 (80h)가 주어진다. 제어 로직 (120)은 첫번째로 입력되는 80h 커맨드에 응답하여 제어 신호 (start_reset)를 발생하고, 매트들 (MAT1∼MAT4)에 대응하는 리세트 신호 발생 회로들 (200_1∼200_4)은 제어 신호 (start_reset)에 응답하여 리세트 신호들 (RESET_M1∼RESET_M4)을 각각 발생한다. 이는 각 매트 (MAT1∼MAT4)의 행 선택기들 (X-DEC1∼X-DECn)의 래치들 (또는 레지스터들)이 초기화되게 한다. 결과적으로, 각 래치의 출력은 로우 레벨이 된다.

잘 알려진 바와 같이, 80h 커맨드의 입력후에 초기 어드레스 및 데이터가 낸드 플래시 메모리 장치 (100) 내에 순차적으로 입력된다. 좀 더 구체적으로 설명하면 다음과 같다. 먼저, 블록 어드레스 레지스터 (130)는 제어 로직 (120)으로부터의 제어 신호 (load_blk)에 응답하여 초기 어드레스 중 블록 어드레스 (BA)를 받아들이고, 매트 어드레스 레지스터 (150)는 제어 로직 (120)으로부터의 제어 신호 (load_mat)에 응답하여 초기 어드레스 중 매트 어드레스 (MA)를 받아들인다. 프리-디코더 (140)는 블록 어드레스 레지스터 (130)의 출력을 디코딩하여 선택된 매트의 메모리 블록을 선택하기 위한 디코딩 신호들 (Px, Qy, Rz)을 출력한다. 디코딩 신호들 (Px, Qy, Rz)은 각 행 선택기에 공통으로 제공된다. 선택된 매트 (예를 들면, MAT1)의 메모리 블록들 (BLK1∼BLKn) 중 어느 하나 (예를 들면, X-DEC1)가 프리-디코더 (140)의 출력에 따라 선택될 것이다. 선택된 메모리 블록 (BLK1)에 대응하는 행 선택기의 디코딩 로직 (201)은 디코딩 신호들 (P0, Q0, R0)을 디코딩한다. 이때, 디코딩 로직 (201)의 출력은 래치로 전달되지 않으며, 이는 래치 신호 (LATCH_M1)가 활성화되지 않았기 때문이다.

어드레스 입력이 완료된 후, 프로그램될 데이터가 열 패스 게이트 회로 (180_1)를 통해 페이지 버퍼 회로 (170_1)에 바이트/워드 단위로 순차적으로 로드된다. 프로그램될 데이터가 모두 페이지 버퍼 회로 (170_1)에 로드되면, 연속적인 데이터의 입력이 종료되었음을 알리는 11h 커맨드가 입력된다. 제어 로직 (120)은 11h 커맨드의 입력에 응답하여 하이-로우 천이를 갖는 플래그 신호 (R/)를 출력한다. 이때, 래치 신호 발생기 (160)는 매트 어드레스 레지스터 (150)의 출력을 받아들이고, 플래그 신호 (R/)의 하이-로우 천이에 동기된 래치 신호 (LATCH_M1)를 발생한다. 래치 신호 (LATCH_M1)가 활성화될 때, 선택된 메모리 블록에 대응하는 행 선택기 (X-DEC1)의 디코딩 로직 (201)로부터 출력되는 로우 레벨 신호는 래치 (INV24, INV25)에 저장된다. 앞서 설명된 바와 같이, 래치 (INV24, INV25)의 출력 신호가 하이 레벨일 때, 고전압 스위치 (202)는 블록 워드 라인 (BLKWL)으로 고전압을 전달한다. 그럼에도 불구하고, 선택 신호 라인들 (S15∼S0)에는 프로그램 및 패스 전압들이 인가되지 않는다.

앞서의 설명에서 알 수 있듯이, 현재 선택된 매트의 선택 메모리 블록에 대한 블록 선택 정보가 행 선택기 (X-DEC1)의 래치 (INV24, INV25)에 저장되어 있다. 그렇게 저장된 블록 선택 정보는 리세트 신호 (RESET_M1)가 하이로 활성화될 때까지 그대로 유지된다. 선택된 매트 (MAT1)의 비선택된 메모리 블록들에 대응하는 행 선택기들에 있어서, 디코딩 로직 (201)의 출력이 하이 레벨이기 때문에, ND1 노드는 로우 레벨이 된다. 이는 NMOS 트랜지스터 (MN2)가 턴 온되게 하며, 그 결과 비선택된 메모리 블록들 각각의 스트링 선택 라인 (SSL)에는 접지 전압이 인가된다.

그 다음에, 80h 커맨드가 낸드 플래시 메모리 장치 (100)에 다시 인가된다. 이때, 이전에 입력된 블록 선택 정보가 그대로 유지되도록, 제어 신호 (start_reset)는 생성되지 않는다. 80h 커맨드의 입력후에 어드레스 및 데이터가 순차적으로 입력될 것이다. 두번째 80h 커맨드의 입력 후에 제공되는 어드레스에는 제 2 매트 (MAT2)를 선택하기 위한 매트 어드레스 정보가 포함되어 있다는 점을 제외하면, 첫번째 80h 커맨드의 입력에 따라 생긴 일련의 동작들은 앞서 설명된 것과 동일하다. 앞서 설명된 것과 마찬가지로, 제 2 매트 (MAT2)의 선택 메모리 블록에 대응하는 행 선택기 (예를 들면, X-DEC1)의 래치 (INV24, INV25)에는 블록 선택 정보가 임시적으로 저장될 것이다. 이러한 방식에 따라 블록 선택 정보가 나머지 매트들 각각의 행 선택기 내의 래치에 저장될 것이다.

마지막으로, 도 9에 도시된 바와 같이, 프로그램 실행을 알리는 10h 커맨드가 입력되면, 선택 신호 라인들 (S15∼S0) 중 선택된 라인에는 프로그램 전압이 인가되고 나머지 라인들에는 패스 전압이 인가된다. 이와 동시에, 각 페이지 버퍼 회로 (170_1∼170_4)에 로드된 데이터 비트들이 대응하는 매트들 각각의 열들로 전달된다. 이러한 조건 하에서 선택된 페이지의 메모리 셀들은 잘 알려진 프로그램 방식에 의해서 프로그램될 것이다. 소정 시간이 경과한 후, 선택된 페이지의 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하기 위한 프로그램 검증 동작이 수행된다.

편의상, 제 1 매트 (MAT1)와 관련하여 프로그램 검증 동작이 설명될 것이다. 프로그램 검증을 위해서, 선택된 페이지의 메모리 셀들의 상태들이 먼저 페이지 버퍼 회로 (170_1)를 통해 감지된다. 그렇게 감지된 데이터는 열 패스 게이트 회로 (180_1)를 통해 패스/페일 체크 회로 (190_1)로 전달된다. 패스/페일 체크 회로 (190_1)는 매트 (MAT1)의 선택된 페이지의 메모리 셀들이 모두 정상적으로 프로그램되었을 때 패스/페일 신호 (PF1)를 활성화시킨다. 리세트 신호 발생 회로 (200_1)는 활성화된 신호 (PF1)에 응답하여 리세트 신호 (RESET_M1)를 발생한다. 이는 매트 (MAT1)의 행 선택기들 (X-DEC1∼X-DECn)내의 래치들이 초기화되게 하며, 그 결과 고전압 스위치가 비활성화된다. 이는 프로그램 및 패스 전압들이 매트 (MAT1)의 선택된 메모리 블록의 워드 라인들로 전달되지 않음을 의미한다.

비록 매트들 (MAT1∼MAT4)의 선택된 페이지들에 동시에 데이터가 쓰여지더라도, 매트들 (MAT1∼MAT4)의 선택된 페이지들에 대한 프로그램 동작은 동시에 종료되지 않는다. 그러한 까닭에, 프로그램 동작이 종료된 선택 메모리 블록의 행들 또는 워드 라인들에는 계속해서 워드 라인 전압들 (또는 프로그램 및 패스 전압들)이 공급될 것이다. 이는 프로그램 동작이 종료된 메모리 블록에 프로그램 디스터브가 생기게 한다. 따라서, 프로그램 동작이 종료된 메모리 블록에는 워드 라인 전압들이 공급되지 않도록, 리세트 신호 발생 회로 (예를 들면, 200_1)는, 앞서 설명된 바와 같이, 패스/페일 체크 회로 (예를 들면, 190_1)의 출력에 따라 대응하는 매트의 각 행 디코더 내의 래치를 초기화시킨다.

본 발명에 따른 낸드 플래시 메모리 장치의 경우, 멀티-페이지 프로그램 방식과 마찬가지로, 각 매트를 선택하기 위한 커맨드 및 어드레스를 반복적으로 입력한 후에 멀티-페이지 읽기 동작 또는 멀티-블록 소거 동작이 수행될 수 있음은 자명하다. 그러므로 그것에 대한 설명은 생략될 것이다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 예를 들면, 래치 신호 발생 회로로부터 출력되는 래치 신호 (LATCH_M)는 플래그 신호 (R/)의 하이-로우 천이 대신에 어드레스의 입력 후에 언제라도 활성화될 수 있다.

상술한 바와 같이, 각 행 디코더에 블록 선택 정보를 저장할 수 있는 레지스터를 구현함으로써 다수의 페이지들에/로부터 데이터가 동시에 프로그램되도록/읽혀지도록 (또는 다수의 메모리 블록들이 동시에 소거되도록) 매트 당 하나의 페이지 또는 하나의 메모리 블록이 선택된다. 이는 다수의 페이지들을 프로그램할 때 (또는 다수의 메모리 블록들을 소거할 때) 프로그램/소거 시간이 단축되게 한다. 또한, 다수의 페이지들을 액세스하고자 할 때 역시 읽기 시간이 단축된다.

Claims

각각이 복수의 메모리 블록들을 갖는 복수의 매트들과;

상기 각 메모리 블록은 복수의 행들과 복수의 열들의 매트릭스 형태로 배열된 복수의 메모리 셀들을 가지며;

상기 각 매트의 메모리 블록들에 각각 대응하며, 각각이 블록 선택 정보에 응답하여 대응하는 메모리 블록을 선택하는 복수의 행 선택기들과;

상기 매트들에 각각 대응하며, 각각이 선택된 메모리 블록의 열들을 통해 대응하는 매트의 선택된 메모리 블록으로부터 데이터를 감지하고 상기 선택된 메모리 블록의 열들로 프로그램될 데이터를 전달하는 복수의 페이지 버퍼 회로들과;

상기 매트들에 각각 대응하며, 각각이 상기 대응하는 매트의 선택된 메모리 블록의 열들 중 일부를 선택하는 복수의 열 선택기들과;

상기 매트들에 각각 대응하며, 각각이 대응하는 열 선택기를 통해 대응하는 페이지 버퍼 회로로부터 전달되는 데이터가 패스 데이터인 지의 여부를 판별하는 복수의 패스/페일 체크 회로들과;

상기 매트들에 각각 대응하며, 각각이 대응하는 페이지 버퍼 회로로부터 전달되는 데이터가 패스 데이터로서 판별될 때 대응하는 매트의 제 1 리세트 신호를 발생하는 복수의 리세트 신호 발생기들과; 그리고

매트 선택 정보에 응답하여 상기 매트들 중 어느 하나를 선택하기 위한 래치 신호를 발생하는 래치 신호 발생기를 포함하고,

각 행 선택기는 a) 상기 블록 선택 정보에 응답하여 블록 선택 신호를 발생하는 디코딩 회로와; b) 대응하는 매트의 래치 신호가 활성화될 때 상기 디코딩 회로의 출력을 저장하는 레지스터와; c) 블록 워드 라인에 연결되며, 상기 레지스터에 의해서 래치된 값이 대응하는 메모리 블록이 선택되었음을 나타낼 때 상기 블록 워드 라인으로 고전압을 전달하는 제 1 스위치와; d) 상기 블록 워드 라인 상의 고전압에 응답하여 대응하는 메모리 블록의 행들로 워드 라인 전압들을 전달하는 제 2 스위치와; 그리고 e) 상기 제 1 리세트 신호가 활성화될 때 상기 레지스터를 리세트시키는 리세트 회로를 포함하는 낸드 플래시 메모리 장치.
제 1 항에 있어서,

외부로부터 인가되는 커맨드가 연속적인 데이터의 입력을 알리는 커맨드인 지의 여부를 판별하고 상기 외부로부터 인가되는 커맨드가 연속적인 데이터의 입력을 알리는 커맨드일 때 제 2 리세트 신호를 발생하는 제어 로직을 더 포함하는 낸드 플래시 메모리 장치.
제 1 항에 있어서,

상기 각 리세트 신호 발생기는 상기 제 2 리세트 신호가 활성화될 때 또는 대응하는 페이지 버퍼 회로로부터의 데이터가 패스 데이터로서 판별될 때 상기 제 1 리세트 신호를 발생하는 낸드 플래시 메모리 장치.
제 1 항에 있어서,

상기 래치 신호 발생기는

상기 메모리 장치의 동작 상태를 나타내는 플래그 신호에 응답하여 펄스 신호를 발생하는 펄스 발생부와; 그리고

상기 매트들에 각각 대응하는 복수의 디코더들을 포함하고, 상기 각 디코더는 상기 펄스 신호가 생성될 때 상기 매트 선택 정보에 응답하여 대응하는 매트의 래치 신호를 발생하는 낸드 플래시 메모리 장치.
제 1 항에 있어서,

상기 리세트 신호 발생기들 각각은 펄스 발생기를 포함하는 낸드 플래시 메모리 장치.