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KR100399351B1 - 공유된 선택 라인 구조를 갖는 낸드형 플래시 메모리 장치 - Google Patents

공유된 선택 라인 구조를 갖는 낸드형 플래시 메모리 장치 Download PDF

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KR100399351B1
KR100399351B1 KR10-2001-0047478A KR20010047478A KR100399351B1 KR 100399351 B1 KR100399351 B1 KR 100399351B1 KR 20010047478 A KR20010047478 A KR 20010047478A KR 100399351 B1 KR100399351 B1 KR 100399351B1
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line
ground
memory block
memory
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임영호
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삼성전자주식회사
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Publication date
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Abstract

여기에 개시되는 낸드형 플래시 메모리 장치는 공유된 스트링/그라운드 선택 라인 구조를 갖는다. 그러한 구조에 따르면, 스트링 방향으로 인접한 스트링/그라운드 선택 트랜지스터들이 버팅 콘택(butting contact)을 공유하도록, 인접한 메모리 블록들의 스트링/그라운드 선택 라인들은 전기적으로 연결되어 있다. 이러한 구조는 워드 라인 방향으로의 레이아웃 면적이 감소되는 버팅 콘택 수에 비례해서 감소되게 한다.

Description

공유된 선택 라인 구조를 갖는 낸드형 플래시 메모리 장치{NAND-TYPE FLASH MEMORY DEVICE WITH SHARED SELECTION LINE STRUCTURE}
본 발명은 정보 저장 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은 전기적으로 소거 및 프로그램 가능한 플래시 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 플래시 메모리는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있다. 특히 복수 개의 플래시 메모리 셀들이 직렬로 연결되는 스트링 구조를 갖기 때문에, 낸드형 플래시 메모리는 집적화에 용이할 뿐만 아니라 낮은 가격으로 공급될 수 있다. 이러한 이유로 낸드형 플래시 메모리는 각종 휴대용 제품들의 데이터 메모리로서 사용되어 오고 있다.
최근 낸드형 플래시 메모리에 대한 유저의 요구가 점차적으로 다양해지고 있다. 그러한 요구 사항들 중 하나가 데이터 입/출력 속도의 향상이다. 페이지 사이즈(page size) (또는 페이지 뎁스:page depth) 및 메모리 블록 사이즈(memory block size)를 증가시킴으로써 데이터 입/출력 속도가 향상될 수 있다. 여기서, 페이지라 함은 하나의 워드 라인이 활성화될 때 동시에 선택되는 메모리 셀들의 묶음으로 구성되며, 독출 및 프로그램 동작이 수행되는 기본 단위가 된다. 메모리 블록은 복수의 페이지들의 묶음으로 구성되며, 소거 동작이 수행되는 기본 단위가 된다.
도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도이다. 도 1을참조하면, 낸드형 플래시 메모리 장치는 메모리 셀 어레이(memory cell array, 10), 행 선택 회로(row selecting circuit, 12)(또는 행 디코더 회로: row decoder circuit), 페이지 버퍼 회로(page buffer circuit, 14) (또는 데이터 감지 및 래치 회로:data sensing and latching circuit), 그리고 열 디코더 회로(column decoder circuit, 16)를 포함한다. 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK0∼BLKn) (n은 양의 정수)로 구성되며, 각 메모리 블록은 복수 개의 스트링들을 포함한다. 각 스트링은, 도 1에 도시된 바와 같이, 대응하는 비트 라인(예를 들면, BL0)에 연결되는 스트링 선택 트랜지스터(string selecting transistor, SST), 공통 소오스 라인(common source line, CSL)에 연결되는 그라운드 선택 트랜지스터(ground selecting transistor, GST), 그리고 스트링 및 그라운드 선택 트랜지스터들(SST, GST) 사이에 직렬 연결되는 메모리 셀들(MC15∼MC0)로 구성된다. 스트링 선택 트랜지스터(SST), 메모리 셀들(MC15∼MC0) 그리고 그라운드 선택 트랜지스터(GST)는 스트링 선택 라인(SSL), 워드 라인들(WL15∼WL0) 그리고 그라운드 선택 라인(GSL)에 각각 연결되어 있다. 라인들(SSL, WL15∼WL0, GSL)은 대응하는 블록 선택 트랜지스터들(BS17∼BL0)을 통해 신호 라인들(SS, Si15∼Si0, GS)에 전기적으로 연결되어 있다. 블록 선택 트랜지스터들(BS17∼BL0)은 블록 선택 신호(BS)에 의해서 공통으로 제어된다.
계속해서 도 1을 참조하면, 행 선택 회로(12)는 블럭 선택 트랜지스터들(BS0∼BS17)을 통해 워드 라인들(WL0∼WL15) 중 어느 하나의 워드 라인(또는 페이지)를 선택한다. 페이지 버퍼 회로(14)는 선택되는 페이지의 메모리 셀들에 저장될 데이터를 임시적으로 저장하거나, 선택되는 페이지의 메모리 셀들에 저장된 데이터를 감지하는 역할을 수행한다. 페이지 버퍼 회로(14)는 선택되는 페이지에 관련된 열들 즉, 비트 라인들에 각각 대응하는 복수의 페이지 버퍼들(또는 데이터 감지 및 래치 블록들)로 구성되어 있다. 그러한 페이지 버퍼의 상세한 동작은 미국특허번호 제5712818호에 "Data Loading Circuit For Parallel Program Of Nonvolatile Semiconductor Memory"라는 제목으로 개시되어 있다. 선택되는 페이지의 메모리 셀들로부터 감지되는 데이터 비트들은 열 디코더 회로(16)를 통해 소정 단위(예를 들면, 바이트 단위: ×8)로 외부로 출력될 것이다.
페이지 사이즈와 블록 사이즈는 플래시 메모리 설계시 하드웨어적으로 결정된다. 바이트(×8) 또는 워드(×16) 단위로 랜덤 액세스에 의해 데이터를 독출하는 노어형 플래시 메모리와는 달리, 낸드형 플래시 메모리는 페이지 버퍼 회로(14)를 이용하여 비교적 긴 시간(예를 들면, ∼10㎲)에 걸쳐 페이지 단위로 데이터를 감지 및 래치한다. 그렇게 래치되는 데이터는 nREx 핀을 토글시킴으로써 정보 처리 시스템(예를 들면, CPU)에 의해서 ×8 단위로 순차적으로 페치된다. 따라서 낸드형 플래시 메모리는 데이터 독출시 비교적 긴 레이턴시(latency)를 필요로 한다. 반면에 낸드형 플래시 메모리는, 일단 데이터가 페이지 버퍼 회로에 의해서 감지 및 래치되면, 데이터 출력 속도가 좋은 장점을 가진다.
잘 알려진 바와 같이, 셀 스트링을 구성하는 메모리 셀들 각각은 부유 게이트 트랜지스터(floating gate transistor)로 구성되며, 부유 게이트 트랜지스터는 소오스, 드레인, 부유 게이트, 그리고 제어 게이트(control gate)를 갖는다. 각 부유 게이트 트랜지스터의 제어 게이트는 워드 라인에 연결된다. 셀 스트링을 구성하는 메모리 셀들이 부유 게이트 트랜지스터로 구성되기 때문에, 일반적인 NMOS 트랜지스터로서 동작하는 스트링 및 그라운드 선택 트랜지스터들의 경우, 부유 게이트를 형성하는 제 1 폴리실리콘(polycrystalline silicon)과 제어 게이트를 형성하는 제 2 폴리실리콘은 전기적으로 연결(strap)되어야 한다. 이를 좀 더 구체적으로 설명하면, 다음과 같다.
도 1에 도시된 메모리 블록들 각각의 워드 라인들과 선택 라인들의 레이아웃을 보여주는 도 2를 참조하면, 각 메모리 블록(예들 들면, i번째 메모리 블록과 (i+1)번째 메모리 블록)의 워드 라인들과 스트링 및 그라운드 선택 라인들은 셀프-얼라인 방법(self-aligned method)에 의해서 형성될 것이다. i번째 메모리 블록(BLKi)의 그라운드 선택 트랜지스터(GSTi)의 부유 게이트와 제어 게이트는 일반적인 NMOS 트랜지스터로서 동작되도록 메탈(M1)(예를 들면, 텅스텐)에 의해서 전기적으로 연결된다. 마찬가지로, (i+1)번째 메모리 블록(BLKi+1)의 스트링 선택 트랜지스터(SSTi+1)의 부유 게이트와 제어 게이트는 일반적인 NMOS 트랜지스터로서 동작되도록 메탈(M1)(예를 들면, 텅스텐)에 의해서 전기적으로 연결된다.
이를 위해서, 먼저, 부유 게이트용 폴리실리콘이 노출되도록 제어 게이트용 폴리실리콘을 통해 콘택홀이 형성될 것이다. 그 다음에 부유 게이트용 폴리실리콘과 제어 게이트용 폴리실리콘이 전기적으로 연결되도록, 콘택홀이 메탈에 의해서 채워진다. 이러한 과정을 통해 형성되는 컨택은 소위 "버팅 콘택(butting contact)"이라 불린다. 각 메모리 블록에서 행해지는 버팅 콘택은 횡 방향 또는 워드 라인 방향으로의 레이아웃 면적이 증가되게 한다. 뿐만 아니라, 그러한 버팅 콘택은 스트링 방향으로의 레이아웃 면적이 증가되게 한다. 이러한 현상은 집적도가 증가함에 따라 더욱 심각한 문제로 대두될 것이다.
본 발명의 목적은 공유되는 선택 라인 구조를 갖는 낸드형 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 스트링/그라운드 선택 트랜지스터의 버팅 콘택에 의해서 점유되는 면적을 줄일 수 있는 낸드형 플래시 메모리 장치를 제공하는 것이다.
도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도;
도 2는 도 1에 도시된 메모리 블록들 각각의 워드 라인들과 선택 라인들의 레이아웃을 보여주는 평면도;
도 3은 본 발명에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도;
도 4는 도 3에 도시된 메모리 블록을 보여주는 회로도;
도 5는 도 4에서 점선으로 표시된 부분을 보여주는 평면도;
도 6은 도 5의 점선 A-A'을 따라 절단된 단면을 보여주는 단면도;
도 7은 도 3에 도시된 행 디코더, 바이어스 회로, 그리고 블록 선택 스위치 회로를 보여주는 회로도;
도 8은 독출 동작에 따른 도 7에 도시된 행 디코더, 바이어스 회로, 그리고 블록 선택 스위치 회로의 동작을 설명하기 위한 동작 타이밍도;
도 9는 본 발명의 제 2 실시예에 따른 행 디코더, 바이어스 회로, 그리고 블록 선택 스위치 회로를 보여주는 회로도; 그리고
도 10은 본 발명의 제 2 실시예에 따른 행 디코더, 바이어스 회로, 그리고 블록 선택 스위치 회로를 보여주는 회로도이다.
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 낸드형 플래시 메모리 장치는 제 1 및 제 2 메모리 블록들을 포함한다. 상기 제 1 및 제 2 메모리 블록들 각각은 비트 라인들에 각각 연결되는 복수 개의 셀 스트링들로 구성된다. 상기 각 셀 스트링은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결되는 그라운드 선택 트랜지스터, 그리고 상기 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 복수의 메모리 셀들을 구비한다. 상기 각 셀 스트링의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 그라운드 선택 트랜지스터는 그라운드 선택 라인에 연결되고, 상기 메모리 셀들은 대응하는 워드 라인들에 각각 연결된다. 상기 제 1 메모리 블록의 그라운드/스트링 선택 라인은 버팅 콘택을 공유하도록 상기 제 2 메모리 블록의 그라운드/스트링 선택 라인과 전기적으로 연결된다. 상기 제 1 메모리 블록의 스트링 선택 라인이 상기 제 2 메모리 블록의 스트링 선택 라인과 전기적으로 연결되는 경우, 상기 제 1 및 제 2 메모리 블록들은 상기 전기적으로 연결되는 스트링 선택 라인들을 기준으로 대칭되도록 배치된다.
이 실시예에 있어서, 독출 및 프로그램 동작시에 상기 공유되는 스트링 선택 라인들로 접지 전압을 공급하고 소거 동작시에 상기 공유되는 스트링 선택 라인들을 플로팅시키는 바이어스 회로를 더 포함하며, 상기 바이어스 회로는 제 1 메모리 블록을 선택하기 위한 블록 선택 정보와 상기 제 2 메모리 블록을 선택하기 위한 블록 선택 정보에 따라서 동작된다.
(작용)
이러한 장치에 의하면, 인접한 메모리 블록들의 스트링/그라운드 선택 트랜지스터들의 버팅 콘택이 공유됨에 따라, 인접한 메모리 블록들의 스트링/그라운드 선택 라인들이 전기적으로 연결된다.
(실시예)
본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이후 상세히 설명될 것이다.
본 발명의 신규한 낸드형 플래시 메모리 장치에 있어서, 인접한 메모리 블록들의 스트링/그라운드 선택 라인들은 스트링 방향으로 인접한 스트링/그라운드 선택 트랜지스터들이 버팅 콘택(butting contact)을 공유하도록 전기적으로 연결되어있다. 이러한 구조에 의하면, 워드 라인 방향으로의 레이아웃 면적은 감소되는 버팅 콘택 수에 비례해서 감소될 수 있다. 마찬가지로, 비트 라인 방향으로의 레이아웃 면적 역시 감소될 수 있다. 이는 이후 상세히 설명될 것이다.
도 3은 본 발명에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도이고, 도 4는 도 3에 도시된 메모리 블록을 보여주는 회로도이다. 도 5는 도 4에서 점선으로 표시된 부분을 보여주는 평면도이고, 도 6은 도 5의 점선 A-A'을 따라 절단된 단면을 보여주는 단면도이다.
먼저 도 3을 참조하면, 낸드형 플래시 메모리 장치(100)는 복수 개의 메모리 블록들을 포함한다. 도 3에는 단지 네개의 메모리 블록들(BLK(k+1), BLK(k), BLK(k-1), BLK(k-2))이 도시되어 있다. 메모리 블록들(BLK(k+1), BLK(k), BLK(k-1), BLK(k-2)) 각각에는 스트링 선택 라인(SSL), 복수 개의 워드 라인들(WL0-WL15), 그리고 그라운드 선택 라인(GSL)이 행 방향 또는 비트 라인과 직교하는 방향으로 병렬로 배치된다. 메모리 블록들 각각은 비트 라인들에 각각 대응하는 셀 스트링들을 포함한다. 메모리 블록(예를 들면, BLK(k))에 있어서, 각 셀 스트링은, 도 4에 도시된 바와 같이, 대응하는 비트 라인(예를 들면, BLm)에 연결되는 스트링 선택 트랜지스터(SST(k)), 공통 소오스 라인(CSL)에 연결되는 그라운드 선택 트랜지스터(GST(k)), 그리고 스트링 및 그라운드 선택 트랜지스터들(SST(k), GST(k)) 사이에 직렬 연결되는 메모리 셀들(MC15∼MC0)로 구성된다. 스트링 선택 트랜지스터(SST(k)), 메모리 셀들(MC15∼MC0) 그리고 그라운드 선택 트랜지스터(GST(k))는 스트링 선택 라인(SSL(k)), 워드 라인들(WL15-WL0) 그리고 그라운드 선택라인(GSL(k))에 각각 연결되어 있다.
도 3 및 도 4에서 알 수 있듯이, 인접한 메모리 블록들의 스트링 선택 라인들은 전기적으로 연결되어 있고, 인접한 메모리 블록들의 그라운드 선택 라인들은 전기적으로 연결되어 있다. 예를 들면, 메모리 블록(BLK(k))의 스트링 선택 라인(SSL(k))은 인접한 메모리 블록(BLK(k+1))의 스트링 선택 라인(SSL(k+1))과 전기적으로 연결되어 있다. 메모리 블록(BLK(k))의 그라운드 선택 라인(GSL(k))은 인접한 메모리 블록(BLK(k-1))의 그라운드 선택 라인(GSL(k-1))과 전기적으로 연결되어 있다. 인접한 스트링/그라운드 선택 라인들 사이의 전기적인 연결은 비트 라인 방향으로 인접한 스트링/그라운드 선택 트랜지스터들이 버팅 콘택을 공유하도록 함으로써 이루어진다.
여기서, "버팅 콘택"이라 함은 일반적인 트랜지스터와 같이 동작하도록 부유 게이트 트랜지스터의 부유 게이트와 제어 게이트를 전기적으로 연결시키는 것을 의미한다. 그러한 버팅 콘택을 공유하기 위한 레이아웃 구조를 보여주는 도 5를 참조하면, 스트링/그라운드 선택 트랜지스터의 버팅 콘택을 공유하기 위해서, 인접한 스트링 선택 트랜지스터들(SST(k), SST(k+1))은 하나의 트랜지스터로서 동작하도록 형성된다. 이러한 레이아웃 구조에 있어서, 도 2의 레이아웃 구조와 비교하여 볼 때 워드 라인 방향으로의 면적이 감소될 뿐만 아니라, 비트 라인 방향으로의 면적이 감소된다. 스트링/그라운드 선택 트랜지스터의 버팅 콘택 구조는 도 6에 도시되어 있다. 부유 게이트용 폴리실리콘은 메탈을 통해 제어 게이트용 폴리실리콘과 전기적으로 연결되어 있다.
메모리 블록(BLK(k)의 스트링 선택 라인(SSL(k))이 메모리 블록(BLK(k+1))의 스트링 선택 라인(SSL(k+1))과 전기적으로 연결되는 경우, 메모리 블록들(BLK(k), BLK(k+1))은 상기 전기적으로 연결되는 스트링 선택 라인들을 기준으로 대칭되도록 배치된다. 마찬가지로, 메모리 블록(BLK(k)의 그라운드 선택 라인(GSL(k))이 메모리 블록(BLK(k-1))의 그라운드 선택 라인(GSL(k-1))과 전기적으로 연결되는 경우, 메모리 블록들(BLK(k), BLK(k-1))은 상기 전기적으로 연결되는 그라운드 선택 라인들(GSL(k), GSL(k-1))을 기준으로 대칭되도록 배치된다.
다시 도 3을 참조하면, 낸드형 플래시 메모리 장치(100)는 메모리 블록들 각각에 대응하는 행 디코더(X-DEC)와 블록 선택 스위치 회로(SW)를 포함한다. 각 행 디코더는 블록 어드레스 정보에 따라 블록 워드 라인을 활성화시키거나 비활성화시킨다. 예를 들면, k번째 메모리 블록(BLK(k))에 대응하는 행 디코더(X-DEC(k))는 블록 어드레스 정보에 응답하여 블록 워드 라인(BLKWL(k))을 활성화/비활성화시킨다. 블록 선택 스위치 회로들 각각은 대응하는 블록 워드 라인의 상태에 따라 구동 라인들을 스트링 선택 라인, 워드 라인들, 그리고 그라운드 선택 라인과 전기적으로 연결한다. 이는 이후 상세히 설명될 것이다.
본 발명의 낸드형 플래시 메모리 장치(100)는 복수의 바이어스 회로(BIAS)들을 포함하며, 각 바이어스 회로는 동작 모드에 따라 인접한 메모리 블록들의 공유되는 스트링/그라운드 선택 라인들을 바이어스한다. 각 바이어스 회로(BIAS)는 인접한 메모리 블록들에 대응하는 행 디코더들로부터 제공되는 블록 선택 정보에 응답하여 동작한다. 바이어스 회로는 선택 메모리 블록의 양측에 인접하는 비선택 메모리 블록들 내에서 불필요한 전류 경로가 생기는 것을 방지하기 위한 것이다. 이는 이후 상세히 설명될 것이다.
도 7은 본 발명의 바람직한 실시예에 따른 행 디코더, 바이어스 회로 그리고 블록 선택 스위치 회로를 보여주는 회로도이다.
도 7에 있어서, 메모리 블록들 각각에 대응하는 행 디코더와 블록 선택 스위치 회로가 서로 동일하게 구성되기 때문에, 하나의 메모리 블록(예를 들면, BLK(k))과 관련되는 행 디코더(X-DEC(k))와 블록 선택 스위치 회로(SW(k))가 설명될 것이다. 먼저, 블록 선택 스위치 회로(SW(k))는 복수의 NMOS 트랜지스터들(또는 블록 선택 트랜지스터들) (B0-B17)로 구성되며, NMOS 트랜지스터들(B0-B17)의 게이트들은 대응하는 행 디코더(X-DEC(k))의 블록 워드 라인(BLKWL(k))에 공통으로 연결되어 있다. NMOS 트랜지스터들(B0-B17)은 스트링 선택 라인(SSL(k)), 워드 라인들(WL15(k)-WL0(k)), 그리고 그라운드 선택 라인(GSL(k))을 대응하는 구동 라인들(SS, S15-S0, GS)에 각각 연결되도록 형성되어 있다. 메모리 블록(BLK(k))의 스트링 선택 라인(SSL(k))은 인접한 메모리 블록(BLK(k+1))의 스트링 선택 라인(SSL(k+1))과 전기적으로 연결되어 있다. 메모리 블록(BLK(k))의 그라운드 선택 라인(GSL(k))은 인접한 메모리 블록(BLK(k-1))의 그라운드 선택 라인(GSL(k+1))과 전기적으로 연결되어 있다.
계속해서 도 7을 참조하면, 행 디코더(X-DEC(k))는 세개의 낸드 게이트(NAND gate)들(G1, G2, G3), 하나의 퓨즈(F1), 하나의 PMOS 트랜지스터(M1), 그리고 네개의 NMOS 트랜지스터들(M2-M5)로 구성되어 있다. 낸드 게이트(G1)에는 블록 선택 정보로서 블록 어드레스 신호들(Pi, Qj)이 공급된다. 낸드 게이트(G2)의 일 입력 단자와 낸드 게이트(G1)의 출력 단자 사이에는 퓨즈(F1)가 연결되어 있다. 낸드 게이트(G2)의 다른 입력 단자에는 제어 신호(UNSELdis)가 공급된다. 낸드 게이트(G2)의 일 입력 단자와 전원 전압 사이에는, 게이트가 접지되는 PMOS 트랜지스터(M1)가 연결되어 있다. 낸드 게이트(G2)의 출력 단자와 블록 워드 라인(BLKWL(k)) 사이에는 NMOS 트랜지스터(M2)가 연결되며, NMOS 트랜지스터(M2)의 게이트에는 제어 신호(ERSen)가 인가된다. 낸드 게이트(G3)의 일 입력 단자는 낸드 게이트(G2)의 출력 단자에 연결되고, 낸드 게이트(G3)의 다른 입력 단자는 제어 신호(BLKWLdis)에 연결된다. 블록 워드 라인(BLKWL(k))과 접지 전압 사이에는 NMOS 트랜지스터(M5)가 연결되며, NMOS 트랜지스터(M5)는 낸드 게이트(G3)의 출력 신호에 의해서 제어된다. 다이오드-연결된 NMOS 트랜지스터(M4)는 VXPS 전압과 블록 워드 라인(BLKWL(k)) 사이에 연결되고, NMOS 트랜지스터(M3)는 VXPS 전압과 블록 워드 라인(BLKWL(k)) 사이에 연결되어 있다. NMOS 트랜지스터(M3)의 게이트는 VPRE 전압에 연결되어 있다. 행 디코더의 동작은 이후 상세히 설명될 것이다.
공유되는 그라운드/스트링 선택 라인들에는 두개의 NMOS 트랜지스터들(M6, M7)로 구성되는 바이어스 회로가 각각 연결되어 있다. 예를 들면, 공유되는 그라운드 선택 라인들(GSL(k), GSL(k-1))에 연결되는 바이어스 회로(BIAS)에 있어서, NMOS 트랜지스터들(M6, M7)은 메모리 블록(BLK(k))의 공유된 그라운드 선택 라인(GSL(k))과 전압 공급 단자(VIRGND) 사이에 직렬 연결된다. NMOS 트랜지스터(M6)은 행 디코더(X-DEC(k))의 낸드 게이트(G3)의 출력 신호에 의해서제어되는 반면에, NMOS 트랜지스터(M7)은 행 디코더(X-DEC(k-1))의 낸드 게이트(G3)의 출력 신호에 의해서 제어된다. 블록 어드레스 신호들(Pi, Qj)이 모두 하이 레벨이고 제어 신호들(UNSELdis, BLKWLdis)가 하이 레벨일 때 즉, 메모리 블록(BLK(k))이 선택될 때, 낸드 게이트(G3)의 출력 신호는 로우 레벨이 된다. 블록 어드레스 신호들(Pi, Qj) 중 적어도 하나가 로우 레벨이고 제어 신호들(UNSELdis, BLKWLdis)가 하이 레벨일 때 즉, 메모리 블록(BLK(k))가 선택되지 않을 때, 낸드 게이트(G3)의 출력 신호는 하이 레벨이 된다. 여기서, 낸드 게이트(G3)의 출력 신호는 블록 선택 정보를 나타낸다. 즉, 선택 메모리 블록의 낸드 게이트(G3)의 출력 신호는 로우 레벨이 되는 반면에 비선택 메모리 블록의 낸드 게이트(G3)의 출력 신호는 하이 레벨이 된다. 각 메모리 블록의 낸드 게이트(G3)의 출력 신호는 블록 선택 정보와 동기된 신호이다.
도 8은 독출 동작에 따른 도 7의 행 디코더, 바이어스 회로 그리고 블록 선택 스위치 회로의 동작을 설명하기 위한 동작 타이밍도이다. 설명의 편의상, 메모리 블록(BLK(k))과 상기 메모리 블록(BLK(k))의 워드 라인(WL0)이 선택된다고 가정하자. 독출 동작은, 도 8에 도시된 바와 같이, 블록 워드 라인 프리챠지 구간, 워드 라인 디벨러프 구간 그리고 방전 구간으로 구분된다. 제어 신호(UNSELdis)는 블록 워드 라인 프리챠지 구간 동안 로우 레벨로 유지되고 워드 라인 디벨러프 구간 및 방전 구간 동안 하이 레벨로 유지된다. 제어 신호(BLKWLdis)는 소거/독출/프로그램 동작이 시작되면 자동적으로 하이 레벨이 된다. 제어 신호(ERSen)는 소거 동작시에 하이 레벨이 되고 독출/프로그램 동작시에 로우 레벨이 된다. 여기서, 로우레벨은 접지 전압(GND) 레벨을 가지고, 하이 레벨은 전원 전압(Vcc) 레벨을 갖는다.
블록 워드 라인 프리챠지 구간에서, 선택 메모리 블록(BLK(k))에 대응하는 행 디코더(X-DEC(k))의 낸드 게이트(G2)의 출력 신호가 하이 레벨이 되기 때문에(UNSELdis='L', BLKWLdis='H'), 행 디코더(X-DEC(k))의 NMOS 트랜지스터(M5)는 턴 오프된다. NMOS 트랜지스터(M3)의 게이트에는, 도 8에 도시된 바와 같이, 블록 워드 라인 프리챠지 구간에서 Vread 전압이 인가된다. 그러므로, 행 디코더(X-DEC(k))의 블록 워드 라인(BLKWL(k))은 NMOS 트랜지스터(M3)를 통해 (Vread-Vth)(Vread는 약 5V이고, Vth는 NMOS 트랜지스터의 문턱 전압을 나타냄)으로 프리챠지 된다. 나머지 비선택 메모리 블록들(예를 들면, BLK(k+1), BLK(k-1))에 대응하는 행 디코더들(X-DEC(k+1), X-DEC(k-1))의 낸드 게이트들(G2)은 로우 레벨 신호를 각각 출력한다. 이로써 행 디코더들(BLK(k+1), BLK(k-1)) 각각의 NMOS 트랜지스터(M5)는 턴 온된다. 그러므로, 블록 워드 라인들(BLKWL(k+1), BLKWL(k-1))은 로우 레벨이 되며, 스위치 회로들(SW(k+1), SW(k-1)) 각각의 NMOS 트랜지스터들(B0-B17)은 턴 오프된다. 이는 비선택 메모리 블록의 스트링 선택 라인, 워드 라인들 및 그라운드 선택 라인이 플로팅 상태가 됨을 의미한다.
워드 라인 디벨러프 구간에 있어서, 구동 라인들(SS, S1-S15, GS)이 Vread 전압으로 활성화될 때, 블록 워드 라인(BLKWL(k))의 프리챠지 전압(Vread-Vth)은 블록 선택 스위치 회로(SW(k))의 NMOS 트랜지스터들(B0-B17)의 셀프-부스팅(self-boosting)에 의해서 (Vread-Vth+α)까지 증가될 것이다. 여기서, α는 커플링비(coupling ratio)에 의해서 결정되는 ΔV이다. ΔV는 (Vread+Vth) 전압보다 낮으며, 이는 블록 워드 라인(BLKWL(K))에 충전되는 전압이 다이오드-연결된 NMOS 트랜지스터(M4)에 의해서 제한되기 때문이다.
워드 라인 디벨러프 구간 동안, 구동 라인들(SS, S2-S15, GS)의 Vread 전압은 스위치 회로(SW(k))의 턴-온된 NMOS 트랜지스터들(B0-B17)을 통해 그라운드 선택 라인(GSL(k)), 워드 라인들(WL2-WL15) 그리고 스트링 선택 라인(SSL(k))으로 각각 전달된다. 선택된 워드 라인(WL0)은 워드 라인 디벨러프 구간에서 구동 라인(S0)으로부터의 0V 전압을 공급받는다. 이후 잘 알려진 방법에 따라 선택된 워드 라인(WL0)의 메모리 셀들에 저장된 데이터가 페이지 버퍼 회로에 의해서 감지된다.
선택 메모리 블록(BLK(k))의 스트링 선택 라인(SSL(k))은 인접한 비선택 메모리 블록(BLK(k+1))의 스트링 선택 라인(SSL(k+1))과 전기적으로 연결되어 있기 때문에, 비선택 메모리 블록(BLK(k+1))의 스트링 선택 라인(SSL(k+1))에도 Vread 전압이 인가된다. 이는 비선택 메모리 블록(BLK(k+1))의 셀 스트링들이 대응하는 비트 라인들에 연결되게 한다. 마찬가지로, 선택 메모리 블록(BLK(k))의 그라운드 선택 라인(GSL(k))은 인접한 비선택 메모리 블록(BLK(k-1))의 그라운드 선택 라인(GSL(k-1))과 전기적으로 연결되어 있기 때문에, 비선택 메모리 블록(BLK(k-1))의 그라운드 선택 라인(SSL(k+1))에도 Vread 전압이 인가된다.
선택 메모리 블록(BLK(k))에 대응하는 행 디코더(X-DEC(k))의 낸드 게이트(G3)는 워드 라인 디벨러프 구간에서 로우 레벨 신호를 출력한다. 이와 반대로, 비선택 메모리 블록들(예를 들면, BLK(k+1), BLK(k-1))에 각각 대응하는 행 디코더들(X-DEC(k+1), X-DEC(k-1)) 각각의 낸드 게이트(G3)는 워드 라인 디벨러프 구간에서 하이 레벨 신호를 출력한다. 메모리 블록들(BLK(k+1), BLK(k)) 사이에 위치한 바이어스 회로에 있어서, NMOS 트랜지스터(M7)는 턴 온되고 NMOS 트랜지스터(M6)는 턴 오프된다. 마찬가지로, 메모리 블록들(BLK(k), BLK(k-1)) 사이에 위치한 바이어스 회로에 있어서, NMOS 트랜지스터(M7)는 턴 오프되고 NMOS 트랜지스터(M6)는 턴 온된다. 이는 공유되는 스트링 선택 라인(SSL(k))과 공유되는 그라운드 선택 라인(GSL(k))이 계속해서 Vread 전압으로 유지됨을 의미한다.
이와 반대로, 비선택 메모리 블록(BLK(k-1))의 공유된 스트링 선택 라인(SSL(k-1))에 연결된 바이어스 회로에 있어서, NMOS 트랜지스터들(M7, M6)은 모두 턴 온되기 때문에, 공유되는 스트링 선택 라인(SSL(k-1))은 NMOS 트랜지스터들(M6, M7)을 통해 접지 전압을 갖는 전압 공급 단자(VIRGND)에 연결된다. 즉, 선택 메모리 블록(BLK(k))에 인접한 비선택 메모리 블록(BLK(k-1))의 스트링 선택 트랜지스터들은 턴 오프된다. 이는, 선택 메모리 블록(BLK(k))과 공유되는 그라운드 선택 라인(BLK(k-1))이 Vread 전압으로 구동되더라도, 비선택 메모리 블록(BLK(k-1))의 셀 스트링에 의해서 형성되는 전류 경로가 차단됨을 의미한다.
마찬가지로, 비선택 메모리 블록(BLK(k+1))의 공유된 그라운드 선택 라인(GSL(k+1))에 연결된 바이어스 회로에 있어서, NMOS 트랜지스터들(M7, M6)은 모두 턴 온되기 때문에, 공유되는 그라운드 선택 라인(GSL(k+1))은 접지 전압을 갖는 전압 공급 단자(VIRGND)에 연결된다. 즉, 선택 메모리 블록(BLK(k))에 인접한비선택 메모리 블록(BLK(k+1))의 그라운드 선택 트랜지스터들은 턴 오프된다. 이는, 선택 메모리 블록(BLK(k))과 공유되는 스트링 선택 라인(SSL(k+1))이 Vread 전압으로 구동되더라도, 비선택 메모리 블록(BLK(k+1))의 셀 스트링에 의해서 형성되는 전류 경로가 차단됨을 의미한다.
이후, 방전 구간에서 워드 라인들과 스트링 및 그라운드 선택 라인들의 전압들이 방전됨에 따라 일련의 독출 동작이 종료될 것이다.
프로그램 동작이 수행되는 경우, 공유되는 스트링/그라운드 선택 라인들은 앞서 설명된 독출 동작과 유사한 방법으로 제어될 것이다. 소거 동작이 수행되는 경우(ERSen: Vread), 선택 메모리 블록의 워드 라인들에는 소정의 전압(예를 들면, 0V 내지 0.8V)이 인가되고 비선택 메모리 블록의 워드 라인들은 플로팅 상태로 유지된다. 그리고, 모든 메모리 블록들의 스트링 선택 라인과 그라운드 선택 라인은 플로팅 상태로 유지되어야 한다. 공급 단자(VIRGND)에는 전원 전압(Vcc)이 공급되기 때문에, 스트링/그라운드 선택 라인은 (Vcc-Vth) 전압으로 프리챠지된다. 이때, 바이어스 회로를 구성하는 NMOS 트랜지스터(M7)가 셧-오프되어 스트링/그라운드 선택 라인이 플로팅 상태로 유지된다.
도 9는 본 발명의 제 2 실시예에 따른 행 디코더, 바이어스 회로 그리고 블록 선택 스위치 회로를 보여주는 회로도이다. 도 9에 있어서, 도 7에 도시된 구성 요소들과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기된다. 본 발명의 제 2 실시예에 있어서, 인접한 메모리 블록들의 스트링 선택 라인들은 공유되는 반면에 그라운드 선택 라인들은 공유되지 않는다. 예를 들면, 선택 메모리 블록(BLK(k))의 스트링 선택 라인(SSL(k))은 제 1 실시예와 동일한 방법으로 버팅 콘택을 공유시킴으로써 인접한 비선택 메모리 블록(BLK(k+1))의 스트링 선택 라인(SSL(k+1))과 전기적으로 연결되어 있다. 메모리 블록들(BLK(k), BLK(k+1)은 공유된 스트링 선택 라인들을 기준으로 대칭되도록 배치되어 있다.
선택 메모리 블록(BLK(k))의 그라운드 선택 라인(GSL(k))은 바이어스 회로로서 NMOS 트랜지스터(M8)를 통해 전압 공급 단자(VIRGND)에 연결되어 있다. 선택 메모리 블록에 대응하는 행 디코더의 낸드 게이트(G3)가 워드 라인 디벨러프 구간에서 로우 레벨 신호를 출력하기 때문에, 그라운드 선택 라인(GSL(k))은 정상적으로 Vread 전압으로 구동될 것이다. 비선택 메모리 블록(BLK(k+1))의 그라운드 선택 라인(GSL(k+1))은 바이어스 회로로서 NMOS 트랜지스터(M8)를 통해 전압 공급 단자(VIRGND)에 연결되어 있다. 비선택 메모리 블록에 대응하는 행 디코더의 낸드 게이트(G3)가 워드 라인 디벨러프 구간에서 하이 레벨 신호를 출력하기 때문에, 그라운드 선택 라인(GSL(k+1))은 독출/프로그램 동작시에 접지 전압을 공급받고 소거 동작시에 플로팅 상태로 유지된다. 이는, 스트링 선택 라인들이 공유되더라도, 비선택 메모리 블록의 셀 스트링을 통해 불필요한 전류 경로가 차단됨을 의미한다.
본 발명에 따른 제 2 실시예는 제 1 실시예와 같은 효과를 얻을 수 있음은 자명하다. 즉, 워드 라인 방향으로의 그리고 비트 라인 방향으로의 면적이 모두 감소된다.
도 10은 본 발명의 제 3 실시예에 따른 행 디코더, 바이어스 회로 그리고 블록 선택 스위치 회로를 보여주는 회로도이다.
도 10에 있어서, 도 7에 도시된 구성 요소들과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기된다. 본 발명의 제 3 실시예에 있어서, 인접한 메모리 블록들의 그라운드 선택 라인들은 공유되는 반면에 스트링 선택 라인들은 공유되지 않는다. 예를 들면, 선택 메모리 블록(BLK(k))의 그라운드 선택 라인(GSL(k))은 제 1 실시예와 동일한 방법으로 버팅 콘택을 공유시킴으로써 인접한 비선택 메모리 블록(BLK(k-1))의 그라운드 선택 라인(GSL(k-1))과 전기적으로 연결되어 있다. 메모리 블록들(BLK(k), BLK(k-1)은 공유된 스트링 선택 라인들을 기준으로 대칭되도록 배치되어 있다.
선택 메모리 블록(BLK(k))의 스트링 선택 라인(SSL(k))은 바이어스 회로로서 NMOS 트랜지스터(M8)를 통해 전압 공급 단자(VIRGND)에 연결되어 있다. 선택 메모리 블록에 대응하는 행 디코더의 낸드 게이트(G3)가 워드 라인 디벨러프 구간에서 로우 레벨 신호를 출력하기 때문에, 스트링 선택 라인(SSL(k))은 정상적으로 Vread 전압으로 구동될 것이다. 비선택 메모리 블록(BLK(k-1))의 스트링 선택 라인(SSL(k-1))은 바이어스 회로로서 NMOS 트랜지스터(M8)를 통해 전압 공급 단자(VIRGND)에 연결되어 있다. 비선택 메모리 블록에 대응하는 행 디코더의 낸드 게이트(G3)가 워드 라인 디벨러프 구간에서 하이 레벨 신호를 출력하기 때문에, 스트링 선택 라인(SST(k-1))은 독출/프로그램 동작시에 접지 전압을 공급받고 소거 동작시에 플로팅 상태로 유지된다. 이는, 그라운드 선택 라인들이 공유되더라도, 비선택 메모리 블록의 셀 스트링을 통해 불필요한 전류 경로가 차단됨을 의미한다.
본 발명에 따른 제 3 실시예는 제 1 실시예와 같은 효과를 얻을 수 있음은자명하다. 즉, 워드 라인 방향으로의 그리고 비트 라인 방향으로의 면적이 모두 감소된다.
본 발명에 따른 메모리 셀 어레이의 레이아웃 구조 및 스트링/그라운드 선택 라인을 제어하기 위한 스킴은 리던던시용 메모리 블록에도 동일하게 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 비트 라인 방향으로 인접한 그라운드/스트링 선택 트랜지스터들이 버팅 콘택을 공유하도록 인접한 메모리 블록들의 그라운드/스트링 선택 라인들을 전기적으로 연결시킴으로써, 비트 라인 방향 뿐만 아니라 워드 라인 방향으로의 면적이 상당히 감소될 수 있다. 또한 작은 스트링 피치 내에 행 디코더를 레이아웃하는 것이 용이하다.

Claims (22)

  1. 제 1 및 제 2 메모리 블록들과;
    상기 제 1 및 제 2 메모리 블록들 각각은 비트 라인들에 각각 연결되는 복수 개의 셀 스트링들을 포함하고,
    상기 각 셀 스트링은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결되는 그라운드 선택 트랜지스터, 그리고 상기 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 복수의 메모리 셀들로 구성되며;
    상기 각 셀 스트링의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 그라운드 선택 트랜지스터는 그라운드 선택 라인에 연결되고, 상기 메모리 셀들은 대응하는 워드 라인들에 각각 연결되며; 그리고
    상기 제 1 메모리 블록의 그라운드/스트링 선택 라인은 버팅 콘택(butting contact)을 공유하도록 상기 제 2 메모리 블록의 그라운드/스트링 선택 라인과 전기적으로 연결되는 낸드형 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 블록의 스트링 선택 라인이 상기 제 2 메모리 블록의 스트링 선택 라인과 전기적으로 연결될 때, 상기 제 1 및 제 2 메모리 블록들은 상기 전기적으로 연결되는 스트링 선택 라인들을 기준으로 대칭되도록 배치되는 낸드형플래시 메모리 장치.
  3. 제 2 항에 있어서,
    독출 및 프로그램 동작시에 상기 공유되는 스트링 선택 라인들로 접지 전압을 공급하고 소거 동작시에 상기 공유되는 스트링 선택 라인들을 플로팅시키는 바이어스 회로를 더 포함하며, 상기 바이어스 회로는 제 1 메모리 블록을 선택하기 위한 블록 선택 정보와 상기 제 2 메모리 블록을 선택하기 위한 블록 선택 정보에 따라서 동작되는 낸드형 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 상기 비트 라인들에 각각 연결되는 복수 개의 셀 스트링들을 구비한 제 3 메모리 블록을 더 포함하며,
    상기 제 3 메모리 블록의 각 셀 스트링은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결되는 그라운드 선택 트랜지스터, 그리고 상기 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 복수의 메모리 셀들로 구성되며; 그리고
    상기 각 셀 스트링의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 그라운드 선택 트랜지스터는 그라운드 선택 라인에 연결되고, 상기 메모리 셀들은 대응하는 워드 라인들에 각각 연결되는 낸드형 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 메모리 블록의 그라운드 선택 라인은 버팅 콘택을 공유하도록 상기 제 3 메모리 블록의 그라운드 선택 라인과 전기적으로 연결되는 낸드형 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    독출 및 프로그램 동작시에 상기 공유되는 그라운드 선택 라인들로 접지 전압을 공급하고 소거 동작시에 상기 공유되는 그라운드 선택 라인들을 플로팅시키는 바이어스 회로를 더 포함하며, 상기 바이어스 회로는 제 1 메모리 블록을 선택하기 위한 블록 선택 정보와 상기 제 3 메모리 블록을 선택하기 위한 블록 선택 정보에 따라서 동작되는 낸드형 플래시 메모리 장치.
  7. 제 1 내지 제 3 메모리 블록들과;
    상기 제 1 내지 제 3 메모리 블록들 각각은 비트 라인들에 각각 연결되는 복수 개의 셀 스트링들을 포함하고,
    상기 각 셀 스트링은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결되는 그라운드 선택 트랜지스터, 그리고 상기 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 복수의 메모리 셀들로 구성되며;
    상기 각 셀 스트링의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 그라운드 선택 트랜지스터는 그라운드 선택 라인에 연결되고, 상기 메모리 셀들은 대응하는 워드 라인들에 각각 연결되며; 그리고
    상기 제 1 메모리 블록의 스트링 선택 라인은 버팅 콘택을 공유하도록 상기 제 2 메모리 블록의 스트링 선택 라인과 전기적으로 연결되고, 상기 제 1 메모리 블록의 그라운드 선택 라인은 버팅 콘택을 공유하도록 상기 제 3 메모리 블록의 그라운드 선택 라인과 공유되는 낸드형 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 메모리 블록들은 상기 전기적으로 연결되는 스트링 선택 라인들을 기준으로 대칭되도록 배치되는 낸드형 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    독출 및 프로그램 동작시에 상기 공유되는 스트링 선택 라인들로 접지 전압을 공급하고 소거 동작시에 상기 공유되는 스트링 선택 라인들을 플로팅시키는 바이어스 회로를 더 포함하며, 상기 바이어스 회로는 제 1 메모리 블록을 선택하기 위한 블록 선택 정보와 상기 제 2 메모리 블록을 선택하기 위한 블록 선택 정보에 따라서 동작되는 낸드형 플래시 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제 1 및 제 3 메모리 블록들은 상기 전기적으로 연결되는 그라운드 선택 라인들을 기준으로 대칭되도록 배치되는 낸드형 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    독출 및 프로그램 동작시에 상기 공유되는 그라운드 선택 라인들로 접지 전압을 공급하고 소거 동작시에 상기 공유되는 그라운드 선택 라인들을 플로팅시키는 바이어스 회로를 더 포함하며, 상기 바이어스 회로는 제 1 메모리 블록을 선택하기 위한 블록 선택 정보와 상기 제 3 메모리 블록을 선택하기 위한 블록 선택 정보에 따라서 동작되는 낸드형 플래시 메모리 장치.
  12. 제 1 및 제 2 메모리 블록들과;
    상기 제 1 및 제 2 메모리 블록들 각각은 비트 라인들에 각각 연결되는 복수 개의 셀 스트링들을 포함하고,
    상기 각 셀 스트링은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결되는 그라운드 선택 트랜지스터, 그리고 상기 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 복수의 메모리 셀들로 구성되며;
    상기 각 셀 스트링의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 그라운드 선택 트랜지스터는 그라운드 선택 라인에 연결되고, 상기 메모리 셀들은 대응하는 워드 라인들에 각각 연결되며; 그리고
    상기 제 1 메모리 블록의 스트링 선택 라인은 버팅 콘택을 공유하도록 상기제 2 메모리 블록의 스트링 선택 라인과 전기적으로 연결되는 낸드형 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 메모리 블록들은 상기 전기적으로 연결되는 스트링 선택 라인들을 기준으로 대칭되도록 배치되는 낸드형 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 메모리 블록을 선택하기 위한 제 1 블록 선택 정보에 따라, 독출/프로그램 동작시에 상기 제 1 메모리 블록의 그라운드 선택 라인으로 접지 전압을 공급하고 소거 동작시에 상기 제 1 메모리 블록의 그라운드 선택 라인을 플로팅시키는 제 1 바이어스 회로와; 그리고
    상기 제 2 메모리 블록을 선택하기 위한 제 2 블록 선택 정보에 따라, 독출/프로그램 동작시에 상기 제 2 메모리 블록의 그라운드 선택 라인으로 접지 전압을 공급하고 소거 동작시에 상기 제 2 메모리 블록의 그라운드 선택 라인을 플로팅시키는 제 2 바이어스 회로를 더 포함하는 낸드형 플래시 메모리 장치.
  15. 제 1 및 제 2 메모리 블록들과;
    상기 제 1 및 제 2 메모리 블록들 각각은 비트 라인들에 각각 연결되는 복수 개의 셀 스트링들을 포함하고,
    상기 각 셀 스트링은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결되는 그라운드 선택 트랜지스터, 그리고 상기 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 복수의 메모리 셀들로 구성되며;
    상기 각 셀 스트링의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 그라운드 선택 트랜지스터는 그라운드 선택 라인에 연결되고, 상기 메모리 셀들은 대응하는 워드 라인들에 연결되며; 그리고
    상기 제 1 메모리 블록의 그라운드 선택 라인은 버팅 콘택을 공유하도록 상기 제 2 메모리 블록의 그라운드 선택 라인과 전기적으로 연결되는 낸드형 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 메모리 블록들은 상기 전기적으로 연결되는 그라운드 선택 라인들을 기준으로 대칭되도록 배치되는 낸드형 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 1 메모리 블록을 선택하기 위한 제 1 블록 선택 정보에 따라, 독출/프로그램 동작시에 상기 제 1 메모리 블록의 스트링 선택 라인으로 접지 전압을 공급하고 소거 동작시에 상기 제 1 메모리 블록의 스트링 선택 라인을 플로팅시키는 제 1 바이어스 회로와; 그리고
    상기 제 2 메모리 블록을 선택하기 위한 제 2 블록 선택 정보에 따라, 독출/프로그램 동작시에 상기 제 2 메모리 블록의 스트링 선택 라인으로 접지 전압을 공급하고 소거 동작시에 상기 제 2 메모리 블록의 스트링 선택 라인을 플로팅시키는 제 2 바이어스 회로를 더 포함하는 낸드형 플래시 메모리 장치.
  18. 제 1 내지 제 3 메모리 블록들과;
    상기 제 1 내지 제 3 메모리 블록들 각각은 비트 라인들에 각각 연결되는 복수 개의 셀 스트링들을 포함하고,
    상기 각 셀 스트링은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결되는 그라운드 선택 트랜지스터, 그리고 상기 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 복수의 메모리 셀들로 구성되며;
    상기 각 셀 스트링의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 그라운드 선택 트랜지스터는 그라운드 선택 라인에 연결되고, 상기 메모리 셀들은 대응하는 워드 라인들에 각각 연결되며; 그리고
    상기 제 1 메모리 블록의 스트링 선택 라인은 버팅 콘택을 공유하도록 상기 제 2 메모리 블록의 스트링 선택 라인과 전기적으로 연결되고, 상기 제 1 메모리 블록의 그라운드 선택 라인은 버팅 콘택을 공유하도록 상기 제 3 메모리 블록의 그라운드 선택 라인과 공유되며;
    독출 및 프로그램 동작시에 상기 공유되는 스트링 선택 라인들로 접지 전압을 공급하고 소거 동작시에 상기 공유되는 스트링 선택 라인들을 플로팅시키는 제 1 바이어스 회로와; 그리고
    상기 독출 및 프로그램 동작시에 상기 공유되는 그라운드 선택 라인들로 접지 전압을 공급하고 소거 동작시에 상기 공유되는 그라운드 선택 라인들을 플로팅시키는 제 2 바이어스 회로를 포함하며 낸드형 플래시 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 바이어스 회로는 제 1 메모리 블록을 선택하기 위한 블록 선택 정보와 상기 제 2 메모리 블록을 선택하기 위한 블록 선택 정보에 따라서 동작되는 낸드형 플래시 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제 2 바이어스 회로는 제 1 메모리 블록을 선택하기 위한 블록 선택 정보와 상기 제 3 메모리 블록을 선택하기 위한 블록 선택 정보에 따라서 동작되는 낸드형 플래시 메모리 장치.
  21. 제 1 및 제 2 메모리 블록들과;
    상기 제 1 및 제 2 메모리 블록들 각각은 비트 라인들에 각각 연결되는 복수 개의 셀 스트링들을 포함하고,
    상기 각 셀 스트링은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결되는 그라운드 선택 트랜지스터, 그리고 상기 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 복수의 메모리 셀들로 구성되며;
    상기 각 셀 스트링의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 그라운드 선택 트랜지스터는 그라운드 선택 라인에 연결되고, 상기 메모리 셀들은 대응하는 워드 라인들에 각각 연결되며; 그리고
    상기 제 1 메모리 블록의 스트링 선택 라인은 버팅 콘택을 공유하도록 상기 제 2 메모리 블록의 스트링 선택 라인과 전기적으로 연결되며;
    상기 제 1 메모리 블록을 선택하기 위한 제 1 블록 선택 정보에 따라, 독출/프로그램 동작시에 상기 제 1 메모리 블록의 그라운드 선택 라인으로 접지 전압을 공급하고 소거 동작시에 상기 제 1 메모리 블록의 그라운드 선택 라인을 플로팅시키는 제 1 바이어스 회로와; 그리고
    상기 제 2 메모리 블록을 선택하기 위한 제 2 블록 선택 정보에 따라, 독출/프로그램 동작시에 상기 제 2 메모리 블록의 그라운드 선택 라인으로 접지 전압을 공급하고 소거 동작시에 상기 제 2 메모리 블록의 그라운드 선택 라인을 플로팅시키는 제 2 바이어스 회로를 포함하는 낸드형 플래시 메모리 장치.
  22. 제 1 및 제 2 메모리 블록들과;
    상기 제 1 및 제 2 메모리 블록들 각각은 비트 라인들에 각각 연결되는 복수 개의 셀 스트링들을 포함하고,
    상기 각 셀 스트링은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결되는 그라운드 선택 트랜지스터, 그리고 상기 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 복수의 메모리 셀들로 구성되며;
    상기 각 셀 스트링의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 그라운드 선택 트랜지스터는 그라운드 선택 라인에 연결되고, 상기 메모리 셀들은 대응하는 워드 라인들에 연결되며; 그리고
    상기 제 1 메모리 블록의 그라운드 선택 라인은 버팅 콘택을 공유하도록 상기 제 2 메모리 블록의 그라운드 선택 라인과 전기적으로 연결되며;
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