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KR100624302B1 - 난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한동작 전압 공급 방법 - Google Patents

난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한동작 전압 공급 방법 Download PDF

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KR100624302B1
KR100624302B1 KR1020040079902A KR20040079902A KR100624302B1 KR 100624302 B1 KR100624302 B1 KR 100624302B1 KR 1020040079902 A KR1020040079902 A KR 1020040079902A KR 20040079902 A KR20040079902 A KR 20040079902A KR 100624302 B1 KR100624302 B1 KR 100624302B1
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South Korea
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박세천
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주식회사 하이닉스반도체
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Abstract

본 발명은 난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한 동작 전압 공급 방법에 관한 것으로, 로우 리코더 회로에 포함된 고전압 패스 트랜지스터의 게이트로 전원전압보다 높게 펌핑된 전압(이하, 펌핑 전압)이 목표 전압보다 낮은 전압으로 인가되어 메모리 셀의 게이트로 인가될 동작 전압(예를 들면, 프로그램 전압, 패스 전압 또는 리드 전압)이 정상적으로 전달되지 못하는 것을 방지하기 위하여, 고전압 패스 트랜지스터의 게이트로 펌핑 전압을 먼저 인가(프리챠지)한 후 드레인으로 동작 전압을 인가함으로써, 트랜지스터의 구조에 의한 셀프 부스팅(self boosting) 현상에 의해 고전압 패스 트랜지스터의 게이트로 인가되는 펌핑 전압이 목표 전압보다 높게 상승되어 메모리 셀의 게이트로 인가될 동작 전압을 정상적으로 전달할 수 있다.
로우 디코더, 셀프 부스팅, 고전압 트랜지스터, 펌핑 전압

Description

난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한 동작 전압 공급 방법{Row decoder circuit of NAND flash memory and method of supplying operating bias using the same}
도 1은 일반적인 NAND형 플래시 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 행 선택 회로를 설명하기 위한 회로도이다.
도 3은 프로그램 동작 시 행 선택 회로의 각 노드에 대한 전위를 나타내는 파형도이다.
도 4는 본 발명의 실시예에 따른 NAND형 플래시 메모리 장치의 행 선택 회로를 설명하기 위한 회로도이다.
도 5는 프로그램 동작 시 도 4에 도시된 행 선택 회로의 각 노드에 대한 전위를 나타내는 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 메모리 셀 어레이 120, 200 : 행 선택 회로
121, 210 : 디코딩 블록 122, 220 : 스위치 펌프 블록
123, 230, 240 : 스위치 블록 130 : 페이지 버퍼부
본 발명은 난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한 동작 전압 공급 방법에 관한 것으로, 특히 저전압 동작 시에도 워드라인이나 셀렉트 라인으로 정상적인 동작 전압을 공급할 수 있는 난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한 동작 전압 공급 방법에 관한 것이다.
NAND형 플래시 메모리 장치는 전기적으로 소거 및 프로그램 가능한 메모리 장치이며, 전원이 차단되어도 저장된 데이터가 그대로 유지되는 특징을 가지고 있다. 이러한 NAND형 플래시 메모리 장치에는 다음과 같은 구성이 포함된다.
도 1은 일반적인 NAND형 플래시 메모리 장치를 보여주는 블록도이다.
도 1을 참조하면, NAND형 플래시 메모리 장치는 메모리 셀 어레이(memory cell array; 110), 행 선택 회로(row selection circuit; 120), 및 페이지 버퍼부(1300)를 포함한다.
메모리 셀 어레이(110)는 비트 라인들(BL0-BLm)에 각각 연결되는 복수 개의 스트링들(111)을 포함한다. 각 열의 스트링(111)은 드레인 셀렉트 트랜지스터(drain select transistor; DST), 소오스 셀렉트 트랜지스터(source select transistor; SST), 및 셀렉트 트랜지스터들(DST 및 SST) 사이에 직렬 연결된 복수 의 플래시 메모리 셀들(도면에서는 16개만 도시됨; MCn, n=0~15)로 구성된다. 각 열의 드레인 셀렉트 트랜지스터(DST)는 대응하는 비트 라인에 연결된 드레인과 드레인 셀렉트 라인(drain select line; DSL)에 연결된 게이트를 갖는다. 소오스 셀렉트 트랜지스터(SST)는 공통 소오스 라인(common source line, CSL)에 연결된 소오스와 소오스 셀렉트 라인(source select line; SSL)에 연결된 게이트를 갖는다. 드레인 셀렉트 트랜지스터(DST)의 소오스와 소오스 셀렉트 트랜지스터(SST)의 드레인 사이에는 플래시 메모리 셀들(MC15 내지 MC0)이 직렬 연결되어 있다. 플래시 메모리 셀들(MC15 내지 MC0)은 대응하는 워드 라인들(WL15 내지 WL0)에 각각 연결된다.
한편, 드레인 셀렉트 라인(DSL), 워드 라인들(WL0 내지 WL15), 및 소오스 셀렉트 라인(SSL)은 행 선택 회로(120)에 전기적으로 연결된다. 행 선택 회로(120)는 어드레스 정보에 따라 워드 라인들 중 하나의 워드 라인을 선택하고, 선택된 워드 라인과 비선택된 워드 라인들로 각 동작 모드에 따른 워드 라인 전압들을 공급한다. 이는 이후 상세히 설명될 것이다.
메모리 셀 어레이(110)를 통해 배열되는 비트 라인들(BL0 내지 BLm)은 페이지 버퍼부(130)를 구성하는 다수의 페이지 버퍼에 각각 전기적으로 연결된다. 페이지 버퍼부(130)는 독출 동작 모드에서 선택된 워드 라인의 플래시 메모리 셀들로부터 비트 라인들(BL0 내지 BLm)을 통해 데이터를 감지하고, 프로그램 동작 모드에서 프로그램될 데이터에 따라 비트 라인들(BL0 내지 BLm)로 전원 전압 또는 접지 전압을 각각 공급한다.
행 선택 회로(120)는 프로그램 동작 모드 시 선택되는 워드 라인으로 프로그램 전압(예를 들면, 18V)을 공급하고, 비선택되는 워드 라인들로 패스 전압(예를 들면, 10V)을 공급한다. 그리고, 행 선택 회로(120)는 독출 동작 모드 시 선택되는 워드 라인으로 접지 전압(GND)을 공급하고, 비선택되는 워드 라인들로 독출 전압(예를 들면, 4.5V)을 공급한다. 프로그램 전압, 패스 전압, 그리고 독출 전압은 전원 전압(예를 들면, 3V)보다 높은 고전압이다.
어드레스 정보에 따라 전원 전압보다 높은 전압을 워드 라인으로 공급하기 위해서, 행 선택 회로(120)에는 필연적으로 고전압을 스위치할 수 있는 회로가 요구된다. 고전압을 스위칭할 수 있는 회로는 스위치 펌프 스킴(switch pump scheme) 또는 부스팅 스킴(boosting scheme)을 이용하여 구현될 수 있다.
도 2는 도 1에 도시된 행 선택 회로를 설명하기 위한 회로도이다.
도 2를 참조하면, 행 선택 회로(120)는 디코딩 블록(121), 스위치 펌프 블록(122), 및 스위치 블록(123)을 포함한다.
디코딩 블록(121)은 NAND 게이트들(G1 및 G2)로 구현될 수 있다. 제1 난드 게이트(G1)에는 어드레스 신호들(DA1 내지 DAi)이 제공되고, 제2 난드 게이트(G2)에는 제1 난드 게이트(G1)의 출력 신호와 제어 신호(BLKWLdis)가 제공된다. 제어 신호(BLKWLdis)는 소거/프로그램/독출 동작이 수행되는 동안 하이 레벨로 유지되는 신호이다.
스위치 펌프 블록(122)은 블록 워드라인 노드(BLKWL)에 연결되며, 도면에 도시된 바와 같이 연결된 제3 난드 게이트(G3), 커패시터(C1), 그리고 제1 내지 제4 NMOS 트랜지스터들(MN1 내지 MN4)로 구현될 수 있다.
스위치 블록(123)은 선택 신호들(GDSL, GWL15 내지 GWL0, GSSL)을 대응하는 신호 라인들(DSL, WL15 내지 WL0, SSL)로 각각 전달하는 패스(또는 전달) 트랜지스터들(NDSL, N15 내지 N0, NSSL)로 구성된다. 패스 트랜지스터들(NDSL, N15 내지 N0, NSSL)의 게이트들은 블록 워드라인 노드(BLKWL)에 공통으로 연결된다.
디코딩 블록(121)과 스위치 펌프 블록(122)은 메모리 블록을 선택하기 위한 블록 디코더(block decoder)를 구성한다.
어드레스 신호들(DA1 내지 DAi) 중 적어도 하나가 로우 레벨일 때, 디코딩 블록(121)의 출력 신호는 로우 레벨이 된다. 이러한 경우, 스위치 펌프 블록(123)은 클럭 신호(CLK)에 관계없이 펌핑 동작을 수행하지 않는다. 반면에, 어드레스 신호들(DA1 내지 DAi)이 모두 하이 레벨일 때, 디코딩 블록(121)의 출력 신호는 하이 레벨이 된다. 이러한 경우, 스위치 펌프 블록(122)은 클럭 신호(CLK)의 로우-하이/하이-로우 천이(low-to-high/high-to-low transition)에 따라 동작한다. 여기서, 로우 레벨은 접지 전압 레벨이고 하이 레벨은 전원 전압 레벨이다. 커패시터(C1)는 클럭 신호(CLK)의 움직임에 따라 충전/방전 동작을 반복적으로 수행한다. 클럭 신호(CLK)의 하이-로우 천이에 따라 커패시터(C1)가 펌핑 전하에 의해서 충전되면, 제1 NMOS 트랜지스터(MN1)를 통해 펌핑 전하가 전달되어 블록 워드라인 노드(BLKWL)의 전압이 증가된다.
이후, 클럭 신호(CLK)가 로우에서 하이로 천이하면, VPP 전압(독출 동작 시 Vread, 프로그램 동작 시 Vpgm; 이하 '동작 전압'이라 함)이 제2 NMOS 트랜지스터 (MN2)를 통해 제1 NMOS 트랜지스터(MN1)의 게이트로 공급되고, 제2 NMOS 트랜지스터(MN2)는 게이트-소오스 전압차에 의해 일정 시간 후에 셧-오프 상태가 된다.
커패시터(C1)가 클럭 신호(CLK)의 하이-로우 천이에 따라 다시 충전되면, 제1 NMOS 트랜지스터(MN1)를 통해 펌핑 전하가 전달되어 블록 워드라인 노드(BLKWL)의 전압이 증가한다. 이후, 클럭 신호(CLK)가 로우에서 하이로 천이하면, 동작 전압(VPP)이 제2 NMOS 트랜지스터(MN2)를 통해 제1 NMOS 트랜지스터(MN1)의 게이트로 공급된다. 이와 같은 과정이 반복적으로 수행됨에 따라, 블록 워드라인 노드(BLKWL)의 전압은 계속 증가하여 최종적으로 (VPP0+Vtn3)까지 될 수 있다. 여기서, Vtn3는 제3 NMOS 트랜지스터(MN3)의 문턱 전압이고, 제3 NMOS 트랜지스터(MN3)는 블록 워드라인 노드(BLKWL)의 전압이 원하는 전압 이상으로 올라갈 때 블록 워드라인 노드(BLKWL)의 전압을 클램프하는 역할을 수행한다.
상기의 동작을 통해, 블록 워드라인 노드(BLKWL)는 프로그램 전압(Vpgm)/독출 전압(Vread)을 대응하는 워드 라인으로 전달하기에 충분한 고전압을 갖는다.
그러나, 도 2에 도시된 스위치 펌프 구조는 저전압 NAND형 플래시 메모리 장 치에 적용하기에 부적합하다. 그 이유는 다음과 같다.
펌핑 동작이 수행됨에 따라 제1 및 제2 NMOS 트랜지스터들(MN1 및 MN2)의 문턱 전압들은 바디 효과(body effect)에 의해서 증가되고, 그 결과 블록 워드라인 노드(BLKWL)의 전압 레벨은 증가되는 문턱 전압에 의해서 제한된다.
각 노드의 파형도를 참조하여 행 선택 회로의 문제점을 설명하면 다음과 같다.
도 3은 프로그램 동작 시 행 선택 회로의 각 노드에 대한 전위를 나타내는 파형도이다.
도 2 및 도 3을 참조하면, 프로그램 동작 시 블록 워드라인 노드(BLKWL)의 전압이 Vpgm+Vth과 같거나 높아야지만, GDSL의 Vcc 전압과, GWL0 내지 GWL15의 Vpgm 및 Vpass를 Vth 드랍 없이 드레인 셀렉트 라인(DSL) 및 워드라인들(WL0 내지 WL15)로 전달할 수 있다.
그러나, 스위치 펌프 블록(122)에 사용된 제1 및 제2 NMOS 트랜지스터(MN1 및 MN2)의 바디 효과(body effect)에 의한 문턱전압 상승으로 인하여 펌핑 효율은 떨어지게 된다. 특히, 저전압 Vcc를 사용하여 펌핑을 하게 되는 경우, 펌핑 효율은 거의 없게 된다.
따라서, 저전압 Vcc를 사용하여 펌핑하는 경우, 블록 워드라인 노드(BLKWL)의 전압이 Vpgm+Vth 만큼 상승되지 않기 때문에, 선택된 워드라인에 프로그램 전압을 전달할 수 없고, 패스 전압도 전달할 수 없다.
이에 대하여, 본 발명이 제시하는 난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한 동작 전압 공급 방법은 로우 리코더 회로에 포함된 고전압 패스 트랜지스터의 게이트로 전원전압보다 높게 펌핑된 전압(이하, 펌핑 전압)이 목표 전압보다 낮은 전압으로 인가되어 메모리 셀의 게이트로 인가될 동작 전압(예를 들면, 프로그램 전압, 패스 전압 또는 리드 전압)이 정상적으로 전달되지 못하는 것 을 방지하기 위하여, 고전압 패스 트랜지스터의 게이트로 펌핑 전압을 먼저 인가(프리챠지)한 후 드레인으로 동작 전압을 인가함으로써, 트랜지스터의 구조에 의한 셀프 부스팅(self boosting) 현상에 의해 고전압 패스 트랜지스터의 게이트로 인가되는 펌핑 전압이 목표 전압보다 높게 상승되어 메모리 셀의 게이트로 인가될 동작 전압을 정상적으로 전달할 수 있다.
본 발명의 실시예에 따른 난드 플래시 메모리의 로우 디코더 회로는 어드레스 신호에 따라 해당 블록이 선택되면 선택 신호를 생성하는 디코딩 블록과, 선택 신호와 클럭 신호에 따라 펌핑 동작을 실행하여 출력 신호를 생성하는 스위치 펌프 블록을 포함하여, 메모리 어레이에 포함된 특정 메모리 블록을 선택하기 위한 블록 디코더; 출력 신호에 따라 각각 턴 온 되어, 그 드레인들을 통하여 각각 수신되는 동작 전압들을 특정 메모리 블록의 셀렉트 라인들과 워드 라인들에 각각 전달하는 패스 트랜지스터들을 포함하는 제1 스위칭 블록; 및 출력 신호의 전압이 설정된 전압으로 되는 것을 감지할 때, 출력 신호에 따라 동작 전압들을 패스 트랜지스터들의 드레인들에 각각 전달하는 제2 스위치 블록을 포함한다.
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본 발명의 실시예에 따른 난드 플래시 메모리의 동작 전압 공급 방법은 다수의 메모리 블록 중 하나의 메모리 블록을 선택하는 단계와, 로우 디코더에 포함되며, 선택된 메모리 블록의 셀렉트 라인들 및 워드라인들과 각각 연결된 패스 트랜지스터들의 게이트로 소정의 전압을 인가하는 단계, 및 패스 트랜지스터들의 셀프 부스팅 효과에 의해 전압이 보다 더 높아지도록 패스 트랜지스터의 게이트로 전압이 인가된 후 메모리 블록의 셀렉트 라인들 및 워드라인들로 인가될 동작 전압들을 패스 트랜지스터들의 드레인으로 각각 인가하는 단계를 포함하여, 패스 트랜지스터들이 높아진 전압에 의해 동작 전압들을 안정적으로 선택된 메모리 블록의 셀렉트 라인들 및 워드라인들로 전달한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 4는 본 발명의 실시예에 따른 NAND형 플래시 메모리 장치의 행 선택 회로를 설명하기 위한 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 NAND형 플래시 메모리 장치의 행 선택 회로(200)는 디코딩 블록(210), 스위치 펌프 블록(220), 제1 스위치 블록(230) 및 제2 스위치 블록(240)을 포함한다. 이때, 디코딩 블록(210)과 스위치 펌프 블록(220)은 메모리 블록을 선택하기 위한 블록 디코더(block decoder)를 구성하며, 메모리 블록 수만큼 다수개가 구비될 수 있다.
상기에서, 디코딩 블록(210), 스위치 펌프 블록(220) 및 제1 스위치 블록(230)의 회로 구성 및 동작 방식은 종래와 동일하므로 설명을 생략하기로 한다.
본 발명의 행 선택 회로(200)의 가장 큰 특징 중 하나는 행 선택 회로(200)에 제2 스위치 블록(240)이 더 포함된다는 것이다. 제2 스위치 블록(240)은 제1 스위치 블록(230)을 구성하는 패스 트랜지스터들(NDSL, N15 내지 N0, NSSL)의 게이트로 인가되는 전압인 스위치 펌프 블록(220)의 블록 워드라인 노드(BLKWL)의 전위를 감지한다. 그리고, 블록 워드라인 노드(BLKWL)의 전위에 따라, 제2 스위치 블록(240)은 메모리 셀 어레이의 셀렉트 라인(도 1의 DSL 및 SSL)과 워드라인들(WL0 내지 WL15)로 인가될 동작 전압(예를 들면, 프로그램 전압, 리드 전압 또는 패스 전압)이 제1 스위치 블록(230)으로 인가되는 것을 제어한다.
도 5를 참조하여 본 발명의 실시예에 따른 NAND형 플래시 메모리 장치의 행 선택 회로를 좀 더 상세하게 설명하면 다음과 같다.
도 5는 프로그램 동작 시 도 4에 도시된 행 선택 회로의 각 노드에 대한 전위를 나타내는 파형도이다.
도 4 및 도 5를 참조하면, 블록 워드라인 노드(BLKWL) 프리챠지 구간(T1)에서는 어드레스 신호들(DA1 내지 DAi)이 모두 하이 레벨이 되어 디코딩 블록(210)이 하이 레벨의 신호를 출력하면, 스위치 펌프 블록(220)은 클럭 신호(CLK)의 로우-하이/하이-로우 천이(low-to-high/high-to-low transition)에 따라 동작한다. 즉, 커패시터(C1)가 클럭 신호(CLK)의 움직임에 따라 충전/방전 동작을 반복적으로 수행하면서, 제1 NMOS 트랜지스터(MN1)를 통해 펌핑 전하가 전달되어 블록 워드라인 노드(BLKWL)의 전압이 증가한다. 이러한 동작을 통해 제1 스위치 블록(230)에 포함된 패스 트랜지스터들(NDSL, N15 내지 N0, NSSL)의 게이트에 연결된 블록 워드라인 노드(BLKWL)가 프리챠지된다.
하지만, 바디 효과(body effect)에 의해 제1 및 제2 NMOS 트랜지스터들(MN1 및 MN2)의 문턱 전압이 증가하기 때문에, 블록 워드라인 노드(BLKWL)의 전압 상승폭이 제한되어 충분한 전압으로 상승되지는 못한다.
블록 워드라인 노드 펌핑 구간(T2)에서는 제2 스위치 블록(240)이 블록 워드라인 노드(BLKWL)의 전압을 감지하고 블록 워드라인 노드(BLKWL)가 프리챠지된 것으로 판단되면, 동작 전압(예를 들면, 프로그램 전압, 패스 전압 또는 리드 전압)을 제1 스위치 블록(230)에 포함된 패스 트랜지스터들(NDSL, N15 내지 N0, NSSL)의 드레인으로 각각 전달한다.
그러면, 패스 트랜지스터들(NDSL, N15 내지 N0, NSSL)의 구조에 의해 셀프 부스팅(self boosting) 현상이 발생하면서 블록 워드라인 노드(BLKWL)의 전압이 보다 높아진다. 즉, 동작 전압이 정상적으로 전달되기에 충분한 전압(예를 들면, 동작 전압+문턱전압)보다 높아진다. 도 5에서도, 블록 워드라인 노드(BLKWL)가 프리챠지된 후 동작 전압(Vpgm 및 Vpass)이 인가됨으로써, 블록 워드라인 노드(BLKWL)의 전압이 보다 더 상승되는 것을 알 수 있다.
이로 인해, 패스 트랜지스터들(NDSL, N15 내지 N0, NSSL)의 게이트로 충분한 전압이 인가되어 동작 전압들이 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WL15) 및 소오스 셀렉트 라인(SSL)으로 각각 정상적으로 전달된다.
디스챠지 구간(T3)에서는 디스챠지에 관련된 제어 신호(BLKWLdis)에 따라 스위치 펌프 블록(220)의 동작이 중지되고 블록 워드라인 노드(BLKWL)가 디스챠지된다.
이렇듯, 패스 트랜지스터들(NDSL, N15 내지 N0, NSSL)의 게이트와 연결된 블록 워드라인 노드(BLKWL)를 먼저 프리챠지 시킨 후, 패스 트랜지스터들(NDSL, N15 내지 N0, NSSL)의 드레인으로 동작 전압을 인가함으로써, 동작 전압을 안정적으로 전달할 수 있다.
이로 인해, 패스 트랜지스터들(NDSL, N15 내지 N0, NSSL)의 게이트로 충분한 전압이 인가되어 동작 전압들이 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WL15) 및 소오스 셀렉트 라인(SSL)으로 각각 정상적으로 전달된다.
디스챠지 구간(T3)에서는 디스챠지에 관련된 제어 신호(BLKWLdis)에 따라 스위치 펌프 블록(220)의 동작이 중지되고 블록 워드라인 노드(BLKWL)가 디스챠지된다.
한편, 리드 동작 시에는 low vcc pumping이 가능하므로, 문제가 되지 않는다. 따라서, 리드 동작 시에도 동작 전압을 안정적으로 전달할 수 있다.
상술한 바와 같이, 본 발명은 로우 리코더 회로에 포함된 고전압 패스 트랜지스터의 게이트로 전원전압보다 높게 펌핑된 전압(이하, 펌핑 전압)이 목표 전압보다 낮은 전압으로 인가되어 메모리 셀의 게이트로 인가될 동작 전압(예를 들면, 프로그램 전압, 패스 전압 또는 리드 전압)이 정상적으로 전달되지 못하는 것을 방지하기 위하여, 고전압 패스 트랜지스터의 게이트로 펌핑 전압을 먼저 인가(프리챠지)한 후 드레인으로 동작 전압을 인가함으로써, 트랜지스터의 구조에 의한 셀프 부스팅(self boosting) 현상에 의해 고전압 패스 트랜지스터의 게이트로 인가되는 펌핑 전압이 목표 전압보다 높게 상승되어 메모리 셀의 게이트로 인가될 동작 전압을 정상적으로 전달할 수 있다.

Claims (4)

  1. 어드레스 신호에 따라 해당 블록이 선택되면 선택 신호를 생성하는 디코딩 블록과, 상기 선택 신호와 클럭 신호에 따라 펌핑 동작을 실행하여 출력 신호를 생성하는 스위치 펌프 블록을 포함하여, 메모리 어레이에 포함된 특정 메모리 블록을 선택하기 위한 블록 디코더;
    상기 출력 신호에 따라 각각 턴 온 되어, 그 드레인들을 통하여 각각 수신되는 동작 전압들을 상기 특정 메모리 블록의 셀렉트 라인들과 워드 라인들에 각각 전달하는 패스 트랜지스터들을 포함하는 제1 스위칭 블록; 및
    상기 출력 신호의 전압이 설정된 전압으로 되는 것을 감지할 때, 상기 출력 신호에 따라 상기 동작 전압들을 상기 패스 트랜지스터들의 드레인들에 각각 전달하는 제2 스위치 블록을 포함하는 난드 플래시 메모리의 로우 디코더 회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 스위치 펌프 블록은,
    상기 선택 신호와 상기 클럭 신호가 인가되는 난드 게이트;
    상기 난드 게이트의 출력 단자와 제1 노드간에 접속된 커패시터;
    상기 제1 노드와 출력 단자간에 접속되며 게이트가 상기 제1 노드와 연결되는 제1 NMOS 트랜지스터;
    상기 제1 노드와 상기 동작 전압이 전달되는 전원전압 단자 사이에 접속되며 게이트가 상기 출력 단자와 연결되는 제2 NMOS 트랜지스터; 및
    상기 전원전압 단자와 상기 출력 단자 사이에 접속되며 게이트가 상기 출력 단자와 연결되는 제3 NMOS 트랜지스터를 포함하는 난드 플래시 메모리의 로우 디코더 회로.
  4. 다수의 메모리 블록 중 하나의 메모리 블록을 선택하는 단계;
    로우 디코더에 포함되며, 선택된 상기 메모리 블록의 셀렉트 라인들 및 워드라인들과 각각 연결된 패스 트랜지스터들의 게이트로 소정의 전압을 인가하는 단계; 및
    상기 패스 트랜지스터들의 셀프 부스팅 효과에 의해 상기 전압이 보다 더 높아지도록 상기 패스 트랜지스터의 게이트로 상기 전압이 인가된 후 상기 메모리 블록의 상기 셀렉트 라인들 및 상기 워드라인들로 인가될 동작 전압들을 상기 패스 트랜지스터들의 드레인으로 각각 인가하는 단계를 포함하여,
    상기 패스 트랜지스터들이 높아진 상기 전압에 의해 상기 동작 전압들을 안정적으로 선택된 상기 메모리 블록의 상기 셀렉트 라인들 및 상기 워드 라인들로 전달하는 난드 플래시 메모리의 동작 전압 공급 방법.
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