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KR100602320B1 - 프로그램 속도가 균일한 비휘발성 메모리 소자 - Google Patents

프로그램 속도가 균일한 비휘발성 메모리 소자 Download PDF

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KR100602320B1
KR100602320B1 KR1020050037096A KR20050037096A KR100602320B1 KR 100602320 B1 KR100602320 B1 KR 100602320B1 KR 1020050037096 A KR1020050037096 A KR 1020050037096A KR 20050037096 A KR20050037096 A KR 20050037096A KR 100602320 B1 KR100602320 B1 KR 100602320B1
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박희식
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주식회사 하이닉스반도체
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Abstract

본 발명은 셀 스트링 구조를 갖는 낸드형 플래시 메모리 소자에서 첫번째 워드라인에 접속되는 제1 그룹의 메모리 셀들과 마지막 워드라인에 접속되는 제2 그룹의 메모리 셀들의 사이즈를 첫번째와 마지막 워드라인을 제외한 나머지 워드라인들 각각에 접속되는 제3 그룹의 메모리 셀들의 사이즈보다 크게 형성하여, 제1 및 제2 그룹의 메모리 셀들의 프로그램 속도를 향상시키는 것에 관한 것이다.
프로그램 속도, 문턱전압 분포, 셀 사이즈

Description

프로그램 속도가 균일한 비휘발성 메모리 소자{Non-volatile memory device having uniform programming speed}
도 1은 일반적인 낸드형 플래시 메모리 소자의 단위 셀 스트링의 구조를 나타낸 레이아웃이다.
도 2는 도 1에서 각 워드라인에 따른 문턱전압(프로그램 속도)을 나타내는 그래프이다.
도 3은 본 발명의 낸드형 플래시 메모리 소자를 나타낸 회로도이다.
도 4a 및 5a는 도 3의 단위 셀 스트링의 구조를 나타낸 레이아웃이다.
도 4b 및 5b는 도 3의 단위 셀 스트링의 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10-0~10-n : 단위 셀 스트링 MC : 메모리 셀
WL : 워드라인 BL : 비트라인
DSL : 드레인 선택 라인 SSL : 소스 선택 라인
CSL : 공통 소스 라인 DST : 드레인 선택 트랜지스터
SST : 소스 선택 트랜지스터
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 프로그램 속도가 균일한 낸드형 플래시 메모리 소자에 관한 것이다.
플래시 메모리란 전원이 차단되었을 때 데이터를 보관할 수 있는 비휘발성 메모리의 하나로 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 소자를 일컫는다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 가리키며, 소거란 데이터를 메모리에서 삭제(erase)하는 동작을 가리킨다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해 크게 노아(NOR)와 낸드(NAND) 플래시로 나뉘어 진다. 노아형 플래시 메모리는 각 메모리 셀 트랜지스터의 소스가 접지단자(VSS)에 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하며, 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스와 드레인에 연결되어 있는 구조로서 고집적 데이터 보관 응용분야에서 주로 사용된다.
도 1은 낸드형 플래시 메모리 소자의 단위 셀 스트링의 구조를 나타낸 레이아웃이다.
도 1을 참조하면, 낸드형 플래시 메모리 소자의 단위 셀 스트링은 공통 소스 라인(미도시)에 연결되는 소스 선택 트랜지스터(SST), 비트라인(미도시)에 연결되는 드레인 선택 트랜지스터(DST), 및 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 직렬로 접속되는 메모리 셀들(MCO~MC31)을 포함한다. 그리고 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 접속되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 접속되며, 메모리 셀들(MCC1~MC31)의 각 게이트는 워드라인들(WL0~WL31)에 각각 접속된다.
여기서, 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 직렬로 연결되는 메모리 셀들(MC)의 개수는 디바이스 및 밀도(density)를 고려하여 16개, 32개, 또는 64개로 구성된다.
도 1과 같은 단위 셀 스트링 구조에서, 첫번째와 마지막 워드라인(WL0, WL31)에 접속되는 메모리 셀(MC0, MC31)의 프로그램 속도는 다른 메모리 셀들(MC1~MC30)의 프로그램 속도보다 느리게 된다. 그 이유는 첫번째 워드라인(WL0)이 소스 선택 라인(SSL)에 인접해 있고, 마지막 워드라인(WL31)이 드레인 선택 라인(DSL)에 인접해 있기 때문이다.
좀 더 설명하면, 프로그램 동작 시에는 선택되지 않은 워드라인에는 프로그램 금지 전압(Vpass)이 인가되는 것에 반해, 소스 선택 라인(SSL)에는 접지전압(VSS)이 인가되고, 드레인 선택 라인(DSL)에는 전원전압(VCC)이 인가된다. 이렇게 되면, 메모리 셀들(MC0, MC31)이 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 전위에 의해 간섭을 받게 되어, 메모리 셀(MC0, MC31)의 프로그램 속 도가 다른 메모리 셀들(MC1~MC30)의 프로그램 속도보다 느리게 되는 것이다.
도 2는 각 워드라인에 따른 문턱전압을 나타낸 그래프인데, 문턱전압이 낮다는 것은 프로그램 속도가 느리다는 것을 의미한다.
도 2에 도시한 바와 같이, 드레인 선택 라인(DSL)에 가장 인접한 마지막 워드라인(WL31)에 접속된 메모리 셀(MC31)의 문턱 전압(Vt)이 가장 낮고, 소스 선택 라인(SSL)에 가장 인접한 첫번째 워드라인(WL0)에 접속된 메모리 셀(MC0)이 그 다음으로 낮다는 것을 알 수 있다.
상술한 바와 같이 특정 메모리 셀(예컨대, DST와 SST에 인접한 MC0와 MC31)의 문턱전압이 다른 메모리 셀(MC1~MC30)보다 낮으면, 낸드형 플래시 메모리 소자의 프로그램 속도가 균일하지 않게 되고, 칩 내의 문턱전압 분포가 넓어져서 낸드형 플래시 메모리 소자의 성능을 저하시키게 된다.
본 발명이 이루고자 하는 기술적 과제는, 워드라인들 각각에 접속되는 메모리 셀들 중 소스 선택 라인에 가장 인접한 워드라인에 접속되는 제1 그룹의 메모리 셀과 드레인 선택 라인에 가장 인접한 워드라인에 접속되는 제2 그룹의 메모리 셀들의 프로그램 속도를 향상시키는 낸드형 플래시 메모리 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 워드라인들 각각에 접속되는 메모리 셀들 중 드레인 선택 라인과 가장 인접한 마지막 워드라인에 접속되는 메모리 셀들의 프로그램 속도를 향상시키는 낸드형 플래시 메모리 소자를 제공하는데 있다.
본 발명의 제1 관점에 따른 낸드형 플래시 메모리 소자는 복수개의 비트라인들 각각에 접속되는 제1 선택 트랜지스터들; 공통 소스 라인에 접속되는 제2 선택 트랜지스터들; 및 상기 제1 선택 트랜지스터들 각각과 상기 제2 선택 트랜지스터들 각각의 사이에 직렬로 접속되며 복수개의 워드라인 각각에 접속되는 복수개의 메모리 셀들을 포함하며, 상기 복수개의 워드라인들 중 첫번째 워드라인에 접속되는 제1 그룹의 메모리 셀들과 마지막 워드라인에 접속되는 제2 그룹의 메모리 셀들의 사이즈가 상기 첫번째와 마지막 워드라인을 제외한 나머지 워드라인들 각각에 접속되는 제3 그룹의 메모리 셀들의 사이즈보다 큰 것을 특징으로 한다.
본 발명의 제2 관점에 따른 낸드 플래시 메모리 소자는 복수개의 비트라인들 각각에 접속되는 제1 선택 트랜지스터들; 공통 소스 라인에 접속되는 제2 선택 트랜지스터들; 및 상기 제1 선택 트랜지스터들 각각과 상기 제2 선택 트랜지스터들 각각의 사이에 직렬로 접속되며 복수개의 워드라인 각각에 접속되는 복수개의 메모리 셀들을 포함하며, 상기 복수개의 워드라인들 중 마지막 워드라인에 접속되는 제1 그룹의 메모리 셀들의 사이즈가 상기 마지막 워드라인을 제외한 나머지 워드라인들 각각에 접속되는 제2 그룹의 메모리 셀들의 사이즈보다 큰 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 도면 상에서 동일 참조부호는 동일한 부재(member)를 지칭한다.
도 3은 본 발명에 따른 낸드형 플래시 메모리 소자의 전체 셀 스트링 구조를 나타낸다.
도 3을 참조하면, 낸드형 플래시 메모리 소자는 32개의 메모리 셀을 하나의 스트링으로 하여 N개의 셀 스트링(10-0~10-n)을 포함한다. 메모리 셀들(예컨대 MC0)은 하나의 워드라인(WL0)에 의해 제어되며, 하나의 페이지, 즉 메모리 셀들의 그룹을 형성한다. 셀 스트링(10-0~10-n) 각각은 공통 소스 라인(CSL)에 접속되는 소스 선택 트랜지스터(SST), 비트라인(BL0-BLn) 각각에 접속되는 드레인 선택 트랜지스터(DST)와, 소스 선택 트랜지스터(SST)와 드레인 선택된 트랜지스터(DST) 사이에 직렬로 접속되는 메모리 셀들(MC0~MCn)을 포함한다. 그리고, 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 접속되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 접속되며, 메모리 셀(MC0~MC31)들의 게이트 각각은 제1 내지 제31 워드라인(WL0-WL31)에 접속된다.
여기서, 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에는 8개, 16개, 32개 또는 64개 등의 메모리 셀들(MC1~MCn)이 직렬로 접속된다.
도 4a 및 도 4b는 본 발명의 제1 관점에서 본 바람직한 실시예로, 도 3의 낸 드형 플래시 메모리 소자의 셀 스트링(10-0~10-n) 중 하나의 단위 셀 스트링의 레이아웃 및 공정 단면도를 나타낸다.
도 4a 및 도 4b에 도시한 바와 같이, 워드라인과 워드라인 간의 간격은 서로 동일하지만, 메모리 셀(MC0 내지 MC31)들의 사이즈는 모두 동일하지 않다. 드레인 선택 라인(DSL)에 가장 인접한 마지막 워드라인(WL31)에 접속된 메모리 셀들(MC31)과 소스 선택 라인(SSL)에 가장 인접한 워드라인(WL0)에 접속되는 메모리 셀들(MC0)이 다른 메모리 셀들(MC1 내지 MC30)보다 크게 형성되어 있다. 이렇게 형성한 이유는 첫번째 워드라인(WL0)에 접속된 메모리 셀들(MC0)과 마지막 워드라인(WL31)에 접속된 메모리 셀들(MC31)의 프로그램 속도를 향상시키기 위함이다.
이렇게 소스 선택 라인(SSL)에 가장 인접한 워드라인(WL0)에 접속되는 메모리 셀(MC0)과 드레인 선택 라인(DSL)에 가장 인접한 워드라인(WL31)에 접속되는 메모리 셀(MC31)의 사이즈가 커지면, 메모리 셀(MC0, MC31)의 문턱전압(Vt)이 높아져서, 메모리 셀(MC0, MC31)의 프로그램 속도가 다른 메모리 셀들(MC1-MC30)보다 상대적으로 느려지는 것을 방지할 수 있게 된다.
이때, 마지막 워드라인(WL31)에 접속되는 메모리 셀(MC31)은 다른 메모리 셀들(MC1 내지 MC30)보다 12% 내지 15% 정도 더 크게 형성되고, 첫번째 워드라인(WL0)에 접속되는 메모리 셀(MC31)은 다른 메모리 셀들(MC1 내지 MC30)보다 10% 내지 13% 정도 더 크게 형성된다.
상술한 바와 같이, 첫번째와 마지막 워드라인(WL0, WL31)에 접속되는 메모리 셀들(MC0, MC31)의 사이즈가 다른 메모리 셀들(MC1-MC30)의 사이즈보다 크면, 메모 리 셀들(MC0, MC31)의 문턱전압(Vt)이 다른 메모리 셀들(MC1-MC30) 처럼 높아져서, 전체 프로그램 문턱전압 분포가 좁아지게 된다. 셀(MC0, MC31)의 문턱전압(Vt)이 높아지면, 메모리 셀(MC0, MC31)의 프로그램 속도가 증가되어, 이들 셀(MC0, MC31)의 프로그램 속도가 다른 메모리 셀들(MC1 내지 MC30)의 프로그램 속도와 비슷해진다.
도 4a 및 도 4b에서는 소스 선택 라인(SSL)에 가장 인접한 워드라인(WL0)이 첫번째에 해당하는 워드라인이지만, 만약 소스 선택 라인(SSL)에 인접한 워드라인(WL0)가 마지막에 해당하는 워드라인이고 드레인 선택 라인(DSL)에 인접한 워드라인(WL31)가 첫번째에 해당하는 워드라인이면, 워드라인(WL0)에 접속되는 메모리 셀들(MC0)이 다른 메모리 셀들(MC1 내지 MC30)보다 12% 내지 15% 정도 더 크게 형성되고, 워드라인(WL31)에 접속되는 메모리 셀(MC31)이 다른 메모리 셀들(MC1 내지 MC30)보다 10% 내지 13% 정도 더 크게 형성된다.
도 5a 및 도 5b은 본 발명의 제2 관점에서 본 바람직한 실시예로, 도 3의 낸드형 플래시 메모리 소자의 셀 스트링(10-0~10-n) 중 하나의 단위 셀 스트링의 또 다른 레이아웃 및 공정 단면도이다.
도 5a 및 도 5b에 도시한 바와 같이, 워드라인과 워드라인 간의 간격은 서로 동일하지만, 메모리 셀들(MC0 내지 MCn)들의 사이즈는 모두 동일하지 않다. 드레인 선택 라인(DSL)에 가장 인접한 워드라인(WL31)에 접속되는 메모리 셀들(MC31)이 다른 메모리 셀들(MC0 내지 MC30)보다 크게 형성되어 있다. 이렇게 형성한 이유는 마지막 워드라인(WL31)에 접속된 메모리 셀들(MC31)의 프로그램 속도를 향상시키기 위함이다.
이렇게 드레인 선택 라인(DSL)에 가장 인접한 워드라인(WL31)에 접속되는 메모리 셀(MC31)의 사이즈가 커지면, 메모리 셀(MC31)의 문턱전압(Vt)이 높아져서, 메모리 셀(MC31)의 프로그램 속도가 다른 메모리 셀들(MC0-MC30)보다 상대적으로 느려지는 것을 방지할 수 있게 된다.
이때, 마지막 워드라인(WL31)에 접속되는 메모리 셀(MC31)은 다른 메모리 셀들(MC0 내지 MC30)보다 12% 내지 15% 정도 더 크게 형성된다.
상술한 바와 같이, 드레인 선택 라인(DSL)에 가장 인접한 워드라인(WL31)에 접속되는 메모리 셀(MC31)의 사이즈가 다른 메모리 셀들(MC0-MC30)보다 커지면, 메모리 셀(MC31)의 문턱전압(Vt)이 높아져서, 전체 프로그램 문턱전압 분포가 좁아지게 된다. 즉, 메모리 셀(MC31)의 문턱전압이 높아지면, 메모리 셀(MC31)의 프로그램 속도가 증가되어, 이들 메모리 셀(MC31)의 프로그램 속도가 다른 메모리 셀들(MC0 내지 MC30)의 프로그램 속도와 비슷해진다.
도 5a 및 도 5b에는 드레인 선택 라인(DSL)에 가장 인접한 워드라인(WL31)에 접속되는 메모리 셀들(MC31)의 사이즈만을 다른 메모리 셀들보다 크게 형성했지만, 이렇게 해도 프로그램 문턱전압 분포를 상당히 줄일 수 있다. 왜냐하면, 도 2에 도시한 바와 같이 마지막 워드라인(WL31)에 접속된 메모리 셀들(MC31)이 다른 메모리 셀들보다 훨씬 문턱전압이 낮기 때문이다.
도 5a 및 도 5b에서는 드레인 선택 라인(DSL)에 가장 인접한 워드라인(WL31)이 마지막에 해당하는 워드라인이지만, 만약 드레인 선택 라인(DSL)에 인접한 워드 라인(WL31)이 첫번째에 해당하는 워드라인이면, 워드라인(WL0)에 접속되는 메모리 셀들(MC0)이 다른 메모리 셀들(MC1 내지 MC31)보다 12% 내지 15% 정도 더 크게 형성된다.
본 발명은, 셀 스트링에서의 메모리 셀의 개수가 증가하는 경우에 더 효과적이다.
또한, 본발명은 싱글레벨 셀(single-level cell)의 플래시 메모리 소자에 대해서만 설명했지만, 보다 빠른 프로그램 속도와 좁은 프로그램 문턱전압 분포를 이용하는 멀티레벨 셀(multi-level cell)의 플래시 메모리 소자에서 더 효과적이다.
상술한 바와 같이, 본 발명에 의하면, 소스 선택 라인과 드레인 선택 라인에 인접한 첫번째와 마지막 워드라인에 접속되는 메모리 셀들의 문턱전압을 높여서 전체 메모리 셀들의 프로그램 동작 속도를 균일하게 하고, 프로그램 문턱전압 분포를 좁힐 수 있다.
또한, 소스 선택 라인 또는 드레인 선택 라인에 인접한 마지막 워드라인에 접속되는 메모리 셀들의 문턱전압을 높여서 프로그램 문턱전압 분포를 좁힐 수 있다.

Claims (10)

  1. 낸드형 플래시 메모리 소자에 있어서,
    복수개의 비트라인들 각각에 접속되는 제1 선택 트랜지스터들;
    공통 소스 라인에 접속되는 제2 선택 트랜지스터들; 및
    상기 제1 선택 트랜지스터들 각각과 상기 제2 선택 트랜지스터들 각각의 사이에 직렬로 접속되며 복수개의 워드라인 각각에 접속되는 복수개의 메모리 셀들을 포함하고,
    상기 복수개의 워드라인들 중 첫번째 워드라인에 접속되는 제1 그룹의 메모리 셀들과 마지막 워드라인에 접속되는 제2 그룹의 메모리 셀들의 사이즈가 상기 첫번째와 마지막 워드라인을 제외한 나머지 워드라인들 각각에 접속되는 제3 그룹의 메모리 셀들의 사이즈보다 큰 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 그룹의 메모리 셀들의 사이즈가 상기 제3 그룹의 메모리 셀들의 사이즈보다 10% 내지 13% 더 크게 형성되고, 상기 제2 그룹의 메모리 셀들의 사이즈가 상기 제3 그룹의 메모리 셀들의 사이즈보다 12% 내지 15% 더 크게 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서
    상기 제1 그룹의 메모리 셀들은 상기 제2 선택 트랜지스터에 인접하고, 상기 제2 그룹의 메모리 셀들은 상기 제1 선택 트랜지스터에 인접한 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제1 그룹의 메모리 셀들은 상기 제1 선택 트랜지스터에 인접하고, 상기 제2 그룹의 메모리 셀들은 상기 제2 선택 트랜지스터에 인접한 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 복수개의 메모리 셀들은 멀티레벨 셀인 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 낸드형 플래시 메모리 소자에 있어서,
    복수개의 비트라인들 각각에 접속되는 제1 선택 트랜지스터들;
    공통 소스 라인에 접속되는 제2 선택 트랜지스터들; 및
    상기 제1 선택 트랜지스터들 각각과 상기 제2 선택 트랜지스터들 각각의 사이에 직렬로 접속되며 복수개의 워드라인 각각에 접속되는 복수개의 메모리 셀들을 포함하며,
    상기 복수개의 워드라인들 중 마지막 워드라인에 접속되는 제1 그룹의 메모리 셀들의 사이즈가 상기 마지막 워드라인을 제외한 나머지 워드라인들 각각에 접속되는 제2 그룹의 메모리 셀들의 사이즈보다 큰 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 6 항에 있어서,
    상기 제1 그룹의 메모리 셀들의 사이즈는 상기 제2 그룹의 메모리 셀들의 사이즈보다 12% 내지 15% 더 크게 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 6 항에 있어서,
    상기 제1 그룹의 메모리 셀들은 상기 제1 선택 트랜지스터에 가장 인접한 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 6 항에 있어서,
    상기 제1 그룹의 메모리 셀들은 상기 제2 선택 트랜지스터에 가장 인접한 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 6 항에 있어서,
    상기 복수개의 메모리 셀들은 멀티레벨 셀인 것을 특징으로 하는 비휘발성 메모리 소자.
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